JP3296319B2 - ワード線駆動回路及び半導体記憶装置 - Google Patents
ワード線駆動回路及び半導体記憶装置Info
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Description
路に係り、特に、書き込み/読み出しに高電圧を必要と
する半導体記憶装置のワード線駆動回路に関する。
向にブロックごとに配置された複数のメモリ素子に対し
て、ブロック内の各ワード線ごとにワード線駆動回路を
備え、アドレスに応じてワード線駆動回路を選択してワ
ード線方向に駆動することによって、メモリセルの書き
込み,読み出し及び消去を行う。図16は、従来のワー
ド線駆動回路を例示したものであって、フリップフロッ
プ構造のスイッチ回路を構成するPchトランジスタ1
01,102と、スイッチの作用を行うNchトランジ
スタ103,104と、上位アドレスをデコードした信
号と下位アドレスをデコードした信号とのの論理演算を
行うノア回路105と、ノア回路105の出力信号を反
転するインバータ106とからなることが示されてい
る。
においては、メモリセルアレイの上位アドレスを指定す
る上位セレクト信号BXMiと、下位アドレスを指定す
る下位セレクト信号BXSiとが、ともにLレベルにな
ったときには、ノア回路105の出力はHレベルとな
り、Nchトランジスタ103がオンになり、Nchト
ランジスタ104がオフになることによって、Pchト
ランジスタ102がオンして、電源電圧Vcc又は昇圧
電圧Vppがワード線Wiに供給される。また、上位セ
レクト信号BXMiと下位セレクト信号BXSiのいず
れか一方又は両方がHレベルになったときには、ノア回
路105の出力はLレベルとなり、Nchトランジスタ
103がオフになり、Nchトランジスタ104がオン
になることによって、Vcc,Vppが切り離されて、
ワード線Wiがグランド(GND)レベルにリセットさ
れる。なお、このワード線駆動回路と類似した回路構成
が、例えば特開平9−17189号公報に開示されてい
る。
に示された形式のワード線駆動回路では、Pchトラン
ジスタが2個、Nchトランジスタが2個、ノア回路用
としてトランジスタが4個、インバータ用としてトラン
ジスタが2個必要であって、従って、1つのワード線駆
動回路ごとに、合計10個のトランジスタを必要とす
る。上述した半導体記憶装置においては、ワード線1本
ごとに1つのワード線駆動回路が必要であり、近年、集
積化が進んでいる記憶容量が大きい半導体記憶装置で
は、その回路数は膨大なものになり、上述した従来のよ
うな、トランジスタ数の多いワード線駆動回路を使用し
た場合には、回路規模が大きくなってしまい、記憶装置
を搭載した半導体チップのチップサイズの増大を招くと
いった問題があった。また、微細化が進むのに伴って、
記憶装置を構成するメモリ素子は小さくなり、それに対
応してワード線間の間隔も小さくなってくるため、その
ワード線間隔に合わせてワード線駆動回路をレイアウト
しようとすると、上述のような従来のトランジスタ数の
多いワード線駆動回路を使用した場合には、レイアウト
効率の悪い横方向に長い回路になってしまい、さらにチ
ップサイズの増大を招くといった問題も生じていた。
ものであって、単位回路を構成するトランジスタの数を
少なくすることができ、従って大規模な半導体集積回路
を構成する場合でも、小型化することが可能な、ワード
線駆動回路を提供することを目的としている。
め、請求項1記載の発明は、ワード線が複数のブロック
に分割されていて、上位アドレスによって選択されたブ
ロックの中から、所定のワード線を下位アドレスによっ
て選択するために、各ワード線に対応して設けられたワ
ード線駆動回路に係り、選択されたワード線に所定の電
位を与える第1の電源とワード線との間に接続された第
1のPチャネルトランジスタと、上記第1のPチャネル
トランジスタとフリップフロップ接続された第2のPチ
ャネルトランジスタと、下位アドレスをデコードした信
号を供給する第1の信号線と上記第1のPチャネルトラ
ンジスタのゲートとの間に接続され、そのゲートに上位
アドレスをデコードした信号を供給する第2の信号線を
接続された第1のNチャネルトランジスタと、非選択の
ワード線の電位を保証する第2の電源と上記ワード線と
の間に接続され、そのゲートに上記第1の信号線を接続
された第2のNチャネルトランジスタと、上記ワード線
と上記第2の電源との間に接続され、そのゲートに上記
第2の信号線を接続された第3のNチャネルトランジス
タとを備えてなることを特徴としている。
載のワード線駆動回路に係り、上記第2の電源が、消去
動作時には、ワード線に負の電位を与えることを特徴と
している。
載のワード線駆動回路に係り、上記第2の電源に接続さ
れている第2のNチャネルトランジスタと第3のNチャ
ネルトランジスタとが、負の電位を与えられても動作が
可能であるように設計されていることを特徴としてい
る。
至3のいずれかに記載のワード線駆動回路に係り、上記
第3のNチャネルトランジスタが、上記ブロック内の隣
接する2つのワード線駆動回路によって共有され、上記
両ワード線駆動回路のワード線間に接続されているとと
もに、そのバックゲードに上記第2の電源が接続れれて
いることを特徴としている。
至3のいずれかに記載のワード線駆動回路に係り、上記
第3のNチャネルトランジスタが、上記ブロック内の隣
接しない2つのワード線駆動回路によって共有され、上
記両ワード線駆動回路のワード線間に接続されていると
ともに、そのバックゲードに上記第2の電源が接続され
ていることを特徴としている。
至5のいずれかに記載のワード線駆動回路に係り、上記
ワード線を非選択から選択に切り換える時に、上記第1
の電源が、上記下位アドレスをデコードした信号の切り
換えに対応して上記ワード線の電位を電源電圧まで上昇
させるように上記ワード線に電流を供給し、上記下位ア
ドレスをデコードした信号の切り換えが完了したのち所
定時間後には、上記第1の電源が、上記ワード線の電位
を上記電源電圧より高い昇圧電圧まで上昇させるように
上記ワード線に電流を供給するように構成されているこ
とを特徴としている。
載のワード線駆動回路に係り、上記所定時間が、上記下
位アドレスをデコードした信号の切り換え後、上記ワー
ド線が所定の電圧に達する時間であることを特徴として
いる。
載のワード線駆動回路に係り、上記所定の電圧が0.9
VCC(VCCは電源電圧)であることを特徴としてい
る。
載のワード線駆動回路に係り、上記下位アドレスをデコ
ードした信号が、ワード線を選択するアドレスの切り換
えを検出したパルス信号に対応してパルス化されている
ことを特徴としている。
記載のワード線駆動回路に係り、上記パルス信号が、ワ
ード線を選択するアドレスの切り換えを検出したのち所
定時間後に終了するとともに、上記パルス信号の開始の
所定時間後に上記第1の電源から電源電圧より高い昇圧
電圧を供給するように構成されていることを特徴として
いる。
書き込み・消去可能なメモリセルのアレイが複数のブロ
ックに分割され、上記ブロック内のそれぞれのメモリセ
ルに接続されたワード線を駆動するデコーダを備え、ワ
ード線の上位アドレスに対応した選択信号によって上記
デコーダを選択する機能と、上記選択されたデコーダに
おいてワード線の下位アドレスに対応した複数本の下位
プリデコード信号によって、上記デコーダを構成する複
数のワード線駆動回路から1つのワード線駆動回路を選
択する機能と、上記選択されたワード線駆動回路に接続
されたワード線を駆動する機能とを備えた半導体記憶装
置に係り、上記各ワード線駆動回路が、請求項1乃至1
0のいずれかに記載のワード線駆動回路からなることを
特徴としている。
クに分割されていて、上位アドレスによって選択された
ブロックの中から所定のワード線を下位アドレスによっ
て選択するために、各ワード線に対応して設けられたワ
ード線駆動回路が、フリップフロップ接続された2個の
Pチャネルトランジスタからなり、2個のPチャネルト
ランジスタのうち、一方のPチャネルトランジスタが、
選択されたワード線に所定の電位を与える第1の電源と
ワード線との間に接続されたスイッチ回路と、下位アド
レスをデコードした信号を供給する第1の信号線と上記
一方のPチャネルトランジスタのゲートとの間に接続さ
れ、そのゲートに上位アドレスをデコードした信号を供
給する第2の信号線を接続された第1のNチャネルトラ
ンジスタと、ワード線と読み出し時に非選択のワード線
の電位を保証する第2の電源との間に接続され、ゲート
に第1の信号線を接続された第2のNチャネルトランジ
スタと、ワード線と上記第2の電源間に接続され、ゲー
トに第2の信号線接続された第3のNチャネルトランジ
スタとを備えて構成されている。
の駆動時、上記上位アドレスをデコードした信号とワー
ド線を選択する下位アドレスをデコードした信号がとも
に第1の状態となることによって、上記Nチャネルトラ
ンジスタを介して上記一方のPチャネルトランジスタを
オンにして、上記第1の電源からワード線に駆動電圧を
供給する。また、メモリ素子のリセット時には、ワード
線を選択する下位アドレスをデコードした信号が第2の
状態となることによって上記第2のNチャネルトランジ
スタを介して上記第2の電源からワード線にリセット電
圧を供給し、上記ブロック内のすべてのメモリ素子のリ
セット時、上記上位アドレスをデコードした信号が第2
の状態となることによって、上記第3のNチャネルトラ
ンジスタを介して上記第2の電源からワード線にリセッ
ト電圧を供給する。さらに上記ブロック内のすべてのメ
モリ素子に書き込まれたデータを消去する時には、上記
上位アドレスをデコードした信号と当該ブロック内のす
べてのワード線を選択する下位アドレスをデコードした
信号がともに第1の状態となることによって、上記第2
のNチャネルトランジスタと第3のNチャネルトランジ
スタを介して上記第2の電源から各ワード線に負の消去
電圧を供給する。この発明のワード線駆動回路は、以上
説明したように構成されているので、ワード線駆動回路
に含まれるトランジスタの数を少なくすることができ
る。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第1実施例 図1は、この発明の第1実施例であるワード線駆動回路
が適用される半導体記憶装置のチップの全体構成を示す
ブロック図、図2は同実施例のワード線駆動回路が適用
される半導体記憶装置のアドレス系の構成を示すブロッ
ク図、図3は、同実施例のワード線駆動回路の動作条件
を示す図、図4は、同実施例のワード線駆動系の回路構
成を示す図、図5は、同実施例のワード線駆動回路に対
応するサブロウプリデコーダの構成を示す回路図、図6
は、同実施例のワード線駆動回路の動作を説明するため
のタイミングチャート、図7は、同実施例におけるワー
ド線駆動電位の確定を説明するためのタイミングチャー
トである。
は、図1に示すように、アドレスバッファ1と、セクタ
デコーダ2と、複数のセクタ3(セクタ0〜セクタn)
と、ATD( Address Transition Detection )回路4
とから概略構成されている。アドレスバッファ1は、外
部アドレスAiから内部アドレスTAiを生成して各部
に分配する。セクタデコーダ2は、内部アドレスTAi
からセクタ3を選択するためのセクタ選択信号TBLK
d(d=0〜n)を発生する。各セクタ3は、それぞれ
複数のビット線と、複数のワード線とに対応するメモリ
セルと、ビット線とワード線とをそれぞれ駆動するため
の周辺回路とを有している。ATD回路4は、アドレス
バッファ1におけるアドレス入力の変化に対応して、選
択されたセクタにおける、メモリセルの書き込み,読み
出しの制御を行う。例えば8Mビットのフラッシュメモ
リからなる半導体記憶装置の場合、0.5Mビットの容
量を有する16個のセクタ3(セクタ0〜セクタ15)
を有し、セクタデコーダ2からのセクタ選択信号TBL
K0〜TBLK15に応じて、いずれかのセクタが動作
状態になる。
ように、カラムデコーダ11と、メインロウプリデコー
ダ12と、複数のアンド回路13と、サブロウプリデコ
ーダ14と、複数のロウメインデコーダ15(ロウメイ
ンデコーダ0〜ロウメインデコーダ127)とから概略
構成されている。カラムデコーダ11は、内部アドレス
TAiに応じて、複数のビット線からいずれか1本のビ
ット線を選択して駆動する。メインロウプリデコーダ1
2は、内部アドレスの上位ビットTA3〜9をデコード
して上位プリデコード信号TXMjを生成する。複数の
アンド回路13は、上位プリデコード信号TXMjの論
理積を演算して、メインデコーダ選択信号BXMkを各
ロウメインデコーダ15に出力する。サブロウプリデコ
ーダ14は、内部アドレスの下位ビットTA0〜TA2
をデコードして、下位プリデコード信号BXS0〜BX
S7を生成して、各ロウメインデコーダ15に供給す
る。ロウメインデコーダ15は、メインデコーダ選択信
号BXMkによって選択されたとき、下位プリデコード
信号BXS0〜BXS7に応じて、複数のワード線のい
ずれか1本を駆動する状態となる。
を有する場合、カラムデコーダ11は、512本のビッ
ト線から、いずれか1本のビット線を選択して駆動す
る。メインロウプリデコーダ12は、Xアドレスの上位
7ビットTA3〜9をデコードして、上位プリデコード
信号TXMj(j=0〜6)を並列に出力し、各アンド
回路13は、上位プリデコード信号TXMjをデコード
して、いずれか1本のみがL(ロウ)レベルになるメイ
ンデコーダ選択信号BXMk(k=0〜127)を、対
応するロウメインデコーダ15に出力することによっ
て、いずれか1つのロウメインデコーダ15を選択状態
にする。サブロウプリデコーダ14は、Xアドレスの下
位3ビットTA0〜2をデコードして、いずれか1本の
みがLレベルになる下位プリデコード信号BXS0〜B
XS7を並列に出力する。ロウメインデコーダ15は、
メインデコーダ選択信号BXMkによって選択されたと
き、下位プリデコード信号BXS0〜BXS7に応じ
て、8本のワード線例えばW0〜W7から選択された、
いずれか1本のワード線に駆動信号を供給できるように
なる。このようにして、カラムデコーダ11によって、
512本のビット線のうちのいずれか1本を選択し、メ
インロウプリデコーダ12とサブロウプリデコーダ13
とによって、1024本のワード線W0〜W1023の
うちのいずれか1本を選択することによって、ビット線
とワード線の交点にあるメモリセルが駆動状態になる。
1におけるアドレス入力の変化を検出して、選択された
セクタにおける、メモリセルの書き込み,読み出し動作
の制御を行う。
駆動回路の各動作条件における、各信号の状態を説明す
る。読み出し時には、選択されたワード線駆動回路に対
する、メインデコーダ選択信号BXMiと下位プリデコ
ード信号BXSiはLレベルであり、このとき、電源V
PXdからワード線に、読み出し時のワード線駆動電圧
Vreadとして例えば5.0Vが供給される。書き込
み時には、選択されたワード線駆動回路に対する、メイ
ンデコーダ選択信号BXMiと下位プリデコード信号B
XSiはLレベルであり、このとき、電源VPXdから
ワード線に、書き込み時のワード線駆動電圧Vprog
として例えば10.0Vが供給される。なお、非選択時
には、読み出し時,書き込み時とも、メインデコーダ選
択信号BXMiと下位プリデコード信号BXSiとのい
ずれか一方がH(ハイ)レベルであって、ワード線は、
GND(グランド)レベルにリセットされる。また消去
時には、選択されたセクタ内のすべてのワード線駆動回
路に対して、メインデコーダ選択信号BXMiと下位プ
リデコード信号BXSiがLレベルであり、このとき電
源VNEGdからワード線に、消去電圧Verasとし
て例えば−10.0Vが供給される。なおこのとき、電
源VPXdはGNDレベルとされる。
うに、ロウメインデコーダ15と、ブースト回路16
と、チャージポンプ回路17と、ロウ電圧スイッチ回路
18とから概略構成されている。ブースト回路16は、
インバータ31と、ダイオード32と、容量33とを有
し、常時は電源電圧Vcc(例えば3.0V)をダイオ
ード32を経て電源線VPXHに出力する。読み出し時
には、ブースト回路16は、Lレベルのブースト電圧B
OOSTを与えられることによって、インバータ31を
経てこれを反転し、容量33を介して電源Vccに重畳
することによって、昇圧電圧Vreadを電源線VPX
Hに出力する。また、チャージポンプ回路17は、書き
込み時、書込電源制御信号WRTの入力に対応して、昇
圧電圧Vprogを電源線VPXHに出力する。
41と、レベルシフト回路(L/S)42と、Pchト
ランジスタ43と、レベルシフト回路(L/S)44
と、Pchトランジスタ45とを有している。Pchト
ランジスタ43は、バックゲートをソースに接続され、
Pchトランジスタ45は、バックゲートをドレインに
接続されている。セクタ選択時には、入力であるセクタ
選択信号TBLKdがVccレベルになることによっ
て、インバータ41を経て反転し、これをレベルシフト
回路42を経てレベルシフトして、グランド(GND)
レベルを出力して、Pchトランジスタ43をオンにす
ることによって、電源VPXHを電源線VPXdに出力
するとともに、セクタ選択信号TBLKdをレベルシフ
ト回路44を経てレベルシフトしてVPXHレベルを出
力することによって、Pchトランジスタ45をオフに
する。一方、セクタ非選択時には、セクタ選択信号TB
LKdがGNDレベルになることによって、レベルシフ
ト回路44を経てGNDレベルをPchトランジスタ4
5に与えてこれをオンにして、電源電圧Vccを電源線
VPXdに出力するとともに、セクタ選択信号TBLK
dをインバータ41とレベルシフト回路42とを経て電
源VPXH相当の電圧として出力することによって、P
chトランジスタ43をオフにする。
0と、複数のワード線W0,W1,…にそれぞれ対応し
て設けられたワード線駆動回路とから構成され、ワード
線駆動回路は、Pchトランジスタ21と、Pchトラ
ンジスタ22と、Nchトランジスタ23と、NNトラ
ンジスタ24と、NNトランジスタ25とから構成され
ている。Pchトランジスタ21,22は、そのバック
ゲートがソースに接続されている。NNトランジスタ2
4,25は、トリプルウェル構造を有する負電圧用Nチ
ャネルトランジスタであって、そのバックゲートがソー
スに接続されている。ロウメインデコーダ15におい
て、インバータ20は、メインデコーダ選択信号BXM
iと、Nchトランジスタ23のゲート間に接続されて
いる。Pchトランジスタ21,22はともに、そのソ
ースが電源VPXdに接続され、ゲートが互いに相手の
ドレインに接続された、フリップフロップ構造のスイッ
チ回路を構成している。Nchトランジスタ23は、ド
レインがPchトランジスタ21のドレインに接続され
るとともに、ソースが下位プリデコード信号BXSiを
供給する信号線に接続され、ゲートにインバータ20を
介してメインデコーダ選択信号BXMiを供給する信号
線が接続されており、選択信号BXMiに対応してオ
ン,オフするスイッチ回路を構成している。NNトラン
ジスタ24は、ドレインがPchトランジスタ22のド
レインとワード線に接続されるとともに、ソースに電源
VNEGdを接続され、ゲートに下位プリデコード信号
BXSiを供給する信号線が接続され、選択信号BXS
iに対応してオン,オフするスイッチ回路を構成してい
る。NNトランジスタ25は、ドレインをワード線に接
続されるとともに、ソースを電源VNEGdに接続さ
れ、ゲートにメインデコーダ選択信号BXMiを供給す
る信号線が接続され、選択信号BXMiに対応してオ
ン,オフするスイッチ回路を構成している。
選択信号BXMiがLレベルになることによって、8個
からなる1ブロックのロウメインデコーダが選択され、
下位プリデコード信号BXSiがLレベルになることに
よって、いずれか1つのワード線駆動回路が選択され
る。このとき、選択されたブロックのNchトランジス
タ23がオンになるととももに、選択されたワード線駆
動回路の選択信号BXSiのLレベルがNchトランジ
スタ23を介してPchトランジスタ22のゲートに伝
わり、Pchトランジスタ22がオンになるので、電源
VPXdが例えばワード線W0に接続され、これによっ
て、ワード線W0に接続されたメモリセルに、読み出し
電圧Vread又は書き込み電圧Vprogが供給され
る。一方、非選択のワード線に対しては、下位プリデコ
ード信号BXSiがHレベルになるので、選択信号BX
SiのHレベルがNchトランジスタ23を介してPc
hトランジスタ22のゲートに伝わり、Pchトランジ
スタ22がオフになり、電源VPXdはワード線に接続
されない。その時に、NNトランジスタ24はオンにな
るので、例えばワード線W0は電源VNEGdに接続さ
れる。電源VNEGdは通常はGNDレベルなので、ワ
ード線W0に接続されたメモリセルは、GNDレベルに
リセットされる。また、メインデコーダ選択信号BXM
iがHレベルのときは、1ブロック内のすべてのロウメ
インデコーダのNchトランジスタ23がオフになるの
で、下位プリデコード信号BXSiのレベルにかかわら
ず、Pchトランジスタ22はオフであって、電源VP
Xdはいずれのワード線にも接続されない。一方、各ロ
ウメインデコーダにおいて、NNトランジスタ25がオ
ンになるので、それぞれのワード線は電源VNEGdに
接続される。電源VNEGdは通常はGNDレベルなの
で、そのブロック内のすべてのワード線に接続されたメ
モリセルは、GNDレベルにリセットされる。
のロウメインデコーダにおいて、メインデコーダ選択信
号BXMiと下位プリデコード信号BXSiがLレベル
になり、また、電源VPXdはロウ電圧スイッチ回路1
8内において、図示されない電源回路によってGNDレ
ベルとされ、電源VNEGdは消去電圧Veras、例
えば−10Vになるので、Pchトランジスタ22がオ
フになって、電源VPXdが遮断されるとともに、NN
トランジスタ24,25がオンになって、電源VNEG
dが各ワード線に接続される。消去電圧Verasとな
っている電源VNEGdに接続されるので、各ワード線
に接続されたメモリセルは消去される。
5に示すようにインバータ510,511,512と、
ナンド回路520,521,…,526,527と、イ
ンバータ530,531,…,536,537と、イン
バータ540,541,…,546,547とから構成
されている。インバータ510,511,512は、そ
れぞれ内部アドレスTA0,TA1,TA2のレベルを
反転した出力を発生する。アンド回路520,521,
…,526,527は、内部アドレスTA0,TA1,
TA2とこれらを反転した信号とを加えた6つの信号か
ら3つの信号を組み合わせて入力し、それぞれ出力信号
を生成する。インバータ530,531,…,536,
537は、それぞれナンド回路520,521,…,5
26,527の出力を反転し、インバータ540,54
1,…,546,547は、それぞれインバータ5
30,531,…,536,537の出力を反転して、
下位プリデコード信号BXS0,BXS1,…,BXS
6,BXS7を出力する。
駆動回路の読み出し時の動作を詳細に説明する。ワード
線選択のための外部アドレスAiが与えられたとき、こ
れに基づいてアドレスバッファ1から出力された内部ア
ドレスTAiによって、セクタデコーダ2からセクタ選
択信号TBLKdが出力されることによって、図2に示
された、あるセクタが選択されている。さらに内部アド
レスTAiに応じて、そのセクタ内のカラムデコーダ1
1によって、図4に示された、あるビット線が選択され
ているものとする。このとき、セクタ選択信号TBLK
dに応じて、ロウ電圧スイッチ回路18において、Pc
hトランジスタ43がオンになって、ブースト回路16
からの電源VPXHが電源VPXdに出力される状態に
なっている。
アドレスBの順に変化し、これに応じて内部アドレスT
Aiが変化して、メインデコーダ選択信号BXMjが定
まるとともに、下位プリデコード信号が、アドレスAに
対応する選択BXSがBXS0のように、アドレスBに
対応する選択BXSがBXS1のように、順次、Lレベ
ルになったとする。下位プリデコード信号BXS0がL
レベルになったことによって、アドレスAに基づく選択
ワード線W0に対応するワード線駆動回路において、電
源VPXdをワード線W0に出力する。この際、ブース
ト回路16に加えられるブースト信号BOOSTは、メ
インデコーダ選択信号,下位プリデコード信号の変化よ
り、所定時間遅れてLレベルになるように制御されるの
で、最初、ブースト回路16は活性化されず、電源VP
Xdにはレベルが出力される。これによって、ワード線
W0の電位は、ワード線の付加容量に応じて定まる充電
特性に従って上昇してVccレベル(例えば0.9Vc
c)に近づく。次に所定の時間後に、ブースト信号BO
OSTがLレベルになることによって、電源VPXdが
昇圧電圧(読み出し時の電圧Vread)に変化するの
で、ワード線W0の電位は再び充電特性に従って上昇し
てVreadに達し、この状態で読み出し動作が行われ
る。
アドレスBに変わるのに対応して、下位プリデコード信
号BXS0がHレベルに戻るとともに、下位プリデコー
ド信号BXS1がLレベルになる。この時、アドレスB
によって選択されたワード線W1の電位は、ワード線W
0の場合と同様に、ある充電特性に従って上昇してVc
cに近づき、次に、ブースト信号BOOSTがLレベル
になることによって、再び充電特性に従って上昇して、
Vreadに達し、この状態で読み出し動作が行われ
る。
の変化は、外部アドレスがアドレスAになったことによ
って、BOOSTがLレベルになってから、選択された
ワード線における読み出し動作の完了に必要な時間、B
OOSTがLレベルに保たれたのち、BOOSTがHレ
ベルに戻って所定の時間Hレベルに保たれる。この後、
外部アドレスがアドレスAからアドレスBに変わること
によって、BOOSTが再びLレベルになる変化が起こ
る。このとき、ブースト信号BOOSTがHレベルに保
たれる時間は、ブーストリセット時間であって、ワード
線が読み出し電圧Vreadに充電された状態から、G
NDレベルにリセットされるのに必要な時間に見合った
ものとされる。
トするためのNNトランジスタ24,25は、所要のリ
セット速度を確保するために、電流供給能力を高める。
すなわち、サイズを大きくすることが必要である。ま
た、選択時には、Pchトランジスタ22によって、ワ
ード線に電源電圧Vcc及び昇圧電圧(Vread)を
出力するが、この際、選択されたワード線の電位がVc
cレベル(例えば0.9Vcc)に確定してから、ブー
スト回路16を活性化して昇圧電圧を出力するので、P
chトランジスタ22はワード線の電位を電源Vcc
に、高速に近づけられるように、電流供給能力を高め
る。すなわち、サイズを大きくすることが必要である。
を遅らせるのは、以下に示す2つの理由によるものであ
る。1つ目の理由は、アドレス切り換えに基づく、ワー
ド線の非選択から選択への切り換え及び選択から非選択
への切り換えに際して、Pchトランジスタ22とNN
トランジスタ24とが同時にオンになる状態が過渡的に
発生するため、ブースト回路16をはじめから活性化し
ておくと、昇圧電圧がGNDに短絡して、ブースト回路
16のコンデンサ33に蓄積された電荷が放電してしま
い、ワード線を昇圧電圧で駆動できなくなるのを避ける
ためである。このような過渡状態では、Pchトランジ
スタ22は、電源VccからGNDに貫通電流が流れる
状態で、ワード線電位を高速に上昇させるため、そのサ
イズを大きくする必要性がますます高まってくる。2つ
目の理由は、ブースト回路16のコンデンサ33に蓄積
された電荷の放出量をできるだけ少なくするために、活
性化させる前のブースト回路の出力電圧Vccに、ワー
ド線の電位をできるだけ近づけておくためである。
時のワード線駆動電位の確定を説明するものである。い
ま、外部アドレスAiの切り換えが発生し、これに応じ
てメインデコーダ選択信号BXMiと下位プリデコード
信号BXSiとが切り換えられると、これによって、非
選択になったワード線が、NNトランジスタ24,25
を介して電源VNEGdに接続されることによって、G
NDレベル(例えば0.1Vcc)にリセットされると
同時に、選択されたワード線にVPXdからVccレベ
ルが出力される。非選択ワード線がGNDレベル(例え
ば0.1Vcc)になり、かつ選択ワード線がVccレ
ベル(例えば0.9Vcc)になった時点で、ブースト
信号BOOSTをLレベルにして、ブースト回路16を
活性化して、選択ワード線にブースト電圧レベル(読み
出し時の電圧Vread)を出力する。
ード線駆動回路によって、ワード線の駆動を行うことが
できる。この例のワード線駆動回路は、Pchトランジ
スタ21,22と、Nchトランジスタ23と、NNト
ランジスタ24,25とによる5トランジスタ構成によ
って、所要のワード線駆動動作を行うことができるの
で、図16に示された従来のワード線駆動回路と比較し
て、少ない数のトランジスタで構成できる。
構成を示す図、図9は、この発明におけるワード線リセ
ット回路の接続を例示する図である。なお、この例のワ
ード線駆動系が適用される半導体記憶装置のチップ全体
の構成及びアドレス系の構成ならびにサブロウプリデコ
ーダの構成等は、第1実施例の場合と同様なので、これ
らについての詳細な説明は省略する。
示すように、図4に示された第1実施例のワード線駆動
系の場合と比較して、メインデコーダ選択信号BXMi
に応じてワード線をリセットするためのNNトランジス
タ25Aが、隣接するワード線間、例えばワード線W
0,W1に、そのソース/ドレインをそれぞれ接続され
ている点が大きく異なっている。
ル構造になっており、そのバックゲートに電源VNEG
dを接続されている。電源VNEGdは常時はGND電
位にされるとともに、消去時は消去電圧Veras(例
えば−10.0V)を与えられるようになっている。い
ま、例えばロウメインデコーダ15Aにおいて、メイン
デコーダ選択信号BXMiが非選択(Hレベル)のと
き、ワード線W0に対応する下位プリデコード信号BX
S0が選択(Lレベル)であっても、隣接するワード線
W1に対応する下位プリデコード信号BXS1は非選択
(Hレベル)であって、ワード線W1に接続されたNN
トランジスタ24はオンになっているので、ワード線W
0はNNトランジスタ25Aを介してリセットされる。
また、消去時には、BXS1がLレベルになることによ
って、NNトランジスタ24がオンになるとともに、メ
インデコーダ選択信号BXMiが選択(Lレベル)にな
ることによって、NNトランジスタ25Aがオンになる
ので、各ワード線はそれぞれ電源VNEGd(Vera
s)に接続され、そのブロック内のすべてのワード線が
同時に消去される。
デコーダ内のワード線リセット回路の接続を示したもの
であって、25A1,25A2,…,25A4は、その
ブロック内のワード線(W0−W1)間,(W2−W
3)間,…,(W6−W7)間にそれぞれ接続されたワ
ード線リセット用NNトランジスタである。図9(a)
の場合は、隣接するワード線間にそれぞれワード線リセ
ット用NNトランジスタを接続したので、当該ロウメイ
ンデコーダに対するメインデコーダ選択信号BXMiが
非選択(Hレベル)の場合に、そのブロック内に選択さ
れたワード線駆動回路(BXMiがLレベル)があった
場合でも、そのワード線をリセットすることができる。
よれば、ワード線のリセット及び消去のためのトランジ
スタを、ワード線2本ごとに1個配置すればよいので、
ワード線駆動回路を構成するトランジスタの数が4.5
個となり、第1実施例の場合と比較して、さらにトラン
ジスタの数を少なくすることができる。
線駆動回路におけるリセット回路の接続を示す図であ
る。この例のワード線駆動回路においては、非選択時、
メインデコーダ選択信号BXMiに応じてワード線をリ
セットするためのNNトランジスタが、隣接しないワー
ド線間に、独立した2本のワード線の組み合わせを形成
するように接続されている点が、図9(a)に示された
第2実施例の場合と比較して大きく異なっている。
路を構成するNNトランジスタ25A1’,25
A2’,…,25A4’は、あるロウメインデコーダ内
のワード線(W3−W4)間,(W2−W5)間,…,
(W0−W7)間にそれぞれ接続されている。また、図
9(c)の場合は、ワード線リセット回路を構成するN
Nトランジスタ25A1”,25A2”,…,25
A4”は、あるロウメインデコーダ内のワード線(W0
−W2)間,(W1−W3)間,…,(W5−W7)間
にそれぞれ接続されている。図9(b),(c)の場合
は、ロウメインデコーダ内における、隣接しない2本の
ワード線間にそれぞれワード線リセット用NNトランジ
スタを接続しているので、第2実施例の場合と同様に、
そのブロックのメインデコーダ選択信号BXMiがHレ
ベルの場合でも、そのブロック内の選択されたワード線
(対応するBXMiがLレベルになっている)をリセッ
トすることができる。なお、1ブロック内のワード線に
対する、リセット用NNトランジスタの配置方法は、図
9(b),(c)に例示した以外にも考えられる。
よれば、第2実施例の場合と同様に、ワード線のリセッ
トのためのトランジスタを、ワード線2本ごとに1個配
置すればよいので、ワード線駆動回路を構成するトラン
ジスタの数が4.5個となり、第1実施例の場合と比較
して、さらにトランジスタの数を少なくすることができ
る。さらに、この例の場合は、チップ上のワード線駆動
回路の配置に応じて、任意にワード線リセット用トラン
ジスタの配置を定めることができるので、第2実施例の
場合と比べて、半導体記憶装置のチップ設計上の自由度
を増すことができる。
路が適用される半導体記憶装置のチップの全体構成を示
すブロック図、図11は、同実施例のワード線駆動回路
が適用される半導体記憶装置のアドレス系の構成を示す
ブロック図、図12は、同実施例のワード線駆動回路に
対応するサブロウプリデコーダの構成を示す回路図、図
13は、同実施例のワード線駆動回路の動作を説明する
ためのタイミングチャート、図14は、同実施例におけ
るワード線駆動電位の確定を説明するためのタイミング
チャート、図15は、同実施例におけるブロック切り換
え時の動作を説明するためのタイミングチャートであ
る。
は、図10に示すように、アドレスバッファ1と、セク
タデコーダ2と、複数のセクタ3A(セクタ0〜セクタ
n)と、ATD回路4Aとから概略構成されている。ア
ドレスバッファ1,セクタデコーダ2の構成は、図1に
示された第1実施例の場合と同様である。ATD回路4
Aは、第1実施例の場合のATD回路4の機能を有する
ほか、アドレスバッファ1におけるアドレスの切り換え
を検出して、パルス信号TWRSTをセクタ3A(セク
タ0〜セクタn)に出力する機能を有している。
示すように、カラムデコーダ11と、メインロウプリデ
コーダ12と、複数のアンド回路13と、サブロウプリ
デコーダ14Aと、複数のロウメインデコーダ15(ロ
ウメインデコーダ0〜ロウメインデコーダ127)とか
ら概略構成されている。カラムデコーダ11,メインロ
ウプリデコーダ12,アンド回路13,ロウメインデコ
ーダ15は、図2に示された第1実施例の場合と同様で
ある。
Aは、図12に示すように、インバータ510,5
11,512と、ナンド回路520,521,…,52
6,52 7と、インバータ540,541,…,5
46,547と、ノア回路550,551,…,5
56,557とから構成されている。インバータ5
10,511,512は、それぞれ内部アドレスTA
0,TA1,TA2のレベルを反転した出力を発生す
る。ナンド回路520,521,…,526,52
7は、内部アドレスTA0,TA1,TA2とこれらを
反転した信号とを加えた6つの信号から3つの信号を組
み合わせて入力して、それぞれ出力を発生する。ノア回
路550,551,…,556,557は、それぞれナ
ンド回路520,521,…,526,527の出力
と、ATD回路4Aから入力されたパルス信号TWRS
T信号とのノア演算を行って、ナンド回路520,52
1,…,526,527からのそれぞれの出力信号をパ
ルス化した信号を出力する。インバータ540,54
1,…,546,547は、それぞれノア回路550,
551,…,556,557の出力を反転して、下位プ
リデコード信号BXS0,BXS1,…,BXS6,B
XS7を出力する。
成は、図8に示されたものと同様である。以下、図8及
び図13を参照して、この例のワード線駆動回路の読み
出し時の動作を詳細に説明する。いま、外部アドレスA
iが、アドレスA,アドレスBの順に変化し、これに応
じて内部アドレスTAiが変化して、メインデコーダ選
択信号BXMjが定まるとともに、下位プリデコード信
号BXS0,BXS1が、それぞれアドレスA,アドレ
スBに対応して順次Lレベルになるが、この際、図12
に示すように、サブロウプリデコーダ14Aにおいて、
ナンド回路520,521,…の出力と、パルス信号T
WRSTとのノア演算を行うことによって、アドレスA
に対応する選択BXSがBXS0のように、アドレスB
に対応する選択BXSがBXS1のように、順次、パル
ス信号TWRSTに対応してパルス化してLレベルにさ
れる。この場合、パルス信号TWRSTは、アドレスの
切り換えに際して、アドレス切り換え間隔が十分長い時
には、非選択ワード線が選択になるタイミングより多少
遅くLレベルになり、読み出しが完了しした所定時間後
にHレベルに戻る。また切り換え時間が短い時には、例
えば図13のアドレスAからアドレスBに変化するとき
のように、選択ワード線が非選択になるタイミングより
も多少早くHレベルに戻り、非選択ワード線が選択にな
るタイミングよりも多少遅くLレベルになる。この際の
パルス信号TWRSTが、Hレベルに保持される時間
は、ワード線がリセット状態に保たれるワードリセット
時間である。ブースト回路16から昇圧電圧を発生させ
るためのブースト信号BOOSTは、パルス信号TWR
STがLレベルに変わった後に、所定時間後にLレベル
に変わり、TWRSTがHレベルに変わる所定時間前
に、Hレベルに変わるように制御される。ブースト信号
BOOSTがHレベルに保たれる時間は、昇圧電圧が出
力されないブーストリセット時間である。
わる状態に注目する。ワード線W0に対応するワード線
駆動回路において、ブースト回路16からの電源VPX
dは既に昇圧電圧(読み出し時の電圧Vread)にな
っていて、ワード線W0において読み出し動作が完了し
たのち、ワードリセット時間の間に、ワード線W0が非
選択状態になってリセットされる。ワードリセット時間
が終了すると、ワード線W1が選択状態になり、電源V
PXdが電圧Vreadになって、ワード線W1におい
て読み出し動作が開始される。
iがLレベルの状態で、アドレスAからアドレスBへの
切り換えが発生したとき、下位プリデコード信号BXS
0が、パルス信号TWRSTに対応してLレベルからH
レベルに変化するが、このとき、電源VPXdは、ブー
スト信号BOOSTは上述したように、TWRSTがH
レベルに変わる所定時間前に、Hレベルに変わっている
ので、電源VPXdは、Vccレベルに引き下げられて
いる。従って、選択状態から非選択状態に変化するワー
ド線W0に対応するワード線駆動回路において、昇圧電
圧になっている電源VPXdからPchトランジスタ2
2とNNトランジスタ24を介してGNDに電流が流れ
込む、貫通電流の問題が生じない。次に、下位プリデコ
ード信号BXS1がHレベルからLレベルに変化する
が、このとき、ブースト信号BOOSTがHレベルであ
るため、電源VPXdはVccレベルのままである。従
って、非選択状態から選択状態に変化するワード線W1
に対応するワード線駆動回路において、昇圧電圧になっ
ている電源VPXdからPchトランジスタ22とNN
トランジスタ24を介してGNDに電流が流れ込む、貫
通電流の問題が生じない。
え時のワード線駆動電位の確定を説明するものである。
いま、外部アドレスAiの切り換えが発生し、これに応
じてメインデコーダ選択信号BXMiが切り換えられ、
これによって、パルス信号TWRSTがLレベルにな
り、さらにこれに応じて下位プリデコード信号BXSi
がLレベルになって、ワード線WiがVccレベルであ
る電源VPXdに接続され、次にブースト信号BOOS
TがLレベルになることによって、ワード線Wiに接続
された電源VPXdが昇圧電圧(Vread)になる。
このとき、ブースト回路16に加えられるブースト信号
BOOSTは、前述ししたように、パルス信号TWRS
TがLレベルに変わった後に、所定時間後に、Lレベル
に変わるようにに制御される。この場合、Pchトラン
ジスタ22のサイズが小さいときは、パルス信号TWR
STがLレベルに変わった後、所定時間後においても、
選択ワード線は付加容量が大きいので、駆動電圧が十分
上昇(例えば0.9Vccまで)しないが、下位プリデ
コード信号BXSiは既にLレベルになっているので、
NNトランジスタ24は既に完全にオフになっており、
電源VPXdからPchトランジスタ22,NNトラン
ジスタ24を経て貫通電流が流れることはないため、ブ
ースト回路を活性化することができる。そして、ブース
ト回路が活性化されることによって、電源VPXdは急
速に上昇するので、Pchトランジスタ22のサイズが
小さくても、ワード線の選択速度は小さくならない。
駆動電圧が十分上昇(例えば0.9Vccまで)しない
うちに、ブースト回路16を活性化させているので、ブ
ースト回路16のコンデンサ33に蓄積された電荷を放
出する量が増えてしまうが、コンデンサ33の容量値
は、もともとかなり大きく設計されており、GNDへの
貫通電流が流れない限りは、昇圧電圧(Vread)の
低下が、実用上、問題になることはない。
パルス化することによって、ワードリセット時間におい
て選択されていたワード線の電位がリセットされるの
で、非選択状態から選択状態になるワード線に対応する
ワード線駆動回路において、パルス信号TWRSTがL
レベルになってから所定時間後にブースト信号BOOS
TがLレベルになることにより、電源VPXdを上昇さ
せるので、下位プリデコード信号をパルス化しない場合
(図14中、点線で示す)のように、ワード線がVcc
レベルに確定するのを待って、電源VPXdを上昇させ
る必要がなく、ワード線の駆動を高速化することができ
る。また、ワード線がVccレベルに確定するのを待つ
必要がなくなるので、ワード線に電流を供給するPch
トランジスタ22のサイズを小さくすることができる。
え時の動作を説明するもので、同図(a)は、下位プリ
デコード信号をパルス化しない場合を示している。い
ま、あるブロック内において、下位プリデコード信号B
XS0がLレベル、下位プリデコード信号BXS1がH
レベルであったとき、BXS0,BXS1の上位アドレ
ス信号に相当するメインデコーダ選択信号BXM0がL
レベルからHレベルに変化し、メインデコーダ選択信号
BXM1がHレベルからLレベルに変化すると、これに
対応して、選択状態であったワード線W0は非選択にな
るが、非選択であったワード線W1の状態は変化しな
い。BXM0がLレベルからHレベルに変化した時に、
図8に示されるように、ワード線W0とW1の間にリセ
ット用NNトランジスタ25Aを接続した場合には、オ
ン状態になったNNトランジスタ25Aと、もともとオ
ン状態になっているワード線W1に対応するNNトラン
ジスタ24’とにより、ワード線W0をGNDにリセッ
トしようとする。その時に、ワード線W0に対応するP
chトランジスタ22をオン状態から高速にオフ状態に
するためには、ワード線W0の電位を下げて、ワード線
W0に対応するPchトランジスタ21をオフ状態から
オン状態にし、Pchトランジスタ21のドレイン側の
電位をHレベルにすることにより、Pchトランジスタ
22のゲートの電位をHレベルにする必要がある。ワー
ド線W0の電位を高速に下げるには、Pchトランジス
タ22の電流供給能力よりNNトランジスタ25AとN
Nトランジスタ24’とを2段積みしたトランジスタの
電流供給能力を大きくする必要がある。すなわち、NN
トランジスタ25AのサイズとNNトランジスタ24の
サイズとを、ともに大きくする必要がある。
信号をパルス化した場合を示している。この場合は、下
位プリデコード信号BXS0が、パルス信号TWRST
に対応してHレベルになるため、この期間は、ワード線
W0に対応するワード線駆動回路において、Pchトラ
ンジスタ22がオフになり、NNトランジスタ24がオ
ンになることにより、ワード線W0をGNDにリセット
しようとする。従って、NNトランジスタ25Aのサイ
ズは最小でよい。さらに、NNトランジスタ24に関し
ても、必ず1段のみでワード線をGNDにリセットする
ので、2段積みでワード線をリセットする可能性があ
る、パルス化しない場合と比較して、1/2のサイズで
よい。このように、ワード線リセット用NNトランジス
タをブロック内の2本のワード線で共有する構成の場合
は、下位プリデコード信号をパルス化することによっ
て、ブロック内のワード線が選択状態で、メインデコー
ダ選択信号BXMiが切り換えられた場合でも、メイン
デコーダ選択信号が切り換わる前に、NNトランジスタ
24をオンにしてPchトランジスタ22をオフにする
ことにより、必ずワード線をGNDにリセットするの
で、NNトランジスタ25A,NNトランジスタ24の
サイズを小さくすることができる。
よれば、ワード線のリセット及び消去のためのトランジ
スタを、ワード線2本ごとに1個配置することによっ
て、ワード線駆動回路を構成するトランジスタの数を少
なくすることができるとともに、下位プリデコード信号
をパルス化することによって、ワード線駆動速度を落と
すことなく、Pchトランジスタ22及びNNトランジ
スタ25Aのサイズを小さくすることができる。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ブースト
回路16,ロウ電源スイッチ回路18の構成は、実施例
に示されたものに限らず、他の構成であってもよい。チ
ャージポンプ回路17の構成は任意である。この発明の
ワード線駆動回路が適用される半導体記憶装置は、フラ
ッシュメモリに限らず、PROM( Programmable Read
Only Memory),EPROM( Erasable Programmable
Read Only Memory )又はマスクROM( Read Only M
emory )であってもよい。また、この発明のワード線駆
動回路の構成は、半導体記憶装置におけるワード線駆動
回路の場合に限らず、上位アドレスと下位アドレスとに
応じてワード線に接続された単位素子を駆動する、他の
種類の半導体集積回路においても適用可能なものであ
る。
線駆動回路によれば、従来のワード線駆動回路と比較し
て、ワード線駆動回路を構成するトランジスタの数を少
なくすることができる。さらに、ワード線リセット用ト
ランジスタをブロック内の任意の2本のワード線間に設
けることによって、さらにトランジスタの数を少なくす
ることができる。また、ワード線駆動回路を選択するプ
リデコード信号をパルス化することによって、ワード線
の駆動速度を落とすことなく、ワード線駆動回路を構成
する、選択されたワード線に所定の電位を与える第1の
電源とワード線との間に接続された第1のPchトラン
ジスタ(Pchトランジスタ22)、及びブロック内の
2つのワード線間に接続され、そのバックゲートに非選
択のワード線の電位を保証する第2の電源を接続された
第3のNchトランジスタ(例えばNNトランジスタ2
5A)のサイズを小さくすることができる。
が適用される半導体記憶装置のチップの全体構成を示す
ブロック図である。
体記憶装置のアドレス系の構成を示すブロック図であ
る。
図である。
である。
ウプリデコーダの構成を示す回路図である。
ためのタイミングチャートである。
明するためのタイミングチャートである。
構成を示す図である。
を例示する図である。
路が適用される半導体記憶装置のチップの全体構成を示
すブロック図である。
導体記憶装置のアドレス系の構成を示すブロック図であ
る。
ロウプリデコーダの構成を示す回路図である。
るためのタイミングチャートである。
説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
る。
Claims (11)
- 【請求項1】 ワード線が複数のブロックに分割されて
いて、上位アドレスによって選択されたブロックの中か
ら、所定のワード線を下位アドレスによって選択するた
めに、各ワード線に対応して設けられたワード線駆動回
路であって、 選択されたワード線に所定の電位を与える第1の電源と
ワード線との間に接続された第1のPチャネルトランジ
スタと、 前記第1のPチャネルトランジスタとフリップフロップ
接続された第2のPチャネルトランジスタと、 下位アドレスをデコードした信号を供給する第1の信号
線と前記第1のPチャネルトランジスタのゲートとの間
に接続され、そのゲートに上位アドレスをデコードした
信号を供給する第2の信号線を接続された第1のNチャ
ネルトランジスタと、 非選択のワード線の電位を保証する第2の電源と前記ワ
ード線との間に接続され、そのゲートに前記第1の信号
線を接続された第2のNチャネルトランジスタと、 前記ワード線と前記第2の電源との間に接続され、その
ゲートに前記第2の信号線を接続された第3のNチャネ
ルトランジスタと を備えてなることを特徴とするワード線駆動回路。 - 【請求項2】 前記第2の電源が、消去動作時には、ワ
ード線に負の電位を与えることを特徴とする請求項1記
載のワード線駆動回路。 - 【請求項3】 前記第2の電源に接続されている前記第
2のNチャネルトランジスタと第3のNチャネルトラン
ジスタとが、負の電位を与えられても動作が可能である
ように設計されていることを特徴とする請求項2記載の
ワード線駆動回路。 - 【請求項4】 前記第3のNチャネルトランジスタが、
前記ブロック内の隣接する2つのワード線駆動回路によ
って共有され、前記両ワード線駆動回路のワード線間に
接続されているとともに、そのバックゲードに前記第2
の電源が接続れれていることを特徴とする請求項1乃至
3のいずれかに記載のワード線駆動回路。 - 【請求項5】 前記第3のNチャネルトランジスタが、
前記ブロック内の隣接しない2つのワード線駆動回路に
よって共有され、前記両ワード線駆動回路のワード線間
に接続されているとともに、そのバックゲードに前記第
2の電源が接続されていることを特徴とする請求項1乃
至3のいずれかに記載のワード線駆動回路。 - 【請求項6】 前記ワード線を非選択から選択に切り換
える時に、前記第1の電源が、前記下位アドレスをデコ
ードした信号の切り換えに対応して前記ワード線の電位
を電源電圧まで上昇させるように前記ワード線に電流を
供給し、 前記下位アドレスをデコードした信号の切り換えが完了
したのち所定時間後には、前記第1の電源が、前記ワー
ド線の電位を前記電源電圧より高い昇圧電圧まで上昇さ
せるように前記ワード線に電流を供給するように構成さ
れていることを特徴とする請求項1乃至5のいずれかに
記載のワード線駆動回路。 - 【請求項7】 前記所定時間が、前記下位アドレスをデ
コードした信号の切り換え後、前記ワード線が所定の電
圧に達する時間であることを特徴とする請求項6記載の
ワード線駆動回路。 - 【請求項8】 前記所定の電圧が0.9VCC(VCC
は電源電圧)であることを特徴とする請求項7記載のワ
ード線駆動回路。 - 【請求項9】 前記下位アドレスをデコードした信号
が、ワード線を選択するアドレスの切り換えを検出した
パルス信号に対応してパルス化されていることを特徴と
する請求項6又は7記載のワード線駆動回路。 - 【請求項10】 前記パルス信号が、ワード線を選択す
るアドレスの切り換えを検出したのち所定時間後に終了
するとともに、前記パルス信号の開始の所定時間後に前
記第1の電源から電源電圧より高い昇圧電圧を供給する
ように構成されていることを特徴とする請求項9記載の
ワード線駆動回路。 - 【請求項11】 電気的に書き込み・消去可能なメモリ
セルのアレイが複数のブロックに分割され、前記ブロッ
ク内のそれぞれのメモリセルに接続されたワード線を駆
動するデコーダを備え、 ワード線の上位アドレスに対応した選択信号によって前
記デコーダを選択する機能と、 前記選択されたデコーダにおいてワード線の下位アドレ
スに対応した複数本の下位プリデコード信号によって、
前記デコーダを構成する複数のワード線駆動回路から1
つのワード線駆動回路を選択する機能と、 前記選択されたワード線駆動回路に接続されたワード線
を駆動する機能と を備えた半導体記憶装置であって、 前記各ワード線駆動回路が、請求項1乃至10のいずれ
かに記載のワード線駆動回路からなることを特徴とする
半導体記憶装置。
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