JP3287590B2 - Semiconductor integrated circuit device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特にスキャンイン／アウト方式を用いたスキャンパ
ス回路を有する半導体集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device having a scan path circuit using a scan-in / out method.
【０００２】近年の半導体技術の進歩に対応して、ＬＳ
Ｉ（Large Scale Integration ）、ＶＬＳＩ（Very Lar
ge Scale Integration ）等の半導体集積回路装置の集
積規模が増大している。半導体集積回路装置の集積規模
の増大に伴い、データ入出力用の端子数が増加し、デー
タ入出力用のＩ／Ｏ（Input/Output）セル数も増大して
いる。このためＩ／Ｏセルを半導体集積回路装置のチッ
プの周辺部分のみに配置する方法によっては、必要なＩ
／Ｏセル数を確保することができず、半導体集積回路装
置のチップの全面に渡ってＩ／Ｏセルを配置することが
行われており、プローバ（Prober）を用いた試験を行う
ことが困難になっている。一方、半導体集積回路装置の
集積規模が増大すればするほど、半導体集積回路装置が
設計通りに動作するか否かを診断することは困難にな
り、試験コストの増大を招いている。そこで、試験を容
易にするとともに、試験コストの低減を図ることが可能
な半導体集積回路装置が要望されている。In response to recent advances in semiconductor technology, LS
I (Large Scale Integration), VLSI (Very Lar
(Ge Scale Integration) and the like, the scale of integration of semiconductor integrated circuit devices is increasing. As the scale of integration of semiconductor integrated circuit devices increases, the number of data input / output terminals increases, and the number of data input / output (I / O) (Input / Output) cells also increases. Therefore, depending on the method of arranging I / O cells only in the peripheral portion of the chip of the semiconductor integrated circuit device, necessary I / O cells
The number of I / O cells cannot be secured, and I / O cells are arranged over the entire surface of a chip of a semiconductor integrated circuit device, making it difficult to perform a test using a prober. It has become. On the other hand, as the integration scale of the semiconductor integrated circuit device increases, it becomes more difficult to diagnose whether or not the semiconductor integrated circuit device operates as designed, which causes an increase in test cost. Therefore, there is a demand for a semiconductor integrated circuit device capable of facilitating the test and reducing the test cost.
【０００３】[0003]
【従来の技術】次に、図５を参照して従来の技術につい
て説明する。ＬＳＩの製造工程においては、ＬＳＩの使
用性能を確認することが必要である。この使用性能を確
認するための試験は、大別して開発段階の試験と、量産
段階の試験がある。この量産段階の回路試験として、ウ
ェーハプロセス（Wafer Process ）終了段階で行い、組
立工程への不良チップ混入率の低減を目的とするウェー
ハプロービング（Wafer Probing ）試験がある。このウ
ェーハプロービング試験は、プローバの針先をチップ上
のＩ／Ｏセルのパッド（接続パッド）に接触させ、プロ
ーバに接続された信号発生器、波形解析装置等を用いて
チップの電気的特性を調べるものである。これにより当
該チップの動作確認を行うとともに伝達遅延時間、立上
り時間、立下がり時間等がチェックされる。ここで発見
された不良チップは自動的にマーキングされ、以後の組
立工程からは除外されるため、組立て後の不良デバイス
は組立工程で発生したものだけとなるので、歩留率が著
しく向上し、ＬＳＩの製造コストを低減することができ
る。2. Description of the Related Art Next, a conventional technique will be described with reference to FIG. In the LSI manufacturing process, it is necessary to confirm the performance of use of the LSI. The tests for confirming the use performance are roughly classified into a test at a development stage and a test at a mass production stage. As a circuit test at the mass production stage, there is a wafer probing test which is performed at the end stage of the wafer process and aims at reducing the mixing ratio of defective chips into the assembly process. In this wafer probing test, the probe tip is brought into contact with a pad (connection pad) of an I / O cell on the chip, and the electrical characteristics of the chip are measured using a signal generator, a waveform analyzer, or the like connected to the prober. To check. Thus, the operation of the chip is confirmed, and the transmission delay time, the rise time, the fall time, and the like are checked. Defective chips found here are automatically marked and excluded from the subsequent assembling process, so only defective devices after assembling are generated in the assembling process, so the yield rate is significantly improved, LSI manufacturing cost can be reduced.
【０００４】従来のＬＳＩ１０においては、集積度がそ
れほど高くなく、Ｉ／Ｏセル数も少ないため、図５に示
すようにＬＳＩ１０のチップの外周端領域、すなわちチ
ップの周辺部分にＩ／Ｏセル１１が設けられおり、ウェ
ーハプロービング試験に必要なプローバはチップの周辺
部分に配置されていれば十分であった。In the conventional LSI 10, since the degree of integration is not so high and the number of I / O cells is small, as shown in FIG. 5, the I / O cells 11 are located in the outer peripheral region of the chip of the LSI 10, that is, in the peripheral portion of the chip. Is provided, and it is sufficient that the prober necessary for the wafer probing test is arranged in the peripheral portion of the chip.
【０００５】[0005]
【発明が解決しようとする課題】近年、ＬＳＩの集積度
が増大に伴いＬＳＩのチップ内にもデータ入出力用のＩ
／Ｏセルが配置（展開配置）されるようになってきた。
この高集積化されたＬＳＩにおいて従来と同様のウェー
ハプロービング試験を行うためには、図６に示すように
ＬＳＩ２０内の全Ｉ／Ｏセル２１、…、２１の各パッド
にプローバを接触させる必要がある。この様なプローバ
を作成することは困難であり、もし作成したとしても非
常にコストがかかってしまうとともに、プローバの針当
て精度が低下するいう問題点があった。また、すべての
Ｉ／Ｏセルに試験用の信号を供給するためには試験装置
であるテスタにも必要な端子を設ける必要があり、試験
装置自体のコストがかかってしまうという問題点があっ
た。In recent years, as the degree of integration of LSIs has increased, I / Os for data input / output have also been provided in LSI chips.
/ O cells have been arranged (expanded arrangement).
In order to perform a wafer probing test similar to the conventional one in this highly integrated LSI, it is necessary to contact a prober with each pad of all I / O cells 21,..., 21 in the LSI 20, as shown in FIG. is there. It is difficult to make such a prober, and even if it is made, there is a problem that the cost is extremely high and the needle contact accuracy of the prober is reduced. In addition, in order to supply a test signal to all I / O cells, it is necessary to provide a necessary terminal for a tester which is a test device, and there is a problem that the cost of the test device itself is increased. .
【０００６】そこで、本発明の目的は、半導体集積回路
装置の集積度が増大し、半導体集積回路装置のチップ上
にＩ／Ｏセルが展開配置されている場合でも、容易かつ
低コストで試験を行うことが可能な半導体集積回路装置
を提供することにある。Accordingly, an object of the present invention is to provide an easy and low-cost test even when the degree of integration of a semiconductor integrated circuit device is increased and I / O cells are deployed on a chip of the semiconductor integrated circuit device. An object of the present invention is to provide a semiconductor integrated circuit device that can perform the operations.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するた
め、本発明は、内部にスキャンパス回路が形成された半
導体集積回路チップ上に、複数の入出力セルおよび接続
パッドが配置されてなる半導体集積回路装置において、
前記複数の入出力セルおよび接続パッドのうち、スキャ
ン用入出力セルおよび接続パッドは前記半導体集積回路
チップの外周端領域に配置され、前記スキャン用入出力
セルは、前記半導体集積回路チップの内部領域に配置さ
れている入出力セルと前記スキャンパス回路を介して接
続して構成する。According to the present invention, there is provided a semiconductor integrated circuit having a plurality of input / output cells and connection pads disposed on a semiconductor integrated circuit chip having a scan path circuit formed therein. In an integrated circuit device,
Among the plurality of input cells and the connection pads, the scanning output cell Le and any connected pads are disposed on the outer periphery edge area of the semiconductor integrated circuit <br/> chip, input-output the scan
A cell is arranged in an internal area of the semiconductor integrated circuit chip.
And the input / output cells connected via the scan path circuit .
【０００８】[0008]
【作用】本発明によれば、スキャン用入出力セルおよび
接続パッドが半導体集積回路チップの外周端領域に設け
られているので、プローバおよびテスタの構造が簡略化
でき試験コストを低減できるとともに、スキャンパス回
路を用いて容易に試験を行うことができる。According to the present invention, since the scanning input / output cells and the connection pads are provided in the outer peripheral edge region of the semiconductor integrated circuit chip, the structure of the prober and the tester can be simplified, and the test cost can be reduced. The test can be easily performed using a campus circuit.
【０００９】[0009]
【実施例】次に、図１及至図４を参照して本発明の実施
例を説明する。図１に本発明にかかるＬＳＩを示す。Next, an embodiment of the present invention will be described with reference to FIGS. FIG. 1 shows an LSI according to the present invention.
【００１０】ＬＳＩ１のチップ上には、データ入出力用
のＩ／Ｏセルがチップの全面に渡って展開配置されてい
る。スキャン入出力用Ｉ／Ｏセル２をチップの外周端領
域、すなわちチップの周辺部分に配置する。各スキャン
用Ｉ／Ｏセル２には、スキャンパス回路としてバウンダ
リースキャン（Boundary Scan ）チェーンまたは内部ス
キャンチェーンが接続されている。なお、図１ではスキ
ャン入出力用Ｉ／Ｏセル２の一部を図示している。On the chip of the LSI 1, I / O cells for data input / output are developed and arranged over the entire surface of the chip. The scan input / output I / O cell 2 is arranged in an outer peripheral end region of the chip, that is, in a peripheral portion of the chip. Each scan I / O cell 2 is connected to a boundary scan (Boundary Scan) chain or an internal scan chain as a scan path circuit. FIG. 1 shows a part of the scan input / output I / O cell 2.
【００１１】ＬＳＩの試験方法の１つであるバウンダリ
スキャンは、本来は、ＬＳＩ間の信号転送が正常に行わ
れることも確認するための試験方法であるが、本実施例
では、バウンダリースキャンチェーンを介して、プロー
バの接触されないＩ／Ｏセルの入力あるいは出力データ
をそれぞれセットあるいは読み出すための手段として用
いる。バウンダリスキャンチェーン（図１中、実線で示
す。）は、ＬＳＩ１内部のＩ／Ｏセルに多数存在するフ
リップフロップ（Flip-flop ：記憶素子）のいくつかを
モード信号の切り替えにより直列に接続してシフトレジ
スタを形成するようにした直列ループである（図２参
照）。試験に際しては、スキャンチェーンのスキャンイ
ン（端子）ＳＩB からテストデータ（論理“１”または
“０”）をスキャンクロック信号に同期させて入力し、
シフトレジスタを形成する各フリップフロップに順次書
き込む。このようにしてフリップフロップの内容を任意
に変更することにより任意の状態にＬＳＩ１のＩ／Ｏセ
ルの状態を設定することができる。逆にＬＳＩのＩ／Ｏ
セルの状態を調べる場合には、ＬＳＩ１のＩ／Ｏセルの
状態が変化しないようにシステムクロック信号を停止し
た後、スキャンクロック信号を入力することによりＩ／
Ｏセルの状態をスキャンアウト（端子）ＳＯBから出力
させる。このように、スキャン入出力用Ｉ／Ｏセルは基
板の最外周部に配設し、基板の中心側にあるＩ／Ｏセル
にはバウンダリスキャンチェーンを介してデータを供給
し、または、Ｉ／Ｏセルよりデータを読み出す。The boundary scan, which is one of the LSI test methods, is originally a test method for confirming that signal transfer between LSIs is normally performed. In this embodiment, the boundary scan chain is used. Via the I / O cell as a means for setting or reading input or output data of an I / O cell not contacted by the prober, respectively. A boundary scan chain (indicated by a solid line in FIG. 1) connects a number of flip-flops (Flip-flops: storage elements), which are many in I / O cells inside the LSI 1, in series by switching mode signals. This is a serial loop that forms a shift register (see FIG. 2). During the test, test data (logic “1” or “0”) is input from the scan-in (terminal) SIB of the scan chain in synchronization with the scan clock signal,
Data is sequentially written to each flip-flop forming the shift register. In this manner, by arbitrarily changing the contents of the flip-flop, the state of the I / O cell of the LSI 1 can be set to an arbitrary state. Conversely, LSI I / O
In order to check the state of the cell, the system clock signal is stopped so that the state of the I / O cell of the LSI 1 does not change, and then the I / O cell is input by inputting the scan clock signal.
The state of the O cell is output from the scan-out (terminal) SOB. As described above, the scan input / output I / O cell is disposed at the outermost peripheral portion of the substrate, and data is supplied to the I / O cell on the center side of the substrate via the boundary scan chain. Data is read from the O cell.
【００１２】システムの故障診断を行うような場合、例
えば、論理演算回路の通常動作をチェックするような場
合には、内部スキャンチェーンを用いる（図２、図３参
照）。この場合には、モード信号の切り替えにより基板
の最外周部に配設したスキャン入力用Ｉ／Ｏセル２のス
キャンインＳＩI1、ＳＩI2から内部スキャンチェーン
（図１中、破線で示す。）を介し、内部スキャンチェー
ンを構成するフリップフロップに順次データを書き込
む。このとき同時に、バウンダリースキャンチェーンを
介して、ＬＳＩ１内部のＩ／Ｏセルに存在するフリップ
フロップにもデータを書き込む。内部スキャンチェーン
およびバウンダリースキャンチェーンへの書き込みが完
了した時点において、再びシステムクロック信号を提供
する。これにより、内部スキャンチェーンに存在するフ
リップフロップ間、さらに内部スキャンチェーンとバウ
ンダリースキャンチェーンに存在するフリップフロップ
間でのデータ転送が発生する。この後、内部スキャンチ
ェーンを介して、内部スキャンチェーンに存在するフリ
ップフロップのデータをスキャンアウトＳＯI1、ＳＯI2
へ読み出し、また、バウンダリースキャンチェーンを介
して、バウンダリースキャンチェーンに存在するフリッ
プフロップのデータをスキャンアウトＳＯB へ読み出
す。各チップを通常動作させながら特定のタイミングで
通常動作信号をスキャンアウト（端子）ＳＯI1、ＳＯI2
から出力させることにより行う。When performing a system failure diagnosis, for example, when checking the normal operation of a logical operation circuit, an internal scan chain is used (see FIGS. 2 and 3). In this case, the scan signals SII1 and SII2 of the scan input I / O cell 2 arranged at the outermost peripheral portion of the substrate by switching the mode signal via an internal scan chain (indicated by a broken line in FIG. 1). Data is sequentially written to flip-flops constituting an internal scan chain. At the same time, data is also written to a flip-flop existing in an I / O cell inside the LSI 1 via the boundary scan chain. When the writing to the internal scan chain and the boundary scan chain is completed, the system clock signal is provided again. As a result, data transfer occurs between flip-flops existing in the internal scan chain, and further between flip-flops existing in the internal scan chain and the boundary scan chain. Thereafter, the data of the flip-flops existing in the internal scan chain are scanned out via the internal scan chain SOI1, SOI2.
And reads out the data of the flip-flop present in the boundary scan chain to the scan-out SOB via the boundary scan chain. Scan out (terminal) SOI1, SOI2 normal operation signals at specific timing while operating each chip normally
This is done by outputting from
【００１３】したがって、図４に示すように、バウンダ
リースキャン、内部スキャンのいずれの場合においても
基板の最外周部に配設したスキャン入出力用Ｉ／Ｏセル
２、…、２にプローバを接続することにより試験を行う
ことができるため、プローバの構造を従来のプローバと
同様の簡単な構造とすることができるととともに、テス
タの端子数を増加させる必要がないため、プローバおよ
びテスタのコストを低減させることができる。Therefore, as shown in FIG. 4, a prober is connected to the scan input / output I / O cells 2,..., 2 arranged at the outermost peripheral portion of the substrate in any of the boundary scan and the internal scan. By doing so, the tester can be used, so that the structure of the prober can be made as simple as that of the conventional prober.In addition, it is not necessary to increase the number of terminals of the tester. Can be reduced.
【００１４】以上の実施例においては、ある特定のＩ／
Ｏセルをスキャン用Ｉ／Ｏセルとして機能させていた
が、任意のＩ／Ｏセルをスキャン用Ｉ／Ｏセルとして機
能させるように構成することも可能である。また、バウ
ンダリースキャン用のスキャン用Ｉ／Ｏセルと内部スキ
ャン用のＩ／Ｏセルを別のセルとして構成していたが、
同一のセルを用いモード信号の切り替えによりスキャン
チェーンを切り替えるように構成してもよい。In the above embodiment, a specific I / O
Although the O cell functions as an I / O cell for scanning, an arbitrary I / O cell may be configured to function as an I / O cell for scanning. Further, the scan I / O cell for the boundary scan and the I / O cell for the internal scan are configured as separate cells.
The scan chains may be switched by switching the mode signal using the same cell.
【００１５】[0015]
【発明の効果】本発明によれば、スキャン用入出力セル
および接続パッドが半導体集積回路チップの外周端領域
に設けられているので、試験に用いるプローバおよびテ
スタの構造を従来のプローバおよびテスタと同様に構成
することができ試験装置のコストを低減できる。さらに
プローバおよびテスタの構造が簡略化できるので、必要
な針当て精度を容易に得ることができ、試験を容易に行
うことができる。According to the present invention, since the scanning input / output cells and the connection pads are provided in the outer peripheral end region of the semiconductor integrated circuit chip, the structure of the prober and tester used for the test is different from that of the conventional prober and tester. The same configuration can be adopted, and the cost of the test apparatus can be reduced. Further, since the structures of the prober and the tester can be simplified, necessary needle contact accuracy can be easily obtained, and the test can be easily performed.
【図１】本発明の実施例のＬＳＩの説明図である。FIG. 1 is an explanatory diagram of an LSI according to an embodiment of the present invention.
【図２】スキャンチェーンの説明図である。FIG. 2 is an explanatory diagram of a scan chain.
【図３】内部スキャンチェーンの説明図である。FIG. 3 is an explanatory diagram of an internal scan chain.
【図４】図１の実施例のＬＳＩの試験状態の説明図であ
る。FIG. 4 is an explanatory diagram of a test state of the LSI of the embodiment of FIG. 1;
【図５】従来のＬＳＩの試験状態の説明図である。FIG. 5 is an explanatory diagram of a test state of a conventional LSI.
【図６】従来の他のＬＳＩの試験状態の説明図である。FIG. 6 is an explanatory diagram of a test state of another conventional LSI.
１…ＬＳＩ ２…スキャン用Ｉ／Ｏセル 1 LSI 2 Scan I / O cell
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 G01R 31/26 H01L 21/822 H01L 27/04 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/66 G01R 31/26 H01L 21/822 H01L 27/04
Claims (3)
導体集積回路チップ上に、複数の入出力セルおよび接続
パッドが配置されてなる半導体集積回路装置において、 前記複数の入出力セルおよび接続パッドのうち、スキャ
ン用入出力セルおよび接続パッドは前記半導体集積回路
チップの外周端領域に配置され、前記スキャン用入出力セルは、前記半導体集積回路チッ
プの内部領域に配置されている入出力セルと前記スキャ
ンパス回路を介して 接続されていることを特徴とする半
導体集積回路装置。1. A semiconductor integrated circuit device comprising: a plurality of input / output cells and connection pads disposed on a semiconductor integrated circuit chip having a scan path circuit formed therein; among them, scanning output cell Le and any connected pads are disposed on the outer periphery edge area of the semiconductor integrated circuit <br/> chip, the scanning output cell, the semiconductor integrated circuit chip
I / O cells located in the internal area of the
A semiconductor integrated circuit device connected via a bypass circuit .
いて、 前記スキャンパス回路は、バウンダリスキャン用スキャ
ンパス回路であることを特徴とする半導体集積回路装
置。2. The semiconductor integrated circuit device according to claim 1, wherein the scan path circuit is a boundary scan scan path circuit.
積回路装置において、前記スキャンパス回路は、内部ス
キャン用スキャンパス回路であることを特徴とする半導
体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein said scan path circuit is a scan path circuit for internal scanning.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23841091A JP3287590B2 (en) | 1991-09-18 | 1991-09-18 | Semiconductor integrated circuit device |
| US07/946,538 US6487682B2 (en) | 1991-09-18 | 1992-09-17 | Semiconductor integrated circuit |
| DE69227743T DE69227743T2 (en) | 1991-09-18 | 1992-09-17 | Integrated semiconductor circuit with scan path |
| EP92308485A EP0533476B1 (en) | 1991-09-18 | 1992-09-17 | Semiconductor integrated circuit with scan path |
| KR1019920017009A KR970001840B1 (en) | 1991-09-18 | 1992-09-18 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23841091A JP3287590B2 (en) | 1991-09-18 | 1991-09-18 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582609A JPH0582609A (en) | 1993-04-02 |
| JP3287590B2 true JP3287590B2 (en) | 2002-06-04 |
Family
ID=17029796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23841091A Expired - Fee Related JP3287590B2 (en) | 1991-09-18 | 1991-09-18 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3287590B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354594A (en) | 1998-06-08 | 1999-12-24 | Mitsubishi Electric Corp | Semiconductor device |
-
1991
- 1991-09-18 JP JP23841091A patent/JP3287590B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582609A (en) | 1993-04-02 |
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