JP3285514B2 - Gain control device - Google Patents
Gain control deviceInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、無線通信装置の送
信出力レベルを電気的に制御する利得制御装置に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gain control device for electrically controlling a transmission output level of a radio communication device.
【0002】[0002]
【従来の技術】従来、電気的に出力レベルを制御する利
得制御装置としては、図4に示すものが知られている。
図4において、Aは利得制御回路、Bは可変利得回路で
ある。1、3は第1、第2のトランジスタ、9、11は
第3、第4のトランジスタ、8、10は第1、第2のダ
イオード、2、4は第1、第2の利得制御電圧入力端
子、a、bは第1、第2の利得制御電流入力端子、1
4、15は第1、第2の負荷、7は第1の電流源、13
は信号電流源、48は信号入力端子、49は信号出力端
子、50は電源端子である。2. Description of the Related Art Conventionally, as a gain control device for electrically controlling an output level, a gain control device shown in FIG. 4 is known.
In FIG. 4, A is a gain control circuit, and B is a variable gain circuit. 1, 3 are first and second transistors, 9, 11 are third and fourth transistors, 8, 10 are first and second diodes, and 2, 4 are first and second gain control voltage inputs. Terminals, a and b are first and second gain control current input terminals,
4 and 15 are the first and second loads, 7 is the first current source, 13
Is a signal current source, 48 is a signal input terminal, 49 is a signal output terminal, and 50 is a power supply terminal.
【0003】次にこの従来例の動作について説明する。
図4において、第1、第2の利得制御電圧入力端子2、
4に印加された制御電圧の差電圧に応じて第1、第2の
トランジスタ1、3のコレクタ電流は変化する。第1、
第2のトランジスタ1、3のコレクタ電流をそれぞれI
C1、IC2とし、第3、第4のトランジスタ9、11のベ
ース電流をそれぞれIB3、IB4とし、第1、第2のダイ
オード8、10の順方向電圧をそれぞれVF1、VF2とす
ると、次式が成立する。 VF1−VF2=KT/q ln(IC1+IB3/IC2+IB4) ・・・(1) ここで、Kはボルツマン定数、Tは絶対温度、qは電子
の電荷である。Next, the operation of this conventional example will be described.
In FIG. 4, first and second gain control voltage input terminals 2,
The collector currents of the first and second transistors 1 and 3 change according to the difference voltage between the control voltages applied to the transistors 4 and 4. First,
The collector currents of the second transistors 1 and 3 are respectively represented by I
C 1 and IC 2 , base currents of the third and fourth transistors 9 and 11 are respectively IB 3 and IB 4, and forward voltages of the first and second diodes 8 and 10 are VF 1 and VF 2 , respectively. Then, the following equation is established. VF 1 -VF 2 = KT / q ln (IC 1 + IB 3 / IC 2 + IB 4 ) (1) where K is Boltzmann's constant, T is absolute temperature, and q is electron charge.
【0004】また、第3、第4のトランジスタ9、11
のコレクタ電流をそれぞれIC3、IC4とすると次式が成
立する。 IC3 /IC4 =exp{(q/KT)・ (VF2−VF1)} =(IC2+IB4)/(IC1+IB3) ・・・(2) ここでコレクタ電流IC1、IC2に対して、ベース電流I
B3、IB4が十分小さい領域では次式が成立する。 IC3/IC4=IC2/IC1 ・・・(3) すなわち、第1、第2のトランジスタ1、3に流れる電
流に応じて、信号電流源13の電流が第3、第4のトラ
ンジスタ9、11によって分割されて流れる。また、第
1、第2の利得制御電圧入力端子2、4に印加される差
電圧によって、第1、第2の負荷14、15に流れる電
流の比を変化させることができ、これによって利得を制
御できる。Further, third and fourth transistors 9 and 11
If the collector currents of the above are IC 3 and IC 4 respectively, the following equation is established. IC 3 / IC 4 = exp {(q / KT) · (VF 2 −VF 1 )} = (IC 2 + IB 4 ) / (IC 1 + IB 3 ) (2) where collector currents IC 1 and IC 2 , the base current I
In a region where B 3 and IB 4 are sufficiently small, the following expression is established. IC 3 / IC 4 = IC 2 / IC 1 (3) That is, according to the current flowing through the first and second transistors 1 and 3, the current of the signal current source 13 is changed to the third and fourth transistors. It is divided by 9 and 11 and flows. In addition, the ratio of the current flowing through the first and second loads 14 and 15 can be changed by the difference voltage applied to the first and second gain control voltage input terminals 2 and 4, thereby increasing the gain. Can control.
【0005】一方、図4に示した従来例では、利得を十
分に小さくできないという欠点があった。すなわち、第
1の負荷14に流れる信号成分を十分に下げるように、
第1、第2の利得制御電圧入力端子2、4に電圧を印加
し、第2のトランジスタ3をカットオフの状態にする
と、第2のダイオード10へは第4のトランジスタ11
のベース電流が流れる。この時、第4のトランジスタ1
1には、信号電流源13の電流のほとんどが流れている
ため、トランジスタ11のベース電流は無視できない。
したがって、最大の電流比IC3/IC4は、第1の電流源
7の電流をIo 、信号源電流13の電流をIr 、第3、
第4のトランジスタ9、11の電流増幅率をβとして次
式で表される。 IC3/IC4=Ir /βIo ・・・(4) すなわち最大の減衰量を大きくとれない。On the other hand, the conventional example shown in FIG. 4 has a disadvantage that the gain cannot be reduced sufficiently. That is, to sufficiently reduce the signal component flowing through the first load 14,
When a voltage is applied to the first and second gain control voltage input terminals 2 and 4 and the second transistor 3 is cut off, the fourth transistor 11 is connected to the second diode 10.
Base current flows. At this time, the fourth transistor 1
1, most of the current of the signal current source 13 flows, so that the base current of the transistor 11 cannot be ignored.
Therefore, the maximum current ratio IC 3 / IC 4 is such that the current of the first current source 7 is Io, the current of the signal source current 13 is Ir,
The current amplification factor of the fourth transistors 9 and 11 is represented by the following equation, where β is the current amplification factor. IC 3 / IC 4 = Ir / βIo (4) That is, the maximum attenuation cannot be increased.
【0006】そこで、最大の減衰量を大きくとれるよう
にした利得制御装置としては、特公平5−59607号
公報に記載されたものが知られている。図5はこの従来
の利得制御装置を示すものである。図5において、Aは
利得制御回路、Bは可変利得回路である。1、3は第
1、第2のトランジスタ、9、11は第3、第4のトラ
ンジスタ、8、10は第1、第2のダイオード、2、4
は第1、第2の利得制御電圧入力端子、a、bは第1、
第2の利得制御電流入力端子、14、15は第1、第2
の負荷、12はバイアス電源、7は第1の電流源、13
は信号電流源、48は信号入力端子、49は信号出力端
子、50は電源端子である。Therefore, as a gain control device capable of increasing the maximum amount of attenuation, a device described in Japanese Patent Publication No. 5-59607 is known. FIG. 5 shows this conventional gain control device. In FIG. 5, A is a gain control circuit, and B is a variable gain circuit. 1, 3 are first and second transistors, 9, 11 are third and fourth transistors, 8, 10 are first and second diodes, 2, 4
Are the first and second gain control voltage input terminals, and a and b are the first,
The second gain control current input terminals 14, 15 are the first and second gain control current input terminals.
, 12 is a bias power supply, 7 is a first current source, 13
Is a signal current source, 48 is a signal input terminal, 49 is a signal output terminal, and 50 is a power supply terminal.
【0007】次にこの従来例の動作について説明する。
第1、第2のトランジスタ1、3のコレクタ電流をそれ
ぞれIC1、IC2とし、第3、第4のトランジスタ9、1
1のベース電流をそれぞれIB3、IB4とし、第1、第2
のダイオード8、10の順方向電圧をそれぞれVF1、V
F2とすると、次式が成立する。 VF1−VF2=KT/q ln(IC1−IB3/IC2−IB4) ・・・(5)Next, the operation of this conventional example will be described.
The collector currents of the first and second transistors 1 and 3 are assumed to be IC 1 and IC 2 , respectively, and the third and fourth transistors 9 and 1
1 of the base current of the IB 3, IB 4 respectively, first, second
The forward voltages of the diodes 8 and 10 are respectively VF 1 and V F
When F 2, the following equation is established. VF 1 -VF 2 = KT / q ln (IC 1 -IB 3 / IC 2 -IB 4) ··· (5)
【0008】また、第3、第4のトランジスタ9、11
のコレクタ電流をそれぞれIC3 、IC4すると、次式が成
立する。 IC3 /IC4 =exp(q/KT)・ (VF1−VF2) =(IC1−IB3)/(IC2−IB4) ・・・(6) ここでコレクタ電流IC1、IC2に対して、ベース電流I
B3、IB4が十分小さい領域では次式が成立する。 IC3/IC4=IC1/IC2 ・・・(7) すなわち、第1、第2のトランジスタ1、3の電流比に
よって信号電流源13の電流が第3、第4のトランジス
タ9、11に分割して流れ、第1、第2の負荷14、1
5へ取り出すことができる。第1の負荷14に流れる信
号成分を十分に下げるように、第1、第2の利得制御電
圧入力端子2、4へ電圧を印加すると、第4のトランジ
スタ11には信号電流源13の電流のほとんどが流れ
る。このため、トランジスタ11のベース電流が大きく
なるが、このベース電流は第2のトランジスタ3を介し
て第1の電流源7より供給されるため、ダイオードに流
れる電流にはほとんど影響を与えずに(7)式が成立す
る。したがって最大の減衰量を大きくとることができ
る。The third and fourth transistors 9 and 11
When the collector currents of IC 3 and IC 4 are respectively IC 3 and IC 4 , the following equation is established. IC 3 / IC 4 = exp (q / KT) · (VF 1 −VF 2 ) = (IC 1 −IB 3 ) / (IC 2 −IB 4 ) (6) Here, the collector currents IC 1 and IC 2 , the base current I
In a region where B 3 and IB 4 are sufficiently small, the following expression is established. IC 3 / IC 4 = IC 1 / IC 2 (7) That is, the current of the signal current source 13 is increased by the current ratio of the first and second transistors 1 and 3 to the third and fourth transistors 9 and 11. Flows into the first and second loads 14, 1
5 can be taken out. When a voltage is applied to the first and second gain control voltage input terminals 2 and 4 so that the signal component flowing to the first load 14 is sufficiently reduced, the current of the signal current source 13 is applied to the fourth transistor 11. Most flows. For this reason, the base current of the transistor 11 increases. However, since this base current is supplied from the first current source 7 through the second transistor 3, it hardly affects the current flowing through the diode ( Equation 7) holds. Therefore, the maximum attenuation can be increased.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、上記従
来の利得制御装置では、(7)式により減衰量は電流比
によって無限に大きくなるため、最大の減衰量を制御す
ることができない。これは、利得制御特性の線形性を確
保するために、利得制御装置を縦属接続して順に利得を
減衰させて使用する場合には、減衰量が定まらず不適で
あることを意味する。However, in the conventional gain control device described above, the maximum attenuation cannot be controlled because the attenuation is infinitely large depending on the current ratio according to the equation (7). This means that, when gain control devices are cascaded and used in order to attenuate the gain in order to secure the linearity of the gain control characteristics, the attenuation is not determined and is inappropriate.
【0010】本発明は、このような従来の問題を解決す
るためのもので、最大の減衰量を大きくとることがで
き、かつ最大の減衰量を制御することのできる利得制御
装置を提供することを目的とする。The present invention is to solve such a conventional problem, and provides a gain control device capable of increasing the maximum amount of attenuation and controlling the maximum amount of attenuation. With the goal.
【0011】[0011]
【課題を解決するための手段】本発明は、上記目的を達
成するために、利得制御回路と可変利得回路からなる利
得制御装置において、可変利得回路が、ベースがそれぞ
れ第1、第2の利得制御電流入力端子に接続され、エミ
ッタが入力信号によって制御される信号電流源に共通接
続され、それぞれのコレクタから出力信号を取り出すこ
とを特徴とする差動対トランジスタ型の可変利得回路で
あり、利得制御回路が、ベースが第1の利得制御電圧入
力端子に接続され、コレクタが前記第1の利得制御電流
入力端子に接続された第1のトランジスタと、ベースが
第2の利得制御電圧入力端子に接続され、コレクタが前
記第2の利得制御電流入力端子に接続された第2のトラ
ンジスタと、前記第1、第2のトランジスタのエミッタ
に共通接続された第1の電流源と、エミッタが電源端子
に接続され、ベースとコレクタが前記第1の利得制御電
流入力端子に共通接続された第5のトランジスタと、エ
ミッタが電源端子に接続され、ベースとコレクタが前記
第2の利得制御電流入力端子に共通接続された第6のト
ランジスタと、エミッタが電源端子に接続され、ベース
とコレクタがそれぞれ前記第1、第2の利得制御電流入
力端子に接続された第7のトランジスタと、エミッタが
電源端子に接続され、ベースとコレクタがそれぞれ前記
第2、第1の利得制御電流入力端子に接続された第8の
トランジスタとを有するものである。本発明によれば、
最大の減衰量を大きくとることができ、かつ最大の減衰
量を制御することのできる利得制御装置が得られる。In order to achieve the above object, the present invention provides a gain control device comprising a gain control circuit and a variable gain circuit, wherein the variable gain circuit has a base having first and second gains, respectively. A differential pair transistor-type variable gain circuit characterized in that it is connected to a control current input terminal, an emitter is commonly connected to a signal current source controlled by an input signal, and an output signal is taken out from each collector. A control circuit includes a first transistor having a base connected to the first gain control voltage input terminal, a collector connected to the first gain control current input terminal, and a base connected to the second gain control voltage input terminal. And a collector commonly connected to a second transistor having a collector connected to the second gain control current input terminal and emitters of the first and second transistors. A fifth transistor having a current source, an emitter connected to the power supply terminal, a base and a collector commonly connected to the first gain control current input terminal, an emitter connected to the power supply terminal, and a base and a collector connected to the power supply terminal. A sixth transistor commonly connected to the second gain control current input terminal, a sixth transistor having an emitter connected to the power supply terminal, and a base and a collector connected to the first and second gain control current input terminals, respectively. 7 and an eighth transistor having an emitter connected to the power supply terminal, and a base and a collector connected to the second and first gain control current input terminals, respectively. According to the present invention,
It is possible to obtain a gain control device capable of increasing the maximum attenuation and controlling the maximum attenuation.
【0012】[0012]
【発明の実施の形態】本発明の請求項1に記載の発明
は、ベースがそれぞれ第1、第2の利得制御電流入力端
子に接続され、エミッタが入力信号によって制御される
信号電流源に共通接続され、それぞれのコレクタから出
力信号を取り出す差動対トランジスタ型の可変利得回路
と、ベースが第1の利得制御電圧入力端子に接続され、
コレクタが前記第1の利得制御電流入力端子に接続され
た第1のトランジスタと、ベースが第2の利得制御電圧
入力端子に接続され、コレクタが前記第2の利得制御電
流入力端子に接続された第2のトランジスタと、前記第
1、第2のトランジスタのエミッタに共通接続された第
1の電流源と、エミッタが電源端子に接続され、ベース
とコレクタが前記第1の利得制御電流入力端子に共通接
続された第5のトランジスタと、エミッタが電源端子に
接続され、ベースとコレクタが前記第2の利得制御電流
入力端子に共通接続された第6のトランジスタと、エミ
ッタが電源端子に接続され、ベースとコレクタがそれぞ
れ前記第1、第2の利得制御電流入力端子に接続された
第7のトランジスタと、エミッタが電源端子に接続さ
れ、ベースとコレクタがそれぞれ前記第2、第1の利得
制御電流入力端子に接続された第8のトランジスタとを
有する利得制御回路とを備えた利得制御装置であり、最
大の減衰量を大きくとることができ、かつ最大の減衰量
を制御することができるという作用を有する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS According to the first aspect of the present invention, a base is connected to first and second gain control current input terminals, respectively, and an emitter is common to a signal current source controlled by an input signal. A variable gain circuit of a differential pair transistor type connected to extract an output signal from each collector, and a base connected to a first gain control voltage input terminal;
A first transistor having a collector connected to the first gain control current input terminal, a base connected to a second gain control voltage input terminal, and a collector connected to the second gain control current input terminal. A second transistor, a first current source commonly connected to the emitters of the first and second transistors, an emitter connected to a power supply terminal, and a base and a collector connected to the first gain control current input terminal. A commonly connected fifth transistor, an emitter connected to the power supply terminal, a sixth transistor whose base and collector are commonly connected to the second gain control current input terminal, and an emitter connected to the power supply terminal; A seventh transistor having a base and a collector connected to the first and second gain control current input terminals, respectively, an emitter connected to a power supply terminal, and a base and a collector. And a gain control circuit having an eighth transistor connected to the second and first gain control current input terminals, respectively, so that the maximum attenuation can be increased, and This has the effect that the maximum amount of attenuation can be controlled.
【0013】請求項2に記載の発明は、エミッタが共通
接続され、互いのベースを一対の信号入力端子とする第
1の差動対トランジスタと、前記第1の差動対トランジ
スタのコレクタにそれぞれエミッタが共通接続され、反
転入力端子となるベース同士が第1の利得制御電流入力
端子に共通接続され、非反転入力端子となるベース同士
が第2の利得制御電流入力端子に共通接続された第2、
第3の差動対トランジスタとを有し、前記第1、第2の
利得制御電流入力端子に供給される利得制御電流によっ
て前記信号入力端子に入力される入力信号を利得制御す
るダブルバランス型の可変利得回路と、ベースが第1の
利得制御電圧入力端子に接続され、コレクタが前記第1
の利得制御電流入力端子に接続された第1のトランジス
タと、ベースが第2の利得制御電圧入力端子に接続さ
れ、コレクタが前記第2の利得制御電流入力端子に接続
された第2のトランジスタと、前記第1、第2のトラン
ジスタのエミッタに共通接続された第1の電流源と、エ
ミッタが電源端子に接続され、ベースとコレクタが前記
第1の利得制御電流入力端子に共通接続された第5のト
ランジスタと、エミッタが電源端子に接続され、ベース
とコレクタが前記第2の利得制御電流入力端子に共通接
続された第6のトランジスタと、エミッタが電源端子に
接続され、ベースとコレクタがそれぞれ前記第1、第2
の利得制御電流入力端子に接続された第7のトランジス
タと、エミッタが電源端子に接続され、ベースとコレク
タがそれぞれ前記第2、第1の利得制御電流入力端子に
接続された第8のトランジスタとを有する利得制御回路
とを備えた利得制御装置であり、最大の減衰量を大きく
とることができ、かつ最大の減衰量を制御することがで
きるという作用を有する。According to a second aspect of the present invention, a first differential pair transistor whose emitters are commonly connected and whose bases are a pair of signal input terminals, and a collector of the first differential pair transistor, respectively. Emitters are commonly connected, bases that are inverting input terminals are commonly connected to a first gain control current input terminal, and bases that are non-inverting input terminals are commonly connected to a second gain control current input terminal. 2,
And a third differential pair transistor, wherein a gain control current supplied to the first and second gain control current input terminals controls a gain of an input signal input to the signal input terminal. A variable gain circuit, a base connected to the first gain control voltage input terminal, and a collector connected to the first gain control voltage input terminal;
A first transistor connected to a gain control current input terminal of the first transistor, a second transistor having a base connected to the second gain control voltage input terminal, and a collector connected to the second gain control current input terminal. A first current source commonly connected to the emitters of the first and second transistors, a first current source having an emitter connected to a power supply terminal, and a base and a collector commonly connected to the first gain control current input terminal. And a sixth transistor having an emitter connected to the power supply terminal, a base and a collector commonly connected to the second gain control current input terminal, an emitter connected to the power supply terminal, and a base and a collector respectively. The first and second
A seventh transistor connected to a gain control current input terminal, an eighth transistor having an emitter connected to a power supply terminal, and a base and a collector connected to the second and first gain control current input terminals, respectively. And a gain control circuit having a gain control circuit having the following functions: the maximum attenuation can be increased, and the maximum attenuation can be controlled.
【0014】(実施の形態1)以下、本発明の実施の形
態について図面を用いて説明する。図1は本発明の実施
の形態1における利得制御装置の構成を示すものであ
り、従来例と同一部分は同一符号を記してある。図1に
おいて、Aは利得制御回路、Bは可変利得回路である。
第1のトランジスタ1のベースは、第1の利得制御電圧
入力端子2へ接続され、第2のトランジスタ3のベース
は、第2の利得制御電圧入力端子4へ接続されている。
第1、第2のトランジスタ1、3のエミッタは、第1の
電流源7へ共通接続され、第1のトランジスタ1のコレ
クタは、第1の利得制御電流入力端子aに接続され、第
2のトランジスタ3のコレクタは、第2の利得制御電流
入力端子bに接続されている。第5のトランジスタ20
のエミッタは、電源端子50に接続され、コレクタとベ
ースは第1の利得制御電流入力端子aに共通接続されて
いる。第7のトランジスタ22は、第5のトランジスタ
20とカレントミラーを構成し、エミッタは電源端子5
0に接続され、コレクタは第2の利得制御電流入力端子
bに接続されている。第6のトランジスタ21のエミッ
タは、電源端子50に接続され、コレクタとベースは、
第2の利得制御電流入力端子bに共通接続されている。
第8のトランジスタ23は、第6のトランジスタ21と
カレントミラーを構成し、エミッタは電源端子50に接
続され、コレクタは第1の利得制御電流入力端子aに接
続されている。差動対トランジスタ型の可変利得回路を
構成する第3のトランジスタ9のベースは、第1の利得
制御電流入力端子aに接続され、第4のトランジスタ1
1のベースは、第2の利得制御電流入力端子bに接続さ
れている。第5、第6、第7、第8のトランジスタは、
PNPトランジスタが用いられ、第5、第6のトランジ
スタ、第7、第8のトランジスタは、それぞれ整合が取
られている。(Embodiment 1) An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a gain control device according to Embodiment 1 of the present invention, and the same parts as those in the conventional example are denoted by the same reference numerals. In FIG. 1, A is a gain control circuit, and B is a variable gain circuit.
The base of the first transistor 1 is connected to a first gain control voltage input terminal 2, and the base of the second transistor 3 is connected to a second gain control voltage input terminal 4.
The emitters of the first and second transistors 1 and 3 are commonly connected to a first current source 7, the collector of the first transistor 1 is connected to a first gain control current input terminal a, and the second The collector of the transistor 3 is connected to the second gain control current input terminal b. Fifth transistor 20
Are connected to a power supply terminal 50, and the collector and the base are commonly connected to a first gain control current input terminal a. The seventh transistor 22 forms a current mirror with the fifth transistor 20, and the emitter is the power supply terminal 5
0 and the collector is connected to the second gain control current input terminal b. The emitter of the sixth transistor 21 is connected to the power supply terminal 50, and the collector and the base are
Commonly connected to a second gain control current input terminal b.
The eighth transistor 23 constitutes a current mirror with the sixth transistor 21, the emitter is connected to the power supply terminal 50, and the collector is connected to the first gain control current input terminal a. The base of the third transistor 9 constituting the differential pair transistor type variable gain circuit is connected to the first gain control current input terminal a, and the fourth transistor 1
One base is connected to a second gain control current input terminal b. The fifth, sixth, seventh, and eighth transistors are:
PNP transistors are used, and the fifth and sixth transistors, and the seventh and eighth transistors are matched.
【0015】次に本実施の形態の動作について説明す
る。第1、第2のトランジスタ1、3のコレクタ電流を
IC1、IC2とし、第3、第4のトランジスタ9、11の
ベース電流をそれぞれIB3、IB4とする。第7、第8の
トランジスタ22、23のコレクタ電流をIC7、IC8と
する。ダイオード接続された第5、第6のトランジスタ
20、21の順方向電圧をVF1、VF2とすると、次式が
成立する。 VF1−VF2=KT/q ln(IC1+IB3−IC8/IC2+IB4−IC7) ・・・(8)Next, the operation of this embodiment will be described. The collector currents of the first and second transistors 1 and 3 are defined as IC 1 and IC 2, and the base currents of the third and fourth transistors 9 and 11 are defined as IB 3 and IB 4 , respectively. The collector currents of the seventh and eighth transistors 22 and 23 are defined as IC 7 and IC 8 . Fifth diode connected, when the forward voltage of the sixth transistor 20, 21 and VF 1, VF 2, the following equation is established. VF 1 -VF 2 = KT / q ln (IC 1 + IB 3 -IC 8 / IC 2 + IB 4 -IC 7) ··· (8)
【0016】また、第3、第4のトランジスタ9、11
のコレクタ電流をIC3、IC4とすると、次式が成立す
る。 IC3 /IC4 =exp{(q/KT)・ (VF2−VF1)} =(IC2+IB4−IC7)/(IC1+IB3−IC8) ・・・(9) したがって、最大の電流比IC3 /IC4 は、第1の電流源
7の電流をIo 、信号源電流13の電流をIr 、第3、
第4のトランジスタ9、11の電流増幅率をβとして、
次式で表される。 IC3/IC4=(Ir /β−IC7)/Io ・・・ (10) すなわち、第7のトランジスタ22のコレクタ電流IC7
を調整することによって最大の減衰量を制御することが
できる。The third and fourth transistors 9 and 11
If the collector currents of the above are IC 3 and IC 4 , the following equation is established. IC 3 / IC 4 = exp {(q / KT) ・ (VF 2 −VF 1 )} = (IC 2 + IB 4 −IC 7 ) / (IC 1 + IB 3 −IC 8 ) (9) The maximum current ratio IC 3 / IC 4 is such that the current of the first current source 7 is Io, the current of the signal source current 13 is Ir,
Assuming that the current gain of the fourth transistors 9 and 11 is β,
It is expressed by the following equation. IC 3 / IC 4 = (Ir / β−IC 7 ) / Io (10) That is, the collector current IC 7 of the seventh transistor 22
The maximum attenuation can be controlled by adjusting.
【0017】第7のトランジスタ22のコレクタ電流I
C7は、第1の電流源7の電流値によって設定できる。あ
るいは、カレントミラーを構成する第5、第7のトラン
ジスタ20、22のミラー比を調整することによっても
設定できる。さらに、回路を単一のチップ上に集積化す
る際に、第1の電流源Io を1/β比例に設定すること
により、トランジスタの電流増幅率βの相対ばらつきに
対しても一定の減衰量を得ることができる。第1の電流
源の電流Io が1/β比例の時、第7のトランジスタ2
2のコレクタ電流IC7も1/β比例となり、(10)式
はβによらないことが分かる。すなわち、IC3/IC4は
電流増幅率βの相対ばらつきによらず一定となり、一定
の減衰量を得ることができる。図5に1/β比例の電流
源の一例を示す。電流源60の電流値をIo1、トランジ
スタ61の電流増幅率をβ、トランジスタ65のコレク
タ出力電流をIout とすると、次式が成立する。 Iout =Io1/β ・・・(11)The collector current I of the seventh transistor 22
C 7 can be set by the current value of the first current source 7. Alternatively, it can be set by adjusting the mirror ratio of the fifth and seventh transistors 20 and 22 constituting the current mirror. Further, when the circuit is integrated on a single chip, the first current source Io is set to be 1 / β proportional so that a constant amount of attenuation can be maintained even with respect to the relative variation of the current amplification factor β of the transistor. Can be obtained. When the current Io of the first current source is proportional to 1 / β, the seventh transistor 2
2 the collector current IC 7 also becomes 1 / beta proportional, it can be seen that (10) does not depend on beta. That is, IC 3 / IC 4 is constant irrespective of the relative variation of the current amplification factor β, and a constant attenuation can be obtained. FIG. 5 shows an example of a 1 / β proportional current source. If the current value of the current source 60 is Io 1 , the current amplification factor of the transistor 61 is β, and the collector output current of the transistor 65 is Iout, the following equation is established. Iout = Io 1 / β ··· ( 11)
【0018】(実施の形態2)図3は本発明の実施の形
態2における利得制御装置の構成を示すものである。図
3において、Aは利得制御回路、Bは可変利得回路であ
る。第3、第4のトランジスタ40、41は、エミッタ
が共通接続されて互いのベースを一対の信号入力端子と
する第1の差動対トランジスタを構成し、第9、第10
のトランジスタ42、43は、第2の差動対トランジス
タを構成し、エミッタが第3のトランジスタ40のコレ
クタに共通接続されている。第11、第12のトランジ
スタ44、45は、第3の差動対トランジスタを構成
し、エミッタが第4のトランジスタ41のコレクタに共
通接続されている。第2、第3の差動対トランジスタ
は、反転入力端子となる第9、第12のトランジスタ4
2、45のベースが第1の利得制御電流入力端子aに共
通接続され、非反転入力端子となる第10、第11のト
ランジスタ43、44のベースは、第2の利得制御電流
入力端子bに共通接続されている。本実施の形態におけ
る可変利得回路Bは、第1、第2の利得制御電流入力端
子a、bに供給される利得制御電流によって、第1の差
動対トランジスタ40、41のベースに接続された信号
入力端子46、47に入力される入力信号を利得制御す
るダブルバランス型の可変利得回路である。第1、第2
の利得制御電流入力端子a、bには、図1と同じ利得制
御回路Aが接続される。利得制御の動作は図1の実施の
形態と同じである。(Embodiment 2) FIG. 3 shows a configuration of a gain control device according to Embodiment 2 of the present invention. In FIG. 3, A is a gain control circuit, and B is a variable gain circuit. The third and fourth transistors 40 and 41 constitute a first differential pair transistor whose emitters are commonly connected and whose bases serve as a pair of signal input terminals.
Transistors 42 and 43 constitute a second differential pair transistor, and the emitter is commonly connected to the collector of the third transistor 40. The eleventh and twelfth transistors 44 and 45 constitute a third differential pair transistor, and the emitter is commonly connected to the collector of the fourth transistor 41. The second and third differential pair transistors are ninth and twelfth transistors 4 serving as inverting input terminals.
The bases of the second and 45th transistors 43 and 44 which are commonly connected to the first gain control current input terminal a and the non-inverting input terminals are connected to the second gain control current input terminal b. Commonly connected. The variable gain circuit B in the present embodiment is connected to the bases of the first differential pair transistors 40 and 41 by the gain control current supplied to the first and second gain control current input terminals a and b. This is a double-balanced variable gain circuit that controls the gain of input signals input to the signal input terminals 46 and 47. 1st, 2nd
The same gain control circuit A as in FIG. 1 is connected to the gain control current input terminals a and b. The operation of gain control is the same as in the embodiment of FIG.
【0019】[0019]
【発明の効果】以上説明したように、本発明は、電気的
に利得を制御する利得制御装置において、最大の減衰量
を大きくとることができ、しかも最大の減衰量を制御す
ることができるものであり、さらに、利得制御回路の電
流源を1/β比例にすることにより、βの相対ばらつき
に対しても、最大の減衰量が変化しないという有利な効
果が得られる。As described above, according to the present invention, in a gain control apparatus for electrically controlling a gain, a maximum attenuation can be obtained and a maximum attenuation can be controlled. Further, by setting the current source of the gain control circuit to be 1 / β proportional, an advantageous effect that the maximum attenuation does not change even with respect to the relative variation of β can be obtained.
【図1】本発明の実施の形態1における利得制御装置の
回路図FIG. 1 is a circuit diagram of a gain control device according to a first embodiment of the present invention.
【図2】1/β比例の電流源を示す回路図FIG. 2 is a circuit diagram showing a 1 / β proportional current source.
【図3】本発明の実施の形態2における利得制御装置の
回路図FIG. 3 is a circuit diagram of a gain control device according to a second embodiment of the present invention.
【図4】従来の利得制御装置の回路図FIG. 4 is a circuit diagram of a conventional gain control device.
【図5】従来の他の利得制御装置の回路図FIG. 5 is a circuit diagram of another conventional gain control device.
2 第1の利得制御電圧入力端子 4 第2の利得制御電圧入力端子 5、6、66、67 抵抗 a 第1の利得制御電流入力端子 b 第2の利得制御電流入力端子 7、30、60 電流源 8、10 ダイオード 12 バイアス電源 13 信号電流源 14、15 負荷 46、47、48 信号入力端子 49 信号出力端子 50 電源端子 20、21、22、23、62、63 PNPトランジ
スタ 1、3、9、11、40、41、42、43、44、4
5、61、64、65NPNトランジスタ A 利得制御回路 B 可変利得回路2 First gain control voltage input terminal 4 Second gain control voltage input terminal 5, 6, 66, 67 Resistance a First gain control current input terminal b Second gain control current input terminal 7, 30, 60 Current Source 8, 10 Diode 12 Bias power supply 13 Signal current source 14, 15 Load 46, 47, 48 Signal input terminal 49 Signal output terminal 50 Power supply terminal 20, 21, 22, 23, 62, 63 PNP transistor 1, 3, 9, 11, 40, 41, 42, 43, 44, 4
5, 61, 64, 65 NPN transistors A Gain control circuit B Variable gain circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−32510(JP,A) 特開 平4−35511(JP,A) 特開 平1−241206(JP,A) 特開 平7−131269(JP,A) 特開 平8−18365(JP,A) 特開 平4−176205(JP,A) 特開 昭63−38313(JP,A) 特公 平5−59607(JP,B2) (58)調査した分野(Int.Cl.7,DB名) H03G 3/10 H03F 3/50 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-64-32510 (JP, A) JP-A-4-35511 (JP, A) JP-A-1-241206 (JP, A) JP-A-7- 131269 (JP, A) JP-A-8-18365 (JP, A) JP-A-4-176205 (JP, A) JP-A-63-38313 (JP, A) JP-B 5-59607 (JP, B2) (58) Field surveyed (Int. Cl. 7 , DB name) H03G 3/10 H03F 3/50
Claims (2)
電流入力端子に接続され、エミッタが入力信号によって
制御される信号電流源に共通接続され、それぞれのコレ
クタから出力信号を取り出す差動対トランジスタ型の可
変利得回路と、 ベースが第1の利得制御電圧入力端子に接続され、コレ
クタが前記第1の利得制御電流入力端子に接続された第
1のトランジスタと、ベースが第2の利得制御電圧入力
端子に接続され、コレクタが前記第2の利得制御電流入
力端子に接続された第2のトランジスタと、前記第1、
第2のトランジスタのエミッタに共通接続された第1の
電流源と、エミッタが電源端子に接続され、ベースとコ
レクタが前記第1の利得制御電流入力端子に共通接続さ
れた第5のトランジスタと、エミッタが電源端子に接続
され、ベースとコレクタが前記第2の利得制御電流入力
端子に共通接続された第6のトランジスタと、エミッタ
が電源端子に接続され、ベースとコレクタがそれぞれ前
記第1、第2の利得制御電流入力端子に接続された第7
のトランジスタと、エミッタが電源端子に接続され、ベ
ースとコレクタがそれぞれ前記第2、第1の利得制御電
流入力端子に接続された第8のトランジスタとを有する
利得制御回路とを備えた利得制御装置。1. A differential pair having a base connected to first and second gain control current input terminals, an emitter commonly connected to a signal current source controlled by an input signal, and extracting an output signal from each collector. A transistor-type variable gain circuit, a first transistor having a base connected to the first gain control voltage input terminal, a collector connected to the first gain control current input terminal, and a base having the second gain control. A second transistor connected to a voltage input terminal and having a collector connected to the second gain control current input terminal;
A first current source commonly connected to an emitter of the second transistor, a fifth transistor having an emitter connected to the power supply terminal, and a base and a collector commonly connected to the first gain control current input terminal; A sixth transistor having an emitter connected to the power supply terminal and having a base and a collector commonly connected to the second gain control current input terminal; an emitter connected to the power supply terminal; and a base and a collector connected to the first and second transistors, respectively. The seventh gain control current input terminal
And a gain control circuit having an emitter connected to a power supply terminal, and an eighth transistor having a base and a collector connected to the second and first gain control current input terminals, respectively. .
を一対の信号入力端子とする第1の差動対トランジスタ
と、前記第1の差動対トランジスタのコレクタにそれぞ
れエミッタが共通接続され、反転入力端子となるベース
同士が第1の利得制御電流入力端子に共通接続され、非
反転入力端子となるベース同士が第2の利得制御電流入
力端子に共通接続された第2、第3の差動対トランジス
タとを有し、前記第1、第2の利得制御電流入力端子に
供給される利得制御電流によって前記信号入力端子に入
力される入力信号を利得制御するダブルバランス型の可
変利得回路と、 ベースが第1の利得制御電圧入力端子に接続され、コレ
クタが前記第1の利得制御電流入力端子に接続された第
1のトランジスタと、ベースが第2の利得制御電圧入力
端子に接続され、コレクタが前記第2の利得制御電流入
力端子に接続された第2のトランジスタと、前記第1、
第2のトランジスタのエミッタに共通接続された第1の
電流源と、エミッタが電源端子に接続され、ベースとコ
レクタが前記第1の利得制御電流入力端子に共通接続さ
れた第5のトランジスタと、エミッタが電源端子に接続
され、ベースとコレクタが前記第2の利得制御電流入力
端子に共通接続された第6のトランジスタと、エミッタ
が電源端子に接続され、ベースとコレクタがそれぞれ前
記第1、第2の利得制御電流入力端子に接続された第7
のトランジスタと、エミッタが電源端子に接続され、ベ
ースとコレクタがそれぞれ前記第2、第1の利得制御電
流入力端子に接続された第8のトランジスタとを有する
利得制御回路とを備えた利得制御装置。2. A first differential pair transistor whose emitters are commonly connected and whose bases are a pair of signal input terminals, and the emitters are commonly connected to the collectors of the first differential pair transistors, respectively. A second and a third differential in which bases serving as input terminals are commonly connected to a first gain control current input terminal, and bases serving as non-inverting input terminals are commonly connected to a second gain control current input terminal. A double balance type variable gain circuit having a pair transistor and controlling the gain of an input signal input to the signal input terminal by a gain control current supplied to the first and second gain control current input terminals; A first transistor having a base connected to the first gain control voltage input terminal and a collector connected to the first gain control current input terminal; and a base having a second gain control voltage input terminal. Is connected to a second transistor having a collector connected to said second gain control current input terminals, the first,
A first current source commonly connected to an emitter of the second transistor, a fifth transistor having an emitter connected to the power supply terminal, and a base and a collector commonly connected to the first gain control current input terminal; A sixth transistor having an emitter connected to the power supply terminal and having a base and a collector commonly connected to the second gain control current input terminal; an emitter connected to the power supply terminal; and a base and a collector connected to the first and second transistors, respectively. The seventh gain control current input terminal
And a gain control circuit having an emitter connected to a power supply terminal, and an eighth transistor having a base and a collector connected to the second and first gain control current input terminals, respectively. .
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