JP3284679B2 - Digital video signal processor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、例えばディジタルＶ
ＴＲに対して適用されるディジタルビデオ信号処理装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a digital video signal processing device applied to a TR.

【０００２】[0002]

【従来の技術】ディジタルＶＴＲの一つとして、データ
圧縮技術を用いることによって、比較的小形のテープ・
ヘッド機構とカセットテープを使用した家庭用のものの
開発が進められている。この種のディジタルＶＴＲで
は、ディジタルビデオ信号処理をフレーム単位で行って
いる。すなわち、既存のアナログＶＴＲでは、１フィー
ルドのビデオ信号を１本のトラックに記録するフィール
ド単位の処理がなされているのに対して、ディジタルＶ
ＴＲでは、１フレームのビデオデータを複数本（例えば
１０本）のトラックに記録するフレーム単位の処理がな
されている。その結果、アナログＶＴＲでは、フィール
ド単位での編集がされ、ディジタルＶＴＲでは、フレー
ム単位の編集がなされる。2. Description of the Related Art As one of digital VTRs, by using data compression technology, a relatively small-sized tape can be used.
Home use using a head mechanism and a cassette tape is being developed. In this type of digital VTR, digital video signal processing is performed on a frame basis. That is, in an existing analog VTR, a field-based process of recording a video signal of one field on one track is performed, whereas a digital VTR is processed.
In the TR, a frame-by-frame process for recording one frame of video data on a plurality of (for example, 10) tracks is performed. As a result, in the analog VTR, editing is performed in units of fields, and in the digital VTR, editing is performed in units of frames.

【０００３】一例として、ＤＣＴ（Discrete Cosine Tr
ansform)を高能率符号化として採用するディジタルＶＴ
Ｒでは、ラスター走査の順序のビデオ信号をブロックの
順序に変換するブロック化回路が設けられている。ブロ
ック化回路のメモリに対しては、ラスター走査の順序で
１フレームのビデオデータが書込まれ、そして、例えば
８×８のブロックのビデオデータが読出される。As an example, DCT (Discrete Cosine Tr)
digital VT adopting ansform) as high efficiency coding
In R, a block circuit for converting a video signal in a raster scanning order into a block order is provided. One frame of video data is written into the memory of the blocking circuit in the order of raster scanning, and video data of, for example, 8 × 8 blocks is read.

【０００４】図１６は、ディジタルＶＴＲの通常の処理
の流れを説明するためのタイミングチャートである。ｎ
Ｅ／Ｏは、入力ビデオ信号のフィールドと対応して変化
するフィールド判別信号であり、そのローレベルが偶数
フィールドと対応し、そのハイレベルが奇数フィールド
と対応している。この信号ｎＥ／Ｏがローレベルとハイ
レベルとに交互に変化する時には、フィールドシーケン
スが正常である。図１６では、簡単のためにライン数を
３としている。ブロック化回路のメモリが例えば２バン
クの構成とされ、その各バンクに対しては、偶数フィー
ルドが書込まれ、次に奇数フィールドが書込まれる。そ
して、次のフレームでこの２個のバンクから交互に読出
しを行うことによって、１フレームが形成される。FIG. 16 is a timing chart for explaining a normal processing flow of the digital VTR. n
E / O is a field discrimination signal that changes corresponding to the field of the input video signal, and its low level corresponds to an even field, and its high level corresponds to an odd field. When the signal nE / O alternately changes between a low level and a high level, the field sequence is normal. In FIG. 16, the number of lines is set to 3 for simplicity. The memory of the blocking circuit has a configuration of, for example, two banks. In each of the banks, an even field is written, and then an odd field is written. Then, one frame is formed by alternately reading data from these two banks in the next frame.

【０００５】[0005]

【発明が解決しようとする課題】ディジタルＶＴＲに対
する入力ビデオ信号が奇数フィールドおよび偶数フィー
ルドが交互に変化するものであれば、問題が生じない。
しかしながら、奇数フィールドまたは偶数フィールドが
連続する、フィールドシーケンスが正しくないビデオ信
号が供給されると、以下に説明するような問題が生じ
る。If the input video signal to the digital VTR has an odd field and an even field that alternate, the problem does not occur.
However, if a video signal in which the odd field or the even field is continuous and the field sequence is incorrect is supplied, the following problems occur.

【０００６】図１７に示すように、入力ビデオ信号のフ
ィールドシーケンスが正しくなく、偶数フィールドが続
く入力ビデオ信号が供給された場合を説明する。このよ
うな入力ビデオ信号は、カメラ一体型のアナログＶＴＲ
のつなぎ撮り、アナログＶＴＲにおける編集等で発生し
うる。１フレーム相当の時間を単位としてブロック化が
なされる処理では、フィールド判別信号ｎＥ／Ｏがロー
レベルに１フレームの期間固定されるので、メモリへの
書込み時に、偶数フィールドのメモリ領域のみしか入力
ビデオ信号が書込まれない。その結果、奇数フィールド
に対応するデータが失われる問題か生じる。また、１フ
レームとして合成した状態では、空間的に上下の関係の
入れ代わりが生じる問題がある。As shown in FIG. 17, a case will be described where the field sequence of the input video signal is incorrect and an input video signal having an even number of fields is supplied. Such an input video signal is supplied to a camera-integrated analog VTR.
This can occur during the transition shooting, editing in an analog VTR, and the like. In the processing in which block processing is performed in units of time corresponding to one frame, the field discrimination signal nE / O is fixed at a low level for a period of one frame. Therefore, when writing to the memory, only the memory area of the even field is input. No signal is written. As a result, there is a problem that data corresponding to the odd field is lost. In addition, when the frames are combined as one frame, there is a problem that the upper and lower relations are interchanged spatially.

【０００７】ｎＥ／Ｏのローレベルおよびハイレベルを
まとめて一つの処理単位とするシステムでは、偶数フィ
ールドが続いた時に、図１８に示すように、３フィール
ド時間でメモリ内に全ラインのデータが書込まれる。そ
の結果、時間軸のゆれが生じ、ディジタルＶＴＲのドラ
ムサーボが乱れる。また、次の奇数フィールド（Ｏ３
０、Ｏ３１、Ｏ３２）が失われる問題が生じる。In a system in which the low level and the high level of nE / O are combined into one processing unit, when even fields continue, as shown in FIG. 18, data of all lines is stored in the memory in three field times. Written. As a result, the time axis fluctuates, and the drum servo of the digital VTR is disturbed. Further, the next odd field (O3
0, O31, O32).

【０００８】さらに、ビデオゲームの出力信号のような
ノンインターレス信号をディジタルＶＴＲで記録したい
時には、ｎＥ／Ｏが常にローレベルおよびハイレベルの
一方のレベルに固定されているので、そのままでは、処
理することができない問題がある。Further, when it is desired to record a non-interlace signal such as an output signal of a video game by a digital VTR, the nE / O is always fixed to one of a low level and a high level. There is a problem that cannot be done.

【０００９】従って、この発明の目的は、フィールドシ
ーケンスが正しくないビデオ信号、あるいはノンインタ
ーレスのビデオ信号をフレーム単位で処理することを可
能とするディジタルビデオ信号処理装置を提供すること
にある。Accordingly, an object of the present invention is to provide a digital video signal processing apparatus capable of processing a video signal having an incorrect field sequence or a non-interlace video signal on a frame basis.

【００１０】[0010]

【課題を解決するための手段】請求項１の発明は、フレ
ーム単位でディジタルビデオ信号を処理する処理装置に
おいて、入力ディジタルビデオ信号のフィールド判別信
号から、偶数フィールドおよび奇数フィールドの一方が
連続することを検出するための手段と、検出結果と入力
ディジタルビデオ信号から分離されたシフト情報とを受
け取り、入力ディジタルビデオ信号に含まれるシフトを
打ち消すように、入力ディジタルビデオ信号中で１フレ
ームを構成する２フィールドの後側のフィールドのデー
タを１ライン上へシフトするか、または２フィールドの
前側のフィールドを１ライン下へシフトするためのシフ
ト手段とからなるディジタルビデオ信号処理装置であ
る。According to a first aspect of the present invention, there is provided a processor for processing a digital video signal on a frame basis, wherein one of an even field and an odd field continues from a field discrimination signal of an input digital video signal. Means for detecting the detection result and input
Receiving shift information separated from the digital video signal.
To remove the shift contained in the input digital video signal.
In order to cancel, the data of the field behind the two fields forming one frame in the input digital video signal is shifted up by one line, or the field preceding the two fields is shifted down by one line. And a digital video signal processing device.

【００１１】請求項４の発明は、フレーム単位でディジ
タルビデオ信号を処理する処理装置において、入力ディ
ジタルビデオ信号のフィールド判別信号から、偶数フィ
ールドおよび奇数フィールドの一方が連続することを検
出するための手段と、検出に応答して、入力ディジタル
ビデオ信号中で１フレームを構成する２フィールドの後
側のフィールドのデータを１ライン上へシフトするか、
または２フィールドの前側のフィールドを１ライン下へ
シフトするためのシフト手段とからなり、 シフト手段
は、入力ディジタルビデオ信号の垂直方向の有効エリア
を規定するイネーブル信号を制御することによって、１
ライン上にシフトの処理を行うことを特徴とするディジ
タルビデオ信号処理装置である。According to a fourth aspect of the present invention, in a processing apparatus for processing a digital video signal on a frame basis, means for detecting whether one of an even field and an odd field is continuous from a field discrimination signal of an input digital video signal. If, in response to the detection, to shift up one line the field of the data of the rear side of the two fields constituting one frame in the input digital video signal or,
Or becomes the front side of the field two fields and a shifting means for shifting down one line, shift means
Is the vertical effective area of the input digital video signal
By controlling an enable signal that defines
A digital video signal processing device characterized in that a shift process is performed on a line .

【００１２】請求項５の発明は、フレーム単位でディジ
タルビデオ信号を処理する処理装置において、入力ディ
ジタルビデオ信号のフィールド判別信号から、偶数フィ
ールドおよび奇数フィールドの一方が連続することを検
出するための手段と、検出に応答して、入力ディジタル
ビデオ信号中で１フレームを構成する２フィールドの後
側のフィールドのデータを１ライン上へシフトするか、
または２フィールドの前側のフィールドを１ライン下へ
シフトするためのシフト手段とからなり、 シフト手段
は、入力データが供給されるメモリの書込みアドレスを
制御することによって１ライン下にシフトの処理を行う
ことを特徴とするディジタルビデオ信号処理装置であ
る。According to a fifth aspect of the present invention, there is provided a processing apparatus for processing a digital video signal on a frame basis for detecting whether one of an even field and an odd field is continuous from a field determination signal of an input digital video signal. And the input digital
After the two fields that make up one frame in the video signal
Shifts the data in the side field up one line,
Or one field down one line before two fields
And shifting means for shifting.
Is the write address of the memory to which the input data is supplied.
A digital video signal processing apparatus characterized in that a shift process is performed by one line downward by controlling .

【００１３】[0013]

【作用】フィールドの変化が不連続のフレームにおい
て、前側のフィールドを１ライン下にシフトするか、後
側のフィールドを１ライン上にシフトする。これによっ
て、１フィールドの欠落、ラインの上下関係の入れ代わ
りを防止できる。In a frame in which field changes are discontinuous, the preceding field is shifted down by one line, or the trailing field is shifted up by one line. As a result, it is possible to prevent the loss of one field and the replacement of the vertical relationship of lines.

【００１４】[0014]

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この一実施例の記録側の構成
であり、１ａ、１ｂが記録カラービデオ信号の入力端
子、２が入力切り替えスイッチ、３がマトリクス変換お
よびＡ／Ｄ変換器である。入力端子１ａからは、Ｒ、
Ｇ、Ｂコンポーネントおよび同期信号入力が供給され、
入力端子１ｂからは、コンポジット入力が供給される。
スイッチ２で選択された入力信号がマトリクス変換およ
びＡ／Ｄ変換器２において、ディジタル輝度信号Ｙおよ
びディジタル色信号Ｃ（２個の色差信号を含む）へ変換
される。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration on the recording side of this embodiment. Reference numerals 1a and 1b denote input terminals of a recording color video signal, 2 denotes an input switch, and 3 denotes a matrix conversion and A / D converter. From the input terminal 1a, R,
G, B components and synchronization signal inputs are provided,
A composite input is supplied from the input terminal 1b.
The input signal selected by the switch 2 is converted into a digital luminance signal Y and a digital color signal C (including two color difference signals) in the matrix conversion and A / D converter 2.

【００１５】輝度信号Ｙがスイッチ回路４の一方の入力
端子ａに供給され、また、１Ｈ（１水平周期）遅延回路
６を介してスイッチ回路４の他方の入力端子ｂに供給さ
れる。同様に、色信号Ｃと１Ｈ遅延回路７を介された信
号とがスイッチ回路５の入力端子ａ、ｂにそれぞれ供給
される。これらのスイッチ回路４および５の接続状態
は、後述のように、コントローラ２８で形成された制御
信号Ｃａにより制御される。The luminance signal Y is supplied to one input terminal a of the switch circuit 4 and supplied to the other input terminal b of the switch circuit 4 via a 1H (one horizontal cycle) delay circuit 6. Similarly, the color signal C and the signal passed through the 1H delay circuit 7 are supplied to the input terminals a and b of the switch circuit 5, respectively. The connection state of the switch circuits 4 and 5 is controlled by a control signal Ca generated by the controller 28, as described later.

【００１６】スイッチ回路４および５を介された輝度信
号および色信号がブロック化回路８に供給される。ブロ
ック化回路８は、ラスター走査の順序のデータをフレー
ム内の小領域である、（８×８）のブロックの構造へ変
換する。輝度信号および色信号がそれぞれブロック化さ
れる。また、４個の輝度信号のブロックと２個の色信号
のブロックとからなるマクロブロックが規定される。ブ
ロック化回路８の出力信号が高能率符号化のエンコーダ
９に供給される。エンコーダ９は、例えばＤＣＴ（Disc
rete Cosine Transform)エンコーダ、再量子化回路、可
変長符号化回路等を含む。エンコーダ９においては、符
号化出力のデータ量を所定値以下に制御するために、再
量子化回路の量子化ステップ幅を制御するバッファリン
グ（等長化）処理がなされる。ディジタルＶＴＲでは、
１フレームのビデオデータが所定本数のトラックのビデ
オ用記録領域に記録されるので、可変長符号化を行う時
では、記録データ量を所定量以下に制御するバッファリ
ング処理がなされる。エンコーダ９内には、バッファリ
ング処理で必要なデータ量見積り器が含まれる。The luminance signal and the chrominance signal passed through the switch circuits 4 and 5 are supplied to a blocking circuit 8. The blocking circuit 8 converts the data in the raster scanning order into a (8 × 8) block structure, which is a small area in the frame. The luminance signal and the chrominance signal are each divided into blocks. In addition, a macro block including four luminance signal blocks and two color signal blocks is defined. The output signal of the blocking circuit 8 is supplied to an encoder 9 for high efficiency coding. The encoder 9 is, for example, a DCT (Disc)
rete Cosine Transform) encoder, requantization circuit, variable length coding circuit, etc. In the encoder 9, a buffering (equal length) process for controlling the quantization step width of the requantization circuit is performed in order to control the data amount of the encoded output to a predetermined value or less. In a digital VTR,
Since one frame of video data is recorded in a video recording area of a predetermined number of tracks, when performing variable length encoding, a buffering process for controlling the recording data amount to a predetermined amount or less is performed. The encoder 9 includes a data amount estimator required for the buffering process.

【００１７】エンコーダ９の出力データがフレーム化回
路１０に供給される。フレーム化回路１０は、符号化さ
れたデータをシンクブロックが連続するフレーム構造の
データへ変換する。シンクブロックのデータ構成は、概
略的には、先頭に同期信号が位置し、その後に、補助的
データ（ＡＵＸ）が位置し、さらに、符号化ビデオデー
タが位置するものである。フレーム化回路１０の出力デ
ータが合成回路１１に供給される。The output data of the encoder 9 is supplied to a framing circuit 10. The framing circuit 10 converts the encoded data into data having a frame structure in which sync blocks are continuous. The data structure of the sync block is generally such that a synchronization signal is located at the beginning, followed by auxiliary data (AUX), and further, encoded video data. Output data of the framing circuit 10 is supplied to the synthesizing circuit 11.

【００１８】１２は、サブコード、ＡＵＸ生成回路であ
り、生成されたサブコードおよびＡＵＸがフレーム化回
路１０および１３に供給される。フレーム化回路１３に
よって、サブコードのフレーム化がなされる。生成回路
１２で生成されたビデオＡＵＸがフレーム化回路１０に
おいて、ビデオ信号のシンクブロック内に挿入される。
合成回路１１から記録データが発生する。図１において
は、簡単のためにオーディオ信号の記録処理に必要な構
成が省略されている。Reference numeral 12 denotes a subcode and AUX generation circuit, and the generated subcode and AUX are supplied to the framing circuits 10 and 13. The sub-code is framed by the framing circuit 13. The video AUX generated by the generation circuit 12 is inserted into the sync block of the video signal in the framing circuit 10.
Recording data is generated from the combining circuit 11. In FIG. 1, components required for audio signal recording processing are omitted for simplicity.

【００１９】合成回路１１の出力がパリティ付加および
ＴＢＣ（時間軸補償器）回路１４に供給される。この回
路１４では、エラー訂正符号（例えば積符号）の符号化
がなされ、そのパリティが生成される。さらに、時間軸
補正がなされる。パリティ付加およびＴＢＣ回路１４の
出力信号がチャンネル符号化回路１５に供給される。チ
ャンネル符号化は、記録信号の低周波成分を減少させ、
記録および再生の過程での波形歪を低減するために使用
される。チャンネル符号化回路１５の出力信号が記録ア
ンプ、回転トランスを介され、回転ヘッド１６によっ
て、磁気テープ１７に記録される。通常、複数例えば２
個の回転ヘッドが設けられる。 The output of the synthesizing circuit 11 is supplied to a parity adding and TBC (time axis compensator) circuit 14. In the circuit 14, an error correction code (for example, a product code) is encoded, and its parity is generated. Further, time axis correction is performed. The output signal of the parity addition and TBC circuit 14 is supplied to a channel coding circuit 15. Channel coding reduces the low frequency components of the recorded signal,
It is used to reduce waveform distortion during recording and reproduction. An output signal of the channel encoding circuit 15 is recorded on a magnetic tape 17 by a rotary head 16 via a recording amplifier and a rotary transformer. Usually a plurality, for example 2
Are provided.

【００２０】磁気テープ１７上には、上述のように、複
数のトラックとして、１フレーム分のデータが記録され
る。各トラックには、ビデオデータの記録領域、サブコ
ードの記録領域、オーディオデータの記録領域等が分離
して規定されている。As described above, one frame of data is recorded as a plurality of tracks on the magnetic tape 17. In each track, a recording area for video data, a recording area for subcode, a recording area for audio data, and the like are separately defined.

【００２１】次に、この発明と関連する構成について説
明する。入力端子１ａに加えられる同期信号と同期分離
回路２１によってコンポジット入力信号から分離された
同期信号とが入力切り替えと同期してスイッチ回路２２
によって選択される。スイッチ回路２２の出力同期信号
が外部同期信号であり、基準同期信号発生回路２４で形
成された同期信号が内部同期信号である。スイッチ回路
２３は、一方の同期信号を選択的に同期分離回路２５に
供給する。Next, a configuration related to the present invention will be described. The synchronization signal applied to the input terminal 1a and the synchronization signal separated from the composite input signal by the synchronization separation circuit 21 are synchronized with the input switching to switch circuit 22.
Selected by. The output synchronization signal of the switch circuit 22 is an external synchronization signal, and the synchronization signal generated by the reference synchronization signal generation circuit 24 is an internal synchronization signal. The switch circuit 23 selectively supplies one synchronization signal to the synchronization separation circuit 25.

【００２２】同期分離回路２５は、スイッチ回路２３か
らの複合同期信号から水平同期信号Ｈ、垂直同期信号Ｖ
を分離して出力し、また、フィールド判別信号ｎＥ／Ｏ
を出力する。フィールド判別信号ｎＥ／Ｏは、入力ビデ
オデータのフィールドと対応したパルス信号であり、偶
数フィールドでローレベル、奇数フィールドでハイレベ
ルをとる。フィールド判別信号ｎＥ／Ｏは、例えば等化
パルスの個数の検出によって形成される。The synchronizing separation circuit 25 converts the composite synchronizing signal from the switch circuit 23 into a horizontal synchronizing signal H and a vertical synchronizing signal V.
Are separated and output, and the field discrimination signal nE / O
Is output. The field determination signal nE / O is a pulse signal corresponding to the field of the input video data, and takes a low level in an even field and a high level in an odd field. The field determination signal nE / O is formed, for example, by detecting the number of equalization pulses.

【００２３】同期分離回路２５からの同期信号Ｈ、Ｖお
よびフィールド判別信号ｎＥ／Ｏが有効エリアイネーブ
ル生成回路２６に供給される。有効エリアイネーブル
は、１フレームの領域の中で、水平方向および垂直方向
の有効エリアを規定するための水平イネーブルおよび垂
直イネーブルを生成し、これらのイネーブル信号をブロ
ック化回路９に対して供給する。有効イネーブル生成回
路２６に対しては、後述するように、コントローラ２８
からの制御信号Ｃｂが供給される。The synchronization signals H and V and the field determination signal nE / O from the synchronization separation circuit 25 are supplied to an effective area enable generation circuit 26. The effective area enable generates a horizontal enable and a vertical enable for defining an effective area in a horizontal direction and a vertical direction in one frame area, and supplies these enable signals to the blocking circuit 9. As will be described later, a controller 28
Is supplied.

【００２４】２７は、強制フィールド信号生成回路であ
る。この回路２７は、フィールド判別信号ｎＥ／Ｏによ
って、初期的位相が規定された後に、垂直同期信号Ｖに
よって、フィールド毎に反転する強制フィールド信号ｎ
ＦＥ／Ｏを発生する。強制フィールド信号ｎＦＥ／Ｏが
ブロック化回路８に供給され、ブロック化回路８のメモ
リが制御される。フィールド判別信号ｎＥ／Ｏおよび強
制フィールド信号ｎＦＥ／Ｏがコントローラ２８に対し
て供給される。コントローラ２８は、ビデオ信号を１Ｈ
遅延するかどうかを制御するための制御信号Ｃａ、垂直
方向の有効エリアイネーブルを制御するための制御信号
Ｃｂ、シフト状況を表す状態信号Ｃｃを発生する。Reference numeral 27 denotes a forced field signal generation circuit. After the initial phase is defined by the field determination signal nE / O, the circuit 27 inverts for each field by the vertical synchronization signal V.
Generates FE / O. The compulsory field signal nFE / O is supplied to the blocking circuit 8, and the memory of the blocking circuit 8 is controlled. A field determination signal nE / O and a forced field signal nFE / O are supplied to the controller 28. The controller 28 converts the video signal to 1H
A control signal Ca for controlling whether or not to delay, a control signal Cb for controlling an effective area enable in the vertical direction, and a state signal Cc indicating a shift state are generated.

【００２５】すなわち、制御信号Ｃａがスイッチ回路４
および５の制御信号として使用され、制御信号Ｃｂが有
効エリアイネーブル生成回路２６に供給され、状態信号
Ｃｃがサブコード、ＡＵＸ生成回路１２に供給される。
状態信号Ｃｃに対応するシフト情報がサブコードおよび
／またはビデオＡＵＸの一部として生成される。さら
に、ダビング時に一方向へのシフトの累積を防止するた
めに必要とされる、以前のシフト情報がシフト情報抜き
出し回路２９からコントローラ２８に対して供給され
る。フィールドシーケンスが正しくない入力ビデオ信号
が供給された時に、この一実施例が行う処理について
は、後でより詳細に説明する。That is, the control signal Ca is applied to the switch circuit 4
The control signal Cb is supplied to the effective area enable generation circuit 26, and the status signal Cc is supplied to the subcode / AUX generation circuit 12.
Shift information corresponding to the status signal Cc is generated as part of the subcode and / or video AUX. Further, previous shift information required for preventing accumulation of shifts in one direction during dubbing is supplied from the shift information extracting circuit 29 to the controller 28. The processing performed by this embodiment when an input video signal with an incorrect field sequence is supplied will be described in more detail later.

【００２６】次に、図２を参照して再生側の構成につい
て説明する。図１と同様に、オーディオ信号に関する構
成は、図２で省略されている。磁気テープ１７から回転
ヘッド１６により再生された信号が回転トランス、再生
アンプ等を介してチャンネル復号回路３１に供給され
る。チャンネル復号回路３１の出力信号がＴＢＣ、ＥＣ
Ｃ（エラー訂正回路）３２に供給される。ＴＢＣ、ＥＣ
Ｃ３２において、再生信号中の時間軸変動分が除去さ
れ、また、エラー訂正符号の復号がなされる。Next, the configuration on the reproduction side will be described with reference to FIG. As in FIG. 1, the configuration related to the audio signal is omitted in FIG. A signal reproduced by the rotary head 16 from the magnetic tape 17 is supplied to a channel decoding circuit 31 via a rotary transformer, a reproduction amplifier, and the like. The output signal of the channel decoding circuit 31 is TBC, EC
It is supplied to a C (error correction circuit) 32. TBC, EC
At C32, the time axis fluctuation in the reproduction signal is removed, and the error correction code is decoded.

【００２７】ＴＢＣ、ＥＣＣ３２の出力信号が分解回路
３３に供給され、再生サブコードと再生符号化ビデオデ
ータとが分解回路３３から出力される。サブコードがフ
レーム分解回路３３に供給され、符号化ビデオデータが
フレーム分解回路３５に供給される。フレーム分解回路
３４からのサブコードとフレーム分解回路３５からのビ
デオＡＵＸとがサブコード、ＡＵＸ分解処理回路３６に
供給される。サブコード、ＡＵＸ分解処理回路３６は、
シフト情報を所定のアナログ信号の形態に変換して遅延
回路４１へ出力する。フレーム分解回路３５からの符号
化ビデオデータが高能率符号化のデコーダ３７に供給さ
れる。The output signals of the TBC and ECC 32 are supplied to a decomposing circuit 33, and a reproduced subcode and reproduced encoded video data are output from the decomposing circuit 33. The subcode is supplied to the frame decomposition circuit 33, and the encoded video data is supplied to the frame decomposition circuit 35. The subcode from the frame decomposition circuit 34 and the video AUX from the frame decomposition circuit 35 are supplied to the subcode and the AUX decomposition processing circuit 36. The subcode and AUX decomposition processing circuit 36
The shift information is converted into a predetermined analog signal form and output to the delay circuit 41. The encoded video data from the frame decomposition circuit 35 is supplied to a decoder 37 for high efficiency encoding.

【００２８】デコーダ３７は、可変長符号化のデコー
ダ、逆量子化（すなわち、代表値発生）回路、逆ＤＣＴ
回路等を含み、その出力に復号ビデオデータが発生す
る。この復号ビデオデータがブロック分解回路３８に供
給される。ブロック分解回路３８は、記録側のブロック
化回路８と逆に、ブロック構造のデータをテレビジョン
のラスター走査の順序のデータへ変換する。The decoder 37 includes a variable length coding decoder, an inverse quantization (ie, representative value generation) circuit, and an inverse DCT.
A decoded video data is generated at its output. The decoded video data is supplied to the block decomposition circuit 38. The block decomposing circuit 38 converts the data having the block structure into data in the order of the raster scan of the television, contrary to the block circuit 8 on the recording side.

【００２９】ブロック分解回路３８からの再生輝度デー
タＹおよび再生色データＣがマトリクス変換およびＤ／
Ａ変換器３９に供給される。マトリクス変換およびＤ／
Ａ変換器３９からは、アナログの再生カラービデオ信号
が発生する。この信号がシフト情報付加回路４０に供給
される。シフト情報付加回路４０に対しては、遅延回路
４１を介して再生信号から分離されたシフト情報が供給
される。例えばビデオ信号の垂直ブランキング期間内に
シフト情報が付加される。遅延回路４１は、時間合わせ
のために設けられている。そして、出力端子４２には、
その垂直ブランキング期間内にシフト情報が付加された
再生ビデオ信号が得られる。The reproduced luminance data Y and reproduced color data C from the block decomposition circuit 38 are subjected to matrix conversion and D / D conversion.
It is supplied to the A converter 39. Matrix conversion and D /
The A converter 39 generates an analog reproduced color video signal. This signal is supplied to the shift information adding circuit 40. The shift information added from the reproduced signal is supplied to the shift information adding circuit 40 via the delay circuit 41. For example, shift information is added within a vertical blanking period of a video signal. The delay circuit 41 is provided for time adjustment. And the output terminal 42
A reproduced video signal to which shift information is added during the vertical blanking period is obtained.

【００３０】上述の一実施例において、ブロック化回路
８は、１フレームを単位として処理を行うので、若し、
フィールドシーケンスが正しくない場合には、既に説明
したように、１フィールドのデータの欠落、偶数および
奇数の入れ換えの問題が生じる。この問題を生じないよ
うに、コントローラ２８の制御によって、１ライン上へ
のシフトまたは１ライン下へのシフトを行っている。シ
フトの累積が発生しない場合では、何れの方向へシフト
しても良い。In the above-described embodiment, the blocking circuit 8 performs the processing in units of one frame.
If the field sequence is not correct, as described above, the problem of missing one field of data and replacing even and odd numbers occurs. In order not to cause this problem, the shift up by one line or the shift down by one line is performed under the control of the controller. When the accumulation of shifts does not occur, the shift may be performed in any direction.

【００３１】しかしながら、シフトで補正を行ったアナ
ログビデオ信号を再度アナログＶＴＲで記録し、このア
ナログＶＴＲでつなぎ撮りを行い、アナログＶＴＲの出
力をディジタルＶＴＲで記録するような場合には、ディ
ジタルＶＴＲによりなされる２回のシフトが同じ方向で
あると、シフト量が２ラインとなる。このようにシフト
量が累積すると、再生画像の上下の一部が欠落する問題
も生じるので、シフト量の累積を防止する必要がある。
この目的のために、シフト処理した時のシフトの方向を
表すシフト情報をビデオ信号中に挿入している。そし
て、以前のシフトをキャンセル方向のシフトを行うよう
にしている。However, in the case where the analog video signal corrected by the shift is recorded again by the analog VTR, the continuous shooting is performed by the analog VTR, and the output of the analog VTR is recorded by the digital VTR, If two shifts are performed in the same direction, the shift amount is two lines. When the shift amount is accumulated in this manner, a problem occurs in which the upper and lower portions of the reproduced image are lost. Therefore, it is necessary to prevent the shift amount from being accumulated.
For this purpose, shift information indicating the direction of the shift at the time of the shift processing is inserted into the video signal. Then, the previous shift is shifted in the cancel direction.

【００３２】図３を参照して、シフト処理を行うための
コントローラ２８とその周辺の構成の一例について説明
する。コントローラ２８内には、比較回路５１とロジッ
ク回路５２とが設けられている。比較回路５１には、同
期分離回路２５からのフィールド判別信号ｎＥ／Ｏと、
強制フィールド信号生成回路２７からの強制フィールド
信号ｎＦＥ／Ｏが供給される。比較回路５１は、これら
二つの入力信号の論理的レベルに応答した比較出力を発
生する。この比較出力がロジック回路５２へ供給され
る。With reference to FIG. 3, an example of the configuration of the controller 28 for performing the shift processing and its peripherals will be described. A comparison circuit 51 and a logic circuit 52 are provided in the controller 28. The comparison circuit 51 includes a field determination signal nE / O from the synchronization separation circuit 25,
The forced field signal nFE / O from the forced field signal generation circuit 27 is supplied. The comparison circuit 51 generates a comparison output responsive to the logical levels of these two input signals. This comparison output is supplied to the logic circuit 52.

【００３３】ロジック回路５２に対しては、シフト情報
抜き出し回路２９からのシフト情報も供給される。これ
らの入力信号を受けて、ロジック回路５２が制御信号Ｃ
ａおよびＣｂ、状態信号Ｃｃを発生する。状態信号Ｃｃ
がサブコード、ＡＵＸ生成回路１２に供給され、シフト
情報がサブコードあるいはビデオＡＵＸとして記録され
る。The shift information from the shift information extracting circuit 29 is also supplied to the logic circuit 52. In response to these input signals, the logic circuit 52 controls the control signal C
a and Cb, and a state signal Cc. State signal Cc
Is supplied to the subcode / AUX generation circuit 12, and the shift information is recorded as a subcode or video AUX.

【００３４】ｎＥ／ＯとｎＦＥ／Ｏとが同一レベルの時
は、入力ビデオ信号のフィールドシーケンスが正しいと
考えられる。従って、この時には、制御信号Ｃａ、Ｃｂ
でなされる制御は、通常のもの（シフトせず）である。
また、記録信号に付加されるシフト情報は、シフト情報
抜き出し回路２９で抽出されたシフト情報と同一であ
る。When nE / O and nFE / O are at the same level, it is considered that the field sequence of the input video signal is correct. Therefore, at this time, the control signals Ca, Cb
Is performed normally (without shifting).
The shift information added to the recording signal is the same as the shift information extracted by the shift information extracting circuit 29.

【００３５】ｎＥ／ＯとｎＦＥ／Ｏとが異なる論理的レ
ベルを有することが比較回路５１で検出された時には、
１ライン上にシフトまたは１ライン下にシフトがなされ
る。１ライン上にシフトは、ｎＦＥ／Ｏで規定される２
フィールドのペアの後側のフィールドが対象であり、１
ライン下にシフトは、その前側のフィールドが対象であ
る。１ラインシフトの処理は、下記のように、抽出され
たシフト情報を考慮してなされる。When the comparison circuit 51 detects that nE / O and nFE / O have different logical levels,
Shift up by one line or shift down by one line. The shift on one line is 2 defined by nFE / O.
The field after the field pair is the target, and 1
Shifting down the line applies to the preceding field. The one-line shift process is performed in consideration of the extracted shift information as described below.

【００３６】 抽出されたシフト情報：シフトなし、または入力なし 記録時の処理（Ｃａ、Ｃｂ）：上あるいは下に１ライン
シフト サブコードまたはビデオＡＵＸに記録される情報（Ｃ
ｃ）：処理と対応した上または下にシフト 抽出されたシフト情報：上にシフト 記録時の処理（Ｃａ、Ｃｂ）：下に１ラインシフト サブコードまたはビデオＡＵＸに記録される情報（Ｃ
ｃ）：シフトなし 抽出されたシフト情報：下にシフト 記録時の処理（Ｃａ、Ｃｂ）：上に１ラインシフト サブコードまたはビデオＡＵＸに記録される情報（Ｃ
ｃ）：シフトなしExtracted shift information: no shift or no input Processing at the time of recording (Ca, Cb): Up or down one line shift Information recorded in subcode or video AUX (C
c): Shift up or down corresponding to the process Extracted shift information: Shift up Process at the time of recording (Ca, Cb): Shift down one line Sub-code or information recorded in video AUX (C
c): no shift Extracted shift information: shift down Processing at the time of recording (Ca, Cb): shift up by one line Information (C) recorded in the subcode or video AUX
c): No shift

【００３７】図３に示されるコントローラ２８は、有効
エリアイネーブル生成回路２６に対する制御信号Ｃｂに
よって、垂直方向の有効エリアを表す垂直イネーブル信
号を制御し、それによって１ライン上にシフトの処理を
行う。１ライン下にシフトの処理は、制御信号Ｃａによ
って、１Ｈ遅延回路６、７によって１ライン分遅延され
たデータを選択することによって行われる。The controller 28 shown in FIG. 3 controls a vertical enable signal indicating a vertical effective area by a control signal Cb for the effective area enable generation circuit 26, thereby performing a shift process on one line. The process of shifting down by one line is performed by selecting data delayed by one line by the 1H delay circuits 6 and 7 by the control signal Ca.

【００３８】１ライン下にシフトの処理は、１Ｈ遅延回
路に限らず、図４に示す構成によっても達成できる。す
なわち、コントローラ２８のロジック回路５２からは、
制御信号Ｃａの代わりに制御信号Ｃｄを発生する。この
制御信号Ｃｄによって、ブロック化回路８内の書込みア
ドレス生成回路８ａを制御する。ブロック化回路８のメ
モリに対して、入力データがその時系列の順序で書込ま
れるが、最初の書込みラインのアドレスを、制御信号Ｃ
ｄによって、通常のものの１ライン下へ変更する。これ
によって、１ライン下にシフトする処理を行うことがで
きる。The processing of shifting down by one line can be achieved not only by the 1H delay circuit but also by the configuration shown in FIG. That is, from the logic circuit 52 of the controller 28,
A control signal Cd is generated instead of the control signal Ca. The control signal Cd controls the write address generation circuit 8a in the blocking circuit 8. Input data is written into the memory of the blocking circuit 8 in the time series order.
With d, it is changed one line below the normal one. As a result, a process of shifting down by one line can be performed.

【００３９】上述のこの発明の一実施例の動作をタイミ
ングチャートを参照して説明する。図５は、フィールド
判別信号ｎＥ／Ｏが２フィールド期間でローレベルであ
る時、すなわち、偶数フィールドが連続した時に、１ラ
イン上にシフトする処理を説明するものである。強制フ
ィールド信号ｎＦＥ／Ｏは、フィールド毎に必ず反転す
る信号であるから、上述の偶数フィールドの連続する期
間で、コントローラ２８の比較器５１によって、二つの
信号の論理的レベルが異なることが検出される。そし
て、ｎＥ／ＯとｎＦＥ／Ｏとが異なるレベルの２フィー
ルド内の後側のフィールドがシフト処理を受ける。The operation of the embodiment of the present invention will be described with reference to a timing chart. FIG. 5 illustrates a process of shifting up by one line when the field discrimination signal nE / O is at a low level in two field periods, that is, when even fields continue. Since the compulsory field signal nFE / O is a signal that is always inverted every field, the comparator 51 of the controller 28 detects that the logical levels of the two signals are different during the continuous period of the above-mentioned even field. You. Then, the rear field in the two fields having different levels of nE / O and nFE / O is subjected to the shift processing.

【００４０】図３の構成では、制御信号Ｃｂによって、
垂直方向の有効エリアイネーブルが第２ライン以降と制
御されるので、ブロック化回路８のメモリへの書込みが
第２ライン（Ｅ２１Ｂ）からなされる。そして、メモリ
により合成される１フレームは、後の偶数フィールドの
データを奇数フィールドのデータとして処理したのと同
様のものとなる。次の２フィールドにおいても、後側の
フィールドが同様に１ライン上にシフトされる。In the configuration of FIG. 3, the control signal Cb
Since the effective area enable in the vertical direction is controlled from the second line onward, writing to the memory of the blocking circuit 8 is performed from the second line (E21B). One frame synthesized by the memory is the same as the data obtained by processing the data of the subsequent even field as the data of the odd field. In the next two fields, the rear field is similarly shifted up by one line.

【００４１】このような処理によって、１フィールド分
のデータの欠落、ラインの上下の位置関係の入れ代わ
り、時間軸のゆれの発生を防止することができる。な
お、１ライン上にシフトの結果、フィールドの最後のラ
イン（１フィールドのライン数を３とした時には、第３
ライン）のデータが正しくないデータとなるので、例え
ばその前のライン（第２ライン）が第２ラインに引き続
いて第３ラインのアドレスに対しても書込まれる。他の
方法として、最後のラインのアドレスに対して中間調の
データを書込んでも良い。By such a process, it is possible to prevent the loss of data for one field, the replacement of the positional relationship between the upper and lower lines, and the occurrence of the fluctuation of the time axis. As a result of shifting up by one line, the last line of the field (when the number of lines in one field is 3, the third line
Since the data of the line (line) becomes incorrect data, for example, the previous line (the second line) is written to the address of the third line following the second line. As another method, halftone data may be written to the address of the last line.

【００４２】図５は、簡単のために１フィールドを３ラ
インとしたが、ＮＴＳＣ方式の実際のライン数の一例
は、図６に示すように、偶数フィールドの有効エリアが
第２８５ライン〜第５２４ラインであり、奇数フィール
ドの有効エリアが第２３ライン〜第２６２ラインであ
る。図３の１ライン上にシフトの処理を実際のライン数
に関して表したタイミングチャートが図６である。図６
中で、ＶＥＮは、垂直方向の有効エリアイネーブルであ
り、書込みＲＡＭのＡ、Ｂの符号は、メモリバンクの
Ａ、Ｂを表しており、図６の最も下にメモリ内に書込ま
れるラインが示されている。FIG. 5 shows one line of three lines for the sake of simplicity. However, an example of the actual number of lines in the NTSC system is as shown in FIG. a line, the effective area of the odd field is 23rd line to the 26 second line. FIG. 6 is a timing chart showing shift processing on one line in FIG. 3 with respect to the actual number of lines. FIG.
In FIG. 6, VEN is a valid area enable in the vertical direction, and the signs of A and B of the write RAM represent A and B of the memory bank, and the line written into the memory at the bottom of FIG. It is shown.

【００４３】図７は、奇数フィールドが連続するフィー
ルドシーケンスにおいて、１ライン上にシフトの処理を
行う時のフローチャートである。コントローラ２８の比
較器５１は、上述と同様に、ｎＥ／ＯとｎＦＥ／Ｏが異
なるレベルを持つ各２フィールド期間で、後側のフィー
ルドにおいて、１ライン上にシフトの処理を行う。この
ように、偶数フィールドおよび奇数フィールドの何れが
連続する場合も、１ライン上にシフトの処理によって、
フィールドシーケンスが正しくないことで生じる問題を
回避することができる。図８は、図７のタイミングチャ
ートを実際のライン数として表したものである。FIG. 7 is a flowchart when shifting is performed on one line in a field sequence in which odd-numbered fields continue. As described above, the comparator 51 of the controller 28 shifts one line up in the rear field in each of two field periods in which nE / O and nFE / O have different levels. In this way, regardless of whether the even field or the odd field is continuous, the shift processing is performed on one line.
Problems caused by incorrect field sequences can be avoided. FIG. 8 shows the timing chart of FIG. 7 as the actual number of lines.

【００４４】図９は、偶数フィールドが連続する場合
に、１ライン下にシフトの処理を説明するためのタイミ
ングチャートである。制御信号Ｃａ（図３）によって、
１Ｈ遅延回路によって遅延された入力データを選択する
か、制御信号Ｃｄ（図４）によってブロック化回路８の
書込みアドレス生成回路８ａを制御して、最初のライン
の書込みアドレスを１ライン下とすることによって、１
ライン下にシフトの処理がなされる。FIG. 9 is a timing chart for explaining the shift processing down one line when the even field continues. By the control signal Ca (FIG. 3)
Select the input data delayed by the 1H delay circuit or control the write address generation circuit 8a of the blocking circuit 8 by the control signal Cd (FIG. 4) to lower the write address of the first line by one line. By 1
Shift processing is performed below the line.

【００４５】コントローラ２８の比較器５１では、ｎＥ
／ＯとｎＦＥ／Ｏとが異なるレベルであることを検出
し、その場合には、前側のフィールドのデータとして、
１Ｈ遅延回路６、７により１Ｈ遅延されたものを選択す
るように、スイッチ回路４、５を切り替える制御信号Ｃ
ａが形成される。これによって、メモリにより１フレー
ムを合成することができる。In the comparator 51 of the controller 28, nE
/ O and nFE / O are detected to be at different levels, and in that case,
A control signal C for switching the switch circuits 4 and 5 so as to select the one delayed by 1H by the 1H delay circuits 6 and 7
a is formed. Thereby, one frame can be synthesized by the memory.

【００４６】図１０は、奇数フィールドが連続するよう
なフィールドシーケンスの場合に、１ライン下にシフト
の処理を行う時のタイミングチャートである。このよう
に、１ライン下にシフトの処理によっても、１フィール
ド分のデータの欠落、ラインの上下の入れ代わり、時間
軸のゆれの問題を生じない。FIG. 10 is a timing chart when shifting processing is performed one line down in a field sequence in which odd-numbered fields are continuous. As described above, even if the shift processing is performed one line down, there is no problem of missing of data for one field, substitution of lines up and down, and fluctuation of a time axis.

【００４７】上述のこの発明の一実施例は、ノンインタ
ーレスのビデオ信号の記録に対しても応用可能である。
図１１は、偶数フィールドが続くノンインターレス信号
の場合のタイミングチャートである。フィールド判別信
号は、偶数フィールドが続くために、ハイレベルに固定
されている。強制フィールド信号ｎＦＥ／Ｏを内部の同
期信号発生回路の出力から形成する。そして、ｎＥ／Ｏ
＝ハイレベル、ｎＦＥ／Ｏ＝ローレベルの場合に、メモ
リ上に通常時と同様に偶数フィールドの書込みがなされ
る。これは、１ライン上にシフトした場合の処理に相当
する。The above-described embodiment of the present invention can be applied to the recording of a non-interlace video signal.
FIG. 11 is a timing chart for a non-interlace signal in which even fields continue. The field discrimination signal is fixed at a high level because an even field continues. The compulsory field signal nFE / O is formed from the output of the internal synchronization signal generation circuit. And nE / O
= High level, nFE / O = low level, an even field is written on the memory in the same manner as in the normal case. This corresponds to the processing when shifting up by one line.

【００４８】下にシフトした場合では、ｎＥ／Ｏがハイ
レベルで、ｎＦＥ／Ｏがローレベルの場合は、開始アド
レスの次のアドレスから書込みを行う。その場合、メモ
リ読出し時に、Ｅ００Ｂ、Ｅ００Ａ、Ｅ０１Ｂ、Ｅ０１
Ａ、Ｅ０２Ｂ、Ｅ０２Ａの順序になるが、ノンインター
レス信号であるために、位置関係の上下が反転するよう
な問題が生じない。When shifting downward, when nE / O is at a high level and nFE / O is at a low level, writing is performed from the address next to the start address. In that case, at the time of memory reading, E00B, E00A, E01B, E01
Although the order is A, E02B, and E02A, since the signal is a non-interlace signal, there is no problem that the positional relationship is inverted upside down.

【００４９】奇数フィールドが続くノンインターレス信
号の場合でも同様である。ノンインターレス信号が入力
される時に、この発明は、偶数、奇数のペアが不連続に
なった場合と同様の処理をすることにより、フィールド
の欠落等の問題を回避することができる。The same applies to the case of a non-interlace signal followed by an odd field. According to the present invention, when a non-interlace signal is input, the same processing as when an even-numbered and odd-numbered pair becomes discontinuous can avoid a problem such as a missing field.

【００５０】なお、以上の一実施例においては、再生系
の構成（図２参照）において、出力されるアナログビデ
オ信号に対してシフト処理の状態を示すシフト情報が付
加される。シフト情報は、ビデオ信号の垂直ブランキン
グ期間内に付加されるが、より具体的な信号フォーマッ
トを図１２に示す。In the above embodiment, shift information indicating the state of shift processing is added to the output analog video signal in the configuration of the reproduction system (see FIG. 2). The shift information is added during the vertical blanking period of the video signal. A more specific signal format is shown in FIG.

【００５１】垂直ブランキング期間内の所定の水平期間
の有効ビデオ領域に、基準信号Ｒefと、ビットｂ１〜ｂ
２０の２０ビットのＩＤ信号が挿入される。これらのパ
ルス幅とレベルとは、規定された値である。２０ビット
の中の例えば２ビットをシフト情報として用いる。一例
として、２ビットの（１０）が１ライン上にシフトを意
味し、（１１）が１ライン下にシフトを意味するものと
規定される。A reference signal Ref and bits b1 to b are provided in an effective video area of a predetermined horizontal period in a vertical blanking period.
Twenty 20-bit ID signals are inserted. These pulse widths and levels are specified values. For example, 2 bits out of 20 bits are used as shift information. As an example, it is defined that (10) of 2 bits means shift up by one line, and (11) means shift down by one line.

【００５２】図１３は、この発明の他の実施例の構成で
ある。輝度信号Ｙがスイッチ回路５５の一方の入力端子
ａに供給され、また、１フィールドメモリ５７を介され
た輝度信号がその他方の入力端子ｂに供給される。同様
に、色信号Ｃに関しても、入力信号と１フィールドメモ
リ５８を介された信号とを選択するスイッチ回路５６が
設けられている。これらのスイッチ回路５５、５６で選
択された信号がブロック化回路８に供給される。１フィ
ールドメモリ５７、５８は、入力信号を１フィールド遅
延させる。FIG. 13 shows the configuration of another embodiment of the present invention. The luminance signal Y is supplied to one input terminal a of the switch circuit 55, and the luminance signal via the one-field memory 57 is supplied to the other input terminal b. Similarly, for the color signal C, a switch circuit 56 for selecting an input signal and a signal passed through the one-field memory 58 is provided. The signals selected by these switch circuits 55 and 56 are supplied to the blocking circuit 8. One-field memories 57 and 58 delay the input signal by one field.

【００５３】スイッチ回路５５、５６は、比較器５９か
らの制御信号Ｃｅによってその接続状態が制御される。
制御信号Ｃｅは、フィールド判別信号ｎＥ／Ｏと強制フ
ィールド信号ｎＦＥ／Ｏとが同一の論理的レベルの場合
にハイレベルとなり、これらが異なる論理的レベルの場
合にローレベルとなる。制御信号Ｃｅがハイレベルの時
に、入力信号Ｙ、Ｃが直接的にブロック化回路８に供給
される。制御信号Ｃｅがローレベルの時に、入力信号
Ｙ、Ｃが１フィールドメモリ５７、５８を介してブロッ
ク化回路８に供給される。The connection states of the switch circuits 55 and 56 are controlled by the control signal Ce from the comparator 59.
The control signal Ce goes high when the field determination signal nE / O and the compulsory field signal nFE / O are at the same logical level, and goes low when they are at different logical levels. When the control signal Ce is at a high level, the input signals Y and C are directly supplied to the blocking circuit 8. When the control signal Ce is at a low level, the input signals Y and C are supplied to the blocking circuit 8 via the one-field memories 57 and 58.

【００５４】図１４は、偶数フィールドが連続するフレ
ームを含む入力信号に対する処理を説明するためのタイ
ミングチャートである。ｎＥ／ＯとｎＦＥ／Ｏとか異な
るレベルとなると、比較器５９からの制御信号Ｃｅがハ
イレベルからローレベルに立ち下がる。従って、スイッ
チ回路５５、５６が１フィールドメモリ５７、５８の出
力を選択する状態に切り替えられる。従って、（Ｅ２０
Ａ、Ｅ２１Ａ、Ｅ２２Ａ）の偶数フィールドがブロック
化回路８の二つのメモリバンクに書込まれる。その後
は、１フィールド遅延した入力データが順次書込まれ
る。この処理の結果、データの欠落等の問題を回避する
ことができる。FIG. 14 is a timing chart for explaining a process for an input signal including a frame in which even fields continue. When nE / O and nFE / O have different levels, the control signal Ce from the comparator 59 falls from the high level to the low level. Therefore, the switch circuits 55 and 56 are switched to the state of selecting the output of the one-field memories 57 and 58. Therefore, (E20
A, E21A, E22A) are written into the two memory banks of the blocking circuit 8. Thereafter, the input data delayed by one field is sequentially written. As a result of this processing, problems such as missing data can be avoided.

【００５５】図１５は、奇数フィールドが連続するフレ
ームを含む入力信号に対する処理を説明するためのタイ
ミングチャートである。ｎＥ／ＯとｎＦＥ／Ｏとの位相
が反転する関係から、制御信号Ｃｅがハイレベルからロ
ーレベルに変化し、ブロック化回路８のメモリには、１
フィールド遅延されたデータが書込まれる。FIG. 15 is a timing chart for explaining processing for an input signal including a frame in which odd-numbered fields continue. Since the phase of nE / O and nFE / O is inverted, the control signal Ce changes from high level to low level, and the memory of the blocking circuit 8 stores 1
Field delayed data is written.

【００５６】上述のように、１フィールド遅延を利用す
る時には、１ラインシフトの場合と異なり、一方向のシ
フトの累積が生ぜず、従って、シフト状態を表すシフト
情報をビデオ信号中に挿入する必要がない。但し、１フ
ィールドメモリが必要である。As described above, when the one-field delay is used, unlike in the case of the one-line shift, the accumulation of the one-way shift does not occur. Therefore, it is necessary to insert the shift information indicating the shift state into the video signal. There is no. However, one field memory is required.

【００５７】[0057]

【発明の効果】この発明では、フレーム単位の処理を行
う時に、フィールドシーケンスが正しくないビデオ信
号、あるいはノンインターレス信号が入力されたとして
も、１フィールド分のデータの欠落の発生、ラインの上
下の位置関係の入れ代わり、および時間軸のゆれを生じ
ることを防止することができる。また、この発明によれ
ば、シフト処理した時のシフトの方向を示すシフト情報
をビデオ信号中に挿入し、このシフト情報を参照して以
前のシフトをキャンセルする方向のシフトを行うように
しているので、ダビング時に一方向へシフトが累積する
ことを防止することができる。 According to the present invention, even when a video signal having an incorrect field sequence or a non-interlace signal is input when processing is performed on a frame basis, data loss of one field occurs, and the vertical and horizontal lines are not generated. Can be prevented from being replaced and the time axis can be displaced. According to the present invention,
For example, shift information indicating the direction of the shift at the time of shift processing
Into the video signal and refer to this shift information to
Perform a shift in the direction to cancel the previous shift
Shifts accumulate in one direction during dubbing
Can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の一実施例における記録系のブロック
図である。FIG. 1 is a block diagram of a recording system according to an embodiment of the present invention.

【図２】この発明の一実施例の再生系のブロック図であ
る。FIG. 2 is a block diagram of a reproducing system according to one embodiment of the present invention.

【図３】この発明の一実施例の主要部の構成の一例のブ
ロック図である。FIG. 3 is a block diagram showing an example of a configuration of a main part of an embodiment of the present invention.

【図４】この発明の一実施例の主要部の構成の他の例の
ブロック図である。FIG. 4 is a block diagram of another example of the configuration of the main part of one embodiment of the present invention.

【図５】偶数フィールドが連続する場合の１ライン上に
シフトの処理を説明するためのタイミングチャートであ
る。FIG. 5 is a timing chart for explaining a shift process on one line when even fields continue.

【図６】偶数フィールドが連続する場合の１ライン上に
シフトの処理を実際のライン数に関して説明するための
タイミングチャートである。FIG. 6 is a timing chart for explaining shift processing on one line in the case where even-numbered fields are continuous with respect to the actual number of lines.

【図７】奇数フィールドが連続する場合の１ライン上に
シフトの処理を説明するためのタイミングチャートであ
る。FIG. 7 is a timing chart for explaining shift processing on one line when odd fields are continuous.

【図８】奇数フィールドが連続する場合の１ライン上に
シフトの処理を実際のライン数に関して説明するための
タイミングチャートである。FIG. 8 is a timing chart for explaining shift processing on one line in the case where odd-numbered fields are continuous with respect to the actual number of lines.

【図９】偶数フィールドが連続する場合の１ライン下に
シフトの処理を説明するためのタイミングチャートであ
る。FIG. 9 is a timing chart for explaining shift processing one line down when even fields continue.

【図１０】奇数フィールドが連続する場合の１ライン下
にシフトの処理を説明するためのタイミングチャートで
ある。FIG. 10 is a timing chart for explaining shift processing one line below when odd fields are continuous.

【図１１】偶数フィールドが連続するノンインターレス
信号が入力された時の処理を説明するためのタイミング
チャートである。FIG. 11 is a timing chart for explaining processing when a non-interlace signal in which even-numbered fields are continuous is input.

【図１２】アナログビデオ信号に対してシフト情報を付
加するための信号フレームを示す略線図である。FIG. 12 is a schematic diagram illustrating a signal frame for adding shift information to an analog video signal.

【図１３】この発明の他の実施例の主要部の構成を示す
ブロック図である。FIG. 13 is a block diagram showing a configuration of a main part of another embodiment of the present invention.

【図１４】偶数フィールドが連続する場合に、他の実施
例の行う処理を説明するためのタイミングチャートであ
る。FIG. 14 is a timing chart for explaining processing performed by another embodiment when even fields continue.

【図１５】奇数フィールドが連続する場合に、他の実施
例の行う処理を説明するためのタイミングチャートであ
る。FIG. 15 is a timing chart for explaining processing performed by another embodiment when odd fields continue.

【図１６】フィールドシーケンスが正しい場合の処理を
説明するためのタイミングチャートである。FIG. 16 is a timing chart for explaining processing when the field sequence is correct.

【図１７】１フレーム相当の時間を単位として、ブロッ
ク化処理をした場合に生じる問題点を説明するためのタ
イミングチャートである。FIG. 17 is a block diagram of the unit of time corresponding to one frame .
6 is a timing chart for explaining a problem that occurs when the locking process is performed.

【図１８】ｎＥ／Ｄのローレベルおよびハイレベルをま
とめて、一つの単位として、ブロック化処理をした場合
に生じる問題点を説明するためのタイミングチャートで
ある。FIG. 18 shows the low level and high level of nE / D.
FIG. 11 is a timing chart for explaining a problem that occurs when a block processing is performed as one unit .

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−304651（ＪＰ，Ａ) 特開 平６−113255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/76 - 5/956 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-5-304651 (JP, A) JP-A-6-113255 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04N 5/76-5/956

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 フレーム単位でディジタルビデオ信号を
処理する処理装置において、 入力ディジタルビデオ信号のフィールド判別信号から、
偶数フィールドおよび奇数フィールドの一方が連続する
ことを検出するための手段と、 上記検出結果と上記入力ディジタルビデオ信号から分離
されたシフト情報とを受け取り、上記入力ディジタルビ
デオ信号に含まれるシフトを打ち消すように、上記入力
ディジタルビデオ信号中で１フレームを構成する２フィ
ールドの後側のフィールドのデータを１ライン上へシフ
トするか、または上記２フィールドの前側のフィールド
を１ライン下へシフトするためのシフト手段とからなる
ディジタルビデオ信号処理装置。1. A processing apparatus for processing a digital video signal on a frame basis, comprising the steps of:
Means for detecting the continuation of one of the even field and the odd field; receiving the detection result and shift information separated from the input digital video signal, and canceling a shift included in the input digital video signal. In the input digital video signal, data in a field behind two fields constituting one frame is shifted up by one line, or a field in front of the two fields is shifted down by one line. Digital video signal processing device comprising: 【請求項２】 請求項１に記載のディジタルビデオ信号
処理装置において、上記 シフト手段は、入力ディジタルビデオ信号の垂直方
向の有効エリアを規定するイネーブル信号を制御するこ
とによって、１ライン上にシフトの処理を行うことを特
徴とする装置。2. The digital video signal processing device according to claim 1, wherein said shift means controls an enable signal for defining an effective area in a vertical direction of the input digital video signal, thereby shifting the shift to one line. An apparatus for performing processing. 【請求項３】 請求項１に記載のディジタルビデオ信号
処理装置において、上記 シフト手段は、入力データが供給されるメモリの書
込みアドレスを制御することによって１ライン下にシフ
トの処理を行うことを特徴とする装置。3. The digital video signal processing device according to claim 1, wherein said shift means performs a shift processing one line down by controlling a write address of a memory to which input data is supplied. And equipment. 【請求項４】 フレーム単位でディジタルビデオ信号を
処理する処理装置において、 入力ディジタルビデオ信号のフィールド判別信号から、
偶数フィールドおよび奇数フィールドの一方が連続する
ことを検出するための手段と、 上記検出に応答して、上記入力ディジタルビデオ信号中
で１フレームを構成する２フィールドの後側のフィール
ドのデータを１ライン上へシフトするか、または上記２
フィールドの前側のフィールドを１ライン下へシフトす
るためのシフト手段とからなり、 上記シフト手段は、入力ディジタルビデオ信号の垂直方
向の有効エリアを規定するイネーブル信号を制御するこ
とによって、１ライン上にシフトの処理を行う ことを特
徴とするディジタルビデオ信号処理装置。4. A processing apparatus for processing a digital video signal on a frame basis, comprising:
Means for detecting that one of an even field and an odd field is continuous; and, in response to the detection, one line of data of a field behind two fields constituting one frame in the input digital video signal. Shift up or 2 above
It Field of the front field and a shifting means for shifting down one line, said shifting means, vertical way of the input digital video signal
Control the enable signal that defines the effective area for
A digital video signal processing device for performing a shift process on one line . 【請求項５】 フレーム単位でディジタルビデオ信号を
処理する処理装置において、 入力ディジタルビデオ信号のフィールド判別信号から、
偶数フィールドおよび奇数フィールドの一方が連続する
ことを検出するための手段と、 上記検出に応答して、上記入力ディジタルビデオ信号中
で１フレームを構成する２フィールドの後側のフィール
ドのデータを１ライン上へシフトするか、または上記２
フィールドの前側のフィールドを１ライン下へシフトす
るためのシフト手段とからなり、 上記シフト手段は、入力データが供給されるメモリの書
込みアドレスを制御することによって１ライン下にシフ
トの処理を行う ことを特徴とするディジタルビデオ信号
処理装置。5. A processing device for processing a digital video signal on a frame basis, comprising:
Means for detecting that one of an even field and an odd field is continuous; and, in response to the detection, one line of data of a field behind two fields constituting one frame in the input digital video signal. Shift up or 2 above
Shift means for shifting the field preceding the field down by one line , and the shift means is provided in a memory of the memory to which the input data is supplied.
Address by shifting the line down one line.
A digital video signal processing device for performing a digital signal processing.