JP3284255B2 - Optical pulse receiving circuit - Google Patents
Optical pulse receiving circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、光パルスを受信し、こ
れを光電変換して出力する光パルス受信回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical pulse receiving circuit for receiving an optical pulse, photoelectrically converting the received optical pulse, and outputting the result.
【０００２】[0002]
【従来の技術】従来の光パルス受信回路の一例を図３に
示す。2. Description of the Related Art FIG. 3 shows an example of a conventional optical pulse receiving circuit.
【０００３】この光パルス受信回路は、一対のフォトダ
イオードＤ１1，Ｄ１2、前置増幅回路Ａ１1，Ａ１2、差
動増幅回路Ａ２、分圧回路Ｃ１、基準信号発生回路Ｃ
２、およびコンパレータ回路Ｃ３を主体に構成されてい
る。[0003] The optical pulse receiving circuit includes a pair of photodiodes D1 1, D1 2, preamplifier circuit A1 1, A1 2, the differential amplifier circuit A2, a voltage dividing circuit C1, a reference signal generating circuit C
2 and a comparator circuit C3.
【０００４】一対のフォトダイオードＤ１1，Ｄ１2の
内、一方のフォトダイオードＤ１1は光パルスを受信し
て電気信号に変換するためのものであり、他方のフォト
ダイオードＤ１2は、光を遮光したものであり、暗電流
や外部からのノイズ成分をキャンセルするための補償用
のものである。[0004] Of the pair of the photodiode D1 1, D1 2, one of the photodiodes D1 1 is for converting into an electric signal by receiving the light pulses, the other photodiode D1 2 is shielding the light This is for compensating for canceling dark current and external noise components.
【０００５】また、前置増幅回路Ａ１1，Ａ１2は、各フ
ォトダイオードＤ１1，Ｄ１2からの出力電流をこれに対
応した電圧に変換する。The preamplifier circuits A1 1 and A1 2 convert output currents from the photodiodes D1 1 and D1 2 into voltages corresponding thereto.
【０００６】差動増幅回路Ａ２は、２端子出力形のもの
で、一方の出力部o1からは、前置増幅回路Ａ１1，Ａ１2
からの入力電圧差に対応するレベルの信号が出力され、
他方の出力部o2からは、この一方の出力部o1の電圧レベ
ルを反転した出力が得られるようになっている。そし
て、両出力部o1，o2は共に分圧回路Ｃ１に接続されると
ともに、一方の出力部o1は、コンパレータ回路Ｃ３の一
方の入力部に接続されている。[0006] The differential amplifier circuit A2 is of the two-terminal output type, from one output unit o 1, the preamplifier circuit A1 1, A1 2
The signal of the level corresponding to the input voltage difference from is output,
From the other output portion o 2, the output obtained by inverting the voltage level of the output o 1 of this one is adapted to obtain. The output units o 1 and o 2 are both connected to the voltage divider circuit C1, and one output unit o 1 is connected to one input unit of the comparator circuit C3.
【０００７】分圧回路Ｃ１は、本例では４つの抵抗から
なり、一つの抵抗を挟む上下の接続点(b点およびc点)が
それぞれ基準電圧発生回路Ｃ２に接続されている。The voltage dividing circuit C1 comprises four resistors in this example, and upper and lower connection points (points b and c) sandwiching one resistor are respectively connected to the reference voltage generating circuit C2.
【０００８】基準電圧発生回路Ｃ２は、光電変換された
入力信号の“０”，“１”を判断するための電圧レベル
比較用の基準信号を発生するもので、その出力部がコン
パレータ回路Ｃ３の他方の入力部に接続されている。The reference voltage generating circuit C2 generates a reference signal for comparing voltage levels for determining "0" and "1" of the photoelectrically converted input signal, and its output is provided by the comparator circuit C3. It is connected to the other input.
【０００９】図３の構成において、一方のフォトダイオ
ードＤ１1で受光された光パルスは、ここで電流に変換
され、さらに前置増幅回路Ａ１1でこの電流値に応じた
電圧値に変換された後、差動増幅回路Ａ２の一方の入力
部に入力される。[0009] In the configuration of FIG. 3, the light pulses received by the one photodiode D1 1 is now converted into a current, which is further converted into the preamplifier circuit A1 voltage value corresponding to the current value 1 Thereafter, the signal is input to one input section of the differential amplifier circuit A2.
【００１０】差動増幅回路Ａ２の他方の入力部には、他
方のフォトダイオードＤ１2からの出力が入力されてい
るので、差動増幅回路Ａ２の各出力部o1，o2からは、暗
電流やノイズ成分が除かれた電圧レベルをもつ信号が出
力され、その一方の出力部o1の信号出力がコンパレータ
回路Ｃ３の一方の入力部に入力される。[0010] The other input of the differential amplifier circuit A2, the output from the other photodiode D1 2 is input, from the output unit o 1, o 2 of the differential amplifier circuit A2, dark A signal having a voltage level from which current and noise components have been removed is output, and a signal output from one output unit o1 is input to one input unit of the comparator circuit C3.
【００１１】また、差動増幅回路Ａ２の一方の出力部o1
の信号出力は、分圧回路Ｃ１でその信号出力の振幅の１
／２に分圧されて基準電圧発生回路Ｃ２に入力される。Also, one output section o 1 of the differential amplifier circuit A2
Is divided by the voltage dividing circuit C1 into one of the amplitudes of the signal output.
/ 2 and input to the reference voltage generation circuit C2.
【００１２】基準電圧発生回路Ｃ２は、この差動増回路
Ａ２の信号出力の振幅の１／２に分圧された電圧レベル
の信号を基準信号として出力し、これがコンパレータ回
路Ｃ３の他方の入力部に入力される。The reference voltage generating circuit C2 outputs, as a reference signal, a signal of a voltage level which is divided by half of the amplitude of the signal output of the differential amplifying circuit A2, and this is the other input of the comparator circuit C3. Is input to
【００１３】コンパレータ回路Ｃ３は、差動増幅回路Ａ
２の一方の出力部o1からの出力信号を基準電圧発生回路
Ｃ２からの基準信号と比較して、出力信号が基準信号よ
りも電圧レベルが高ければハイレベル、基準信号よりも
低ければローレベルの出力を出すので、パルス波形に再
生された信号が出力される。The comparator circuit C3 includes a differential amplifier circuit A
One output signal from the output unit o 1 of 2 as compared to the reference signal from the reference voltage generating circuit C2 to the high level the higher the voltage level than the output signal is the reference signal, the low level is lower than the reference signal Is output, a signal reproduced in a pulse waveform is output.
【００１４】ところで、上記の基準電圧発生回路Ｃ２
は、従来技術では、図４に示すように、ピークホールド
回路Ｃ２1、クランプ電圧発生回路Ｃ２2、および最大値
出力回路Ｃ２3から構成されている。By the way, the above-mentioned reference voltage generating circuit C2
Is, in the prior art, as shown in FIG. 4, a peak hold circuit C2 1, and a clamping voltage generating circuit C2 2, and the maximum value output circuit C2 3.
【００１５】図５に示すように、ピークホールド回路Ｃ
２1は、差動増幅回路Ａ２の一方の出力部o1からの信号
出力(図４の符号a点での出力)(図５(a)の実線で示す)
を、分圧回路Ｃ１で１／２の振幅に分圧した電圧レベル
の信号(図４の符号b点での出力)(図５(a)の一点鎖線で
示す)をホールドする。As shown in FIG. 5, a peak hold circuit C
2 1, the signal output from the one output unit o 1 of the differential amplifier circuit A2 (output at symbol a point in FIG. 4) (indicated by a solid line in FIG. 5 (a))
Is held at a voltage level (output at the point b in FIG. 4) (indicated by a dashed line in FIG. 5A).
【００１６】ここで、一方のフォトダイオードＤ１1で
光パルスが受光されない状態が継続すると(図５の時刻t
1以降)、ピークホールド回路Ｃ２1は、リーク電流など
の影響でそのホールド電圧(図４の符号d点の出力)(図５
(a)の破線で示す)が次第に低下して、入力信号の無信号
の状態と同じ電圧レベルとなる(図５の時刻t2の時点)。Here, if the state where no light pulse is received by one of the photodiodes D11 1 continues (at time t in FIG. 5).
1 ), the peak hold circuit C21 1 receives the hold voltage (output at the point d in FIG. 4) due to the influence of the leak current (FIG. 5).
indicated by a broken line) is gradually reduced in (a), the same voltage level as the state of no signal of the input signal (at time t 2 in FIG. 5).
【００１７】そして、電圧レベルが低下したピークホー
ルド回路Ｃ２1の出力が、そのままコンパレータ回路Ｃ
３の他方の入力部に基準信号として入力された場合に
は、コンパレータ回路Ｃ３の一方の入力部に入力される
信号との電圧レベルの差がほとんど無いので(図５の時
刻t2以降)、同図(b)に示すように、コンパレータ回路Ｃ
３の出力が不定となり、誤って“１”が出力されるなど
の誤動作が起こる。[0017] Then, the output of the peak hold circuit C2 1 whose voltage level has been reduced, as the comparator circuit C
If it is input as a reference signal to the other input of the 3, since there is little difference between the voltage levels of the signals input to one input of the comparator circuit C3 (time t 2 later in FIG. 5), As shown in FIG.
3 becomes unstable, and a malfunction such as erroneous output of “1” occurs.
【００１８】そこで、無信号状態が続いても、コンパレ
ータ回路Ｃ３の出力が不定とならないように、基準信号
発生回路Ｃ２からコンパレータＣ３の他方に入力される
基準信号が、コンパレータＣ３の一方の入力部に加わる
電圧レベルよりも幾分高めに設定されるように、ピーク
ホールド回路Ｃ２1の出力電圧を一定レベルにクランプ
する必要がある。In order to prevent the output of the comparator circuit C3 from becoming unstable even when the no-signal state continues, the reference signal input from the reference signal generation circuit C2 to the other side of the comparator C3 is supplied to one input terminal of the comparator C3. as set somewhat higher than the voltage level applied to, it is necessary to clamp the output voltage of the peak hold circuit C2 1 at a constant level.
【００１９】図４に示す基準信号発生回路Ｃ２におい
て、コンパレータＣ３の−入力端子に入力される信号電
圧がコンパレータ回路Ｃ３の＋入力端子に比べ、無信号
時においても一定レベルの電圧が高くなるよう動作する
ことが必要である。 In the reference signal generation circuit C2 shown in FIG .
The signal input to the negative input terminal of the comparator C3
No signal compared to the + input terminal of the comparator circuit C3
Operates to increase the voltage at a certain level even at times
It is necessary.
【００２０】図４において、Ｃ２ 1 はピークホールド回
路で、分圧回路Ｃ１のｂ点の出力電圧をホールドする。
Ｃ２ 2 は分圧回路Ｃ１のｃ点の出力電圧より、下記式で
示す電圧だけ高い信号を発生する回路で、ｅ点から出力
される。Ｃ２ 3 は、Ｃ２ 1 のｄ点の出力と、Ｃ２ 2 のｅ点
の出力が入力されており、そのどちらか高い方の電圧を
ｆ点から出力する回路である。 [0020] In FIG. 4, C2 1 peak hold times
The output voltage at the point b of the voltage dividing circuit C1 is held on the path.
C2 2 is the output voltage of the point c of the voltage dividing circuit C1, the following formula
A circuit that generates a signal that is higher by the indicated voltage. Output from point e
Is done. C2 3 is the output at point d of C2 1 and the e point of C2 2
Output is input, and the higher of the two
This is a circuit that outputs from point f.
【００２１】クランプが必要なのは、無信号状態が続い
た時、すなわち、分圧回路Ｃ１のａ点、ｂ点、ｃ点が同
一の電位になった時である。この状態においても、前述
の通り、Ｃ２ 2 回路の出力ｅ点の出力がｃ点の出力より
一定電圧高くなっている。 The reason why clamping is necessary is that the
That is, the points a, b, and c of the voltage dividing circuit C1 are the same.
It is when it reaches one potential. Even in this state,
Street, output of the output point e of the C2 2 circuit is the output point c
Constant voltage is high.
【００２２】したがって、Ｃ２ 3 回路の出力はｄ点の出
力電圧よりもｅ点の出力電圧の方が高いので、ｅ点の電
圧と同一の電圧がｆ点に出力され、Ｃ３の−入力端子に
入力される。これにより、無信号時にａ点より一定電圧
高い電圧がＣ３の−入力端子に入力され、クランプ機能
が実現される。 [0022] Thus, the output of C2 3 circuit is out of point d
Since the output voltage at point e is higher than the output voltage, the voltage at point e
The same voltage as the voltage is output to point f,
Is entered. Thus, when there is no signal, a constant voltage is applied from point a.
High voltage is input to-input terminal of C3, and clamp function
Is realized.
【００２３】このため、図６に示すように、クランプ回
路Ｃ２2によって一方のフォトダイオードＤ１1で光パル
スが受光されない無信号時の分圧回路Ｃ１の出力(図４
の符号c点での出力)を取り込み、無信号時の電圧レベル
よりも幾分高めの電圧レベルをもつ信号(図４の符号e点
の出力)(図６(a)の一点鎖線で示す)を出力する。[0023] Therefore, as shown in FIG. 6, the output of the voltage divider circuit C1 at the time of no signal light pulses in one of the photodiode D1 1 by the clamping circuit C2 2 is not received (Fig. 4
(The output at the point c in FIG. 6) and a signal having a voltage level slightly higher than the voltage level when there is no signal (output at the point e in FIG. 4) (shown by a dashed line in FIG. 6A) Is output.
【００２４】この無信号時のクランプ回路Ｃ２2の出力
電圧Ｖeは、次式で与えられる。The output voltage Ve of the clamp circuit C2 2 at the time of no signal is given by the following equation.
【００２５】図４に示すように、Ｃ２ 2 のＮＰＮトラン
ジスタをＱ３、Ｑ４としてそれぞれを流れるコレクタ電
流をＩ３、Ｉ４とする。Ｉ３、Ｉ４は１：２になるよう
に設定されている。このときＱ３、Ｑ４はエミッタは接
続されているので、それぞれのベース電圧の差は、ベー
ス・エミッタ間電圧の差となる。 [0025] As shown in FIG. 4, C2 2 of the NPN Trang
Collector currents flowing through the respective transistors as Q3 and Q4
The flows are I3 and I4. I3 and I4 should be 1: 2
Is set to At this time, Q3 and Q4
The difference between the base voltages is
This is the difference between the source-emitter voltages.
【００２６】Ｑ３、Ｑ４のベースエミッタ間電圧を、そ
れぞれＶ BE3 、Ｖ BE4 、 ｃ点の電圧をＶｃ、ｅ点の電圧を
Ｖｅとすると、 Ｖｅ＝Ｖｃ＋（Ｖ BE3 −Ｖ BE4 ）×（Ｒａ＋Ｒｂ）／Ｒａ Ｑ３、Ｑ４を流れるコレクタ電流を、それぞれＩ３、Ｉ４とすると Ｖｅ＝Ｖｃ＋｛（ｋＴ／ｑ）ｌｎ（Ｉ３／Ｉｓ）− （ｋＴ／ｑ）ｌｎ（I４／Iｓ）｝×（Ｒａ＋Ｒｂ）／Ｒａ｝ Ｉｓは飽和電流 ＝Ｖｃ＋｛（ｋＴ／ｑ）Ｉｎ（Ｉ３／Ｉ４）×（Ｒａ＋Ｒｂ）／Ｒａ ｝ Ｉ３＝２・Ｉ４であるので ＝Ｖｃ＋（ｋＴ／ｑ）Ｉｎ２×（Ｒａ＋Ｒｂ）／Ｒａ Ｒｂ＞＞Ｒａの場合 ≒Ｖｃ＋（ｋＴ／ｑ）Ｉｎ２（Ｒｂ／Ｒａ） ここにＶcは分圧回路Ｃ１のc点での出力電圧、kはボル
ツマン定数、Ｔは絶対温度、qは素電荷、Ｒa，Ｒbはク
ランプ回路Ｃ２2の内部の抵抗値である。[0026]The voltage between the base and emitter of Q3 and Q4 is
Each V BE3 , V BE4 , The voltage at point c is Vc and the voltage at point e is
If Ve Ve = Vc + (V BE3 -V BE4 ) × (Ra + Rb) / Ra Assuming that the collector currents flowing through Q3 and Q4 are I3 and I4, respectively. Ve = Vc + ｛(kT / q) ln (I3 / Is) − (KT / q) ln (I4 / Is) {× (Ra + Rb) / Ra} Is is the saturation current = Vc + ｛(kT / q) In (I3 / I4) × (Ra + Rb) / Ra ｝ Since I3 = 2 · I4 = Vc + (kT / q) In2 × (Ra + Rb) / Ra If Rb >> Ra ≒ Vc + (kT / q) In2 (Rb / Ra) where Vc is the output voltage at point c of voltage dividing circuit C1, and k is the voltage.
Zuman constant, T is absolute temperature, q is elementary charge, Ra and Rb are
Lamp circuit C2TwoIs the internal resistance value.
【００２７】最大値出力回路Ｃ２3は、ピークホールド
回路Ｃ２1とクランプ回路Ｃ２2の出力を共に入力し、両
回路Ｃ２1，Ｃ２2の電圧レベルの高い方を優先的に出力
する。したがって、図６において、時刻t0から時刻t2ま
での期間では、ピークホールド回路Ｃ２1の出力(図４の
d点の出力)が基準信号としてコンパレータＣ３に優先的
に与えられ、また、時刻t0以降の期間では、クランプ回
路Ｃ２2の出力(図４のe点の出力)が基準信号としてコン
パレータＣ３に優先的に与えられる。このとき、クラン
プ回路Ｃ２2の出力は、無信号時にコンパレータＣ３の
一方の入力部に加わる電圧レベルよりも高いので、図６
(b)に示すように、コンパレータＣ３の出力が不定とな
るのが防止される。The maximum value output circuit C2 3 the output of the peak hold circuit C2 1 and the clamp circuit C2 2 type together, and outputs a higher voltage level of both circuits C2 1, C2 2 preferentially. Thus, in FIG. 6, in the period from time t 0 to time t 2, the peak hold circuit C2 1 output (in FIG. 4
The output of point d) are given preferentially to the comparator C3 as the reference signal, and in time t 0 after the time period, the comparator C3 output of the clamp circuit C2 2 (output point e of FIG. 4) as a reference signal Given preferentially. At this time, the output of the clamp circuit C2 2 is higher than the voltage level applied to one input of the comparator C3 when no signal, FIG. 6
As shown in (b), the output of the comparator C3 is prevented from becoming unstable.
【００２８】[0028]
【発明が解決しようとする課題】ところで、図３に示し
た光パルス受信回路においては、次の問題がある。 (１) 従来技術では、基準信号発生回路Ｃ２を、ピーク
ホールド回路Ｃ２1、クランプ電圧発生回路Ｃ２2、およ
び最大値出力回路Ｃ２3の３つの回路で構成しているの
で、全体的な回路規模が大きく、このため、モノリシッ
ク化が十分に図れない。 (２) また、回路数が増加する分だけ、基準信号発生回
路Ｃ２から出力される電圧の誤差が大きくなっている。The optical pulse receiving circuit shown in FIG. 3 has the following problem. (1) In the prior art, the reference signal generating circuit C2, a peak hold circuit C2 1, the clamping voltage generating circuit C2 2, and since the construction of three circuits of the maximum value output circuit C2 3, the overall circuit scale Therefore, monolithicization cannot be achieved sufficiently. (2) In addition, the error in the voltage output from the reference signal generation circuit C2 increases as the number of circuits increases.
【００２９】特に、最大値出力回路Ｃ２3においては、
その特性上、ピークホールド回路Ｃ２1の出力(図４のd
点出力)が次第に低下してクランプ回路Ｃ２2の出力(図
４のe点出力)と互いに近接してくると、最大値出力回路
Ｃ２3を構成する両ＮＰＮ形のトランジスタＱ8，Ｑ9の
ベースエミッタ間電流の値が近似し、その結果、図６
(a)の太実線で示すように、最大値出力回路Ｃ２3の出力
(図４のf点出力)とピークホールド回路Ｃ２1の出力(図
４のd点出力)あるいはクランプ回路Ｃ２2の出力(図４の
e点出力)との電圧間に最大で(kＴ／q)ln２≒１８mＶの
誤差電圧Ｖerが発生する。[0029] In particular, at the maximum value output circuit C2 3 is
Its characteristics, d of the peak hold circuit C2 1 output (FIG. 4
Point output) gradually decreases to the output of the clamp circuit C2 2 (the Figure e point output of 4) to come close to each other, of the two NPN type constituting the maximum value output circuit C2 3 transistors Q 8, Q 9 The value of the base-emitter current is approximated, and as a result, FIG.
As indicated by a thick solid line in (a), the maximum value output circuit C2 3 output
(F point output of FIG. 4) and the peak hold circuit C2 1 output (d-point output of FIG. 4) or the output of the clamp circuit C2 2 (in FIG. 4
An error voltage Ver of at most (kT / q) ln2m18 mV is generated between the output voltage and the (e-point output).
【００３０】このため、伝送される光パルスが途中減衰
して、フォトダイオードＤ１1で光電変換されて差動増
幅回路Ａ２の出力部o1からの電圧レベルも微弱となる場
合には、“１”，“０”の信号再生を行えない等の不都
合が生じる。[0030] Therefore, the light pulses transmitted is attenuated way, when the voltage level becomes weak from the output unit o 1 of the differential amplifier circuit A2 by the photodiode D1 1 is photoelectrically converted, "1 Inconveniences such as the inability to reproduce the signal "" and "0" occur.
【００３１】本発明は、上記の問題点を解決するために
なされたもので、従来よりも回路構成を簡略化するとと
もに、信号再生精度の高い光パルス受信回路を提供する
ことを課題とする。The present invention has been made to solve the above-mentioned problems, and has as its object to provide an optical pulse receiving circuit which has a simplified circuit configuration and higher signal reproduction accuracy than conventional ones.
【００３２】[0032]
【課題を解決するための手段】本発明は、上記の課題を
解決するため、光パルスを受信するフォトダイオード
（Ｄ１ 1 ）の出力を電気信号に変換するための前置振幅
回路（Ａ１ 1 ）の出力と、暗電流や外部からのノイズ成
分をキャンセルするためのフォトダイオード（Ｄ1 2 ）の
出力を電気信号に変換するための前置振幅回路（Ａ
１ 2 ）の出力とが入力されるとともに、コンパレータ
（Ｃ３）と分圧回路（Ｃ１）へ信号を出力する出力部
（Ｏ 1 ）と分圧回路（Ｃ１）へ信号を出力する出力部
（０ 2 ）との２端子出力形の差動増幅回路（Ａ２）と、
分圧回路（Ｃ１）の信号出力の振幅の１／２に分圧され
た信号電圧とこの信号電圧よりも低い信号電圧とがそれ
ぞれ入力されるとともに、電圧レベル比較用の基準信号
を発生する基準信号発生回路（Ｃ２）とを備えた光パル
ス受信回路において、次の構成を採る。According to the present invention, there is provided a photodiode for receiving an optical pulse.
Pre-amplitude for converting the output of (D1 1 ) to an electric signal
The output of the circuit (A1 1 ) and the dark current and external noise components
Photodiode for canceling the minute (D1 2)
A pre-amplitude circuit (A) for converting an output into an electric signal.
With 1 2) and the output of the input comparator
(C3) and an output unit for outputting a signal to the voltage dividing circuit (C1)
(O 1 ) and an output section for outputting a signal to the voltage dividing circuit (C1)
(0 2 ) and a two-terminal output type differential amplifier circuit (A2);
Divided to half the amplitude of the signal output of the voltage divider circuit (C1)
Signal voltage and a signal voltage lower than this signal voltage
Reference signals for voltage level comparison
And a reference signal generation circuit (C2) for generating the following.
【００３３】すなわち、本発明では、 前記基準信号発
生回路（Ｃ２）は、ピークホールド回路（Ｃ２ 1 ）を有
し、このピークホールド回路（Ｃ２ 1 ）は、前記分圧回
路（Ｃ１）で１／２に分圧された信号電圧がベースに印
加されるトランジスタ（Ｑ１）と、分圧回路（Ｃ１）で
分圧された信号電圧がベースに印加されるトランジスタ
（Ｑ２）と、そのベース信号電圧が前記コンパレータ
（Ｃ３）に出力されるトランジスタ（Ｑ０）と、前記ト
ランジスタ（Ｑ０）、（Ｑ１）、（Ｑ３）のそれぞれの
エミッタに接続されて電流を引き抜く定電流源（Ｅ 0 ）
とを備え、前記フォトダイオード（Ｄ１ 1 ）で光パルス
が受信されたとき、トランジスタ（Ｑ２）がオフの状態
で、分圧回路（Ｃ１）から１／２に分圧された電圧が前
記トランジスタ（Ｑ１）のベースに入力されることによ
り、トランジスタ（Ｑ１）がオンし、このトランジスタ
（Ｑ１）が定電流源によって引き抜かれる電流値が、ト
ランジスタ（Ｑ０）から引き抜かれる電流値と同一とな
り、分圧回路（Ｃ１）で１／２に分圧された電圧レベル
と、前記ピークホールド回路（Ｃ２ 1 ）の出力電圧が同
一電圧でピークホールドされ、前記フォトダイオード
（Ｄ１ 1 ）に信号が入力されない状態が継続し、分圧回
路（Ｃ１）からの出力電圧差が小さくなっていくと、ホ
ールド電圧が低下し、差が無くなると、トランジスタ
（Ｑ１）とトランジスタ（Ｑ２）に流れる電流値が等し
くなり、ピークホールド回路（Ｃ２ 1 ）の出力電圧は所
定の電圧レベルにクランプされる、ことを特徴としてい
る。 That is, in the present invention, the reference signal is generated.
The raw circuit (C2) has a peak hold circuit (C2 1 ).
The peak hold circuit (C2 1 )
The signal voltage divided in half by the path (C1) is printed on the base.
The added transistor (Q1) and the voltage dividing circuit (C1)
Transistor whose divided signal voltage is applied to the base
(Q2) and the base signal voltage of the comparator
(C3) and the transistor (Q0) output to
Each of the transistors (Q0), (Q1) and (Q3)
A constant current source (E 0 ) that is connected to the emitter and draws current
And a light pulse at the photodiode (D1 1 ).
, The transistor (Q2) is off
The voltage divided by 1/2 from the voltage dividing circuit (C1) is
Input to the base of the transistor (Q1).
The transistor (Q1) is turned on, and this transistor
(Q1) is the current value drawn by the constant current source.
It is the same as the current value drawn from the transistor (Q0).
And the voltage level divided in half by the voltage dividing circuit (C1)
And the output voltage of the peak hold circuit (C2 1 ) is the same.
The peak is held at one voltage and the photodiode
The state where no signal is input to (D1 1 ) continues,
As the output voltage difference from the road (C1) becomes smaller,
When the threshold voltage drops and the difference disappears, the transistor
(Q1) and the current flowing through the transistor (Q2) are equal.
The output voltage of the peak hold circuit (C2 1 )
Clamped to a constant voltage level
You.
【００３４】[0034]
【作用】上記構成において、基準信号発生回路は、一つ
のピークホールド回路のみで構成されるため、従来に比
べて回路規模が小さくなり、モノリシック化を図ること
ができる。In the above configuration, since the reference signal generating circuit is composed of only one peak hold circuit, the circuit scale is reduced as compared with the prior art, and monolithic operation can be achieved.
【００３５】また、誤差のない基準信号を得ることがで
きるため、信号再生精度が高くなる。Further, since a reference signal having no error can be obtained, the signal reproduction accuracy is improved.
【００３６】[0036]
【実施例】図１は本発明の実施例に係る光パルス受信回
路の基準信号発生回路の具体的な構成を示す回路図、図
２は図１の基準信号発生回路の入出力波形図である。FIG. 1 is a circuit diagram showing a specific configuration of a reference signal generating circuit of an optical pulse receiving circuit according to an embodiment of the present invention. FIG. 2 is an input / output waveform diagram of the reference signal generating circuit of FIG. .
【００３７】この実施例における光パルス受信回路の全
体的な構成は、図３に示したものと同じである。The overall configuration of the optical pulse receiving circuit in this embodiment is the same as that shown in FIG.
【００３８】この実施例の特徴は、基準信号発生回路Ｃ
２にあり、同回路Ｃ２は、入力信号の電圧レベルに基づ
いて入力期間と無信号期間とを判別し、入力期間ではそ
の入力信号の電圧レベルを基準信号として保持し、ま
た、無信号期間では所定の電圧レベルをクランプしてそ
れを基準信号として出力する単一のピークホールド回路
Ｃ２1で構成されている。The feature of this embodiment is that the reference signal generating circuit C
2, the circuit C2 determines an input period and a non-signal period based on the voltage level of the input signal, and holds the voltage level of the input signal as a reference signal in the input period. It is composed of a single peak hold circuit C2 1 for outputting a predetermined voltage level it is clamped as a reference signal.
【００３９】すなわち、このピークホールド回路Ｃ２1
は、分圧回路Ｃ１の一つの抵抗を挟む前後の接続点(b点
およびc点)がそれぞれＮＰＮ形のトランジスタＱ1，Ｑ2
のベースに接続されており、両トランジスタＱ1，Ｑ
2は、さらにＮＰＮ形のトランジスタＱ0のエミッタと接
続されている。これらの各トランジスタＱ0，Ｑ1，Ｑ2
は、定電流源Ｅ0によって、全体として２Ｉ0の電流が引
き抜かれており、Ｑ0のトランジスタには、Ｉ0の電流が
流れている。That is, the peak hold circuit C2 1
Means that the connection points (points b and c) before and after one resistor of the voltage dividing circuit C1 are NPN transistors Q 1 and Q 2 , respectively.
Of the transistors Q 1 and Q
2 is further connected to the emitter of the transistor Q 0 of the NPN type. Each of these transistors Q 0 , Q 1 , Q 2
The current 2I 0 is drawn as a whole by the constant current source E 0 , and the current I 0 flows through the transistor Q 0 .
【００４０】ここで、フォトダイオードＤ１1で光パル
スが受信されて、差動増幅回路Ａ２の一方の出力部o1か
らの信号出力(図１の符号a点での出力)(図２(a)の実線
で示す)がある場合には、この入力信号を、分圧回路Ｃ
１で１／２の振幅に分圧した電圧レベルの信号(図１の
符号b点での出力)(図２(a)の一点鎖線で示す)がピーク
ホールド回路Ｃ２1の一方のトランジスタＱ1のベースに
入力される。このとき、分圧回路Ｃ１の符号c点の出力
電圧は符号b点の出力電圧よりも低下しているために、
他方のトランジスタＱ2はオフとなる。このため、一方
のトランジスタＱ1に流れる電流Ｉ1は、Ｉ1＝２Ｉ0−Ｉ
0＝Ｉ0となり、Ｑ0のトランジスタに流れている電流Ｉ0
と同じ値になる。したがって、分圧回路Ｃ１で１／２の
振幅に分圧した電圧レベル(図１の符号b点での出力)
と、ピークホールド回路Ｃ２1における出力電圧(図１の
符号g点での出力)のレベルとが同じになる。つまり、こ
のピークホールド回路Ｃ２1によって、図２(a)の破線で
示すように、分圧回路Ｃ１で１／２の振幅に分圧した電
圧レベルがホールドされる(図２のt0〜t1の期間)。[0040] Here, the received optical pulse in the photodiode D1 1, (the output at the code point a in FIG. 1) signal output from one of the output part o 1 of the differential amplifier circuit A2 (FIG. 2 (a )), This input signal is divided by the voltage dividing circuit C
The signal of the voltage level (output at the point b in FIG. 1) (indicated by the dashed line in FIG. 2A) obtained by dividing the voltage into an amplitude of 1/2 by 1 is one transistor Q 1 of the peak hold circuit C21. Is entered at the base of At this time, since the output voltage at the point c of the voltage dividing circuit C1 is lower than the output voltage at the point b,
The other transistor Q 2 is turned off. Therefore, the current I 1 flowing through the one transistor Q 1 is, I 1 = 2I 0 -I
0 = I 0, and the current flowing in transistor Q 0 I 0
Has the same value as Therefore, the voltage level obtained by dividing the voltage into 1/2 by the voltage dividing circuit C1 (output at the point b in FIG. 1)
When the level of the output voltage (output at code point g of FIG. 1) in the peak hold circuit C2 1 are the same. That is, by the peak hold circuit C2 1, as indicated by the broken line in FIG. 2 (a), the voltage level at the voltage dividing circuit C1 divides to 1/2 of the amplitude is held (t 0 in FIG. 2 ~t 1 period).
【００４１】光パルスの受光後に、信号が入力されない
状態が継続すると(図２(a)の時刻t1以降)、ピークホー
ルド回路Ｃ２1は、リーク電流などの影響でそのホール
ド電圧(図１の符号g点の出力)は、図２(a)の破線で示す
ように、レベルが次第に低下してくる。[0041] After receiving the light pulses, and if a state of the signal is not input continues (after time t 1 in FIG. 2 (a)), the peak hold circuit C2 1, the hold voltage by the influence of the leakage current (in FIG. 1 As shown by the broken line in FIG. 2 (a), the level of the output at point g) gradually decreases.
【００４２】そして、分圧回路Ｃ１のb点−c点間の電圧
レベルに差が無くなると(図２の時刻t2の時点)、ピーク
ホールド回路Ｃ２1の両トランジスタＱ1，Ｑ2に流れる
電流が共に(２Ｉ0−Ｉ0)／２＝Ｉ0／２となる。[0042] When the difference in voltage level between the point b -c point of the voltage dividing circuit C1 disappears (at time t 2 in FIG. 2), flows in the transistors Q 1, Q 2 of a peak hold circuit C2 1 current is both the (2I 0 -I 0) / 2 = I 0/2.
【００４３】その結果、ピークホールド回路Ｃ２1にお
ける出力電圧(図１の符号g点での出力)は、分圧回路Ｃ
１のb点(またはc点)の電圧レベルと等しくならず、クラ
ンプされた所定の電圧レベルとなる。[0043] As a result, the output voltage at the peak hold circuit C2 1 (output at code point g of FIG. 1), the partial pressure circuit C
The voltage level does not become equal to the voltage level at point b (or point c) of FIG. 1 but becomes a clamped predetermined voltage level.
【００４４】すなわち、この無信号時のピークホールド
回路Ｃ２1の出力電圧Ｖg(≒１８mＶ)は、次式で与えら
れる。[0044] That is, the absence of signal of the peak hold circuit C2 1 output voltage Vg (≒ 18 mV) is given by the following equation.
【００４５】 Ｖg＝Ｖc＋(kＴ／q)ln２
ここに、Ｖcは分圧回路Ｃ１のc点での出力電圧、kはボ
ルツマン定数、Ｔは絶対温度、qは素電荷である。Vg = Vc + (kT / q) ln2
Here, Vc is the output voltage at the point c of the voltage dividing circuit C1, k is the Boltzmann constant, T is the absolute temperature, and q is the elementary charge.
【００４６】したがって、図２において、時刻t2以降で
も、ピークホールド回路Ｃ２1の出力は、無信号時にコ
ンパレータＣ３の一方の入力部に加わる電圧レベルより
も高いので、図２(b)に示すように、コンパレータＣ３
の出力が不定となるのが防止される。[0046] Thus, in FIG. 2, even the time t 2 after the output of the peak hold circuit C2 1 is higher than the voltage level applied to one input of the comparator C3 when no signal, shown in FIG. 2 (b) Thus, the comparator C3
Is prevented from becoming unstable.
【００４７】しかも、従来に比べて、基準信号発生回路
Ｃ２を構成する回路数が少ないので、ピークホールド回
路Ｃ２1の出力電圧Ｖgは、誤差が少ない。このため、光
パルスの受信に基づいて入力信号の電圧レベルが微弱と
なる場合でも、“１”，“０”の信号再生を精度良く行
える。[0047] Moreover, as compared with the conventional, since the number of circuits constituting a reference signal generating circuit C2 is small, the output voltage Vg of the peak hold circuit C2 1, the error is small. For this reason, even when the voltage level of the input signal becomes weak based on the reception of the optical pulse, the signal of “1” and “0” can be accurately reproduced.
【００４８】[0048]
【発明の効果】本発明によれば、次の効果を奏する。 (１) 基準信号発生回路は、単一のピークホールド回路
のみで構成されるため、従来に比べて回路規模が小さく
なり、モノリシック化を図ることができる。 (２) また、基準信号発生回路からは、誤差のない基準
信号を得ることができるため、信号再生精度が高くな
る。According to the present invention, the following effects can be obtained. (1) Since the reference signal generation circuit is composed of only a single peak hold circuit, the circuit scale is smaller than in the conventional case, and monolithicization can be achieved. (2) In addition, since a reference signal having no error can be obtained from the reference signal generation circuit, signal reproduction accuracy is improved.
【図１】本発明の実施例に係る光パルス受信回路の基準
信号発生回路の具体的な構成を示す回路図である。FIG. 1 is a circuit diagram showing a specific configuration of a reference signal generating circuit of an optical pulse receiving circuit according to an embodiment of the present invention.
【図２】図１の基準信号発生回路の入出力波形図であ
る。FIG. 2 is an input / output waveform diagram of the reference signal generation circuit of FIG. 1;
【図３】光パルス受信回路の全体構成を示すブロック図
である。FIG. 3 is a block diagram illustrating an overall configuration of an optical pulse receiving circuit.
【図４】図３の光パルス受信回路の基準信号発生回路の
具体的な構成を示す回路図である。FIG. 4 is a circuit diagram showing a specific configuration of a reference signal generating circuit of the optical pulse receiving circuit of FIG.
【図５】図４の基準信号発生回路を構成するピークホー
ルド回路の入出力波形図である。FIG. 5 is an input / output waveform diagram of a peak hold circuit included in the reference signal generation circuit of FIG. 4;
【図６】図４の基準信号発生回路を構成するピークホー
ルド回路、クランプ電圧発生回路、および最大値出力回
路から各々出力される信号の動作波形図である。6 is an operation waveform diagram of signals respectively output from a peak hold circuit, a clamp voltage generation circuit, and a maximum value output circuit included in the reference signal generation circuit shown in FIG. 4;
Ｄ１1，Ｄ１2…フォトダイオード、Ａ１1，Ａ１2…前置
増幅回路、Ａ２…差動増幅回路、Ｃ１…分圧回路、Ｃ２
…基準信号発生回路、Ｃ３…コンパレータ回路、Ｃ２1
…ピークホールド回路。D1 1 , D1 2 ... photodiode, A1 1 , A1 2 ... preamplifier circuit, A2 ... differential amplifier circuit, C1 ... voltage divider circuit, C2
... Reference signal generation circuit, C3 ... Comparator circuit, C2 1
... Peak hold circuit.
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/28 Continued on the front page (51) Int.Cl. 7 Identification code FI H04B 10/28
Claims (2)
（Ｄ１ 1 ）の出力を電気信号に変換するための前置振幅
回路（Ａ１ 1 ）の出力と、暗電流や外部からのノイズ成
分をキャンセルするためのフォトダイオード（Ｄ1 2 ）の
出力を電気信号に変換するための前置振幅回路（Ａ
１ 2 ）の出力とが入力されるとともに、コンパレータ
（Ｃ３）と分圧回路（Ｃ１）へ信号を出力する出力部
（Ｏ 1 ）と分圧回路（Ｃ１）へ信号を出力する出力部
（０ 2 ）との２端子出力形の差動増幅回路（Ａ２）と、
分圧回路（Ｃ１）の信号出力の振幅の１／２に分圧され
た信号電圧とこの信号電圧よりも低い信号電圧とがそれ
ぞれ入力されるとともに、電圧レベル比較用の基準信号
を発生する基準信号発生回路（Ｃ２）とを備えた光パル
ス受信回路において、 前記基準信号発生回路（Ｃ２）は、ピークホールド回路
（Ｃ２ 1 ）を有し、このピークホールド回路（Ｃ２ 1 ）
は、前記分圧回路（Ｃ１）で１／２に分圧された信号電
圧がベースに印加されるトランジスタ（Ｑ１）と、分圧
回路（Ｃ１）で分圧された信号電圧がベースに印加され
るトランジスタ（Ｑ２）と、そのベース信号電圧が前記
コンパレータ（Ｃ３）に出力されるトランジスタ（Ｑ
０）と、前記トランジスタ（Ｑ０）、（Ｑ１）、（Ｑ
３）のそれぞれのエミッタに接続されて電流を引き抜く
定電流源（Ｅ 0 ）とを備え、 前記フォトダイオード（Ｄ１ 1 ）で光パルスが受信され
たとき、トランジスタ（Ｑ２）がオフの状態で、分圧回
路（Ｃ１）から１／２に分圧された電圧が前記トランジ
スタ（Ｑ１）のベースに入力されることにより、トラン
ジスタ（Ｑ１）がオンし、このトランジスタ（Ｑ１）が
定電流源によって引き抜かれる電流値が、トランジスタ
（Ｑ０）から引き抜かれる電流値と同一となり、分圧回
路（Ｃ１）で１／２に分圧された電圧レベルと、前記ピ
ークホールド回路（Ｃ２ 1 ）の出力電圧が同一電圧でピ
ークホールドされ、 前記フォトダイオード（Ｄ１ 1 ）に信号が入力されない
状態が継続し、分圧回路（Ｃ１）からの出力電圧差が小
さくなっていくと、ホールド電圧が低下し、差 が無くな
ると、トランジスタ（Ｑ１）とトランジスタ（Ｑ２）に
流れる電流値が等しくなり、ピークホールド回路（Ｃ２
1 ）の出力電圧は所定の電圧レベルにクランプされる、 ことを特徴とする光パルス受信回路。(1)Photodiode to receive light pulse
(D1 1 ) To convert the output to an electrical signal
Circuit (A1 1 ) Output and dark current or external noise
Photodiode (D1 Two )of
A pre-amplitude circuit (A) for converting an output into an electric signal.
1 Two ) Output and the comparator
(C3) and an output unit for outputting a signal to the voltage dividing circuit (C1)
(O 1 ) And an output section for outputting a signal to the voltage dividing circuit (C1)
(0 Two ) And a two-terminal output type differential amplifier circuit (A2);
Divided to half the amplitude of the signal output of the voltage divider circuit (C1)
Signal voltage and a signal voltage lower than this signal voltage
Reference signals for voltage level comparison
Optical signal comprising a reference signal generating circuit (C2) for generating
In the receiving circuit, The reference signal generation circuit (C2) is a peak hold circuit
(C2 1 ), And the peak hold circuit (C2 1 )
Is the signal voltage divided in half by the voltage dividing circuit (C1).
A transistor (Q1) whose voltage is applied to the base,
The signal voltage divided by the circuit (C1) is applied to the base.
Transistor (Q2) and its base signal voltage
The transistor (Q) output to the comparator (C3)
0) and the transistors (Q0), (Q1), (Q
3) Connects to each emitter and draws current
Constant current source (E 0 ) And The photodiode (D1 1 The light pulse is received at
When the transistor (Q2) is off,
The voltage divided by 1/2 from the path (C1) is
Input to the base of the star (Q1),
The transistor (Q1) turns on, and the transistor (Q1)
The current value drawn by the constant current source
(Q0) is equal to the current value extracted from
The voltage level divided in half by the path (C1) and
Circuit (C2 1 ) Output voltage is the same
Hold The photodiode (D1 1 No signal is input to)
The state continues, and the output voltage difference from the voltage divider circuit (C1) is small.
As it gets smaller, the hold voltage drops and the difference Is gone
Then, the transistor (Q1) and the transistor (Q2)
The flowing current values become equal, and the peak hold circuit (C2
1 ) Is clamped to a predetermined voltage level, An optical pulse receiving circuit, characterized in that:
て、前記所定の電圧レベルは、入力信号の無信号期間の
レベルよりも高くなるように設定されていることを特徴
とする光パルス受信回路。2. The optical pulse receiving circuit according to claim 1, wherein said predetermined voltage level is set to be higher than a level during a non-signal period of an input signal. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05559695A JP3284255B2 (en) | 1995-03-15 | 1995-03-15 | Optical pulse receiving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05559695A JP3284255B2 (en) | 1995-03-15 | 1995-03-15 | Optical pulse receiving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251115A JPH08251115A (en) | 1996-09-27 |
| JP3284255B2 true JP3284255B2 (en) | 2002-05-20 |
Family
ID=13003159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05559695A Expired - Lifetime JP3284255B2 (en) | 1995-03-15 | 1995-03-15 | Optical pulse receiving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284255B2 (en) |
-
1995
- 1995-03-15 JP JP05559695A patent/JP3284255B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08251115A (en) | 1996-09-27 |
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