JP3282205B2 - 受信データ処理方式及び通信制御装置 - Google Patents
受信データ処理方式及び通信制御装置Info
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- JP3282205B2 JP3282205B2 JP00127892A JP127892A JP3282205B2 JP 3282205 B2 JP3282205 B2 JP 3282205B2 JP 00127892 A JP00127892 A JP 00127892A JP 127892 A JP127892 A JP 127892A JP 3282205 B2 JP3282205 B2 JP 3282205B2
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Description
【0001】
【産業上の利用分野】本発明は、計算機をネットワーク
に接続するための通信制御装置に関し、特にネットワー
ク伝送路から計算機が受信したデータの処理遅延時間短
縮方式、及び受信バッファのホールドタイム減少方式に
関する。
に接続するための通信制御装置に関し、特にネットワー
ク伝送路から計算機が受信したデータの処理遅延時間短
縮方式、及び受信バッファのホールドタイム減少方式に
関する。
【0002】
【従来の技術】情報通信ネットワークシステムにおいて
は、ネットワーク伝送路とネットワークに接続される計
算機本体との間に通信制御装置が設置される。通信制御
装置の役割は、送信の場合には計算機から転送されてき
たデータにプロトコル処理を施し伝送路へ送り出すこ
と、受信の場合には伝送路から入ってきたデータをプロ
トコル処理し、計算機へと転送すること、である。通信
制御装置で処理される通信プロトコルは、例えば図3に
示すようなものである。
は、ネットワーク伝送路とネットワークに接続される計
算機本体との間に通信制御装置が設置される。通信制御
装置の役割は、送信の場合には計算機から転送されてき
たデータにプロトコル処理を施し伝送路へ送り出すこ
と、受信の場合には伝送路から入ってきたデータをプロ
トコル処理し、計算機へと転送すること、である。通信
制御装置で処理される通信プロトコルは、例えば図3に
示すようなものである。
【0003】従来、情報通信ネットワークにおける通信
プロトコルの処理は、情報フレームの受信が終了した時
点で下位のレイヤから順にヘッダを解析していくことか
ら始めていた。
プロトコルの処理は、情報フレームの受信が終了した時
点で下位のレイヤから順にヘッダを解析していくことか
ら始めていた。
【0004】これに対し、フレームの受信から応答の送
信までの時間を短縮するための手段として、特開昭62
−164345号公報に記載の「通信制御装置」があ
る。該広報に記載の発明は、情報フレームがデータとデ
ータに先行する制御フィールド(ヘッダ)に分かれるこ
とに着目し、制御フィールドの受信終了とデータの受信
終了を各々ハードウェア制御で通知させることにより、
制御フィールドの受信が終了した時点からフィールドの
解読及び送信処理の準備を開始し、データまで全てを受
信した時点でデータの処理を開始して、マイクロプログ
ラムによる処理の時間帯を分散してフレーム受信から応
答送信までの時間を短縮するものである。
信までの時間を短縮するための手段として、特開昭62
−164345号公報に記載の「通信制御装置」があ
る。該広報に記載の発明は、情報フレームがデータとデ
ータに先行する制御フィールド(ヘッダ)に分かれるこ
とに着目し、制御フィールドの受信終了とデータの受信
終了を各々ハードウェア制御で通知させることにより、
制御フィールドの受信が終了した時点からフィールドの
解読及び送信処理の準備を開始し、データまで全てを受
信した時点でデータの処理を開始して、マイクロプログ
ラムによる処理の時間帯を分散してフレーム受信から応
答送信までの時間を短縮するものである。
【0005】
【発明が解決しようとする課題】上記発明の技術は、応
答フレーム送信の準備はフレーム全体の処理終了を待た
ずに制御フィールドの受信終了により開始できることに
着目したものである。しかしながら、同技術には以下に
述べるような問題点があった。
答フレーム送信の準備はフレーム全体の処理終了を待た
ずに制御フィールドの受信終了により開始できることに
着目したものである。しかしながら、同技術には以下に
述べるような問題点があった。
【0006】(a)フレームを受信してから応答を送信
するまでの処理遅延時間については短縮されるが、受信
したデータを計算機に遅延時間小で転送することについ
ては考慮がなされていない点。
するまでの処理遅延時間については短縮されるが、受信
したデータを計算機に遅延時間小で転送することについ
ては考慮がなされていない点。
【0007】(b)ハードウェアから2回の通知をもら
う方式は市販のLAN用LSIでは実現しがたい点。
う方式は市販のLAN用LSIでは実現しがたい点。
【0008】(c)制御フィールド受信時点では開始で
きず、データ部まで受信して初めて処理を開始できる処
理(例えばチェックサム)があること。またそのような
処理の方が処理量が多い点。
きず、データ部まで受信して初めて処理を開始できる処
理(例えばチェックサム)があること。またそのような
処理の方が処理量が多い点。
【0009】本発明の目的は、受信処理遅延時間の少な
い受信データ処理方式を提供することにある。
い受信データ処理方式を提供することにある。
【0010】本発明の他の目的は、特定のタイミングで
計算機に対してデータ受信を通知する通信制御装置を提
供することにある。
計算機に対してデータ受信を通知する通信制御装置を提
供することにある。
【0011】
【課題を解決するための手段】上記目的を達成するた
め、本発明による通信制御装置、および受信データ処理
方式では、計算機とネットワーク伝送路との間に位置す
る通信制御装置が、受信したデータのプロトコル処理の
結果が正常か異常かの別に拘らず、プロトコル処理の1
部と並行してバッファメモリから計算機主メモリへの受
信データ転送処理を実行することようにしたことを特徴
とする。
め、本発明による通信制御装置、および受信データ処理
方式では、計算機とネットワーク伝送路との間に位置す
る通信制御装置が、受信したデータのプロトコル処理の
結果が正常か異常かの別に拘らず、プロトコル処理の1
部と並行してバッファメモリから計算機主メモリへの受
信データ転送処理を実行することようにしたことを特徴
とする。
【0012】プロトコル処理とバッファメモリから計算
機主メモリへの受信データ格納とを平行して実行するた
めに、本発明による受信データ処理方式では、通信制御
装置内で実行される階層化プロトコルの各レイヤ処理に
おいて、上位レイヤへ処理を依頼するのに必要なアドレ
ス処理を完了した時点で、バッファメモリから計算機主
メモリへの受信データ転送を開始し、その他のプロトコ
ル処理を上記受信デ−タの転送中に実行する。例えば、
データ部まで全てを含めて処理しなければならないチェ
ックサム処理は、バッファメモリから主メモリへのデー
タ転送中に実行する。
機主メモリへの受信データ格納とを平行して実行するた
めに、本発明による受信データ処理方式では、通信制御
装置内で実行される階層化プロトコルの各レイヤ処理に
おいて、上位レイヤへ処理を依頼するのに必要なアドレ
ス処理を完了した時点で、バッファメモリから計算機主
メモリへの受信データ転送を開始し、その他のプロトコ
ル処理を上記受信デ−タの転送中に実行する。例えば、
データ部まで全てを含めて処理しなければならないチェ
ックサム処理は、バッファメモリから主メモリへのデー
タ転送中に実行する。
【0013】また、本発明による通信制御装置、および
受信データ処理方式は、バッファメモリから計算機主メ
モリへの先行データムーブの終了と、プロトコル処理の
終了との両方を確認して、計算機主プロセッサにデ−タ
受信を通知することを他の特徴とする。
受信データ処理方式は、バッファメモリから計算機主メ
モリへの先行データムーブの終了と、プロトコル処理の
終了との両方を確認して、計算機主プロセッサにデ−タ
受信を通知することを他の特徴とする。
【0014】
【作用】本発明によれば、プロトコル処理が終了する前
にバッファメモリから主メモリへのデータ転送を開始す
るようにしているため、プロトコル処理が終了するのを
待ってデータ転送を開始する従来方式に比べて、受信デ
ータの処理遅延時間を小さくすることができ、これに伴
って受信バッファのホールドタイムが短縮されるため、
バッファメモリの容量を低減できる。
にバッファメモリから主メモリへのデータ転送を開始す
るようにしているため、プロトコル処理が終了するのを
待ってデータ転送を開始する従来方式に比べて、受信デ
ータの処理遅延時間を小さくすることができ、これに伴
って受信バッファのホールドタイムが短縮されるため、
バッファメモリの容量を低減できる。
【0015】また、プロトコル処理の終了に先行してバ
ッファメモリから主メモリへ受信データ転送を開始して
いるため、受信データが有効であったか否かの判断はプ
ロトコル処理の終了を待たないとできないが、本発明で
は、例えば、プロトコル処理終了とデータムーブ終了と
の両方を確認して計算機にデータ受信通知を発行するよ
うにし、プロトコル処理の結果が異常であった場合には
データ受信通知の発行を抑えることにより、計算機への
悪影響を回避できる。尚、プロトコル処理の結果が異常
であった場合には、例えば、次に受信したデータを主メ
モリ内の前回のデ−タ(無効デ−タ)格納エリアへ再度
転送することによって、既転送データを無効化する。
ッファメモリから主メモリへ受信データ転送を開始して
いるため、受信データが有効であったか否かの判断はプ
ロトコル処理の終了を待たないとできないが、本発明で
は、例えば、プロトコル処理終了とデータムーブ終了と
の両方を確認して計算機にデータ受信通知を発行するよ
うにし、プロトコル処理の結果が異常であった場合には
データ受信通知の発行を抑えることにより、計算機への
悪影響を回避できる。尚、プロトコル処理の結果が異常
であった場合には、例えば、次に受信したデータを主メ
モリ内の前回のデ−タ(無効デ−タ)格納エリアへ再度
転送することによって、既転送データを無効化する。
【0016】上記プロトコル処理終了とデータ転送終了
の確認によるデ−タ受信通知は、ソフトウェアで実行し
てもよいし、ハードウェア回路によって行うようにして
もよい。
の確認によるデ−タ受信通知は、ソフトウェアで実行し
てもよいし、ハードウェア回路によって行うようにして
もよい。
【0017】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。なお、これにより本発明が限定されるもので
はない。
説明する。なお、これにより本発明が限定されるもので
はない。
【0018】(第1実施例)図2は、情報通信ネットワ
ークシステム100を示す構成図である。
ークシステム100を示す構成図である。
【0019】この情報通信ネットワークシステム100
は、計算機101Aと通信制御装置105Aとからなる
エンドシステムと、計算機101Bと通信制御装置10
5Bとからなるエンドシステムと、計算機101Cと通
信制御装置105Cとからなるエンドシステムとが、ネ
ットワーク113に接続されたものである。計算機10
1A、101B、101Cはそれぞれ同じ構成であり、
以下では参照符号を101とする。通信制御装置105
A、105B、105Cはそれぞれ同じ構成であり、以
下では参照符号を105とする。
は、計算機101Aと通信制御装置105Aとからなる
エンドシステムと、計算機101Bと通信制御装置10
5Bとからなるエンドシステムと、計算機101Cと通
信制御装置105Cとからなるエンドシステムとが、ネ
ットワーク113に接続されたものである。計算機10
1A、101B、101Cはそれぞれ同じ構成であり、
以下では参照符号を101とする。通信制御装置105
A、105B、105Cはそれぞれ同じ構成であり、以
下では参照符号を105とする。
【0020】図3は、情報通信ネットワークに100に
おける階層化プロトコルを示したものである。
おける階層化プロトコルを示したものである。
【0021】階層化プロトコルの構成をOSIの場合を
例にとって示すと、フィジカルレイヤ301、MAC副
層3021とLLC副層3022とを含むデータリンク
レイヤ302、ネットワークレイヤ303、トランスポ
ートレイヤ304、セションレイヤ305、プレゼンテ
ーションレイヤ306、アプリケーションレイヤ307
の7層構造となっている。本実施例では、このうちフィ
ジカルレイヤ301からトランスポートレイヤ304ま
での4層を通信制御装置105が受持ち、セションレイ
ヤ305からアプリケーションレイヤ307までの3層
を計算機101が受け持つ。
例にとって示すと、フィジカルレイヤ301、MAC副
層3021とLLC副層3022とを含むデータリンク
レイヤ302、ネットワークレイヤ303、トランスポ
ートレイヤ304、セションレイヤ305、プレゼンテ
ーションレイヤ306、アプリケーションレイヤ307
の7層構造となっている。本実施例では、このうちフィ
ジカルレイヤ301からトランスポートレイヤ304ま
での4層を通信制御装置105が受持ち、セションレイ
ヤ305からアプリケーションレイヤ307までの3層
を計算機101が受け持つ。
【0022】図1は、計算機101と通信制御装置10
5の内部構成、及び計算機101と通信制御装置105
との接続関係を示す図である。
5の内部構成、及び計算機101と通信制御装置105
との接続関係を示す図である。
【0023】計算機101は、主プロセッサ102と、
主メモリ103と、システムバス104とを含んでい
る。主プロセッサ102、主メモリ103、通信制御装
置105は、システムバス104に接続されている。通
信制御装置105は、計算機101とのインタフェース
をとるための計算機インタフェース回路106と、ネッ
トワーク113とのインタフェースをとるMAC−LS
I112(以下DMACIIと称す)と、送受信データを
一時的に保存するバッファメモリ111と、バッファメ
モリ上の送受信データに対しプロトコル処理を施すロー
カルプロセッサ108と、ローカルプロセッサ108が
実行する命令を格納する他、プロトコル処理を実行する
際に必要なテーブルを定義するためのローカルメモリ1
14と、バッファメモリ111と計算機101内の主メ
モリ103との間で送信受信データの転送を行うダイレ
クトメモリアクセスコントローラ(以下、DMACIと
称す)109、とからなる。上位計算機インタフェース
回路106と、バッファメモリ111とは、送信受信デ
ータの入出力のためのデータバス110で接続されてい
る。DMACII112と、バッファメモリ111とは、
送信受信データの入出力のためのデータバス115で接
続されている。計算機インタフェース回路106と、ロ
ーカルプロセッサ108と、ローカルメモリ114と、
DMACI109と、バッファメモリ111と、DMA
CII112は、通信プロトコル処理のためのプロトコル
処理部バス107で接続されている。
主メモリ103と、システムバス104とを含んでい
る。主プロセッサ102、主メモリ103、通信制御装
置105は、システムバス104に接続されている。通
信制御装置105は、計算機101とのインタフェース
をとるための計算機インタフェース回路106と、ネッ
トワーク113とのインタフェースをとるMAC−LS
I112(以下DMACIIと称す)と、送受信データを
一時的に保存するバッファメモリ111と、バッファメ
モリ上の送受信データに対しプロトコル処理を施すロー
カルプロセッサ108と、ローカルプロセッサ108が
実行する命令を格納する他、プロトコル処理を実行する
際に必要なテーブルを定義するためのローカルメモリ1
14と、バッファメモリ111と計算機101内の主メ
モリ103との間で送信受信データの転送を行うダイレ
クトメモリアクセスコントローラ(以下、DMACIと
称す)109、とからなる。上位計算機インタフェース
回路106と、バッファメモリ111とは、送信受信デ
ータの入出力のためのデータバス110で接続されてい
る。DMACII112と、バッファメモリ111とは、
送信受信データの入出力のためのデータバス115で接
続されている。計算機インタフェース回路106と、ロ
ーカルプロセッサ108と、ローカルメモリ114と、
DMACI109と、バッファメモリ111と、DMA
CII112は、通信プロトコル処理のためのプロトコル
処理部バス107で接続されている。
【0024】図4は、通信制御装置内ローカルプロセッ
サで実行されるデータ送信受信のシーケンスを示した図
である。
サで実行されるデータ送信受信のシーケンスを示した図
である。
【0025】計算機からデータ送信要求があると、通信
制御装置はDMACI109によりデータを計算機内主
メモリ103から通信制御装置105内バッファメモリ
111へと転送し、図4に示した順序でローカルプロセ
ッサ108がプロトコル処理を実行する。送信側は、ト
ランスポートレイヤ304Aで送信プロトコル処理を施
した後、ネットワークレイヤ303A、LLC3022
Aで同様に送信プロトコル処理を実行し、MAC302
1Aを介して相手計算機に送り出す。受信側は、MAC
3021Bでデータを受信するとLLC302B、ネッ
トワーク303B、トランスポート304Bの順に受信
プロトコル処理を実行し、データ受信を計算機に通知す
る。同時にデータを受信した旨、送信側へ応答するた
め、トランスポートレイヤ304B、ネットワークレイ
ヤ303B、LLC3022B、MAC3021Bの順
に応答パケットを処理してデータ送信側計算機へ送り出
す。受信側はデータ受信と同じ順序で応答パケットを処
理する。本発明は、特にデータ受信に関するものであ
り、B側においてデータを受けてから計算機へ通知する
までの遅延時間を短縮し、受信バッファのホールドタイ
ムを短縮するものである。
制御装置はDMACI109によりデータを計算機内主
メモリ103から通信制御装置105内バッファメモリ
111へと転送し、図4に示した順序でローカルプロセ
ッサ108がプロトコル処理を実行する。送信側は、ト
ランスポートレイヤ304Aで送信プロトコル処理を施
した後、ネットワークレイヤ303A、LLC3022
Aで同様に送信プロトコル処理を実行し、MAC302
1Aを介して相手計算機に送り出す。受信側は、MAC
3021Bでデータを受信するとLLC302B、ネッ
トワーク303B、トランスポート304Bの順に受信
プロトコル処理を実行し、データ受信を計算機に通知す
る。同時にデータを受信した旨、送信側へ応答するた
め、トランスポートレイヤ304B、ネットワークレイ
ヤ303B、LLC3022B、MAC3021Bの順
に応答パケットを処理してデータ送信側計算機へ送り出
す。受信側はデータ受信と同じ順序で応答パケットを処
理する。本発明は、特にデータ受信に関するものであ
り、B側においてデータを受けてから計算機へ通知する
までの遅延時間を短縮し、受信バッファのホールドタイ
ムを短縮するものである。
【0026】図5は、各レイヤでプロトコル処理として
具体的にはどのような処理がなされているかを示した図
である。
具体的にはどのような処理がなされているかを示した図
である。
【0027】レイヤ2のLLCでは、主にレイヤ3のプ
ロトコル種別を識別するアドレス処理がなされる。レイ
ヤ3のネットワークでは、インタ−ネットワ−クアドレ
スを識別するアドレス処理と、ヘッダに関するチェック
サム等が実行される。レイヤ4のトランスポートでは、
トランスポ−トコネクションを識別するアドレス処理の
ほかにフロー制御に関する処理や、応答送信処理、タイ
マ管理、チェックサム等の処理がある。これらの処理が
終了するとDMACI109を操作してバッファメモリ
から計算機主メモリ103へデータを転送する。図5に
おいて、点線で囲った処理が、DMACI109を起動
して受信データを計算機主メモリ103へ転送するのに
必要な処理である。すなわち、各レイヤでのアドレス処
理を完了しなければ、受信データを計算機主メモリ10
3に転送することができない。
ロトコル種別を識別するアドレス処理がなされる。レイ
ヤ3のネットワークでは、インタ−ネットワ−クアドレ
スを識別するアドレス処理と、ヘッダに関するチェック
サム等が実行される。レイヤ4のトランスポートでは、
トランスポ−トコネクションを識別するアドレス処理の
ほかにフロー制御に関する処理や、応答送信処理、タイ
マ管理、チェックサム等の処理がある。これらの処理が
終了するとDMACI109を操作してバッファメモリ
から計算機主メモリ103へデータを転送する。図5に
おいて、点線で囲った処理が、DMACI109を起動
して受信データを計算機主メモリ103へ転送するのに
必要な処理である。すなわち、各レイヤでのアドレス処
理を完了しなければ、受信データを計算機主メモリ10
3に転送することができない。
【0028】図6は、通信制御装置の従来動作を示すタ
イムチャートである。
イムチャートである。
【0029】図6に示すように、従来の通信制御装置に
おいては、ネットワーク113から、通信制御装置11
5への受信データ処理に関し、DMACII112でネッ
トワーク113からバッファメモリ111へデータを一
旦格納する。バッファメモリ111へ格納された受信デ
ータに対してローカルプロセッサ108がプロトコル処
理を施し、その後DMACI109によりバッファメモ
リ111から計算機主メモリ103へ受信データは転送
される。
おいては、ネットワーク113から、通信制御装置11
5への受信データ処理に関し、DMACII112でネッ
トワーク113からバッファメモリ111へデータを一
旦格納する。バッファメモリ111へ格納された受信デ
ータに対してローカルプロセッサ108がプロトコル処
理を施し、その後DMACI109によりバッファメモ
リ111から計算機主メモリ103へ受信データは転送
される。
【0030】図7は、図6におけるDMACIIの動作を
フローで示したものである。
フローで示したものである。
【0031】DMACII112は、ネットワーク113
からフレームを受信すると(701)、受信フレームを
バッファメモリにストアし(702)、割込み等の手段
により、フレーム受信をローカルプロセッサ108に通
知する(703)。その後、次フレーム受信の準備をし
て(704)フレーム受信に備える。
からフレームを受信すると(701)、受信フレームを
バッファメモリにストアし(702)、割込み等の手段
により、フレーム受信をローカルプロセッサ108に通
知する(703)。その後、次フレーム受信の準備をし
て(704)フレーム受信に備える。
【0032】図8、図9は、図6におけるローカルプロ
セッサの動作をフローで示したものである。
セッサの動作をフローで示したものである。
【0033】ローカルプロセッサ108は、DMACII
112から割込み等の手段により、フレームを受信した
旨通知されるのを待っている(801)。フレームを受
信したら、レイヤ2(LLC)のアドレスの処理を実行
する(802)。続けてレイヤ3(ネットワーク)のチ
ェックサムを実行し(803)、アドレスの処理を実行
する(804)。更にレイヤ4(トランスポート)のチ
ェックサム処理を実行し(805)、アドレスの処理
(806)、フロー制御処理(807)、応答送信処理
(808)、タイマ管理処理(809)を実行する。以
上の処理を終了すると、DMACI109を起動し、通
信制御装置105内バッファメモリ111から計算機1
01内主メモリ103へデータ転送を実行する(90
1)。DMACI109によるデータ転送が終了したら
(902)、計算機101の主プロセッサ102にデー
タ受信を通知する(903)。
112から割込み等の手段により、フレームを受信した
旨通知されるのを待っている(801)。フレームを受
信したら、レイヤ2(LLC)のアドレスの処理を実行
する(802)。続けてレイヤ3(ネットワーク)のチ
ェックサムを実行し(803)、アドレスの処理を実行
する(804)。更にレイヤ4(トランスポート)のチ
ェックサム処理を実行し(805)、アドレスの処理
(806)、フロー制御処理(807)、応答送信処理
(808)、タイマ管理処理(809)を実行する。以
上の処理を終了すると、DMACI109を起動し、通
信制御装置105内バッファメモリ111から計算機1
01内主メモリ103へデータ転送を実行する(90
1)。DMACI109によるデータ転送が終了したら
(902)、計算機101の主プロセッサ102にデー
タ受信を通知する(903)。
【0034】図10は、図6におけるDMACIの動作
フローを示したものである。
フローを示したものである。
【0035】DMACI109は、受信データを通信制
御装置105内バッファメモリ111から計算機101
内主メモリ103へ転送し(1001)、転送が終了し
たら、割込み等の手段により、転送終了をローカルプロ
セッサ108に通知する(1002)。
御装置105内バッファメモリ111から計算機101
内主メモリ103へ転送し(1001)、転送が終了し
たら、割込み等の手段により、転送終了をローカルプロ
セッサ108に通知する(1002)。
【0036】図11は、本発明が実現しようとする動作
を表す図である。
を表す図である。
【0037】本発明の目的は、ネットワーク113から
通信制御装置105が受信したデータを遅延時間少なく
計算機101に伝えることのできる受信データ処理方式
を提供することにある。ネットワーク113から通信制
御装置105がフレームを受信する際には、DMACII
112により、一旦バッファメモリ111へデータが格
納される。これは従来動作と同じである。従来動作と異
なるのは、このあと、ローカルプロセッサ108がプロ
トコル処理を終了するのを待たずに、DMACI109
を起動し、ローカルプロセッサ108によるプロトコル
処理と、DMACI109によるバッファメモリ111
から計算機主メモリ103へのデータムーブを並行して
実行し、遅延時間を短縮している点である。
通信制御装置105が受信したデータを遅延時間少なく
計算機101に伝えることのできる受信データ処理方式
を提供することにある。ネットワーク113から通信制
御装置105がフレームを受信する際には、DMACII
112により、一旦バッファメモリ111へデータが格
納される。これは従来動作と同じである。従来動作と異
なるのは、このあと、ローカルプロセッサ108がプロ
トコル処理を終了するのを待たずに、DMACI109
を起動し、ローカルプロセッサ108によるプロトコル
処理と、DMACI109によるバッファメモリ111
から計算機主メモリ103へのデータムーブを並行して
実行し、遅延時間を短縮している点である。
【0038】図12、図13は、本発明によるローカル
プロセッサの動作フローである。
プロセッサの動作フローである。
【0039】本発明による受信データの処理方式では、
ローカルプロセッサ108は、DMACII112による
フレーム受信の通知があると(801)、プロトコル処
理のうち、上位レイヤのプロトコル処理を起動するのに
必要なアドレスの処理のみ実行する。すなわち、レイヤ
2(LLC)のアドレスの処理(802)、レイヤ3
(ネットワーク)のアドレスの処理(804)、レイヤ
4(トランスポート)のアドレスの処理(806)を実
行する。この後、バッファメモリ111から計算機10
1内主メモリ103へ受信データを転送するためにDM
ACI109を起動する(901)。DMACI109
は、起動された後、ただちにデータ転送を開始する。こ
れと並行してローカルプロセッサ108は動作すること
が可能であるため、ローカルプロセッサ108は、残り
のプロトコル処理を実行する。残りのプロトコル処理と
は、レイヤ3(ネットワーク)のチェックサム処理(8
03)、レイヤ4(トランスポート)のフロー制御処理
(807)、応答送信処理(808)、タイマ管理処理
(809)、チェックサム処理(805)である。これ
らの処理の終了とDMACI109によるデータムーブ
終了の同期をとって(902)、計算機101の主プロ
セッサ103へデータ受信を通知する。
ローカルプロセッサ108は、DMACII112による
フレーム受信の通知があると(801)、プロトコル処
理のうち、上位レイヤのプロトコル処理を起動するのに
必要なアドレスの処理のみ実行する。すなわち、レイヤ
2(LLC)のアドレスの処理(802)、レイヤ3
(ネットワーク)のアドレスの処理(804)、レイヤ
4(トランスポート)のアドレスの処理(806)を実
行する。この後、バッファメモリ111から計算機10
1内主メモリ103へ受信データを転送するためにDM
ACI109を起動する(901)。DMACI109
は、起動された後、ただちにデータ転送を開始する。こ
れと並行してローカルプロセッサ108は動作すること
が可能であるため、ローカルプロセッサ108は、残り
のプロトコル処理を実行する。残りのプロトコル処理と
は、レイヤ3(ネットワーク)のチェックサム処理(8
03)、レイヤ4(トランスポート)のフロー制御処理
(807)、応答送信処理(808)、タイマ管理処理
(809)、チェックサム処理(805)である。これ
らの処理の終了とDMACI109によるデータムーブ
終了の同期をとって(902)、計算機101の主プロ
セッサ103へデータ受信を通知する。
【0040】本実施例によれば、レイヤ4のチェックサ
ム処理(805)を含むアドレス処理以外のプロトコル
処理(803、807、808、809)は、アドレス
処理に比較して処理量が大きく、かつDMACI109
によるデータムーブに要する時間と同程度の処理時間が
かかると考えられるため、本発明による受信データの処
理方式により、DMACI109によるデータムーブの
時間分、受信データの処理遅延時間を短縮することがで
きる。
ム処理(805)を含むアドレス処理以外のプロトコル
処理(803、807、808、809)は、アドレス
処理に比較して処理量が大きく、かつDMACI109
によるデータムーブに要する時間と同程度の処理時間が
かかると考えられるため、本発明による受信データの処
理方式により、DMACI109によるデータムーブの
時間分、受信データの処理遅延時間を短縮することがで
きる。
【0041】(第2実施例)上記第1の実施例では、プ
ロトコル処理の終了と、DMACI109によるバッフ
ァメモリ111から上位計算機101内主メモリ103
へのデータ転送終了の同期を、ローカルプロセッサ10
8がとって、上位計算機101の主プロセッサ102に
通知している。このため、ローカルプロセッサ108の
処理負荷が増大するという問題点がある。
ロトコル処理の終了と、DMACI109によるバッフ
ァメモリ111から上位計算機101内主メモリ103
へのデータ転送終了の同期を、ローカルプロセッサ10
8がとって、上位計算機101の主プロセッサ102に
通知している。このため、ローカルプロセッサ108の
処理負荷が増大するという問題点がある。
【0042】図14は、プロトコル処理終了とデータム
ーブ終了の同期回路を示した図である。第2実施例で
は、DMACI109によるデータムーブの終了を通知
する信号1406をDMACI109から入力し、プロ
トコル処理終了を通知する信号1407をローカルプロ
セッサ108から入力し、そのアンドをとって計算機イ
ンタフェース回路106に出力し、計算機101の主プ
ロセッサ102に向けて制御信号115Aを発生させる
回路1405について説明する。
ーブ終了の同期回路を示した図である。第2実施例で
は、DMACI109によるデータムーブの終了を通知
する信号1406をDMACI109から入力し、プロ
トコル処理終了を通知する信号1407をローカルプロ
セッサ108から入力し、そのアンドをとって計算機イ
ンタフェース回路106に出力し、計算機101の主プ
ロセッサ102に向けて制御信号115Aを発生させる
回路1405について説明する。
【0043】図1で既に説明したとおり、計算機インタ
フェース回路106は、通信制御装置105が計算機1
01とインタフェースをとるためのものである。具体的
には、計算機インタフェース回路106は、バス調停回
路1401、割込み等の制御信号を発生させるレジスタ
1402、アドレスバスバッファ1403、データバス
バッファ1404等から構成される。計算機インタフェ
ース回路106は、システムバス104と、制御信号1
15A、アドレスバス115B、データバス115Cで
接続される。更に、計算機インタフェース回路106
と、DMACI109は、アドレスバス110Aと、デ
ータバス110Bで接続される。更に、計算機インタフ
ェース回路106と、ローカルプロセッサ108は、プ
ロトコル処理用バスのアドレスバス107Aと、データ
バス107Bとで接続される。本発明による、DMAC
I109のデータムーブの終了とローカルプロセッサ1
08のプロトコル処理終了の同期回路は、以下に述べる
ものである。
フェース回路106は、通信制御装置105が計算機1
01とインタフェースをとるためのものである。具体的
には、計算機インタフェース回路106は、バス調停回
路1401、割込み等の制御信号を発生させるレジスタ
1402、アドレスバスバッファ1403、データバス
バッファ1404等から構成される。計算機インタフェ
ース回路106は、システムバス104と、制御信号1
15A、アドレスバス115B、データバス115Cで
接続される。更に、計算機インタフェース回路106
と、DMACI109は、アドレスバス110Aと、デ
ータバス110Bで接続される。更に、計算機インタフ
ェース回路106と、ローカルプロセッサ108は、プ
ロトコル処理用バスのアドレスバス107Aと、データ
バス107Bとで接続される。本発明による、DMAC
I109のデータムーブの終了とローカルプロセッサ1
08のプロトコル処理終了の同期回路は、以下に述べる
ものである。
【0044】DMACI109によるデータムーブの終
了を通知する信号1406をDMACI109から入力
し、かつプロトコル処理終了を通知する信号1407を
ローカルプロセッサ108から入力し、そのアンドをと
って計算機インタフェース回路106に出力する(14
05)。この出力を計算機インタフェース回路106に
入力して、内部のレジスタ1402によりシステムバス
上に割込み信号等115Aを発生させる。
了を通知する信号1406をDMACI109から入力
し、かつプロトコル処理終了を通知する信号1407を
ローカルプロセッサ108から入力し、そのアンドをと
って計算機インタフェース回路106に出力する(14
05)。この出力を計算機インタフェース回路106に
入力して、内部のレジスタ1402によりシステムバス
上に割込み信号等115Aを発生させる。
【0045】図15は、計算機インタフェ−ス回路10
6の詳細な構成図である。図15において、プロトコル
処理終了とデ−タム−ブ終了の同期信号1410は、割
込み発生レジスタ1402に保持されると同時にシステ
ムバス104への割込み信号115Aとして出力され
る。
6の詳細な構成図である。図15において、プロトコル
処理終了とデ−タム−ブ終了の同期信号1410は、割
込み発生レジスタ1402に保持されると同時にシステ
ムバス104への割込み信号115Aとして出力され
る。
【0046】本実施例によれば、DMACI109によ
るデータムーブの終了と、ローカルプロセッサ108に
よるプロトコル処理終了の同期を、ローカルプロセッサ
108上のソフトウェアでとる必要が無くなるので、ロ
ーカルプロセッサ108の負荷を軽減し、データ受信通
知を更に高速に実行することができる。
るデータムーブの終了と、ローカルプロセッサ108に
よるプロトコル処理終了の同期を、ローカルプロセッサ
108上のソフトウェアでとる必要が無くなるので、ロ
ーカルプロセッサ108の負荷を軽減し、データ受信通
知を更に高速に実行することができる。
【0047】(第3実施例)第1実施例による受信デー
タ処理方式は、プロトコル処理中、上位のレイヤを起動
するのに必要なアドレス処理のみ先に実行して、いち早
くDMACI109を起動し、バッファメモリ111か
ら計算機101内主メモリ103へのデータムーブを開
始するものである。第3実施例では、変形実施例を示
す。
タ処理方式は、プロトコル処理中、上位のレイヤを起動
するのに必要なアドレス処理のみ先に実行して、いち早
くDMACI109を起動し、バッファメモリ111か
ら計算機101内主メモリ103へのデータムーブを開
始するものである。第3実施例では、変形実施例を示
す。
【0048】図16、図17は、本発明による受信デー
タ処理方式のローカルプロセッサ108の他の動作フロ
ーを示した図である。
タ処理方式のローカルプロセッサ108の他の動作フロ
ーを示した図である。
【0049】本実施例で説明するローカルプロセッサ1
08の他の動作フローは、DMACII112によるフレ
ーム受信の通知があると(801)、プロトコル処理の
うち、データ部は必要なく、ヘッダ部と参照テーブルさ
えあれば実行できる処理を実行する。すなわち、レイヤ
2(LLC)のアドレスの処理(802)、レイヤ3
(ネットワーク)のチェックサムの処理(803)、ア
ドレスの処理(804)、レイヤ4(トランスポート)
のアドレスの処理(806)、フロー制御処理(80
7)、応答送信処理(808)、タイマ管理処理(80
9)を実行する。この後、バッファメモリ111から計
算機1010内主メモリ103へ受信データを転送する
ためにDMACI109を起動する(901)。DMA
CI109は、起動された後、ただちにデータ転送を開
始する。これと並行してローカルプロセッサ108は動
作することが可能であるため、ローカルプロセッサ10
8は、残りのプロトコル処理であるレイヤ4(トランス
ポート)チェックサム処理を実行する(805)。チェ
ックサム処理の終了とDMACI109によるデータム
ーブ終了の同期をとって(902)、計算機101の主
プロセッサ103へデータ受信を通知する(903)。
08の他の動作フローは、DMACII112によるフレ
ーム受信の通知があると(801)、プロトコル処理の
うち、データ部は必要なく、ヘッダ部と参照テーブルさ
えあれば実行できる処理を実行する。すなわち、レイヤ
2(LLC)のアドレスの処理(802)、レイヤ3
(ネットワーク)のチェックサムの処理(803)、ア
ドレスの処理(804)、レイヤ4(トランスポート)
のアドレスの処理(806)、フロー制御処理(80
7)、応答送信処理(808)、タイマ管理処理(80
9)を実行する。この後、バッファメモリ111から計
算機1010内主メモリ103へ受信データを転送する
ためにDMACI109を起動する(901)。DMA
CI109は、起動された後、ただちにデータ転送を開
始する。これと並行してローカルプロセッサ108は動
作することが可能であるため、ローカルプロセッサ10
8は、残りのプロトコル処理であるレイヤ4(トランス
ポート)チェックサム処理を実行する(805)。チェ
ックサム処理の終了とDMACI109によるデータム
ーブ終了の同期をとって(902)、計算機101の主
プロセッサ103へデータ受信を通知する(903)。
【0050】本実施例によれば、プロトコル処理中最も
負荷の高いと考えられるチェックサム処理をバッファメ
モリと計算機主メモリ間のデータムーブと並行して実行
することができるので、見かけ上のプロトコル処理遅延
時間短縮に効果がある。
負荷の高いと考えられるチェックサム処理をバッファメ
モリと計算機主メモリ間のデータムーブと並行して実行
することができるので、見かけ上のプロトコル処理遅延
時間短縮に効果がある。
【0051】
【発明の効果】以上の説明から明らかな如く、本発明に
よる通信制御装置および受信データ処理方式は、プロト
コル処理と並行してバッファメモリから計算機主メモリ
へのデータ転送を開始することによって、受信データ処
理遅延時間を短縮し、計算機に迅速に受信データを転送
することができる。また、通信制御装置内の受信バッフ
ァのホールドタイムが減少されるため、バッファメモリ
を有効に活用した通信制御装置を提供できる。
よる通信制御装置および受信データ処理方式は、プロト
コル処理と並行してバッファメモリから計算機主メモリ
へのデータ転送を開始することによって、受信データ処
理遅延時間を短縮し、計算機に迅速に受信データを転送
することができる。また、通信制御装置内の受信バッフ
ァのホールドタイムが減少されるため、バッファメモリ
を有効に活用した通信制御装置を提供できる。
【図1】本発明の通信制御装置の構成図。
【図2】情報通信ネットワークシステムの一例を示す構
成図。
成図。
【図3】情報通信ネットワークシステムにおける階層化
プロトコルの概念図。
プロトコルの概念図。
【図4】通信制御装置間データ送受信シーケンス。
【図5】レイヤ2、レイヤ3、レイヤ4プロトコルの処
理内容。
理内容。
【図6】従来通信制御装置動作のタイムチャート。
【図7】DMACIIの動作フロー。
【図8】従来動作時のローカルプロセッサ動作フロー。
【図9】従来動作時のローカルプロセッサ動作フロー。
【図10】DMACIの動作フロー。
【図11】本発明による通信制御装置動作のタイムチャ
ート。
ート。
【図12】本発明によるローカルプロセッサの動作フロ
ー。
ー。
【図13】本発明によるローカルプロセッサの動作フロ
ー。
ー。
【図14】プロトコル処理終了とデータムーブ終了の同
期回路。
期回路。
【図15】計算機インタフェ−ス回路の詳細構成図。
【図16】本発明によるローカルプロセッサの他の動作
フロー。
フロー。
【図17】本発明によるローカルプロセッサの他の動作
フロー。
フロー。
100 情報通信ネットワークシステム 101 計算機 102 主プロセッサ 103 主メモリ 104 システムバス 105 通信制御装置 106 計算機インタフェース回路 107A,107B プロトコル処理用バス 108 ローカルプロセッサ 109 DMACI 110A,110B データバス 111 バッファメモリ 112 DMACII 113 ネットワーク 114 ローカルメモリ 115 システムバス接続線 1401 バス調停回路 1402 割込み発生レジスタ 1403 アドレスバスバッファ 1404 データバスバッファ 1405 プロトコル処理終了とデータムーブ終了の同
期回路
期回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 美加 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (72)発明者 高田 治 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (56)参考文献 特開 平1−290346(JP,A) 特開 平3−135253(JP,A) 特開 平4−248735(JP,A) 特開 昭61−211755(JP,A) 特開 平4−352054(JP,A) 特開 平3−273350(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 29/10 G06F 13/00 353 H04L 13/08
Claims (5)
- 【請求項1】計算機インタフェース回路と、送受信デー
タを保持するバッファメモリと、プロトコル処理を実行
するプロセッサと、上記プロセッサが実行するプログラ
ムや処理に必要なデ−タを格納するためのローカルメモ
リと、計算機内の主メモリと前記バッファメモリ間のデ
ータ転送を行なう第1のデータ転送装置と、ネットワー
ク伝送路と前記バッファメモリ間のデータ転送を行なう
第2のデータ転送装置を内蔵したメディア・アクセス・
コントローラとから成る通信制御装置において、ネット
ワークから通信制御装置が受信したデータについて、プ
ロトコル処理が終了する以前に上記第1のデータ転送装
置を起動することにより、プロセッサによるプロトコル
処理の少なくとも1部とデータ転送装置によるデータ転
送とを並行して実行するようにしたことを特徴とする受
信データ処理方式。 - 【請求項2】請求項1に記載の受信データ処理方式にお
いて、前記通信制御装置が、前記ローカルプロセッサに
より実行される階層化プロトコルの各レイヤについて、
各々の上位レイヤを起動するのに必要なアドレス処理を
完了した時点で、前記第1のデータ転送装置に主メモリ
とバッファメモリ間のデータ転送の開始を指示し、その
後に上記アドレス処理以外のプロトコル処理を実行する
ようにしたことを特徴とする受信データ処理方式。 - 【請求項3】請求項2に記載の受信データ処理方式にお
いて、前記通信制御装置が、前記第1のデータ転送装置
によるデータ転送開始を指示した後、受信デ−タに関す
るチェックサム処理を実行することを特徴とする受信デ
ータ処理方式。 - 【請求項4】前記第1のデータ転送装置による主メモリ
とバッファメモリ間のデータ転送と、前記ローカルプロ
セッサで実行されているプロトコル処理とが正常に完了
したことを確認して、計算機に対しるデータ受信通知を
行うことを特徴とする請求項1、2、または3に記載の
受信データ処理方式。 - 【請求項5】計算機インタフェース回路と、送受信デー
タを保持するバッファメモリと、プロトコル処理を実行
するプロセッサと、前記プロセッサが実行するプログラ
ムや処理に必要なテーブルを格納するローカルメモリ
と、計算機内の主メモリと前記バッファメモリ間のデー
タ転送を実行する第1のデータ転送装置と、ネットワー
ク伝送路と前記バッファメモリ間のデータ転送を実行す
る第2のデータ転送装置を内蔵したメディア・アクセス
・コントローラとから成る通信制御装置において、上記
第1のデータ転送装置が主メモリとバッファメモリ間の
データ転送が正常に終了したことを示す第1の制御信号
を発生し、上記ローカルプロセッサがプロトコル処理が
正常に終了したことを示す第2の制御信号を発生し、上
記通信制御装置が上記第1、第2の制御信号のアンド条
件によって計算機に対するデータ受信通知信号を発生す
る信号発生手段を有することを特徴とする通信制御装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00127892A JP3282205B2 (ja) | 1992-01-08 | 1992-01-08 | 受信データ処理方式及び通信制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00127892A JP3282205B2 (ja) | 1992-01-08 | 1992-01-08 | 受信データ処理方式及び通信制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05183603A JPH05183603A (ja) | 1993-07-23 |
JP3282205B2 true JP3282205B2 (ja) | 2002-05-13 |
Family
ID=11496987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00127892A Expired - Fee Related JP3282205B2 (ja) | 1992-01-08 | 1992-01-08 | 受信データ処理方式及び通信制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3282205B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8218555B2 (en) | 2001-04-24 | 2012-07-10 | Nvidia Corporation | Gigabit ethernet adapter |
ATE493821T1 (de) * | 2001-04-24 | 2011-01-15 | Nvidia Corp | Gigabit-ethernetadapter |
JP4344576B2 (ja) | 2003-09-26 | 2009-10-14 | 株式会社ルネサステクノロジ | パケット通信装置 |
US8176545B1 (en) | 2003-12-19 | 2012-05-08 | Nvidia Corporation | Integrated policy checking system and method |
-
1992
- 1992-01-08 JP JP00127892A patent/JP3282205B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05183603A (ja) | 1993-07-23 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |