JP3281936B2 - Logic circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、高速で多機能な動作を
行う論理回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit which performs high-speed and multifunctional operations.

【０００２】[0002]

【従来の技術】電流を制御できるＮ型の負性抵抗素子を
直列に接続し、その中間の電圧を出力として取り出す方
式の論理ゲートが知られている。以下、この論理ゲート
の特徴について説明する。図３はこの論理ゲートを構成
する負性抵抗素子の構造を示す断面図である。同図にお
いて、１１は半絶縁性ＧａＡｓ基板、１２は２×１０¹⁸
ｃｍ^-3のシリコンをドープした６０００Åのｎ⁺-ＧａＡ
ｓバッファー層、１３は例えば５×１０¹⁷ｃｍ^-3のシリ
コンをドープした５００Åのｎ- ＧａＡｓからなるコレ
クタ層、１４は例えば５０ÅのアンドープＡｌＡｓから
なる第１のバリア層、１５は例えば５０Åのアンドープ
ＧａＡｓからなる井戸層、１６は同じく５０Åのアンド
ープＡｌＡｓからなる第２のバリア層、１７は例えば５
×１０¹⁷ｃｍ^-3のシリコンをドープした５００Åのｎ-
ＧａＡｓからなるエミッタ層、１８は２×１０¹⁸ｃｍ^{- 3}
のシリコンをドープした３０００Åのｎ⁺-ＧａＡｓか
らなるエミッタコンタクト層である。2. Description of the Related Art There is known a logic gate in which N-type negative resistance elements capable of controlling current are connected in series and an intermediate voltage is output as an output. Hereinafter, features of this logic gate will be described. FIG. 3 is a sectional view showing the structure of the negative resistance element constituting the logic gate. In the figure, 11 is a semi-insulating GaAs substrate, 12 is 2 × 10 ¹⁸
6000 ° n ⁺ -GaAs doped with cm ^-3 silicon
An s buffer layer, 13 is a collector layer made of, for example, 500 ° n-GaAs doped with 5 × 10 ¹⁷ cm ⁻³ of silicon, 14 is a first barrier layer made of, for example, 50 ° undoped AlAs, and 15 is, for example, a 50 ° undoped layer. A well layer made of GaAs, a second barrier layer also made of undoped AlAs at 50 °, and a well layer 17 made of, for example, 5 °
500 ° n-doped with silicon of × 10 ¹⁷ cm ^-3
Emitter layer made of GaAs, 18 is 2 × 10 ¹⁸ cm ^{- 3}
Is an emitter contact layer made of 3000 ° n ⁺ -GaAs doped with silicon.

【０００３】結晶成長は例えば分子線エピタキシー法で
行い、成長後、メサエッチングを行い、図３のような共
鳴トンネルダイオードを形成する。１９はエミッタ電
極、２０は例えばＡｕＧｅ／Ｎｉの蒸着および合金化に
よって形成されたコレクタ電極、２１はＮｉ／Ｚｎ／Ａ
ｕ／Ｔｉ／Ａｕ（例えばそれぞれ５０Å／１６０Å／１
０００Å／１０００Å／１０００Å）を蒸着し約４００
℃で合金化して形成された制御電極、２２は制御電極２
１から拡散されたＺｎが形成するｐ⁺ 領域である。ま
た、２３は例えばＨ⁺ をイオン注入することによって形
成された高抵抗層である。The crystal growth is performed by, for example, a molecular beam epitaxy method, and after the growth, mesa etching is performed to form a resonant tunnel diode as shown in FIG. 19 is an emitter electrode, 20 is a collector electrode formed by vapor deposition and alloying of, for example, AuGe / Ni, 21 is Ni / Zn / A
u / Ti / Au (for example, 50 ° / 160 ° / 1, respectively)
2,000Å / 1000Å / 1000Å).
The control electrode 22 formed by alloying at 22 ° C.
This is ap ⁺ region formed by Zn diffused from 1. Reference ^numeral 23 denotes a high resistance layer formed by, for example, implanting H ⁺ ions.

【０００４】この構造では共鳴トンネルダイオードの面
積は、ｐｎ接合の空乏層の伸びによって決まるため、制
御電極２１に加えた電圧によってエミッタ−コレクタ間
を流れる電流を制御することが可能である。このような
負性抵抗素子２つを直列に接続し、その両端に電源電圧
Ｖ_exを加える。また、２つの負性抵抗素子の接続点から
出力端子をとる。In this structure, the area of the resonant tunneling diode is determined by the extension of the depletion layer of the pn junction, so that the current flowing between the emitter and collector can be controlled by the voltage applied to the control electrode 21. Two such negative resistance elements are connected in series, and a power supply voltage _Vex is applied to both ends thereof. Further, an output terminal is taken from a connection point of the two negative resistance elements.

【０００５】次にこの論理ゲートの動作について図４お
よび図５を用いて説明する。まず、１つの負性抵抗素子
単体の電流−電圧特性を図４に示す。２つの負性抵抗素
子を直列に接続した場合の系の安定点は、電源電圧Ｖ_ex
に応じて図５（ａ）に示すように変化する。まず、電源
電圧Ｖ_exがピーク電圧Ｖ_p の２倍より小さいときは点Ａ
が安定点であり、出力電圧はＶ_ex／２である。電源電圧
Ｖ_exを大きくして電圧が２Ｖ_p を越えると、図５（ｂ）
に示すように系の安定点はＢとＣとの２点となり、出力
電圧が電圧Ｖ_Bもしくは電圧Ｖ_Cのいずれかの安定点に落
ち着くかは２つの負性抵抗素子の特性の微妙な違いによ
る。Next, the operation of the logic gate will be described with reference to FIGS. First, FIG. 4 shows current-voltage characteristics of one negative resistance element alone. When two negative resistance elements are connected in series, the stable point of the system is the power supply voltage V _ex
Changes as shown in FIG. First, when the power supply voltage V _ex is smaller than twice the peak voltage V _p , the point A
Is a stable point, and the output voltage is V _ex / 2. When the power supply voltage V _ex is increased and the voltage exceeds 2 V _p , FIG.
Becomes two points, subtle differences in either settles to a stable point of two negative resistance element characteristics of the output voltage is the voltage V _B or the voltage V _C of the stable points and B C of the system as shown in by.

【０００６】この微妙な特性の変化は、入力端子に印加
する電圧によって生じさせることができる。つまり、制
御電極２１に正の電圧を加えると、ＭＥＳＦＥＴと同様
に空乏層が縮み、素子面積が実効的に大きくなり、電流
も増加することになる。この結果、電流量が相対的に小
さい素子に大きな電圧がかかる方がエネルギー的に安定
になる。したがって出力電圧を決めることができる。負
の電圧の時はこの反対となる。This subtle change in characteristics can be caused by a voltage applied to the input terminal. That is, when a positive voltage is applied to the control electrode 21, the depletion layer shrinks similarly to the MESFET, the element area is effectively increased, and the current is increased. As a result, when a large voltage is applied to an element having a relatively small amount of current, energy becomes more stable. Therefore, the output voltage can be determined. The opposite is true for negative voltages.

【０００７】ここで注意すべきことは、電流の変化は極
めて小さくて良いということである。２つの負性抵抗素
子が完全に等価であるとすれば、０．００１％程度の小
さな電流の変化でも室温の熱エネルギーに打ち勝って安
定にスイッチングすることが可能である。したがって実
際には負性抵抗素子のばらつきがスイッチングに要する
最小の電流の変化を決めることになる。いずれにせよ電
流の変化は極めて小さくて良いので、制御電極２１によ
る相互コンダクタンスは小さくて良く、入力容量も極め
て小さくできる。したがってファンアウトが増えても出
力側の容量はほとんど増えず、動作スピードの劣化は起
こらない。It should be noted here that the change in current can be extremely small. Assuming that the two negative resistance elements are completely equivalent, it is possible to overcome the thermal energy at room temperature and perform stable switching even with a small change in current of about 0.001%. Therefore, in practice, the variation of the negative resistance element determines the minimum change in current required for switching. In any case, since the change in the current may be extremely small, the mutual conductance of the control electrode 21 may be small, and the input capacitance may be extremely small. Therefore, even if the fan-out increases, the capacity of the output side hardly increases, and the operation speed does not deteriorate.

【０００８】さて、この負性抵抗素子を用いて論理回路
を組むためには、電源電圧Ｖ_exとして０Ｖから２Ｖ_P よ
り大きい電圧の間で周期的に変化する駆動電圧を用い
る。ここである負性抵抗素子の出力を次の負性抵抗素子
の入力として使用するためには、前の負性抵抗素子の出
力が決まっている必要があるため、駆動電圧の位相を遅
らせる必要がある。例えば図６（ａ）に示すような論理
回路４０₁〜４０₅を組み合わせた回路では、それぞれの
段に属す負性抵抗素子に図６（ｂ）に示すような３相の
駆動電圧Ａ，Ｂ，Ｃを与えてやれば良い。なお、２つの
素子のピーク電圧が異なるときは、それぞれをＶ_P1，Ｖ
_P2として上記２Ｖ_P をＶ_P1＋Ｖ_P2と読み代えれば良い。In order to construct a logic circuit using this negative resistance element, a drive voltage that periodically changes from 0 V to a voltage greater than 2 V _P is used as the power supply voltage V _ex . In order to use the output of the negative resistance element as the input of the next negative resistance element, the output of the previous negative resistance element needs to be determined, and therefore, the phase of the drive voltage needs to be delayed. is there. For example, logic as shown in FIG.
The circuit combining the circuits 40 ₁ to 40 _5, the driving voltage A of the negative resistance element to the three-phase as shown in FIG. 6 (b) belonging to each stage, B, may do it gives C. When the peak voltages of the two elements are different, they are V _P1 and V
The above 2V _P may In other read as V _P1 + V _P2 as _P2.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、このよ
うな特長を持つ論理ゲートは、今現在、これを用いた有
効な論理回路の構成法は知られていなかった。However, as for the logic gate having such features, no effective logic circuit configuration method using the logic gate has been known at present.

【００１０】したがって本発明は、前述した制御可能な
負性抵抗素子を組み合わせた論理ゲートの特長を十分に
生かせる多機能な論理回路を提供することを目的として
いる。[0010] Accordingly, the present invention aims at providing a multi-function logic circuits which capitalize fully the characteristics of the logic gates that combine controllable negative resistance element described above.

【００１１】[0011]

【課題を解決するための手段】このような目的を達成す
るために本発明による論理回路は、空乏層の広がりによ
って電流の流れる断面積を変化させ、ピーク電流値を制
御する接合型またはショットキィー型の入力端子を持
ち、エミッタ電極，コレクタ電極間でＮ型の微分負性抵
抗を示す負性抵抗素子を、エミッタ電極，コレクタ電極
に対して２個直列に接続し、第１の素子のコレクタ電極
に駆動電圧を印加し、第２の素子のエミッタ電極を接地
し、第１の素子と第２の素子との接続部の電圧を出力と
して取り出す論理ゲートを用いた２入力の論理回路にお
いて、第１の論理ゲートおよび第２の論理ゲートを設け
て初段の論理ゲートとし、第１の論理ゲートにおいて
は、接地側の素子を第１の負荷素子とし、駆動電圧を印
加する側の素子を第１の駆動素子とし、第２の論理ゲー
トにおいては、接地側の素子を第２の駆動素子とし、駆
動電圧を印加する側の素子を第２の負荷素子とし、第
１，第２の駆動素子には負性抵抗素子部との接合面積比
を変えた２つの入力端子をそれぞれ設け、第１の駆動素
子の面積の大きい方の入力端子と第２の駆動素子の面積
の小さい方の入力端子とを接続して初段の論理ゲートの
第１の入力端子とし、かつ第１の駆動素子の面積の小さ
い方の入力端子と第２の駆動素子の面積の大きい方の入
力端子とを接続して初段の論理ゲートの第２の入力端子
とし、第１，第２の負荷素子には１つの入力端子をそれ
ぞれ設けて閾値制御用とし、さらに第３の論理ゲートを
設けて第２段の論理ゲートとし、第３の論理ゲートにお
いては、接地側の素子を第３の負荷素子とし、駆動電圧
を印加する側の素子を第３の駆動素子とし、第３の駆動
素子には２つの入力端子を設け、第３の負荷素子には１
つの入力端子を設けて閾値制御用とし、第３の駆動素子
の一方の入力端子に第１の論理ゲートの出力を接続し、
第３の駆動素子の他方の入力端子に第２の論理ゲートの
出力を接続し、初段の論理ゲートを駆動する駆動電圧に
対して位相の遅れた駆動電圧を第２段の論理ゲートに加
えるように接続したものである。In order to achieve the above object, a logic circuit according to the present invention has a junction type or a Schottky which controls a peak current value by changing a cross-sectional area where a current flows by expanding a depletion layer. A negative resistance element having an N-type input terminal and exhibiting an N-type differential negative resistance between the emitter electrode and the collector electrode is connected in series to the emitter electrode and the collector electrode, and the collector of the first element is connected. In a two-input logic circuit using a logic gate which applies a drive voltage to the electrode, grounds the emitter electrode of the second element, and takes out, as an output, the voltage at the connection between the first element and the second element, A first logic gate and a second logic gate are provided to form a first-stage logic gate . In the first logic gate, an element on the ground side is a first load element, and an element on the side to which a drive voltage is applied is a first load element . 1 A drive element, in the second logic gate, and the elements on the ground side and the second drive element, an element on the side for applying a driving voltage to the second load element, the
1, the second drive element respectively the two input terminals with different junction area ratio of the negative resistance element, a first drive element
Of the first-stage logic gate is coupled to an input terminal of smaller area of the larger input terminal and a second driving element of the area of the child
A first input terminal , and a small area of the first drive element;
Input terminal and the input terminal having the larger area of the second drive element.
A second input terminal of the first-stage logic gates by connecting the power terminal
And one input terminal for the first and second load elements.
Each is provided for threshold control, and a third logic gate is further provided for a second-stage logic gate . In the third logic gate, a ground-side element is used as a third load element, and a drive voltage is applied. the device side and the third driving element, the third driving device provided with two input terminals, the third load element 1
One of the threshold control is provided an input terminal, an output of the first logic gate is connected to one input terminal of the third driving element,
The output of the second logic gate is connected to the other input terminal of the third drive element, and a drive voltage delayed in phase with respect to the drive voltage for driving the first logic gate is applied to the second logic gate. Connected to.

【００１２】[0012]

【作用】本発明においては、負荷素子の入力端子に加え
る電圧により論理演算を変えることができ、より柔軟性
に富んだ回路を組むことができる。According to the present invention, the logic operation can be changed by the voltage applied to the input terminal of the load element, and a more flexible circuit can be constructed.

【００１３】[0013]

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。 （実施例１） 図１は本発明による論理回路の一実施例による構成を示
す回路図である。同図において、３１はＮ型の微分負性
抵抗を有する負性抵抗素子を２つ組み合わせた第１の論
理ゲート、３２は同様に負性抵抗素子を２つ組み合わせ
た第２の論理ゲートであり、これらの第１の論理ゲート
３１および第２の論理ゲート３２は論理回路の初段部
（初段の論理ゲート）を構成している。第１の論理ゲー
ト３１においては、接地側の素子を負荷素子（第１の負
荷素子）とし、駆動電圧Ｖ_b1を印加する側の素子を駆動
素子（第１の駆動素子）として肯定論理素子を構成して
いる。また、第２の論理ゲート３２においては、接地側
の素子を駆動素子（第２の駆動素子）とし、駆動電圧Ｖ
_b1を印加する側の素子を負荷素子（第２の負荷素子）と
して否定論理素子を構成している。Embodiments of the present invention will be described below in detail with reference to the drawings. Embodiment 1 FIG. 1 is a circuit diagram showing a configuration of a logic circuit according to an embodiment of the present invention. In the figure, reference numeral 31 denotes a first logic gate in which two negative resistance elements having an N-type differential negative resistance are combined, and 32 denotes a second logic gate in which two negative resistance elements are similarly combined. , The first logic gate 31 and the second logic gate 32 are connected to the first stage of the logic circuit.
(The first-stage logic gate) . In the first logic gate 31, the element on the ground side is connected to a load element (first negative gate).
The positive logic element is configured as a driving element (first driving element) with the element to which the driving voltage _Vb1 is applied as a driving element (first driving element) . In the second logic gate 32, the element on the ground side is a driving element (second driving element) , and the driving voltage V
The element on the side to which _b1 is applied constitutes a NOT logic element as a load element (second load element) .

【００１４】また、これらの駆動素子には負性抵抗素子
部との接合面積比を変えた２つの入力端子Ｗ₁，Ｗ₂がそ
れぞれ設けられ、第１の論理ゲート３１の駆動素子の面
積の大きい方の入力端子と第２の論理ゲート３２の駆動
素子の面積の小さい方の入力端子とを接続して入力端子
（第１の入力端子）Ｉ ₁ に接続し、また第１の論理ゲー
ト３１の駆動素子の面積の小さい方の入力端子と第２の
論理ゲート３２の駆動素子の面積の大きい方の入力端子
とを接続して入力端子（第２の入力端子）Ｉ ₂ に接続し
ている。この場合、これらの駆動素子の入力端子Ｗに付
加されている数字は入力への重み付け（Ｗｊ＝１，２，
・・・）を示している。また、負荷素子には論理的閾値
Ｌ_th1，Ｌ_th2を実現するための制御電圧Ｖ_c1，Ｖ_c2をそ
れぞれ入力する１つの制御端子Ｃ₁，Ｃ₂が設けられてい
る。なお、本実施例では、入力端子Ｗ₁＝１，入力端子
Ｗ₂＝２としている。Further, these driving elements are provided two input terminals W _1, W ₂ having different junction area ratio of the negative resistance element portions, respectively, surfaces of the drive elements of the first logic gate 31 < Driving of the input terminal having the larger product and the second logic gate 32
Connect the input terminal with the smaller element area to the input terminal
(First input terminal) connected to I ₁ ,
The input terminal having the smaller area of the driving element of the
The input terminal having the larger driving element area of the logic gate 32
Connect the door connecting the input terminal (second input terminal) I ₂
ing. In this case, the numbers added to the input terminals W of these driving elements are weighted to the inputs (Wj = 1, 2, 2).
...). The load element is provided with one control terminal C ₁ and C _{2 for} inputting control voltages V _c1 and V _c2 for realizing the logical thresholds L _th1 and L _th2 , respectively. In this embodiment, the input terminal W ₁ = 1 and the input terminal W ₂ = 2.

【００１５】また、３３は同様に負性抵抗素子を２つ組
み合わせた第３の論理ゲートであり、この第３の論理ゲ
ート３３は論理回路の第２段部（第２段の論理ゲート）
を構成している。この第３の論理ゲート３３において
は、接地側の素子を負荷素子（第３の負荷素子）とし、
駆動電圧Ｖ_b2を印加する側の素子を駆動素子（第３の駆
動素子）とし、この駆動素子には重み付けの等しい２つ
の入力端子が設けられ、負荷素子には論理的閾値Ｌ_th3
を実現するための制御電圧Ｖ_c3を入力する１つの制御端
子Ｃ₃ が設けられている。また、駆動素子（第３の駆動
素子）の一方の入力端子には第１の論理ゲート３１の出
力が接続され、他方の入力端子には第２の論理ゲート３
２の出力が接続され、初段の論理ゲートを駆動する駆動
電圧Ｖ_b1に対して位相の遅れた駆動電圧Ｖ_b2を第２段の
論理ゲート３３に加えるように接続されている。また、
この第３の論理ゲート３３の駆動素子と負荷素子との接
続部には出力端子Ｏが設けられている。Reference numeral 33 denotes a third logic gate in which two negative resistance elements are similarly combined. The third logic gate 33 is a second-stage logic circuit (second-stage logic gate).
Is composed. In the third logic gate 33, the element on the ground side is a load element (third load element) ,
The element to which the drive voltage _Vb2 is applied is connected to the drive element (third drive).
And dynamic elements), this is the drive element two input terminals are provided equal weighting, the load element is a logical threshold L _th3
One control terminal C ₃ to enter is provided a control voltage V _c3 for realizing. In addition, the driving element (third driving
To one input terminal of the device) is connected the output of the first logic gate 31, the other input terminal and the second logic gate 3
2 are connected so that a drive voltage V _b2, which is delayed in phase with respect to the drive voltage V _b1 for driving the first stage logic gate, is applied to the second stage logic gate 33. Also,
An output terminal O is provided at a connection between the drive element and the load element of the third logic gate 33.

【００１６】このように構成された論理回路において、
入力端子Ｉ₁，Ｉ₂に入力される入力電圧が「Ｈ］のとき
は「１」，入力電圧が「Ｌ」のときは「０」と表すとす
れば、論理ゲート３１，３２の動作が次のようになる。 肯定論理素子 出力＝１ ΣＷｊ^*Ｉｊ＞Ｌ_th 出力＝０ その他 否定論理素子 出力＝０ ΣＷｊ^*Ｉｊ＞Ｌ_th 出力＝１ その他 ここでＷｊはｊ番目の入力に対する重み付けを表し、Ｉ
ｊ（＝０または１）はｊ番目の入力を表す。Ｗｊは入力
電極の大きさ（ダイオードとの接合部の長さ）に比例す
るため、容易に設定することができる。また、論理的な
閾値は負荷素子の制御端子に加える電圧によって制御で
きる。In the logic circuit configured as described above,
If the input voltages input to the input terminals I ₁ and I ₂ are “H” and “1” and the input voltage is “L” and “0”, respectively, the operation of the logic gates 31 and 32 is performed. It looks like this: Affirmative logic element output = 1 ΣWj ^* Ij> L _th output = 0 other negative logical element output = 0 ΣWj ^* Ij> L _th output = 1 other where Wj represents the weight for j-th input, I
j (= 0 or 1) represents the j-th input. Wj can be easily set because it is proportional to the size of the input electrode (the length of the junction with the diode). Also, the logical threshold can be controlled by the voltage applied to the control terminal of the load element.

【００１７】例えば閾値Ｌ_th＝０．５とするには負荷素
子の電流量を駆動素子にΣＷｊ^* Ｉｊ＝１となるような
入力を与えたときの電流量より小さく、ΣＷｊ^* Ｉｊ＝
０となるような入力を加えたときより大きくなるように
すれば良い。For example, in order to set the threshold value L _th = 0.5, the current amount of the load element is smaller than the current amount when an input that satisfies ^* Wj ^* Ij = 1 is given to the drive element, and ΣWj ^* Ij =
What is necessary is just to make it larger than when the input which becomes 0 is added.

【００１８】この論理回路における閾値と入力，出力と
の関係を示すと、下記表１に示すようになる。Table 1 below shows the relationship between the threshold value and the input and output in this logic circuit.

【００１９】[0019]

【表１】 [Table 1]

【００２０】ただし、ある機能を実現するための閾値の
組み合わせは複数存在するものがあるが、ここではその
うちの一例だけを示すにとどめている。この表から分か
るように二入力のブール論理関数１６種のうち、基本的
な論理演算（ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ，ＸＯ
Ｒ，ＸＮＯＲ）を含む１２種を切り替えて使用すること
ができる。However, there are a plurality of combinations of threshold values for realizing a certain function, but only one example is shown here. As can be seen from this table, among the 16 types of two-input Boolean logic functions, basic logical operations (AND, OR, NAND, NOR, XO) are performed.
R, XNOR) can be switched and used.

【００２１】ここで表１中の例えば論理演算ＸＮＯＲに
ついて説明すると、第１の論理ゲート３１の論理的閾値
は２．５であり、接地側の素子を負荷素子として使用す
るための肯定論理である。これは入力端子Ｉ₁，Ｉ₂の入
力が共に「１」のとき（２×１＋１＝３であり、２．５
より大きい）だけ、第１の論理ゲート３１の出力が
「１」になることを示している。つまり出力は入力端子
Ｉ₁，Ｉ₂に印加される入力のＡＮＤである。次に第２の
論理ゲート３２の論理的閾値は０．５であり、また、こ
の第２の論理ゲート３２では接地側の素子を入力素子と
して使用するために否定論理になっている。したがって
ここでは入力端子Ｉ₁，Ｉ₂の入力が共に「０」のときだ
け、「１」を出力する。したがってこの第２の論理ゲー
ト３２の機能はＮＯＲになる。最後に第３の論理ゲート
３３は肯定論理でかつ論理的閾値が０．５であるため、
２つの入力のうち、いずれか一方でも「１」になれば出
力は「１」になる。つまりこの機能はＯＲである。これ
らを合わせれば、出力の機能は（バーａ・バーｂ）＋
（ａ・ｂ）であり、これはＸＮＯＲになっている。Here, for example, the logical operation XNOR in Table 1 will be described. The logical threshold value of the first logic gate 31 is 2.5, which is a positive logic for using the element on the ground side as a load element. . This is because when the inputs of the input terminals I ₁ and I ₂ are both “1” (2 × 1 + 1 = 3, 2.5
Greater than) indicates that the output of the first logic gate 31 is "1". That is, the output is the AND of the inputs applied to the input terminals I ₁ and I ₂ . Next, the logical threshold value of the second logic gate 32 is 0.5, and the second logic gate 32 has a negative logic in order to use the element on the ground side as an input element. Therefore, here, "1" is output only when both inputs of the input terminals I ₁ and I ₂ are "0". Therefore, the function of the second logic gate 32 is NOR. Finally, since the third logic gate 33 is positive logic and the logical threshold is 0.5,
If any one of the two inputs becomes "1", the output becomes "1". That is, this function is OR. If these are combined, the output function is (bar a / bar b) +
(A · b), which is XNOR.

【００２２】（参考例） 図２は本発明による論理回路に関する参考例を示す回路
図であり、前述の図と同一部分には同一符号を付してあ
る。同図においては、図１で説明した実施例１の初段部
に２つの論理ゲート３４および論理ゲート３５を付加し
た構成である。この構成では、実施例１で実現できなか
った４種の論理関数も実現できる。このような構成にお
いては、論理ゲート３４および論理ゲート３５の負荷素
子へ印加する制御電圧によって論理閾値を変えることに
より、１６種すべての２入力論理関数を切り替えて使用
することができる。( Reference Example ) FIG. 2 is a circuit diagram showing a reference example relating to a logic circuit according to the present invention. In this figure, two logic gates 34 and 35 are added to the first stage of the first embodiment described with reference to FIG. With this configuration, four types of logical functions that cannot be realized in the first embodiment can also be realized. In such a configuration, by changing the logic threshold value according to the control voltage applied to the load elements of the logic gate 34 and the logic gate 35, all 16 types of two-input logic functions can be switched and used.

【００２３】[0023]

【発明の効果】以上、説明したように本発明によれば、
負荷素子へ与える制御電圧によって論理閾値を変えるこ
とにより、二入力論理関数を切り替えて使用することが
できるので、高速で多機能の動作が実現可能となるとい
う極めて優れた効果が得られる。As described above, according to the present invention,
By changing the logic threshold according to the control voltage applied to the load element, the two-input logic function can be switched and used, so that an extremely excellent effect that high-speed multi-function operation can be realized is obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明による論理回路の一実施例による構成を
示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a logic circuit according to an embodiment of the present invention.

【図２】本発明による論理回路に関する参考例を示す回
路図である。FIG. 2 is a circuit diagram showing a reference example regarding a logic circuit according to the present invention.

【図３】本発明による論理回路を構成する負性抵抗素子
の基本構造を示す断面図である。FIG. 3 is a sectional view showing a basic structure of a negative resistance element constituting a logic circuit according to the present invention.

【図４】本発明による論理回路を構成する１つの負性抵
抗素子の電流−電圧特性を示す図である。FIG. 4 is a diagram showing current-voltage characteristics of one negative resistance element included in a logic circuit according to the present invention.

【図５】図３に示した負性抵抗素子を直列に接続した場
合のスイッチング特性を示す図である。FIG. 5 shows a case where the negative resistance elements shown in FIG . 3 are connected in series.
FIG. 9 is a diagram showing switching characteristics in the case of FIG.

【図６】本発明による論理回路を駆動するためのクロッ
ク信号を示す図である。It is a diagram showing a clock signal for driving the by that logical circuit in the present invention; FIG.

【符号の説明】 １１ 半絶縁性ＧａＡｓ基板 １２ ｎ⁺-ＧａＡｓバッファー層 １３ ｎ-ＧａＡｓコレクタ層 １４ ｉ-ＡｌＡｓバリア層 １５ ｉ-ＧａＡｓ井戸層 １６ ｉ-ＡｌＡｓバリア層 １７ ｎ-ＧａＡｓエミッタ層 １８ ｎ⁺-ＧａＡｓエミッタコンタクト層 １９ エミッタ電極 ２０ コレクタ電極 ２１ 制御電極 ２２ ｐ⁺ 領域 ２３ 高抵抗層 ３１ 第１の論理ゲート ３２ 第２の論理ゲート ３３ 第３の論理ゲート ３４ 第４の論理ゲート ３５ 第５の論理ゲート[Description of Signs] 11 Semi-insulating GaAs substrate 12 n ⁺ -GaAs buffer layer 13 n-GaAs collector layer 14 i-AlAs barrier layer 15 i-GaAs well layer 16 i-AlAs barrier layer 17 n-GaAs emitter layer 18 n ⁺ -GaAs emitter contact layer 19 emitter electrode 20 collector electrode 21 control electrode 22 p ⁺ region 23 high resistance layer 31 first logic gate 32 second logic gate 33 third logic gate 34 fourth logic gate 35 fifth Logic gate

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 空乏層の広がりによって電流の流れる断
面積を変化させ、ピーク電流値を制御する接合型または
ショットキィー型の入力端子を持ち、エミッタ電極，コ
レクタ電極間でＮ型の微分負性抵抗を示す負性抵抗素子
を、エミッタ電極，コレクタ電極に対して２個直列に接
続し、第１の素子のコレクタ電極に駆動電圧を印加し、
第２の素子のエミッタ電極を接地し、第１の素子と第２
の素子との接続部の電圧を出力として取り出す論理ゲー
トを用いた２入力の論理回路において、 第１の論理ゲートおよび第２の論理ゲートを設けて初段
の論理ゲートとし、第１の論理ゲートにおいては、接地
側の素子を第１の負荷素子とし、駆動電圧を印加する側
の素子を第１の駆動素子とし、第２の論理ゲートにおい
ては、接地側の素子を第２の駆動素子とし、駆動電圧を
印加する側の素子を第２の負荷素子とし、前記第１，第
２の駆動素子には負性抵抗素子部との接合面積比を変え
た２つの入力端子をそれぞれ設け、第１の駆動素子の面
積の大きい方の入力端子と第２の駆動素子の面積の小さ
い方の入力端子とを接続して初段の論理ゲートの第１の
入力端子とし、かつ第１の駆動素子の面積の小さい方の
入力端子と第２の駆動素子の面積の大きい方の入力端子
とを接続して初段の論理ゲートの第２の入力端子とし、
前記第１，第２の負荷素子には１つの入力端子をそれぞ
れ設けて閾値制御用とし、さらに第３の論理ゲートを設
けて第２段の論理ゲートとし、第３の論理ゲートにおい
ては、接地側の素子を第３の負荷素子とし、駆動電圧を
印加する側の素子を第３の駆動素子とし、前記第３の駆
動素子には２つの入力端子を設け、前記第３の負荷素子
には１つの入力端子を設けて閾値制御用とし、第３の駆
動素子の一方の入力端子に第１の論理ゲートの出力を接
続し、第３の駆動素子の他方の入力端子に第２の論理ゲ
ートの出力を接続し、初段の論理ゲートを駆動する駆動
電圧に対して位相の遅れた駆動電圧を第２段の論理ゲー
トに加えるように接続したことを特徴とした論理回路。1. A junction-type or Schottky-type input terminal for controlling a peak current value by changing a cross-sectional area of a current by expanding a depletion layer, and an N-type differential negative electrode between an emitter electrode and a collector electrode. Two negative resistance elements indicating resistance are connected in series to the emitter electrode and the collector electrode, and a driving voltage is applied to the collector electrode of the first element.
The emitter electrode of the second element is grounded, and the first element and the second
In a two-input logic circuit using a logic gate for taking out the voltage at the connection with the element as an output, a first logic gate and a second logic gate are provided,
In the first logic gate, the element on the ground side is a first load element, the element on the side to which a drive voltage is applied is the first drive element, and the second logic gate is the grounded element. The element on the side of the first side is a second drive element, and the element on the side to which a drive voltage is applied is a second load element .
The second drive element is provided with two input terminals each having a different junction area ratio with the negative resistance element portion, and the input terminal having the larger area of the first drive element and the smaller area of the second drive element are provided. To the first input terminal of the first stage logic gate.
An input terminal and the first drive element having the smaller area
The input terminal having the larger area of the input terminal and the second drive element
To the second input terminal of the first-stage logic gate,
Each of the first and second load elements has one input terminal.
Provided for threshold control, and further provided with a third logic gate to serve as a second-stage logic gate . In the third logic gate, a ground-side element is used as a third load element, and a drive voltage is applied. the element side and a third driving element, said the third driving <br/> moving element is provided with two input terminals, wherein the third load element provided with one of the input terminals and threshold control , the output of the first logic gate is connected to one input terminal of the third driving <br/> dynamic element, the output of the second logic gate is connected to the other input terminal of the third driving element, logic circuit characterized by connecting a phase delay driving voltage to the driving voltage for driving the first stage of logic gates to apply the logic gates of the second stage. 【請求項２】 請求項１において、前記負性抵抗素子に
共鳴トンネル構造を用いたことを特徴とした論理回路。2. The negative resistance element according to claim 1,
A logic circuit using a resonance tunnel structure .