JP3281468B2 - Analog test circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、入力がアナログ信号で
ある被試験回路を有する集積回路の動作試験をするアナ
ログ試験回路の改良に関する。特に、汎用テスターが出
力するアナログ信号より高分解能のアナログ信号を必要
とする被試験回路を有する集積回路を容易に動作試験で
きるようにする改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement of an analog test circuit for performing an operation test of an integrated circuit having a circuit under test whose input is an analog signal. In particular, the present invention relates to an improvement that enables an operation test of an integrated circuit having a circuit under test that requires an analog signal having a higher resolution than an analog signal output by a general-purpose tester.
【０００２】[0002]
【従来の技術】集積回路を生産後出荷する際にはテスタ
ーと呼ばれる試験機器を用いて動作確認試験を行う。入
力がアナログ信号である被試験回路を有する集積回路の
試験には、アナログ基準電圧を出力することのできるテ
スターが用いられる。2. Description of the Related Art When an integrated circuit is shipped after production, an operation confirmation test is performed using a test device called a tester. A tester capable of outputting an analog reference voltage is used for testing an integrated circuit having a circuit under test whose input is an analog signal.
【０００３】[0003]
【発明が解決しようとする課題】ところで、従来用いら
れてきた汎用テスターは、出力しうるアナログ基準電圧
の分解能が１２ビット程度であるが、近年、ディジタル
回路に要求されるビット数は増大し、上記１２ビット程
度の分解能では、要求を満たせなくなってきた。例え
ば、１６ビットの分解能を持つＡＤコンバータを試験す
るには、このＡＤコンバータに入力するアナログ基準電
圧は１７ビット以上の分解能を有することが必要であ
る。このため、多ビットのＡＤコンバータを有する集積
回路を試験するにあたり、分解能を表す微分非直線性誤
差等の試験項目は汎用テスターでは試験できず、高分解
能のアナログ電圧を出力できる専用テスターを必要とす
るため、試験コストが高価になると云う欠点があった。The conventional general-purpose tester has a resolution of about 12 bits for an analog reference voltage that can be output. However, in recent years, the number of bits required for a digital circuit has increased. With the above resolution of about 12 bits, the requirements cannot be satisfied. For example, to test an AD converter having a resolution of 16 bits, it is necessary that the analog reference voltage input to the AD converter has a resolution of 17 bits or more. For this reason, when testing an integrated circuit having a multi-bit AD converter, test items such as differential nonlinearity error indicating resolution cannot be tested with a general-purpose tester, and a dedicated tester that can output a high-resolution analog voltage is required. Therefore, there is a disadvantage that the test cost becomes high.
【０００４】本発明の目的は、この欠点を解消すること
にあり、汎用テスターを使用して、汎用テスターが出力
するアナログ信号より高分解能のアナログ信号が入力さ
れることを必要とする被試験回路を有する集積回路を試
験することのできるアナログ試験回路を提供することに
ある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate this drawback. A circuit under test that requires the use of a general-purpose tester to input an analog signal having a higher resolution than the analog signal output by the general-purpose tester. An object of the present invention is to provide an analog test circuit capable of testing an integrated circuit having the following.
【０００５】[0005]
【課題を解決するための手段】上記の目的は、第１のデ
ィジタル入力信号（Ｄin）と第１の基準アナログ信号
（Ｖ1 ）と第２の基準アナログ信号（Ｖ2 ）とを入力さ
れ、前記の第１の基準アナログ信号（Ｖ1 ）の信号値と
前記の第２の基準アナログ信号（Ｖ2 ）の信号値との差
の信号値を前記の第１のディジタル入力信号（Ｄin）に
対応したアナログ信号（Ｖout ）に変換して出力する第
１のＤＡコンバータ（１）と、この第１のＤＡコンバー
タ（１）が出力するアナログ信号（Ｖout ）とアナログ
入力信号（Ａin）とが入力され、そのいずれかの信号を
選択信号（Ｓ）に対応して選択し出力する選択手段
（２）と、この選択手段（２）が選択した信号（Ｘ）を
入力される被試験回路（３）とを有するアナログ試験回
路によって達成される。The above object is achieved by receiving a first digital input signal (D in ), a first reference analog signal (V 1 ), and a second reference analog signal (V 2 ). , The difference between the signal value of the first reference analog signal (V 1 ) and the signal value of the second reference analog signal (V 2 ) is converted to the first digital input signal (D in). first and DA converter (1), the first DA converter (1) analog signal is output (V out) and the analog input signal (a for converting an analog signal corresponding (V out) in) in )), a selection means (2) for selecting and outputting one of the signals in accordance with the selection signal (S), and a signal (X) selected by the selection means (2). This is achieved by an analog test circuit having a circuit under test (3).
【０００６】そして、前記の第１のディジタル入力信号
（Ｄin）は、第１の信号入力（Ｓin）を入力され、この
第１の信号入力（Ｓin）を第１のディジタル入力信号
（Ｄin）に変換する第１の制御回路（４）が出力する信
号であると、第１のディジタル入力信号（Ｄin）の端子
数より第１の信号入力（Ｓin）の端子数の方が数が少な
いので、アナログ試験回路の入力端子数を減少すること
ができ、さらに有利である。[0006] Then, the first digital input signal (D in) is input a first signal input of the (S in), the first signal input of the (S in) the first digital input signal ( If it is the first control circuit (4) signal is output to convert to D in), towards the terminal number of a terminal number of the first digital input signal (D in) the first signal input (S in) Is small, the number of input terminals of the analog test circuit can be reduced, which is further advantageous.
【０００７】上記の目的は、第１のディジタル入力信号
と第１の基準アナログ信号と第２の基準アナログ信号と
が入力され、前記の第１の基準アナログ信号の信号値と
前記の第２の基準アナログ信号の信号値との差の信号値
を前記の第１のディジタル入力信号に対応した第１のア
ナログ出力信号に変換して出力する第１のＤＡコンバー
タと、前記の第１のＤＡコンバータが出力する前記の第
１のアナログ出力信号とアナログ入力信号とが入力さ
れ、そのいづれか一方の信号を選択信号に対応して選択
してアナログ信号を出力する選択手段と、 前記の選択
手段が選択した前記のアナログ信号が入力され、前記の
アナログ信号にもとづいて所定の処理を実行する被試験
回路とを有するアナログ試験回路であって、前記の第１
の基準アナログ信号は、第２のディジタル入力信号と第
３の基準アナログ信号と第４の基準アナログ信号とが入
力され、前記の第３の基準アナログ信号の信号値と前記
の第４の基準アナログ信号の信号値との差の信号値を前
記の第２のディジタル入力信号に対応した第２のアナロ
グ出力信号に変換して出力する第２のＤＡコンバータの
出力信号であり、前記の第２の基準アナログ信号は、第
３のディジタル入力信号と第５の基準アナログ信号と第
６の基準アナログ信号とが入力され、前記の第５の基準
アナログ信号の信号値と前記の第６の基準アナログ信号
の信号値との差の信号値を前記の第３のディジタル入力
信号に対応した第３のアナログ出力信号に変換して出力
する第２のＤＡコンバータの出力信号であり、前記の第
３の基準アナログ信号、前記の第４の基準アナログ信
号、前記の第５の基準アナログ信号、及び、前記の第６
の基準アナログ信号は前記のアナログ試験回路の動作試
験を行うための試験機器から出力される信号であるアナ
ログ試験回路によっても達成される。The above object is achieved by a first digital input signal.
And a first reference analog signal and a second reference analog signal
Is input, and the signal value of the first reference analog signal and
The signal value of the difference from the signal value of the second reference analog signal
To the first digital signal corresponding to the first digital input signal.
A first DA converter for converting to a analog output signal and outputting the signal
And the first D / A converter outputs the
1 analog output signal and analog input signal
One of the signals is selected according to the selection signal.
Selecting means for outputting an analog signal by performing
The analog signal selected by the means is input, and the
Under test that performs predetermined processing based on analog signals
An analog test circuit comprising:
The reference analog signal of the second digital input signal is
The third reference analog signal and the fourth reference analog signal are input.
The third reference analog signal and the signal value of the third reference analog signal.
The signal value of the difference from the signal value of the fourth reference analog signal
A second analog corresponding to the second digital input signal described above.
Of the second DA converter which converts the
The second reference analog signal is an output signal.
3 digital input signal, fifth reference analog signal and
6 is inputted, and the fifth reference signal is inputted.
The signal value of the analog signal and the sixth reference analog signal
The signal value of the difference from the third digital input
Convert to a third analog output signal corresponding to the signal and output
The output signal of the second DA converter,
3 reference analog signal, the fourth reference analog signal
Signal, the fifth reference analog signal, and the sixth reference analog signal.
The reference analog signal is an operation test of the analog test circuit.
This is also achieved by an analog test circuit which is a signal output from a test device for performing a test .
【０００８】そして、なお、前記の第１のディジタル入
力信号（Ｄin）は、第１の信号入力（Ｓin1 ）を入力さ
れこの第１の信号入力（Ｓin1 ）を第１のディジタル入
力信号（Ｄin）に変換する第１の制御回路（４）が出力
する信号であり、前記の第２のディジタル入力信号（Ｄ
in2 ）は、第２の信号入力（Ｓin2 ）を入力されこの第
２の信号入力（Ｓin2 ）を第２のディジタル入力信号
（Ｄin2 ）に変換する第２の制御回路（７）が出力する
信号であり、前記の第３のディジタル入力信号
（Ｄin3 ）は、第３の信号入力（Ｓin3 ）を入力されこ
の第３の信号入力（Ｓin3）を第３のディジタル入力信
号（Ｄin3 ）に変換する第３の制御回路（８）が出力す
る信号であると、アナログ試験回路の入力端子数を減少
することができ、さらに有利である。[0008] Then, Here, the first digital input signal (D in), the first signal input (S in1) is input to the first signal input of the (S in1) first digital input signal (D in ), which is output by the first control circuit (4), and is converted into the second digital input signal (D in).
in2 ) is output from a second control circuit (7) which receives the second signal input (S in2 ) and converts the second signal input (S in2 ) into a second digital input signal (D in2 ). a signal for the third digital input signal (D in3), the third signal input (S in3) is input to the third signal input (S in3) a third digital input signal (D When the signal is output from the third control circuit (8), the number of input terminals of the analog test circuit can be reduced, which is further advantageous.
【０００９】また、前記の第１の制御回路（４）と前記
の第２の制御回路（７）と前記の第３の制御回路（８）
とは、シリアルデータをパラレルデータに変換する回路
であるとパラレルデータ入力用のＡＤコンバータとの接
続に都合がよい。The first control circuit (4), the second control circuit (7), and the third control circuit (8)
A circuit for converting serial data into parallel data is convenient for connection with an AD converter for parallel data input.
【００１０】あるいは、前記の第１の制御回路（４）と
前記の第２の制御回路（７）と前記の第３の制御回路
（８）とは、シリアルデータをカウントするカウンター
回路であっても、パラレルデータ入力用のＡＤコンバー
タとの接続は容易である。Alternatively, the first control circuit (4), the second control circuit (7), and the third control circuit (8) are counter circuits for counting serial data. However, connection with an AD converter for parallel data input is easy.
【００１１】さらに、上に述べたアナログ試験回路のい
ずれも、このアナログ試験回路が被試験集積回路に集積
されていてもよく、集積されていると汎用テスターに付
加回路を付加することなく試験することができ、試験時
間やコストも低減でき有利である。Further, in any of the above-described analog test circuits, the analog test circuit may be integrated in the integrated circuit under test. If the analog test circuit is integrated, the test is performed without adding an additional circuit to a general-purpose tester. This is advantageous because the test time and cost can be reduced.
【００１２】[0012]
【作用】本発明に係るアナログ試験回路は、第１のディ
ジタル入力信号Ｄinに対応してアナログ信号Ｖout に変
換し出力する第１のＤＡコンバータ１を有しており、こ
の第１のＤＡコンバータ１の出力Ｖout は第１のＤＡコ
ンバータ１に入力される第１の基準アナログ信号Ｖ1 の
信号値と第２の基準アナログ信号Ｖ2 の信号値との差の
信号値に比例してＤＡ変換された信号となる。すなわ
ち、第１のＤＡコンバータ１の出力の分解能は、第１の
基準アナログ信号Ｖ1 の信号値と第２の基準アナログ信
号Ｖ2 の信号値とが有する分解能より、第１のＤＡコン
バータ１がＤＡ変換するビット数だけ分解能が高い。The analog test circuit according to the present invention has a first DA converter 1 which converts and outputs an analog signal Vout in response to a first digital input signal Din. The output V out of the converter 1 is proportional to the signal value of the difference between the signal value of the first reference analog signal V 1 and the signal value of the second reference analog signal V 2 input to the first DA converter 1. The signal becomes a DA-converted signal. That is, the resolution of the output of the first DA converter 1 than the resolution having a first signal value of the reference analog signals V 1 and the second signal value of the reference analog signal V 2 is, first DA converter 1 The resolution is high by the number of bits for DA conversion.
【００１３】第１の基準アナログ信号Ｖ1 と第２の基準
アナログ信号Ｖ2 とのいずれも、仮にこれらを汎用テス
ターのアナログ出力信号とすれば、第１のＤＡコンバー
タ１の出力の分解能は、汎用テスターのアナログ出力信
号の分解能より、第１のＤＡコンバータ１がＤＡ変換す
るビット数だけ分解能が高くなるから、汎用テスターが
出力するアナログ信号より高分解能のアナログ信号が入
力されることを必要とする被試験回路を有する集積回路
を容易に試験することができる。Assuming that both the first reference analog signal V 1 and the second reference analog signal V 2 are analog output signals of a general-purpose tester, the resolution of the output of the first DA converter 1 is as follows. Since the resolution is higher than the resolution of the analog output signal of the general-purpose tester by the number of bits converted by the first DA converter 1, the analog signal having a higher resolution than the analog signal output by the general-purpose tester needs to be input. An integrated circuit having a circuit under test can be easily tested.
【００１４】[0014]
【実施例】以下、図面を参照して、本発明に係るアナロ
グ試験回路についてさらに詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an analog test circuit according to the present invention will be described in more detail with reference to the drawings.
【００１５】第１実施例（請求項１に対応） 図１参照 図１は本発明の第１実施例に係るアナログ試験回路のブ
ロック図であり、アナログ試験回路を試験している状態
を示し、汎用テスターも表示している。図１において、
１は第１のＤＡコンバータであり、パラレルディジタル
信号である第１のディジタル入力信号Ｄinが第１のＤＡ
コンバータ１に入力され、ディジタルアナログ変換され
たアナログ出力信号Ｖout を出力する。２は選択手段で
あり、アナログ出力信号Ｖout とアナログ入力信号Ａin
とが入力され、そのいずれかの信号を選択信号Ｓに対応
して選択し出力する。３は入力としてアナログ信号を必
要とする被試験回路であり、選択手段２によって選択さ
れたアナログ出力Ｘが入力される。A first embodiment (corresponding to claim 1) See Figure 1. Figure 1 is a block diagram of an analog test circuit according to a first embodiment of the present invention, showing a state that testing analog test circuit, A general-purpose tester is also displayed. In FIG.
1 is a first DA converter, a first digital input signal D in a parallel digital signal is first DA
It is input to the converter 1 and outputs an analog output signal V out that has been converted to digital and analog. 2 is a selection means, which is an analog output signal V out and an analog input signal A in
Is selected, and any one of the signals is selected and output according to the selection signal S. Reference numeral 3 denotes a circuit under test which requires an analog signal as an input, and receives the analog output X selected by the selection means 2.
【００１６】これらの被試験回路３を試験するための付
加回路は、通常、被試験回路３を有する集積回路を汎用
テスターに接続するために用いられるテストボードと呼
ばれる基板に集積回路とともに搭載される。These additional circuits for testing the circuit under test 3 are usually mounted together with the integrated circuit on a substrate called a test board used to connect the integrated circuit having the circuit under test 3 to a general-purpose tester. .
【００１７】１０は汎用テスターである。１１は第１の
基準アナログ信号源であり、１２は第２の基準アナログ
信号源であり、共に汎用テスター１０が有している。そ
れぞれの基準アナログ信号源の発する第１の基準アナロ
グ電圧Ｖ1 と第２の基準アナログ電圧Ｖ2 とは共に第１
のＤＡコンバータ１に入力されている。第１のディジタ
ル入力信号Ｄinと選択信号Ｓとは汎用テスター１０が送
出している。Reference numeral 10 denotes a general-purpose tester. Reference numeral 11 denotes a first reference analog signal source, and reference numeral 12 denotes a second reference analog signal source, both of which are included in the general-purpose tester 10. Both the first reference analog voltage V 1 and the second reference analog voltage V 2 generated by each reference analog signal source are equal to the first reference analog voltage V 1.
Is input to the D / A converter 1. The general-purpose tester 10 sends out the first digital input signal D in and the selection signal S.
【００１８】第１のディジタル入力信号Ｄinがｎビット
で、第１のＤＡコンバータ１の分解能がｎビットである
と、アナログ出力信号Ｖout は、If the first digital input signal D in is n bits and the resolution of the first DA converter 1 is n bits, the analog output signal V out becomes
【００１９】[0019]
【数１】Ｖout ＝（Ｖ1 −Ｖ2 ）Ｄin／２n 但し、 Ｄin＝Σ（２(n-1) ＊Ｄn-1 ＋２(n-2) ＊Ｄn-2 ＋２
(n-3) ＊Ｄn-3 ＋・・・＋Ｄ0 ） となり、アナログ出力信号Ｖout は第１の基準アナログ
電圧Ｖ1 と第２の基準アナログ電圧Ｖ2 との差電圧（Ｖ
1 −Ｖ2 ）を第１のディジタル入力信号Ｄinにしたがっ
てディジタルアナログ変換した電圧となる。すなわち、
汎用テスター１０が出力する第１の基準アナログ電圧Ｖ
1 と第２の基準アナログ電圧Ｖ2 とが有する分解能に対
して、ｎビット分だけ高分解能となっていることにな
る。V out = (V 1 -V 2 ) D in / 2 n where D in = Σ (2 (n-1) * D n-1 +2 (n-2) * D n-2 +2
(n−3) * D n−3 +... + D 0 ), and the analog output signal V out is the difference voltage (V) between the first reference analog voltage V 1 and the second reference analog voltage V 2.
1 -V 2 ) becomes a voltage obtained by digital-to-analog conversion in accordance with the first digital input signal Din. That is,
First reference analog voltage V output by general-purpose tester 10
1 and the second reference analog voltage V 2 and the resolution included in, only the n bits has a high resolution.
【００２０】図１においては、本発明の第１実施例に係
るアナログ試験回路は１個の第１のＤＡコンバータ１と
１個の選択手段２と１個の被試験回路３とで構成されて
いるが、各々１個に限られることはない。例えば、１つ
のアナログ出力信号Ｖout を使用して２個の被試験回路
３を同時に試験したい場合は、１個の第１のＤＡコンバ
ータ１と１個の選択手段２と２個の被試験回路３とで構
成すればよい。この場合、選択手段２は、一つのアナロ
グ出力信号Ｖout と二つのアナログ入力信号Ａ in1 とＡ
in2 とが入力され、二つの出力を出力する。二つの出力
は、選択信号Ｓに対応して、共にアナログ出力信号Ｖ
out を出力するか、または、アナログ入力信号Ａin1 と
Ａin2 とのそれぞれを出力するように構成すればよい。FIG. 1 shows a first embodiment of the present invention.
The analog test circuit is composed of one first DA converter 1 and
It is composed of one selecting means 2 and one circuit under test 3
However, each is not limited to one. For example, one
Analog output signal VoutTwo circuits under test using
3 to test at the same time, one first DA converter
Data 1, one selecting means 2 and two circuits under test 3.
You just need to do it. In this case, the selection means 2 is provided with one analog
Output signal VoutAnd two analog input signals A in1And A
in2Is input and two outputs are output. Two outputs
Are analog output signals V corresponding to the selection signal S.
outOr the analog input signal Ain1When
Ain2May be output.
【００２１】また、第１の基準アナログ信号源１１と第
２の基準アナログ信号源１２とは汎用テスター１０が供
給することゝしているが、これに限ることはなく、汎用
テスター１０が供給できると同様の精度・分解能を有す
るアナログ電圧源であれば許容可能である。The first reference analog signal source 11 and the second reference analog signal source 12 are supplied by the general-purpose tester 10. However, the present invention is not limited to this, and the general-purpose tester 10 can supply. Any analog voltage source having the same accuracy and resolution as described above is acceptable.
【００２２】図２参照 図２は選択手段２の１実施例を示す回路図である。図２
において、２１はＮチャンネルＭＯＳＦＥＴであり、２
２はＰチャンネルＭＯＳＦＥＴであり、２３はインバー
タである。選択信号ＳがＨのとき、アナログ出力Ｘはア
ナログ出力信号Ｖout を出力する。選択信号ＳがＬのと
き、アナログ出力Ｘはアナログ入力信号Ａinを出力す
る。FIG. 2 is a circuit diagram showing an embodiment of the selection means 2. FIG.
, 21 is an N-channel MOSFET, 2
2 is a P-channel MOSFET, and 23 is an inverter. When the selection signal S is H, the analog output X outputs an analog output signal Vout . When the selection signal S is L, the analog output X will output an analog input signal A in.
【００２３】そして、被試験回路３を試験するためアナ
ログ試験回路を動作させるときは、アナログ出力信号Ｖ
out を選択し、被試験回路３を実回路に使用するとき
は、アナログ入力信号Ａinを選択するように選択信号Ｓ
を入力するようにすればよい。When operating the analog test circuit for testing the circuit under test 3, the analog output signal V
out, and when the circuit under test 3 is used in a real circuit, the selection signal S is selected so that the analog input signal A in is selected.
Should be input.
【００２４】第２実施例 （請求項２、請求項５、請求項７に対応） 図３参照 図３は本発明の第２実施例に係るアナログ試験回路のブ
ロック図であり、アナログ試験回路を試験している状態
を示し、汎用テスター１０も表示している。本発明の第
２実施例に係るアナログ試験回路は第１実施例に係るア
ナログ試験回路に対して、第１の制御回路４が付加され
ていることのみが異なる。第１の制御回路４は汎用テス
ター１０の第１の信号入力Ｓinを入力され、第１の信号
入力Ｓinを第１のディジタル入力信号Ｄinに変換する
（請求項２に対応）。 Second Embodiment (Corresponding to Claims 2, 5, and 7) Referring to FIG. 3 FIG. 3 is a block diagram of an analog test circuit according to a second embodiment of the present invention. The state under test is shown, and the general-purpose tester 10 is also displayed. The analog test circuit according to the second embodiment of the present invention is different from the analog test circuit according to the first embodiment only in that a first control circuit 4 is added. The first control circuit 4 receives the first signal input S in of the general-purpose tester 10 and converts the first signal input S in into the first digital input signal D in (corresponding to claim 2).
【００２５】第１の制御回路４がシリアルデータをパラ
レルデータに変換する変換器であると、第１のディジタ
ル入力信号Ｄinがｎビットのパラレルディジタル信号で
あるのに比し、第１の信号入力Ｓinをシリアルディジタ
ル信号とすることができる（請求項５に対応）。When the first control circuit 4 is a converter for converting serial data into parallel data, the first digital input signal Din is compared with an n-bit parallel digital signal. The input S in can be a serial digital signal (corresponding to claim 5).
【００２６】また、第１の制御回路４がカウンター回路
であると、第１の信号入力Ｓinをクロックとすることが
できる（請求項７に対応）。Further, the first control circuit 4 is in the counter circuit, (corresponding to claim 7) the first signal input S in the can be a clock.
【００２７】いずれの場合も、第１の信号入力Ｓinの信
号線の数が第１のディジタル入力信号Ｄinの数より少な
いので、本発明の第２実施例に係るアナログ試験回路
を、テストボードに搭載したとき、テストボードの端子
数を減少することができる。In any case, since the number of signal lines of the first signal input S in is smaller than the number of first digital input signals D in , the analog test circuit according to the second embodiment of the present invention is tested. When mounted on a board, the number of terminals on the test board can be reduced.
【００２８】第３実施例（請求項３に対応） 図４参照 図４は本発明の第３実施例に係るアナログ試験回路のブ
ロック図であり、アナログ試験回路を試験している状態
を示し、汎用テスター１０も表示している。本発明の第
３実施例に係るアナログ試験回路は第１実施例に係るア
ナログ試験回路に対して、第２のＤＡコンバータ５と第
３のＤＡコンバータ６とが付加されていることのみが異
なる。第２のＤＡコンバータ５は、パラレルディジタル
信号である第２のディジタル入力信号Ｄin2 と第３の基
準アナログ電圧Ｖ3 と第４の基準アナログ電圧Ｖ4 とを
入力され、差電圧（Ｖ3 −Ｖ4 ）を第２のディジタル入
力信号Ｄin2 でディジタルアナログ変換されたアナログ
出力信号Ｖ1 を出力する。第３の基準アナログ電圧Ｖ3
と第４の基準アナログ電圧Ｖ4 とは汎用テスター１０が
有する第３の基準アナログ信号源１３と第４の基準アナ
ログ信号源１４とがそれぞれ発する電圧である。第３の
ＤＡコンバータ６は、パラレルディジタル信号である第
３のディジタル入力信号Ｄin3 と第５の基準アナログ電
圧Ｖ5 と第６の基準アナログ電圧Ｖ6 とを入力され、差
電圧（Ｖ5 −Ｖ6 ）を第３のディジタル入力信号Ｄin3
でディジタルアナログ変換されたアナログ出力信号Ｖ2
を出力する。第５の基準アナログ電圧Ｖ5 と第６の基準
アナログ電圧Ｖ6 とは汎用テスター１０が有する第５の
基準アナログ信号源１５と第６の基準アナログ信号源１
６とがそれぞれ発する電圧である。 Third Embodiment (Corresponding to Claim 3) See FIG. 4 FIG. 4 is a block diagram of an analog test circuit according to a third embodiment of the present invention, showing a state in which the analog test circuit is being tested. The general-purpose tester 10 is also displayed. The analog test circuit according to the third embodiment of the present invention is different from the analog test circuit according to the first embodiment only in that a second DA converter 5 and a third DA converter 6 are added. The second DA converter 5 receives the second digital input signal D in2 , which is a parallel digital signal, the third reference analog voltage V 3, and the fourth reference analog voltage V 4 , and outputs a difference voltage (V 3 − V 4 ) is converted into a digital-to-analog signal by a second digital input signal D in2 to output an analog output signal V 1 . Third reference analog voltage V 3
And the fourth reference analog voltage V 4 are voltages generated by the third reference analog signal source 13 and the fourth reference analog signal source 14 included in the general-purpose tester 10, respectively. The third DA converter 6 receives the third digital input signal D in3 , which is a parallel digital signal, the fifth reference analog voltage V 5, and the sixth reference analog voltage V 6 , and outputs a difference voltage (V 5 − V 6 ) to the third digital input signal D in3
The analog output signal V 2 converted from digital to analog by
Is output. The fifth reference analog voltage V 5 and the sixth reference analog voltage V 6 correspond to the fifth reference analog signal source 15 and the sixth reference analog signal source 1 of the general-purpose tester 10.
6 are voltages generated respectively.
【００２９】第３実施例において、第１のＤＡコンバー
タ１の分解能をｋビットとし、第２のＤＡコンバータ５
の分解能をｌビットとし、第３のＤＡコンバータ６の分
解能をｍビットとすれば、第１のＤＡコンバータ１のア
ナログ出力信号Ｖout は、In the third embodiment, the resolution of the first DA converter 1 is k bits, and the second DA converter 5
Is 1 bit and the resolution of the third DA converter 6 is m bits, the analog output signal V out of the first DA converter 1 becomes
【００３０】[0030]
【数２】 但し、 Ｄin＝Σ（２(k-1) ＊Ｄk-1 ＋２(k-2) ＊Ｄk-2 ＋２
(k-3) ＊Ｄk-3 ＋・・・＋Ｄ0 ） Ｄin2 ＝Σ（２(l-1) ＊Ｄl-1 ＋２(l-2) ＊Ｄl-2 ＋２
(l-3) ＊Ｄl-3 ＋・・・＋Ｄ0 ） Ｄin3 ＝Σ（２(m-1) ＊Ｄm-1 ＋２(m-2) ＊Ｄm-2 ＋２
(m-3) ＊Ｄm-3 ＋・・・＋Ｄ0 ） となり、３個のＤＡコンバータ１・５・６からなるＤＡ
コンバータの組み合わせの分解能は、少なくとも（ｋ＋
１）または（ｋ＋ｍ）のいずれか低い方のビット数とな
る。(Equation 2) However, D in = Σ (2 (k-1) * D k-1 +2 (k-2) * D k-2 +2
(k-3) * D k-3 +... + D 0 ) D in2 = Σ (2 (l-1) * D l-1 +2 (l-2) * D l-2 +2
(l-3) * D l -3 + ··· + D 0) D in3 = Σ (2 (m-1) * D m-1 +2 (m-2) * D m-2 +2
(m−3) * D m−3 +... + D 0 )
The resolution of the converter combination is at least (k +
1) or (k + m), whichever is the lower bit number.
【００３１】本発明の第１実施例に係るアナログ試験回
路が第１のＤＡコンバータ１のみであるに比し、第３実
施例に係るアナログ試験回路は第１のＤＡコンバータ１
と第２のＤＡコンバータ５と第３のＤＡコンバータ６と
３個のＤＡコンバータ１・５・６とを有しているので、
非常に高分解能のアナログ電圧を得ることができる。こ
のため、第３の基準アナログ電圧Ｖ3 と第４の基準アナ
ログ電圧Ｖ4 と第５の基準アナログ電圧Ｖ5 と第６の基
準アナログ電圧Ｖ6 とには、特別な基準電圧源を用意す
る必要はなく、通常の電源であってもよい。また、３個
のＤＡコンバータの１・５・６の組み合わせの分解能が
１個のＤＡコンバータの分解能と同一でもよい場合は、
３個のＤＡコンバータとした方が１個のＤＡコンバータ
とする場合よりも、ＤＡコンバータを作成するために必
要な半導体素子数が少なくてすむ。The analog test circuit according to the first embodiment of the present invention comprises only the first DA converter 1, whereas the analog test circuit according to the third embodiment comprises the first DA converter 1
And the second DA converter 5, the third DA converter 6, and the three DA converters 1, 5, 6
A very high resolution analog voltage can be obtained. Therefore, a special reference voltage source is prepared for the third reference analog voltage V 3 , the fourth reference analog voltage V 4 , the fifth reference analog voltage V 5, and the sixth reference analog voltage V 6. There is no need to use a normal power supply. If the resolution of the combination of 1, 5, and 6 of the three D / A converters can be the same as the resolution of one D / A converter,
The use of three D / A converters requires less number of semiconductor elements to create a D / A converter than the use of one D / A converter.
【００３２】第４実施例 （請求項４、請求項６、請求項８に対応） 図５参照 図５は本発明の第４実施例に係るアナログ試験回路のブ
ロック図であり、アナログ試験回路を試験している状態
を示し、汎用テスター１０も表示している。本発明の第
４実施例に係るアナログ試験回路は第３実施例に係るア
ナログ試験回路に対して、第１の制御回路４と第２の制
御回路７と第３の制御回路８とを有することのみが異な
る。第１の制御回路４は汎用テスター１０の第１の信号
入力Ｓin 1 を入力され、第１の信号入力Ｓin1 を第１の
ディジタル入力信号Ｄin1 に変換する。第２の制御回路
７は汎用テスター１０の第２の信号入力Ｓin2 に入力さ
れ、第２の信号入力Ｓin2 を第２のディジタル入力信号
Ｄin2 に変換する。第３の制御回路８は汎用テスター１
０の第３の信号入力Ｓin3 を入力され、第３の信号入力
Ｓin3 を第３のディジタル入力信号Ｄin3 に変換する
（請求項４に対応）。 Fourth Embodiment (Corresponding to Claims 4, 6, and 8) Referring to FIG. 5 FIG. 5 is a block diagram of an analog test circuit according to a fourth embodiment of the present invention. The state under test is shown, and the general-purpose tester 10 is also displayed. The analog test circuit according to the fourth embodiment of the present invention is different from the analog test circuit according to the third embodiment in that it has a first control circuit 4, a second control circuit 7, and a third control circuit 8. Only differ. The first control circuit 4 is inputted to a first signal input S in the first universal tester 10, converting the first signal input S in1 to the first digital input signal D in1. The second control circuit 7 is input to a second signal input S in2 of the general-purpose tester 10 and converts the second signal input S in2 into a second digital input signal D in2 . The third control circuit 8 is a general-purpose tester 1
A third signal input S in3 of 0 is input, and the third signal input S in3 is converted into a third digital input signal D in3 (corresponding to claim 4).
【００３３】第１の制御回路４と第２の制御回路７と第
３の制御回路８とがシリアルデータをパラレルデータに
変換する変換器であると、第１の信号入力Ｓin1 と第２
の信号入力Ｓin2 と第３の信号入力Ｓin3 とをシリアル
ディジタル信号とすることができる（請求項６に対
応）。If the first control circuit 4, the second control circuit 7, and the third control circuit 8 are converters for converting serial data into parallel data, the first signal input S in1 and the second signal
Of the signal input S in2 and third signal input S in3 may be a serial digital signal (corresponding to claim 6).
【００３４】また、第１の制御回路４と第２の制御回路
７と第３の制御回路８とがカウンター回路であると、第
１の信号入力Ｓin1 と第２の信号入力Ｓin2 と第３の信
号入力Ｓin3 とをクロックとすることができる（請求項
８に対応）。If the first control circuit 4, the second control circuit 7, and the third control circuit 8 are counter circuits, the first signal input S in1 , the second signal input S in2, and the second The third signal input S in3 can be used as a clock (corresponding to claim 8).
【００３５】いずれの場合も、第１と第２と第３との信
号入力それぞれの信号線の数が第１と第２と第３とのデ
ィジタル入力信号それぞれの信号線より少ないので、本
発明の第４実施例に係るアナログ試験回路を、テストボ
ードに搭載したとき、テストボードの端子数を減少する
ことができる。In any case, the number of signal lines for each of the first, second, and third signal inputs is smaller than that of each of the first, second, and third digital input signals. When the analog test circuit according to the fourth embodiment is mounted on a test board, the number of terminals on the test board can be reduced.
【００３６】第５実施例（請求項９、請求項１０、請求
項１１、請求項１２、請求項１３、請求項１４、請求項
１５、請求項１６に対応） 本発明の第５実施例に係るアナログ試験回路は、上記の
第１実施例から第４実施例に述べたアナログ試験回路が
被試験回路を有する集積回路内に集積されている。この
ように、被試験回路を試験するための付加回路までも集
積回路内に集積させておけば、テストボードの簡易化を
図ることができる。 Fifth Embodiment (corresponding to claim 9, claim 10, claim 11, claim 12, claim 13, claim 14, claim 15, and claim 16) A fifth embodiment of the present invention will be described. In such an analog test circuit, the analog test circuits described in the first to fourth embodiments are integrated in an integrated circuit having a circuit under test. As described above, if the additional circuit for testing the circuit under test is also integrated in the integrated circuit, the test board can be simplified.
【００３７】付加回路が第１のＤＡコンバータ１と選択
手段２のみを有する場合（図１参照）（請求項９に対
応）でも、テストボードの簡易化を図ることができる。
選択手段２は付加回路が一体に集積されている場合特に
有効であり、既に述べたように、集積回路を試験すると
きと実使用するときとで、被試験回路３に入力される信
号を切り分けることができる。Even when the additional circuit has only the first DA converter 1 and the selection means 2 (see FIG. 1) (corresponding to claim 9), the test board can be simplified.
The selection means 2 is particularly effective when the additional circuit is integrated, and as described above, separates the signal input to the circuit under test 3 between when the integrated circuit is tested and when it is actually used. be able to.
【００３８】付加回路が第１のＤＡコンバータ１と選択
手段２と第１の制御回路４とを有する場合（図３参照）
（請求項１０、請求項１３、請求項１５に対応）は、さ
らに、第１の制御回路４によりパラレルビットをシリア
ルビットまたはクロックを入力すればよいので、集積回
路内に集積しても集積回路のピン数の増加を抑制するこ
とができるので有効である。When the additional circuit has a first DA converter 1, a selection means 2, and a first control circuit 4 (see FIG. 3).
According to the tenth, thirteenth and fifteenth aspects, the first control circuit 4 only needs to input a parallel bit as a serial bit or a clock. This is effective because an increase in the number of pins can be suppressed.
【００３９】付加回路が第１のＤＡコンバータ１と第２
のＤＡコンバータ５と第３のＤＡコンバータ６と選択手
段２とを有する場合（図４参照）（請求項１１に対応）
は、縦続接続された３個のＤＡコンバータによる高分解
能のため基準アナログ電圧は集積回路の電源電圧を利用
することができるので、さらに集積回路のピン数の増加
を抑制することができる。また、縦続接続された３個の
ＤＡコンバータを形成するために必要なチップ面積は、
これと同一の高分解能の１段のＤＡコンバータに比し少
なくてすむので、集積化に有効である。The additional circuit comprises a first DA converter 1 and a second
(See FIG. 4) (corresponding to claim 11)
Since the reference analog voltage can use the power supply voltage of the integrated circuit because of the high resolution by three D / A converters connected in cascade, the number of pins of the integrated circuit can be further suppressed from increasing. The chip area required to form three cascade-connected D / A converters is as follows:
This is effective for integration because it requires less than the same high-resolution one-stage DA converter.
【００４０】付加回路が第１のＤＡコンバータ１と第２
のＤＡコンバータ５と第３のＤＡコンバータ６と選択手
段２と第１の制御回路４と第２の制御回路７と第３の制
御回路８とを有する場合（図５参照）（請求項１１、請
求項１４、請求項１６に対応）は、以上に述べた効果が
総合して発揮される。The additional circuit comprises a first DA converter 1 and a second
(See FIG. 5) including a DA converter 5, a third DA converter 6, a selection means 2, a first control circuit 4, a second control circuit 7, and a third control circuit 8. Claims 14 and 16) exhibit the above-described effects in a comprehensive manner.
【００４１】これらの効果は、テストボードの簡易化に
止まらず試験機器の負担を減少させ、試験時間の短縮や
試験コストの低減に寄与する。そして、集積化のための
負担は僅少であり、チップ面積の僅かな増大とピン数の
僅かな増加だけで済む。These effects contribute to not only simplification of the test board but also a reduction in the load on the test equipment, a reduction in test time and a reduction in test cost. The burden for integration is small, and only a small increase in the chip area and a slight increase in the number of pins are required.
【００４２】なお、本実施例にように集積回路内に集積
する場合においても、相互に接続されるＤＡコンバータ
と選択手段と被試験回路との数は図１・図３・図４・図
５に示すように１個である必要性はない。この事は既に
述べたとおりである。Note that, even when integrated in an integrated circuit as in this embodiment, the number of DA converters, selection means, and circuits under test connected to each other is the same as in FIGS. 1, 3, 4, and 5. It is not necessary that the number is one as shown in FIG. This is as described above.
【００４３】[0043]
【発明の効果】以上説明したように、本発明に係るアナ
ログ試験回路はＤＡコンバータを有しており、汎用テス
ターが出力するアナログ信号の分解能が低くとも、ＤＡ
コンバータのビット数だけ分解能を高めることができ
る。そのため、汎用テスターが出力するアナログ信号よ
り高分解能のアナログ信号が入力されることを必要とす
る被試験回路を有する集積回路を、汎用テスターを使用
して容易に試験することができる。As described above, the analog test circuit according to the present invention has the D / A converter. Even if the resolution of the analog signal output by the general-purpose tester is low, the D / A converter
The resolution can be increased by the number of bits of the converter. Therefore, an integrated circuit having a circuit under test that requires an analog signal having a higher resolution than the analog signal output by the general-purpose tester can be easily tested using the general-purpose tester.
【００４４】なお、ＤＡコンバータの前段にシリアルパ
ラレル変換回路またはカウンター回路よりなる制御回路
を付加することにより、入力の線数を減らすことができ
る。さらに、ＤＡコンバータを３個使用することによ
り、電源電圧を基準アナログ電圧として使用することが
可能になる。アナログ試験回路全体を集積回路に集積す
るのに都合がよい。The number of input lines can be reduced by adding a control circuit including a serial / parallel conversion circuit or a counter circuit at a stage preceding the DA converter. Further, by using three DA converters, the power supply voltage can be used as a reference analog voltage. It is convenient to integrate the entire analog test circuit into an integrated circuit.
【００４５】そして、本発明に係るアナログ試験回路全
体が集積回路に予め集積されていると、テストボードの
簡易化など、試験機器の負担を減らすことができ、試験
時間を短縮し、試験コストを低減することも可能とな
る。If the entire analog test circuit according to the present invention is integrated in an integrated circuit in advance, it is possible to reduce the load on the test equipment such as simplification of the test board, shorten the test time, and reduce the test cost. It is also possible to reduce it.
【図１】本発明の第１実施例に係るアナログ試験回路の
ブロック図である。FIG. 1 is a block diagram of an analog test circuit according to a first embodiment of the present invention.
【図２】選択手段の１実施例を示す回路図である。FIG. 2 is a circuit diagram showing one embodiment of a selection means.
【図３】本発明の第２実施例に係るアナログ試験回路の
ブロック図である。FIG. 3 is a block diagram of an analog test circuit according to a second embodiment of the present invention.
【図４】本発明の第３実施例に係るアナログ試験回路の
ブロック図である。FIG. 4 is a block diagram of an analog test circuit according to a third embodiment of the present invention.
【図５】本発明の第４実施例に係るアナログ試験回路の
ブロック図である。FIG. 5 is a block diagram of an analog test circuit according to a fourth embodiment of the present invention.
１ 第１のＤＡコンバータ ２ 選択手段 ３ 被試験回路 ４ 第１の制御回路 ５ 第２のＤＡコンバータ ６ 第３のＤＡコンバータ ７ 第２の制御回路 ８ 第３の制御回路 １０ 汎用テスター １１ 第１の基準アナログ信号源 １２ 第２の基準アナログ信号源 １３ 第３の基準アナログ信号源 １４ 第４の基準アナログ信号源 １５ 第５の基準アナログ信号源 １６ 第６の基準アナログ信号源 ２１ ＮチャンネルＭＯＳＦＥＴ ２２ ＰチャンネルＭＯＳＦＥＴ ２３ インバータ REFERENCE SIGNS LIST 1 first DA converter 2 selecting means 3 circuit under test 4 first control circuit 5 second DA converter 6 third DA converter 7 second control circuit 8 third control circuit 10 general-purpose tester 11 first Reference analog signal source 12 Second reference analog signal source 13 Third reference analog signal source 14 Fourth reference analog signal source 15 Fifth reference analog signal source 16 Sixth reference analog signal source 21 N-channel MOSFET 22 P Channel MOSFET 23 inverter
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H03M 1/66 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G01R 31/28-31/3193 H03M 1/66
Claims (16)
第１の基準アナログ信号（Ｖ１）と第２の基準アナログ
信号（Ｖ２）とが入力され、前記第１の基準アナログ信
号（Ｖ１）の信号値と前記第２の基準アナログ信号（Ｖ
２）の信号値との差の信号値を前記第１のディジタル入
力信号（Ｄｉｎ）に対応したアナログ出力信号（Ｖｏｕ
ｔ）に変換して出力する第１のＤＡコンバータ（１）
と、 前記第１のＤＡコンバータ（１）が出力する前記アナロ
グ出力信号（Ｖｏｕｔ）とアナログ入力信号（Ａｉｎ）
とが入力され、そのいづれか一方の信号を選択信号
（Ｓ）に対応して選択してアナログ信号を出力する選択
手段（２）と、 前記選択手段（２）が選択した前記アナログ信号が入力
され、前記アナログ信号にもとづいて所定の処理を実行
する被試験回路（３）とを有するアナログ試験回路であ
って、 前記第１の基準アナログ信号（Ｖ １ ）と前記第２の基準
アナログ信号（Ｖ ２ ）とは前記アナログ試験回路の動作
試験を行うための試験機器から出力される信号である こ
とを特徴とするアナログ試験回路。1. A first digital input signal (D)in)When
The first reference analog signal (V1) And the second reference analog
Signal (V2)WhenButThe first reference analog signal
No. (V1) And the second reference analog signal (V
2) Is input to the first digital input.
Analog corresponding to force signal (Din)outputSignal (Vou
first DA converter (1) for converting the signal into t) and outputting the converted signal
And the analog output from the first DA converter (1).
TheoutputSignal (Vout) and analog input signal (Ain)
Is entered and one of themon the other handSelect signal
Select according to (S)Output analog signalChoice to make
Means (2), the selection means (2) has selectedThe analog signal is input
And executes a predetermined process based on the analog signal.
DoAnalog test circuit having circuit under test (3)In
What The first reference analog signal (V 1 ) And said second criterion
Analog signal (V 2 ) Is the operation of the analog test circuit
This is the signal output from the test equipment for performing the test. This
And an analog test circuit.
は、第１の信号入力（Ｓin）を入力され、該第１の信号
入力（Ｓin）を第１のディジタル入力信号（Ｄin）に変
換する第１の制御回路（４）が出力する信号であること
を特徴とする請求項１記載のアナログ試験回路。2. The first digital input signal (D in )
Is input first signal input of the (S in), a first control circuit for converting the first signal input of the (S in) to a first digital input signal (D in) (4) outputs The analog test circuit according to claim 1, wherein the analog test circuit is a signal.
アナログ信号と第２の基準アナログ信号とが入力され、
前記第１の基準アナログ信号の信号値と前記第２の基準
アナログ信号の信号値との差の信号値を前記第１のディ
ジタル入力信号に対応した第１のアナログ出力信号に変
換して出力する第１のＤＡコンバータと、 前記第１のＤＡコンバータが出力する前記第１のアナロ
グ出力信号とアナログ入力信号とが入力され、そのいづ
れか一方の信号を選択信号に対応して選択してアナログ
信号を出力する選択手段と、 前記選択手段が選択した前記アナログ信号が入力され、
前記アナログ信号にもとづいて所定の処理を実行する被
試験回路とを有するアナログ試験回路であって、 前記第１の基準アナログ信号は、第２のディジタル入力
信号と第３の基準アナログ信号と第４の基準アナログ信
号とが入力され、前記第３の基準アナログ信号の信号値
と前記第４の基準アナログ信号の信号値との差の信号値
を前記第２のディジタル入力信号に対応した第２のアナ
ログ出力信号に変換して出力する第２のＤＡコンバータ
の出力信号であり、 前記第２の基準アナログ信号は、第３のディジタル入力
信号と第５の基準アナログ信号と第６の基準アナログ信
号とが入力され、前記第５の基準アナログ信号の信号値
と前記第６の基準アナログ信号の信号値との差の信号値
を前記第３のディジタル入力信号に対応した第３のアナ
ログ出力信号に変換して出力する第２のＤＡコンバータ
の出力信号であり、 前記第３の基準アナログ信号、前記第４の基準アナログ
信号、前記第５の基準アナログ信号、及び、前記第６の
基準アナログ信号は前記アナログ試験回路の動作試験を
行うための試験機器から出力される信号である ことを特
徴とするアナログ試験回路。3. A first digital input signal and a first reference.
An analog signal and a second reference analog signal are input;
The signal value of the first reference analog signal and the second reference
The signal value of the difference from the signal value of the analog signal is stored in the first
To the first analog output signal corresponding to the digital input signal.
A first D / A converter for converting and outputting the signal, and a first analog converter for outputting the first D / A converter
Input signal and analog input signal
Select one of the signals according to the selection signal and
Selection means for outputting a signal, the analog signal selected by the selection means is input,
A target that executes a predetermined process based on the analog signal
An analog test circuit having a first digital input signal and a second digital input signal.
Signal, third reference analog signal and fourth reference analog signal
And the signal value of the third reference analog signal
And the signal value of the difference between the signal value of the fourth reference analog signal and the signal value of the fourth reference analog signal
Is converted to a second analog signal corresponding to the second digital input signal.
Second DA converter for converting to log output signal for output
And the second reference analog signal is a third digital input signal.
Signal, fifth reference analog signal, and sixth reference analog signal
And the signal value of the fifth reference analog signal
And the signal value of the difference between the signal value of the sixth reference analog signal and the signal value of the sixth reference analog signal
Is a third analog signal corresponding to the third digital input signal.
Second DA converter for converting to log output signal for output
A of the output signal, the third reference analog signal, said fourth reference analog
Signal, the fifth reference analog signal, and the sixth
The reference analog signal performs an operation test of the analog test circuit.
An analog test circuit, which is a signal output from a test device for performing the test .
は、第１の信号入力（Ｓin1 ）を入力され該第１の信号
入力（Ｓin1 ）を第１のディジタル入力信号（Ｄin）に
変換する第１の制御回路（４）が出力する信号であり、 前記第２のディジタル入力信号（Ｄin2 ）は、第２の信
号入力（Ｓin2 ）を入力され該第２の信号入力
（Ｓin2 ）を第２のディジタル入力信号（Ｄin2 ）に変
換する第２の制御回路（７）が出力する信号であり、 前記第３のディジタル入力信号（Ｄin3 ）は、第３の信
号入力（Ｓin3 ）を入力され該第３の信号入力
（Ｓin3 ）を第３のディジタル入力信号（Ｄin3 ）に変
換する第３の制御回路（８）が出力する信号であること
を特徴とする請求項３記載のアナログ試験回路。4. The first digital input signal (D in )
Is a signal output from a first control circuit (4) which receives a first signal input (S in1 ) and converts the first signal input (S in1 ) into a first digital input signal (D in ). , and the second digital input signal (D in2), the second signal input (S in2) signal input inputted second to the (S in2) to a second digital input signal (D in2) The third digital input signal (D in3 ) is a signal output from the second control circuit (7) for conversion. The third signal input (S in3 ) is input to the third digital input signal (D in3 ). 4. The analog test circuit according to claim 3, wherein the signal is output from a third control circuit for converting ( in3 ) into a third digital input signal ( Din3 ).
データをパラレルデータに変換する回路であることを特
徴とする請求項２記載のアナログ試験回路。5. The analog test circuit according to claim 2, wherein said first control circuit is a circuit for converting serial data into parallel data.
制御回路（７）と前記第３の制御回路（８）とは、シリ
アルデータをパラレルデータに変換する回路であること
を特徴とする請求項４記載のアナログ試験回路。6. The first control circuit (4), the second control circuit (7), and the third control circuit (8) are circuits that convert serial data into parallel data. The analog test circuit according to claim 4, wherein:
データをカウントするカウンター回路であることを特徴
とする請求項２記載のアナログ試験回路。7. The analog test circuit according to claim 2, wherein said first control circuit is a counter circuit for counting serial data.
制御回路（７）と前記第３の制御回路（８）とは、シリ
アルデータをカウントするカウンター回路であることを
特徴とする請求項４記載のアナログ試験回路。8. The first control circuit (4), the second control circuit (7), and the third control circuit (8) are counter circuits for counting serial data. The analog test circuit according to claim 4, wherein
特徴とする請求項１記載のアナログ試験回路。9. The analog test circuit according to claim 1, wherein the analog test circuit is integrated on the integrated circuit under test.
を特徴とする請求項２記載のアナログ試験回路。10. The analog test circuit according to claim 2, wherein the analog test circuit is integrated on the integrated circuit under test.
を特徴とする請求項３記載のアナログ試験回路。11. The analog test circuit according to claim 3, wherein the analog test circuit is integrated on an integrated circuit under test.
を特徴とする請求項４記載のアナログ試験回路。12. The analog test circuit according to claim 4, wherein the analog test circuit is integrated on an integrated circuit under test.
を特徴とする請求項５記載のアナログ試験回路。13. The analog test circuit according to claim 5, wherein the analog test circuit is integrated on the integrated circuit under test.
を特徴とする請求項６記載のアナログ試験回路。14. The analog test circuit according to claim 6, wherein the analog test circuit is integrated on the integrated circuit under test.
を特徴とする請求項７記載のアナログ試験回路。15. The analog test circuit according to claim 7, wherein the analog test circuit is integrated on the integrated circuit under test.
を特徴とする請求項８記載のアナログ試験回路。16. The analog test circuit according to claim 8, wherein the analog test circuit is integrated on the integrated circuit under test.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28818793A JP3281468B2 (en) | 1993-11-17 | 1993-11-17 | Analog test circuit |
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| JP28818793A JP3281468B2 (en) | 1993-11-17 | 1993-11-17 | Analog test circuit |
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Family Applications (1)
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-
1993
- 1993-11-17 JP JP28818793A patent/JP3281468B2/en not_active Expired - Lifetime
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