JP3279140B2 - Horizontal sync signal protection device - Google Patents
Horizontal sync signal protection deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、アナログの映像信号を
ディジタル信号に変換して記録する際に水平同期信号を
抽出する水平同期信号保護装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a horizontal synchronizing signal protection device for extracting a horizontal synchronizing signal when an analog video signal is converted into a digital signal and recorded.
【０００２】[0002]
【従来の技術】近年、磁気記録再生装置はディジタル化
の動向にあり、既存のアナログの信号源をディジタル信
号へ変換することが必須となっている。このアナログの
信号源にはジッタ、雑音、信号の欠落等が含まれてお
り、同期分離した段階ではまだ取り除くことができず次
の回路に伝搬してしまう。そこで、水平同期保護装置に
は、誤動作の原因となるこのような成分を排除する機能
が必要となる。2. Description of the Related Art In recent years, magnetic recording / reproducing apparatuses have been digitized, and it is essential to convert an existing analog signal source into a digital signal. This analog signal source contains jitter, noise, missing signals, etc., and cannot be removed at the stage of synchronization separation, and propagates to the next circuit. Therefore, the horizontal synchronization protection device needs to have a function of eliminating such a component that causes a malfunction.
【０００３】ジッタを吸収する手段のひとつとして可変
クロック発生方式がある。これは、水平同期信号のエッ
ジ情報をもとに遅延クロック群の中から位相同期したク
ロックを選択し、この選択クロックを用いて入力信号の
量子化処理を行うことで水平同期信号のエッジから一定
位置のデータをサンプリングし、アナログディジタル変
換の際のジッタを吸収するものである。One of the means for absorbing jitter is a variable clock generation method. In this method, a clock whose phase is synchronized is selected from a group of delayed clocks based on the edge information of the horizontal synchronization signal, and quantization processing of the input signal is performed using the selected clock, so that the clock is fixed from the edge of the horizontal synchronization signal. It samples the position data and absorbs jitter during analog-to-digital conversion.
【０００４】図６はこの従来の水平同期信号保護装置の
ブロック図である。図６において、６０１は同期分離回
路、６０２は水平同期カウンタ、６０３は検出窓発生回
路、６０４はエッジ抽出回路、６０５はクロック選択回
路、６０６はアナログディジタル変換回路である。以上
のように構成された水平同期信号保護装置について、以
下その動作について説明する。FIG. 6 is a block diagram of this conventional horizontal synchronization signal protection device. 6, reference numeral 601 denotes a synchronization separation circuit, 602 denotes a horizontal synchronization counter, 603 denotes a detection window generation circuit, 604 denotes an edge extraction circuit, 604 denotes a clock selection circuit, and 606 denotes an analog / digital conversion circuit. The operation of the horizontal synchronization signal protection device configured as described above will be described below.
【０００５】入力信号は同期分離回路６０１においてシ
ンク信号に変換される。そして、このシンク信号はエッ
ジ抽出回路６０４でエッジ部を抽出される。水平同期カ
ウンタ６０２はエッジの検出、または規定の水平同期信
号長のカウントによりリセットされ、カウント動作を行
う。検出窓発生回路６０３はカウント値が所定の値にな
った時点でエッジ検出窓を開き、水平同期カウンタ６０
２のリセットに同期してエッジ検出窓を閉じる。エッジ
がエッジ検出窓内に検出されなかった際、エッジ抽出回
路６０４が水平同期カウンタ６０２のリセット後に疑似
水平同期信号を出力する。水平同期カウンタ６０２は無
入力の状態では規定の水平同期信号をカウントし、一定
周期の疑似水平同期信号を出力し続ける。こうして抽出
されたエッジ情報はクロック選択回路６０５に入力さ
れ、クロック選択回路６０５は遅延クロック群の中から
このエッジに位相同期した選択クロックを抽出する。ア
ナログディジタル変換回路６０６はこの選択クロックを
用いて入力信号の量子化処理を行いディジタル映像信号
を出力する。[0005] The input signal is converted to a sync signal in a sync separation circuit 601. The edge portion of the sync signal is extracted by the edge extraction circuit 604. The horizontal synchronization counter 602 is reset by edge detection or counting of a prescribed horizontal synchronization signal length, and performs a counting operation. The detection window generation circuit 603 opens an edge detection window when the count value reaches a predetermined value, and
The edge detection window is closed in synchronism with the reset of 2. When no edge is detected in the edge detection window, the edge extraction circuit 604 outputs a pseudo horizontal synchronization signal after resetting the horizontal synchronization counter 602. The horizontal synchronization counter 602 counts a specified horizontal synchronization signal when there is no input, and continues to output a pseudo horizontal synchronization signal having a fixed period. The extracted edge information is input to the clock selection circuit 605, and the clock selection circuit 605 extracts a selected clock phase-synchronized with this edge from the group of delayed clocks. The analog-to-digital conversion circuit 606 performs a quantization process on the input signal using the selected clock and outputs a digital video signal.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、前回のエッジ情報をもとにエッジ検出窓
を生成するため誤検出が発生した場合にカウンタの動作
点がずれ、後の処理に誤検出の影響が伝搬する可能性が
高かった。また、疑似の水平同期信号の周期が標準値よ
り広くなった際に、水平同期信号の欠落と判断して疑似
の水平同期信号を出力してしまいエッジ情報を保持でき
なかった。また、雑音による垂直同期信号の検出位置の
ずれ、ビデオ・テープ・レコーダーのヘッドスイッチン
グ時の水平同期信号の位相ずれ等の要因により、垂直同
期信号からの水平同期信号の数が合わなくなり、ライン
の位置決めをディジタル処理で行う際にラインずれを生
じる危険性を有していた。However, in the above-described conventional configuration, since an edge detection window is generated based on the previous edge information, when an erroneous detection occurs, the operating point of the counter shifts, and the subsequent processing is performed. The effect of the false detection was likely to propagate. Further, when the cycle of the pseudo horizontal synchronizing signal becomes wider than the standard value, it is determined that the horizontal synchronizing signal is missing, the pseudo horizontal synchronizing signal is output, and the edge information cannot be held. In addition, the number of horizontal synchronization signals from the vertical synchronization signals does not match due to factors such as a shift in the detection position of the vertical synchronization signal due to noise, a phase shift of the horizontal synchronization signal at the time of head switching of the video tape recorder, and the like. When the positioning is performed by digital processing, there is a risk that a line shift occurs.
【０００７】本発明は上記従来の問題点を解決するもの
で、所定の幅を持ったシンク信号を水平同期信号と認識
し、その情報をもとに次のエッジ検出窓を発生すること
によりエッジの誤検出が次のエッジ検出に影響すること
を防止した水平同期信号保護装置を提供することを目的
とする。また、フィールド検出時点で垂直同期信号から
の水平同期信号の数を調整する処理を行うことでライン
ずれを防止する。さらに、検出期間を後方に広げて周期
が延びる方向のジッタに対するエッジ検出を可能とした
際に、水平同期信号を一定量だけ遅延させることにより
欠落が生じた場合に水平同期信号の基準長の位置に疑似
水平同期信号を出力する水平同期信号保護装置を提供す
ることを目的とする。The present invention solves the above-mentioned conventional problems, and recognizes a sync signal having a predetermined width as a horizontal synchronizing signal and generates a next edge detection window on the basis of the information to generate a next edge detection window. It is an object of the present invention to provide a horizontal synchronizing signal protection device which prevents erroneous detection of the following from affecting the next edge detection. In addition, line deviation is prevented by performing processing for adjusting the number of horizontal synchronization signals from the vertical synchronization signal at the time of field detection. Furthermore, when the detection period is extended backward to enable edge detection with respect to jitter in the direction in which the period is extended, the position of the reference length of the horizontal synchronization signal is reduced when a loss occurs by delaying the horizontal synchronization signal by a certain amount. And a horizontal synchronizing signal protection device for outputting a pseudo horizontal synchronizing signal.
【０００８】[0008]
【課題を解決するための手段】この目的を達成するため
に本発明の水平同期信号保護装置は、入力信号からシン
ク信号を抜き出す同期分離回路と、シンク信号の中で所
定の幅を持った水平同期信号を検出して検出信号を出力
する水平同期検出回路と、検出信号または所定のカウン
ト値でリセットし、水平同期信号周期のカウント動作を
行う水平同期カウンタと、水平同期カウンタのカウント
値をもとにエッジ検出窓を生成する検出窓発生回路と、
エッジ検出窓内に入力されたシンク信号のエッジを検出
しエッジ信号を出力するエッジ抽出回路と、エッジ信号
をもとに遅延クロック群の中から位相同期した選択クロ
ックを出力するクロック選択回路と、選択クロックを用
いて入力信号の量子化処理を行いディジタル映像信号を
出力するアナログディジタル変換回路の構成を有してい
る。In order to achieve this object, a horizontal synchronizing signal protection device according to the present invention comprises a synchronizing separation circuit for extracting a sync signal from an input signal, and a horizontal synchronizing signal having a predetermined width in the sync signal. A horizontal synchronization detection circuit that detects a synchronization signal and outputs a detection signal, and a detection signal or a predetermined counter.
Resets the horizontal sync signal cycle.
A horizontal synchronization counter to perform, a detection window generation circuit that generates an edge detection window based on the count value of the horizontal synchronization counter,
An edge extraction circuit that detects an edge of a sync signal input in the edge detection window and outputs an edge signal, a clock selection circuit that outputs a phase-locked selected clock from a group of delayed clocks based on the edge signal, It has a configuration of an analog-to-digital conversion circuit that performs a quantization process on an input signal using a selected clock and outputs a digital video signal.
【０００９】また、この目的を達成するために本発明の
水平同期信号保護装置は、入力信号からシンク信号を抜
き出す同期分離回路と、シンク信号から水平同期信号を
検出して検出信号を出力する水平同期検出回路と、検出
信号または所定のカウント値でリセットし、水平同期信
号周期のカウント動作を行う水平同期カウンタと、水平
同期カウンタのカウント値をもとにエッジ検出窓を生成
する検出窓発生回路と、エッジ検出窓内に入力されたシ
ンク信号のエッジを検出しエッジ信号を出力するエッジ
抽出回路と、シンク信号をもとに垂直同期信号を生成す
る垂直同期検出回路と、垂直同期信号と水平同期カウン
タの位相関係を検出し同期検出信号を出力する同期検出
回路と、シンク信号をもとにフィールド情報を検出しフ
ィールド信号を出力するフィールド検出回路と、垂直同
期信号からフィールド信号の間に発生するエッジ信号の
カウント数をもとにフィールド検出位置で疑似水平同期
信号を出力するか否かの判断をして出力制御信号を出力
するフィールド同期回路と、出力制御信号をもとに前記
エッジ抽出回路より出力された信号に疑似水平同期信号
を付加して水平同期信号を生成する水平同期付加回路の
構成を有している。In order to achieve this object, a horizontal synchronizing signal protection device according to the present invention comprises a synchronizing separation circuit for extracting a sync signal from an input signal, and a horizontal synchronizing signal from the sync signal.
A horizontal synchronization detection circuit that detects and outputs a detection signal;
Reset with a signal or a predetermined count value, and
A horizontal synchronization counter that counts the signal cycle, a detection window generation circuit that generates an edge detection window based on the count value of the horizontal synchronization counter, and an edge that detects an edge of a sync signal input in the edge detection window. An edge extraction circuit that outputs a signal, a vertical synchronization detection circuit that generates a vertical synchronization signal based on a sync signal, and a synchronization detection circuit that detects a phase relationship between the vertical synchronization signal and the horizontal synchronization counter and outputs a synchronization detection signal. a field detection circuit which outputs the detected field signal field information based on the sync signal, vertical same
Of the edge signal generated between the
Pseudo horizontal synchronization at the field detection position based on the count number
A field synchronization circuit that determines whether or not to output a signal and outputs an output control signal; and a horizontal synchronization circuit that adds a pseudo horizontal synchronization signal to a signal output from the edge extraction circuit based on the output control signal. It has a configuration of a horizontal synchronization adding circuit that generates a signal.
【００１０】また、この目的を達成するために本発明の
水平同期信号保護装置は、入力信号からシンク信号を抜
き出す同期分離回路と、シンク信号から水平同期信号の
エッジを抽出しエッジ信号を出力するエッジ抽出回路
と、エッジ信号を遅延させエッジ遅延信号を出力する水
平同期遅延回路と、エッジ抽出回路においてエッジ情報
の検出ができたか否かを判定し検出判定信号を出力する
検出判定回路と、検出判定回路でエッジ情報の検出がで
きなかった際に検出判定信号のタイミングでエッジ遅延
信号に疑似水平同期信号を付加して水平同期信号を出力
する水平同期付加回路と、エッジ信号をもとに遅延クロ
ック群の中から位相同期した選択クロックを出力するク
ロック選択回路と、選択クロックを用いて入力信号の量
子化処理を行いディジタル映像信号を出力するアナログ
ディジタル変換回路の構成を有している。In order to achieve this object, a horizontal synchronization signal protection device according to the present invention provides a synchronization separation circuit for extracting a sync signal from an input signal, and extracts an edge of the horizontal synchronization signal from the sync signal to output an edge signal. an edge extraction circuit, a horizontal synchronizing delay circuit for outputting an edge delayed signal by delaying the edge signal, a detection determination circuit for outputting a detection decision signal determines whether or not the detection of edge information in the edge extraction circuit, the detection Edge information is detected by the judgment circuit.
Edge delay at the timing of the detection judgment signal when not detected
A horizontal sync adding circuit for outputting a horizontal synchronizing signal by adding the pseudo horizontal synchronization signal to the signal, and a clock selection circuit for outputting a phase-synchronized with the selected clock from the original delay clock group an edge signal, the selected clock It has a configuration of an analog-to-digital conversion circuit that performs quantization processing of an input signal by using the digital signal and outputs a digital video signal.
【００１１】[0011]
【作用】本発明は上記した構成により、シンク信号の中
から所定の幅の水平同期信号を認識し、その情報を次に
発生する水平同期信号のエッジを抽出するための検出窓
を発生することにより検出窓を正しい位置に発生し、誤
検出が発生した際にもその影響が次のエッジ検出に伝搬
することを防止する。According to the present invention, a horizontal synchronizing signal having a predetermined width is recognized from a sync signal and the information is used to generate a detection window for extracting an edge of a horizontal synchronizing signal to be generated next. Thus, the detection window is generated at the correct position, and even when an erroneous detection occurs, the influence of the detection window is prevented from being propagated to the next edge detection.
【００１２】また、フィールド同期回路を持つことでフ
ィールド検出時点で速やかに垂直同期信号の変化点から
の水平同期信号の数を調整してラインずれを防止する。
さらに、エッジ検出期間を後方に広げた際に、出力する
水平同期信号をエッジ検出期間だけ遅延させることによ
り、水平同期信号が検出窓内に無く疑似の水平同期信号
を検出窓終了後に発生するにもかかわらず前水平同期信
号から所定の水平同期信号長の位置に発生することがで
きる。Further, by having the field synchronization circuit, the number of horizontal synchronization signals from the change point of the vertical synchronization signal is quickly adjusted at the time of field detection to prevent line deviation.
Furthermore, when the edge detection period is extended backward, the output horizontal synchronization signal is delayed by the edge detection period, so that the horizontal synchronization signal is not within the detection window and a pseudo horizontal synchronization signal is generated after the detection window ends. Nevertheless, it can be generated at a position of a predetermined horizontal synchronization signal length from the previous horizontal synchronization signal.
【００１３】[0013]
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の第１の実施例におけ
る水平同期信号保護回路の構成図である。図１において
１０１は入力信号からシンク信号を抜き出す同期分離回
路、１０２はシンク信号のロー（ＬＯＷ）期間をカウン
トして所定期間のＬＯＷ期間を検出した際にその信号を
水平同期信号と認識し水平同期検出信号を出力する水平
同期信号検出回路、１０３は水平同期検出信号によりリ
セットされ水平同期信号の１周期をカウントする水平同
期カウンタ、１０４はカウント値をもとにエッジ検出窓
を生成する検出窓発生回路、１０５はエッジ検出窓内に
発生したシンク信号のエッジ情報を抽出するエッジ抽出
回路、１０６はエッジ抽出回路でエッジ情報を検出でき
たか否かを判定する検出判定回路、１０７は水平同期信
号を遅延させる水平同期遅延回路、１０８は疑似の水平
同期信号を出力する水平同期付加回路、１０９はシンク
信号から垂直同期信号を検出する垂直同期検出回路、１
１０は垂直同期信号と水平同期カウンタ値をもとに垂直
同期信号と水平同期信号の同期関係を検出し同期識別信
号を出力する同期検出回路、１１１はシンク信号からフ
ィールド情報を抽出するフィールド検出回路、１１２は
出力する水平同期信号のライン数をカウントするライン
カウンタ、１１３は同期識別信号とラインカウンタ値を
もとに疑似の水平同期信号を発生するため制御信号を水
平同期遅延回路に出力するフィールド同期回路、１１４
は水平同期信号のエッジ情報をもとに遅延クロック群の
中から位相同期したクロックを選択するクロック選択回
路、１１５は選択クロックを用いて入力信号の量子化処
理を行いディジタル映像信号を出力するアナログディジ
タル変換回路である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram of a horizontal synchronization signal protection circuit according to a first embodiment of the present invention. In FIG. 1, reference numeral 101 denotes a sync separation circuit for extracting a sync signal from an input signal, and 102 counts a low (LOW) period of the sync signal and recognizes the signal as a horizontal sync signal when detecting a predetermined LOW period. A horizontal synchronization signal detection circuit for outputting a synchronization detection signal; 103, a horizontal synchronization counter reset by the horizontal synchronization detection signal to count one cycle of the horizontal synchronization signal; 104, a detection window for generating an edge detection window based on the count value A generation circuit, 105 is an edge extraction circuit for extracting edge information of a sync signal generated in the edge detection window, 106 is a detection determination circuit for determining whether or not the edge information has been detected by the edge extraction circuit, and 107 is a horizontal synchronization signal. , A horizontal synchronization adding circuit 108 for outputting a pseudo horizontal synchronization signal, and 109 a sync signal Vertical sync detection circuit for detecting the Luo vertical synchronizing signal, 1
Reference numeral 10 denotes a synchronization detection circuit that detects a synchronization relationship between the vertical synchronization signal and the horizontal synchronization signal based on the vertical synchronization signal and the horizontal synchronization counter value and outputs a synchronization identification signal. 111 denotes a field detection circuit that extracts field information from the sync signal. , 112 is a line counter for counting the number of lines of the horizontal synchronization signal to be output, and 113 is a field for outputting a control signal to the horizontal synchronization delay circuit to generate a pseudo horizontal synchronization signal based on the synchronization identification signal and the line counter value. Synchronous circuit, 114
Reference numeral 115 denotes a clock selection circuit that selects a clock whose phase is synchronized from among a group of delayed clocks based on edge information of a horizontal synchronization signal. It is a digital conversion circuit.
【００１４】以上のように構成された本実施例の水平同
期信号保護回路について、以下その動作について説明す
る。動作タイミング図を図２、図３に示す。図２、図３
において信号２ａ、３ａはシンク信号、信号２ｂと３ｂ
は水平同期検出信号、信号２ｃと３ｃは水平同期カウン
タ１０３のカウント状態、信号２ｄと３ｄはエッジ検出
窓、２ｅと３ｅはエッジ抽出回路１０５の出力するエッ
ジ信号、２ｆと３ｆは検出判定信号、２ｇと３ｇは水平
同期付加回路１０８の出力する水平同期信号である。The operation of the horizontal synchronizing signal protection circuit of the present embodiment configured as described above will be described below. Operation timing charts are shown in FIGS. FIG. 2, FIG.
, Signals 2a and 3a are sync signals, and signals 2b and 3b
Is a horizontal synchronization detection signal, signals 2c and 3c are count states of the horizontal synchronization counter 103, signals 2d and 3d are edge detection windows, 2e and 3e are edge signals output from the edge extraction circuit 105, 2f and 3f are detection determination signals, 2g and 3g are horizontal synchronization signals output from the horizontal synchronization addition circuit 108.
【００１５】入力信号は同期分離回路１０１においてシ
ンク信号２ａおよび３ａに変換される。水平同期検出回
路１０２はシンク信号のＬＯＷ期間をカウントし、所定
長のＬＯＷ期間を検出した際にこの信号を水平同期信号
と判別し水平同期検出信号２ｂおよび３ｂを出力する。
水平同期カウンタ１０３はこの水平同期検出信号２ｂ，
３ｂによりリセットされ、水平同期信号の欠落が生じて
水平同期検出信号が出力されない場合は、図３のカウン
ト状態３ｃの矢印Ｂに示すように所定長の水平同期信号
の周期をカウンタした時点でリセットする。水平同期信
号の欠落が連続して発生した際には、自走でカウンタ値
を発生し続ける。検出窓発生回路１０４は、水平同期カ
ウンタ１０３のカウンタ値をもとにエッジ検出窓２ｄお
よび３ｄを発生する。 The input signal is converted into sync signals 2a and 3a in a sync separation circuit 101. The horizontal synchronization detection circuit 102 counts the LOW period of the sync signal, and when detecting a LOW period of a predetermined length, determines this signal as a horizontal synchronization signal and outputs horizontal synchronization detection signals 2b and 3b.
The horizontal synchronization counter 103 outputs the horizontal synchronization detection signal 2b,
3b , when the horizontal synchronization signal is lost and the horizontal synchronization detection signal is not output, the reset is performed when the period of the predetermined length of the horizontal synchronization signal is counted as indicated by the arrow B in the count state 3c of FIG. I do. When the horizontal synchronizing signal is continuously lost, the counter value continues to be generated on its own. The detection window generating circuit 104 controls the horizontal synchronization
Based on the counter value of the counter 103, the edge detection window 2d and the
And 3d.
【００１６】エッジ抽出回路１０５はエッジ検出窓内に
発生するシンク信号のエッジ部を抽出し、雑音対策のた
めにエッジ抽出以降の信号を一定期間Ｌｏｗ固定にした
エッジ信号２ｅおよび３ｅを出力する。クロック選択回
路１１４は入力クロックを数ｎｓ間隔で遅延させた遅延
クロック群を生成し、この遅延クロック群の中でエッジ
信号２ｅ、３ｅと同位相のクロックを選択する。この選
択クロックはアナログディジタル変換回路１１５に入力
され、アナログディジタル変換回路１１５は各水平同期
信号のエッジから一定位置の入力信号をサンプリングす
る。The edge extraction circuit 105 extracts an edge portion of the sync signal generated in the edge detection window, and outputs edge signals 2e and 3e in which the signal after the edge extraction is fixed at a low level for a certain period to prevent noise. The clock selection circuit 114 generates a group of delayed clocks obtained by delaying the input clock at intervals of several ns, and selects a clock having the same phase as the edge signals 2e and 3e from the group of delayed clocks. The selected clock is input to the analog-to-digital conversion circuit 115, and the analog-to-digital conversion circuit 115 samples an input signal at a fixed position from the edge of each horizontal synchronization signal.
【００１７】検出判定回路１０６はエッジ抽出回路１０
５でのシンク信号のエッジ部の検出状態を判別し、エッ
ジ検出窓２ｄ，３ｄの閉じたタイミングで検出判定信号
２ｆおよび３ｆを出力する。図３の矢印Ａはエッジ情報
を検出できなかった場合で、検出判定信号３ｆが未検出
状態を示している。水平同期遅延回路１０７は検出でき
たエッジ信号２ｅ，３ｅを後方に広げた検出窓の期間分
だけ遅延させる。水平同期付加回路１０８は検出判定信
号を受けて、未検出状態を示している場合に、遅延した
エッジ信号に疑似水平同期信号を付加する。このよう
に、検出できたエッジ信号を遅延させることで、矢印Ａ
のタイミングで出力する疑似水平同期信号とエッジ情報
が検出できた際の水平同期信号との検出窓期間によるタ
イミングのずれをなくすことができる。The detection judging circuit 106 includes the edge extracting circuit 10
The detection state of the edge portion of the sink signal at 5 determines, edge
The detection decision signals 2f and 3f are output when the detection windows 2d and 3d are closed . An arrow A in FIG. 3 indicates a case where edge information cannot be detected, and the detection determination signal 3f indicates an undetected state. The horizontal synchronizing delay circuit 107 detects the detected edge signals 2e and 3e for the period of the detection window extended to the rear.
Just delay. The horizontal synchronization adding circuit 108 receives the detection determination signal and adds a pseudo horizontal synchronization signal to the delayed edge signal when it indicates an undetected state . As described above, by delaying the detected edge signal, the arrow A
At the timing of the detection window period between the pseudo-horizontal synchronization signal output at the timing of
Deviation of the timing can be eliminated.
【００１８】また、垂直同期検出回路１０９はシンク信
号から垂直同期信号を生成する。垂直同期信号はフィー
ルド間の連続性を保つために、フィールド毎に値を反転
する信号である。また垂直同期信号の変化タイミング
は、水平同期カウンタ１０３が水平同期信号周期をカウ
ントするカウント値の後半部（あるいは前半部）とす
る。同期検出回路１１０は水平同期カウンタ１０３のカ
ウント値の後半部（あるいは前半部）に垂直同期信号が
出力されていた場合には垂直同期信号と水平同期信号は
同期関係にあり、カウント値の前半部（あるいは後半
部）に生成されていた場合は同期関係にないという判定
を行い、フィールド同期回路１１３に出力する。フィー
ルド検出回路１１１はシンク信号からフィールド情報を
検出してフィールド信号を生成する。また、ラインカウ
ンタ１１２は垂直同期信号からのエッジ信号の数をカウ
ントする。フィールド同期回路１１３はフィールド情報
を検出した時点で、このカウント値と同期検出回路１１
０の同期関係の判定をもとに疑似水平同期信号の挿入を
決定する出力制御信号を出力する。水平同期付加回路１
０８はこの出力制御信号をもとに水平同期遅延回路１０
７の出力信号に疑似水平同期信号を付加する。The vertical synchronization detection circuit 109 generates a vertical synchronization signal from the sync signal. The vertical synchronization signal is a signal for inverting a value for each field in order to maintain continuity between fields. The change timing of the vertical synchronization signal is the second half (or the first half) of the count value at which the horizontal synchronization counter 103 counts the horizontal synchronization signal cycle. When the vertical synchronization signal is output to the second half (or first half) of the count value of the horizontal synchronization counter 103, the synchronization detection circuit 110 has a synchronous relationship between the vertical synchronization signal and the horizontal synchronization signal, and the first half of the count value. If it is generated in the (or second half), it is determined that there is no synchronization relationship, and the result is output to the field synchronization circuit 113. The field detection circuit 111 detects field information from the sync signal and generates a field signal. The line counter 112 counts the number of edge signals from the vertical synchronization signal. When the field synchronization circuit 113 detects the field information, the count value and the synchronization detection circuit 11
An output control signal for determining insertion of the pseudo horizontal synchronizing signal based on the determination of the synchronizing relation of 0 is output. Horizontal synchronization addition circuit 1
08 is a horizontal synchronization delay circuit 10 based on the output control signal.
7 is added to the pseudo horizontal synchronizing signal.
【００１９】疑似水平同期信号の出力の様子を図４、図
５に示す。図４、図５において、信号４ａ、５ａはシン
ク信号、信号４ｂ、５ｂはシンク信号に含まれる実際の
水平同期信号成分、信号４ｃ、５ｃはフィールド信号、
信号４ｄ、５ｄは垂直同期信号、信号４ｅ、５ｅは出力
する水平同期信号、信号４ｆ、５ｆは水平同期信号周期
の前後半を識別する水平同期クロックである。FIGS. 4 and 5 show how the pseudo horizontal synchronizing signal is output. 4 and 5, signals 4a and 5a are sync signals, signals 4b and 5b are actual horizontal synchronization signal components included in the sync signals, signals 4c and 5c are field signals,
Signals 4d and 5d are vertical synchronizing signals, signals 4e and 5e are horizontal synchronizing signals to be output, and signals 4f and 5f are horizontal synchronizing clocks for identifying the first and second half of the horizontal synchronizing signal cycle.
【００２０】図４は、垂直同期信号４ｄの変化タイミン
グが水平同期信号成分４ｂの後半部（カウンタ値の後半
部）であるべきときに、水平同期信号の検出位置が後方
にずれ垂直同期信号４ｄと水平同期信号４ｅが同期関係
にない場合を示している。この場合には、垂直同期信号
の変化する矢印Ｃからフィールド検出点の矢印Ｄまでの
実際の水平同期信号４ｂの数と出力する水平同期信号４
ｅの数を揃えるために矢印Ｄの点で疑似水平同期信号を
出力する制御を行う。FIG. 4 shows that the change timing of the vertical synchronizing signal 4d corresponds to the latter half of the horizontal synchronizing signal component 4b ( the latter half of the counter value).
Section), the detection position of the horizontal synchronization signal is shifted backward, and the vertical synchronization signal 4d and the horizontal synchronization signal 4e are in a synchronous relationship.
Is not shown. In this case, the number of actual horizontal synchronization signals 4b from the arrow C where the vertical synchronization signal changes to the arrow D at the field detection point and the horizontal synchronization signal 4 to be output are shown.
Control is performed to output a pseudo horizontal synchronizing signal at the point indicated by arrow D in order to make the number e equal.
【００２１】図５は、垂直同期信号５ｄの変化タイミン
グが水平同期信号成分５ｂの前半部（カウンタ値の前半
部）であるべきときに、水平同期信号の検出位置が後方
にずれ垂直同期信号５ｄと水平同期信号５ｅが同期関係
にない場合を示している。この場合には、矢印Ｅの点で
出力の水平同期信号５ｅが垂直同期信号５ｄを越えてし
まい、矢印Ｆのフィールド検出点で水平同期信号を出力
すると、実際の水平同期信号５ｂの数に比べて出力する
水平同期信号５ｅの数が多くなっていまいラインずれを
起こす。そこで、この場合にはフィールド同期回路１１
３において出力制御信号を出さないことで、垂直同期信
号の変化点からの水平同期信号の数を調整する。FIG. 5 shows that the change timing of the vertical synchronizing signal 5d corresponds to the first half of the horizontal synchronizing signal component 5b ( the first half of the counter value).
Section) , the detection position of the horizontal synchronization signal is shifted backward, and the vertical synchronization signal 5d and the horizontal synchronization signal 5e are in a synchronous relationship.
Is not shown. In this case, the output horizontal synchronizing signal 5e exceeds the vertical synchronizing signal 5d at the point indicated by the arrow E. When the horizontal synchronizing signal is output at the field detecting point indicated by the arrow F, the number of the horizontal synchronizing signals 5b is smaller than the actual number of the horizontal synchronizing signals 5b. When the number of horizontal synchronizing signals 5e to be output increases, a line shift occurs. Therefore, in this case, the field synchronization circuit 11
By not outputting the output control signal in 3, the number of horizontal synchronization signals from the change point of the vertical synchronization signal is adjusted.
【００２２】以上のように本実施例によれば、エッジ検
出窓を生成する基準となる水平同期カウンタ１０３の動
作開始基準を発生する水平同期検出回路１０２を設ける
ことにより、雑音によりエッジを誤検出した場合でも次
のエッジ検出に用いるエッジ検出窓は新たに水平同期回
路１０２の出力信号を基準に生成することで誤検出の伝
搬を防ぎ誤検出の確立を低くすることができる。As described above, according to the present embodiment, by providing the horizontal synchronization detection circuit 102 for generating the operation start reference of the horizontal synchronization counter 103 as the reference for generating the edge detection window, the edge is erroneously detected due to noise. Even in this case, by newly generating an edge detection window used for the next edge detection based on the output signal of the horizontal synchronization circuit 102, the propagation of erroneous detection can be prevented and the probability of erroneous detection can be reduced.
【００２３】また、水平同期信号を遅延する手段を設け
ることにより、制御範囲を後方に広げてジッタ応答性を
向上するとともに、水平同期信号の欠落が発生した際に
も前の水平同期信号と同じタイミングでデータを取り込
むことができる。また、等価パルス期間で垂直同期信号
と水平同期信号に位相ずれが生じた場合でもフィールド
同期回路１１３により水平同期付加回路１０８を制御す
ることによりフィールド情報を検出した時点で垂直同期
信号の変化点からの水平同期信号の数を調整し画面上の
ラインずれを防ぐ。Further, by providing a means for delaying the horizontal synchronization signal, the control range is extended backward to improve the jitter response, and when the horizontal synchronization signal is lost, the same as the previous horizontal synchronization signal is provided. Data can be taken in at the timing. Further, even when a phase shift occurs between the vertical synchronizing signal and the horizontal synchronizing signal in the equivalent pulse period, the field synchronizing circuit 113 controls the horizontal synchronizing addition circuit 108 to detect the field information from the changing point of the vertical synchronizing signal. Adjust the number of horizontal sync signals to prevent line shift on the screen.
【００２４】[0024]
【発明の効果】以上のように本発明は、水平同期検出回
路、水平同期遅延回路、そしてフィールド同期回路を設
けることにより、水平同期信号のジッタ応答性を高め、
また雑音の多い入力信号に対して誤検出の伝搬を防ぐこ
とができる。As described above, the present invention improves the jitter response of the horizontal synchronization signal by providing the horizontal synchronization detection circuit, the horizontal synchronization delay circuit, and the field synchronization circuit.
In addition, it is possible to prevent erroneous detection from being propagated for an input signal having much noise.
【図１】本発明の実施例における水平同期信号保護装置
のブロック図FIG. 1 is a block diagram of a horizontal synchronization signal protection device according to an embodiment of the present invention.
【図２】同水平同期信号保護装置の動作を示すタイミン
グ図FIG. 2 is a timing chart showing the operation of the horizontal synchronization signal protection device.
【図３】同水平同期信号保護装置の動作を示すタイミン
グ図FIG. 3 is a timing chart showing the operation of the horizontal synchronization signal protection device.
【図４】同水平同期信号保護装置の動作を示すタイミン
グ図FIG. 4 is a timing chart showing the operation of the horizontal synchronization signal protection device.
【図５】同水平同期信号保護装置の動作を示すタイミン
グ図FIG. 5 is a timing chart showing the operation of the horizontal synchronization signal protection device.
【図６】従来例における水平同期信号保護装置のブロッ
ク図FIG. 6 is a block diagram of a horizontal synchronization signal protection device in a conventional example.
１０１ 同期分離回路 １０２ 水平同期検出回路 １０３ 水平同期カウンタ １０４ 検出窓発生回路 １０５ エッジ抽出回路 １０６ 検出判定回路 １０７ 水平同期遅延回路 １０８ 水平同期付加回路 １０９ 垂直同期検出回路 １１０ 同期検出回路 １１１ フィールド検出回路 １１２ ラインカウンタ １１３ フィールド同期回路 １１４ クロック選択回路 １１５ アナログディジタル変換回路 Reference Signs List 101 synchronization separation circuit 102 horizontal synchronization detection circuit 103 horizontal synchronization counter 104 detection window generation circuit 105 edge extraction circuit 106 detection determination circuit 107 horizontal synchronization delay circuit 108 horizontal synchronization addition circuit 109 vertical synchronization detection circuit 110 synchronization detection circuit 111 field detection circuit 112 Line counter 113 Field synchronization circuit 114 Clock selection circuit 115 Analog-to-digital conversion circuit
フロントページの続き (72)発明者 加代 孝男 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭59−23970（ＪＰ，Ａ) 特開 昭61−70861（ＪＰ，Ａ) 特開 平２−283172（ＪＰ，Ａ) 特開 平３−226072（ＪＰ，Ａ) 特開 平１−174179（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12 Continuation of front page (72) Inventor Takao Kayo 1006 Kadoma Kadoma, Kazuma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. (56) References JP-A-59-23970 (JP, A) JP-A-61-70861 (JP) JP-A-2-283172 (JP, A) JP-A-3-226072 (JP, A) JP-A-1-174179 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB Name) H04N 5/04-5/12
Claims (3)
分離回路と、前記シンク信号の中で所定の幅を持った水
平同期信号を検出して検出信号を出力する水平同期検出
回路と、前記検出信号または所定のカウント値でリセッ
トし、水平同期信号周期のカウント動作を行う水平同期
カウンタと、前記水平同期カウンタのカウント値をもと
にエッジ検出窓を生成する検出窓発生回路と、前記エッ
ジ検出窓内に入力された前記シンク信号のエッジを検出
しエッジ信号を出力するエッジ抽出回路と、入力クロッ
クから生成した遅延クロック群の中から前記エッジ信号
に位相同期した選択クロックを出力するクロック選択回
路と、前記選択クロックを用いて入力信号の量子化処理
を行いディジタル映像信号を出力するアナログディジタ
ル変換回路とを備えたことを特徴とする水平同期信号保
護装置。A sync separation circuit for extracting a sync signal from an input signal; a horizontal sync detection circuit for detecting a horizontal sync signal having a predetermined width in the sync signal and outputting a detection signal; Or reset with a predetermined count value.
A horizontal synchronization counter that performs a counting operation of a horizontal synchronization signal cycle, a detection window generating circuit that generates an edge detection window based on the count value of the horizontal synchronization counter, and the input that is input to the edge detection window. An edge extraction circuit that detects an edge of a sync signal and outputs an edge signal; a clock selection circuit that outputs a selected clock phase-synchronized with the edge signal from a group of delayed clocks generated from an input clock; And an analog-to-digital conversion circuit for performing a quantization process on an input signal and outputting a digital video signal.
分離回路と、前記シンク信号から水平同期信号を検出し
て検出信号を出力する水平同期検出回路と、前記検出信
号または所定のカウント値でリセットし、水平同期信号
周期のカウント動作を行う水平同期カウンタと、前記水
平同期カウンタのカウント値をもとにエッジ検出窓を生
成する検出窓発生回路と、前記エッジ検出窓内に入力さ
れた前記シンク信号のエッジを検出しエッジ信号を出力
するエッジ抽出回路と、前記シンク信号をもとに垂直同
期信号を生成する垂直同期検出回路と、前記垂直同期信
号と前記水平同期カウンタの位相関係を検出し同期検出
信号を出力する同期検出回路と、前記シンク信号をもと
にフィールド情報を検出しフィールド信号を出力するフ
ィールド検出回路と、前記垂直同期信号から前記フィー
ルド信号の間に発生する前記エッジ信号のカウント数を
もとにフィールド検出位置で疑似水平同期信号を出力す
るか否かの判断をして出力制御信号を出力するフィール
ド同期回路と、前記出力制御信号をもとに前記エッジ抽
出回路より出力された信号に疑似水平同期信号を付加し
て水平同期信号を生成する水平同期付加回路とを備えた
ことを特徴とする水平同期信号保護装置。From wherein the input signal and the synchronous separation circuit for extracting a sync signal, a horizontal synchronization detection circuit for outputting a detection signal by detecting a horizontal synchronizing signal from the sync signal, the detection signal
Signal or reset at a predetermined count value, and
A horizontal synchronization counter for performing a period counting operation, a detection window generating circuit for generating an edge detection window based on the count value of the horizontal synchronization counter, and detecting an edge of the sync signal input in the edge detection window An edge extraction circuit that outputs an edge signal; a vertical synchronization detection circuit that generates a vertical synchronization signal based on the sync signal; and detects a phase relationship between the vertical synchronization signal and the horizontal synchronization counter and outputs a synchronization detection signal. A synchronization detection circuit, a field detection circuit for detecting field information based on the sync signal and outputting a field signal, and the field synchronization circuit based on the vertical synchronization signal.
The count number of the edge signal generated between the
Whether a field synchronizing circuit which outputs an output control signal to the determination, the edge extracting circuit from the output signal on the basis of the output control signal for outputting a pseudo horizontal synchronization signal based on the field detected position A horizontal synchronization adding circuit for generating a horizontal synchronization signal by adding a pseudo horizontal synchronization signal to the horizontal synchronization signal.
分離回路と、前記シンク信号から水平同期信号のエッジ
を抽出しエッジ信号を出力するエッジ抽出回路と、前記
エッジ信号を遅延させエッジ遅延信号を出力する水平同
期遅延回路と、前記エッジ抽出回路においてエッジ情報
の検出ができたか否かを判定し検出判定信号を出力する
検出判定回路と、前記検出判定回路でエッジ情報の検出
ができなかった際に前記検出判定信号のタイミングで前
記エッジ遅延信号に疑似水平同期信号を付加して水平同
期信号を出力する水平同期付加回路と、入力クロックか
ら生成した遅延クロック群の中から前記エッジ信号に位
相同期した選択クロックを出力するクロック選択回路
と、前記選択クロックを用いて入力信号の量子化処理を
行いディジタル映像信号を出力するアナログディジタル
変換回路とを備えたことを特徴とする水平同期信号保護
装置。3. A synchronization separation circuit for extracting a sync signal from an input signal, an edge extraction circuit for extracting an edge of a horizontal synchronization signal from the sync signal and outputting an edge signal, and outputting an edge delay signal by delaying the edge signal A horizontal synchronization delay circuit, a detection determination circuit that determines whether edge information has been detected by the edge extraction circuit, and outputs a detection determination signal, and the detection determination circuit detects edge information.
Is not possible at the timing of the detection judgment signal
A horizontal synchronization adding circuit for adding a pseudo horizontal synchronization signal to the edge delay signal to output a horizontal synchronization signal; and a clock selection for outputting a selected clock phase-synchronized with the edge signal from a group of delay clocks generated from an input clock. A horizontal synchronizing signal protection device comprising: a circuit; and an analog-to-digital conversion circuit that performs a quantization process on an input signal using the selected clock and outputs a digital video signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21437995A JP3279140B2 (en) | 1995-08-23 | 1995-08-23 | Horizontal sync signal protection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21437995A JP3279140B2 (en) | 1995-08-23 | 1995-08-23 | Horizontal sync signal protection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0965169A JPH0965169A (en) | 1997-03-07 |
| JP3279140B2 true JP3279140B2 (en) | 2002-04-30 |
Family
ID=16654818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21437995A Expired - Fee Related JP3279140B2 (en) | 1995-08-23 | 1995-08-23 | Horizontal sync signal protection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279140B2 (en) |
-
1995
- 1995-08-23 JP JP21437995A patent/JP3279140B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPH0965169A (en) | 1997-03-07 |
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|---|---|---|---|
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