JP3279025B2 - Semiconductor memory - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、分極反転疲労による速
度劣化がなく、かつＤＲＡＭと同じ扱いができ、しかも
不揮発メモリが得られる、強誘電体を用いた半導体メモ
リに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory using a ferroelectric, which does not suffer from speed deterioration due to polarization reversal fatigue, can be handled in the same way as a DRAM, and can provide a nonvolatile memory.
【０００２】[0002]
【従来の技術】強誘電体を用いたメモリ、フェロ・エレ
クトリック・ランダム・アクセス・メモリ（ＦＥＲＡ
Ｍ：以下、強誘電体メモリと記す）は、強誘電体の分極
方向で記憶を行う不揮発メモリである。しかし、読み出
しと書き込みを行うと、分極が反転して分極反転疲労が
起るとともに、速度劣化が生じていた。一方、従来、強
誘電体メモリとＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）を共用する装置がある。これは、電源
がＯＮの時点でＦＥＲＡＭであり、中間の時点でＤＲＡ
Ｍとした後、電源がＯＦＦの時点でＦＥＲＡＭにするも
のであった。ＤＲＡＭで使用しているときには、読み出
し書き込みを行っても分極反転を行わないため、疲労が
なく、使用が終了したときにＦＥＲＡＭに戻すことによ
り、不揮発メモリとしていた。しかし、この装置におい
ては、ＤＲＡＭで使用している途中で電源が切断される
等、ＦＥＲＡＭに戻さないうちに終了すると、記憶情報
が全て消滅するという欠点があった。図１５は、従来の
強誘電体、ＤＲＡＭ共用メモリの一例を示す図である。
例えば、特開平３−２８３１７６号公報に記載されてい
るＦＥＲＡＭ／ＤＲＡＭ共用メモリのアレー構成は、図
１５に示すような構成である。これは、従来のＤＲＡＭ
と同様に、メモリセルは１トランジスタ１キャパシタか
らなる。所望のセルに不揮発情報を書き込むには、トラ
ンジスタを選択的にオン状態にして所望のキャパシタの
一方の電極をデータ線に接続した後、データ線を０Ｖま
たはＶｃｃにすればよい。一方、図１５に示すように、
強誘電体メモリのときには、プレート線はＶｃｃ／２の
電位にあるので、所望の強誘電体キャパシタに選択的に
電界がかかり、不揮発情報に対応する分極が生じる。こ
の分極方向は、強誘電体の特性として、電源を切っても
失われない。ここで、セルの不揮発情報を読出すには、
データ線を０Ｖに充電した後フローティング状態にし、
その後トランジスタを選択的にオン状態にする。その結
果、プレート線はＶｃｃ／２の電位にあるので、選択さ
れた強誘電体キャパシタに電界がかかる。この電界は常
に一定方向であり、不揮発情報に対応して、強誘電体の
分極方向をそのまま維持する場合と、反転させる場合と
がある。そして、分極が反転する場合には、メモリセル
への大きな電流の流れ込みがある。この流れ込み電流
を、例えば上記公報に述べられている方法で検知すれ
ば、不揮発情報を読み出すことができる。2. Description of the Related Art Ferroelectric memories, ferroelectric random access memories (FERA)
M: hereinafter, referred to as a ferroelectric memory) is a non-volatile memory that stores data in the polarization direction of the ferroelectric. However, when reading and writing are performed, the polarization is reversed, causing polarization reversal fatigue and speed degradation. On the other hand, conventionally, there is an apparatus that shares a ferroelectric memory and a DRAM (dynamic random access memory). This is a FERAM when the power is turned on, and a DRA at an intermediate time.
After the power was set to M, the FERAM was set when the power was turned off. When used in a DRAM, polarization inversion is not performed even when reading / writing is performed, so there is no fatigue. When the use is completed, the memory is returned to the FERAM, thereby forming a nonvolatile memory. However, this device has a drawback in that if the power is turned off during the use of the DRAM, or if the operation is terminated before returning to the FERAM, all the stored information is lost. FIG. 15 is a diagram showing an example of a conventional ferroelectric and DRAM shared memory.
For example, the array configuration of the FERAM / DRAM shared memory described in Japanese Patent Application Laid-Open No. 3-283176 is as shown in FIG. This is a conventional DRAM
Similarly, the memory cell is composed of one transistor and one capacitor. To write nonvolatile information to a desired cell, the transistor is selectively turned on, one electrode of a desired capacitor is connected to a data line, and then the data line is set to 0 V or Vcc. On the other hand, as shown in FIG.
In the case of a ferroelectric memory, since the plate line is at the potential of Vcc / 2, an electric field is selectively applied to a desired ferroelectric capacitor, and polarization corresponding to nonvolatile information is generated. This polarization direction is not lost even when the power is turned off as a characteristic of the ferroelectric substance. Here, to read the nonvolatile information of the cell,
After the data line is charged to 0V, it is brought into a floating state,
After that, the transistor is selectively turned on. As a result, since the plate line is at the potential of Vcc / 2, an electric field is applied to the selected ferroelectric capacitor. This electric field is always in a fixed direction, and there are a case where the polarization direction of the ferroelectric is maintained as it is and a case where it is reversed according to the nonvolatile information. When the polarization is reversed, a large current flows into the memory cell. If this inflowing current is detected, for example, by the method described in the above publication, the nonvolatile information can be read.
【０００３】ところが、上記説明から明らかなように、
不揮発情報を読出す度に、強誘電体の分極方向は１方向
にそろうので、情報の再書き込みが必要である。そし
て、分極が反転する方向の記憶状態にある場合、読み出
し動作の度に２回の分極反転を必ず経る必要がある。一
方、強誘電体キャパシタは分極反転の度に劣化してい
き、最後には電圧が印加されていない時に分極を維持す
ることができなくなることが知られている。したがっ
て、強誘電体メモリが高信頼性の不揮発メモリであるた
めには、分極反転の回数はできるだけ少ない方が良い。
また、別の問題として、分極の反転には一定の時間を要
するため、その分読み出し速度が遅くなるという問題も
ある。分極反転に伴う強誘電体膜の劣化、および読み出
し速度の低下の問題を解決する方法として、上記特開平
３−２８３１７６号公報には、次の方法が提案されてい
る。すなわち、通常の動作時にはプレート線を、たとえ
ばＶｃｃにしてＤＲＡＭとして用い、電源をオフする前
に上記強誘電体メモリとしての書き込み動作により不揮
発情報として格納する。プレート線をＶｃｃにすれば、
蓄積部の電位０またはＶｃｃに対していずれの場合も情
報が反転することがなく、従って、強誘電体キャパシタ
の劣化の問題を回避でき、読み出し速度の低下もない。
次に、電源をオンするときに、上記強誘電体メモリ動作
により不揮発情報を読み出せば、実効的に不揮発メモリ
として機能させることができる。However, as is clear from the above description,
Each time the nonvolatile information is read, the polarization direction of the ferroelectric is aligned in one direction, so that the information needs to be rewritten. Then, when the memory is in the storage state of the direction in which the polarization is inverted, it is necessary to perform two polarization inversions every time the read operation is performed. On the other hand, it is known that the ferroelectric capacitor deteriorates every time the polarization is inverted, and finally the polarization cannot be maintained when no voltage is applied. Therefore, in order for the ferroelectric memory to be a highly reliable nonvolatile memory, it is preferable that the number of times of polarization inversion is as small as possible.
Another problem is that a certain period of time is required for reversing the polarization, and the reading speed is accordingly reduced. As a method for solving the problems of the deterioration of the ferroelectric film and the reduction of the reading speed due to the polarization reversal, the following method is proposed in JP-A-3-283176. That is, during normal operation, the plate line is set to, for example, Vcc and used as a DRAM, and before the power is turned off, the information is stored as nonvolatile information by a write operation as the ferroelectric memory. If the plate line is set to Vcc,
In either case, the information is not inverted with respect to the potential 0 or Vcc of the storage unit, so that the problem of deterioration of the ferroelectric capacitor can be avoided and the reading speed does not decrease.
Next, when the power is turned on, by reading the nonvolatile information by the above-described ferroelectric memory operation, the nonvolatile memory can be effectively functioned.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上述の
ような従来のＤＲＡＭ、強誘電体メモリ両用方式では、
電源ＯＮ時に強誘電体メモリにし、次にＤＲＡＭにして
読み出し書き込みを行い、終了後は再度、強誘電体メモ
リに戻す必要があるため、メモリのユーザにとって、Ｄ
ＲＡＭと強誘電体メモリとのモード切り換えを意識して
使用する必要があり、かつピン配置としては余分なＦ／
Ｄピンが必要となる等、それだけシステムが複雑化する
問題がある。ユーザにとっては、内部での複雑なモード
切り換えを意識することなく、ＤＲＡＭと同様な取扱方
法、およびピン配置でかつ不揮発という付加価値を持つ
メモリが望ましいことは明らかである。本発明の目的
は、このような従来の課題を解決し、ＤＲＡＭと同様な
取扱方法、ピン配置で、かつ不揮発のメモリを提供する
ことが可能な半導体メモリを提供することにある。ま
た、本発明の他の目的は、強誘電体キャパシタをメモリ
セルの構成要素としながら、情報読み出し時の分極反転
がなく、それに伴って強誘電体キャパシタの膜劣化が少
なく、分極反転に伴う読み出し速度劣化もない半導体メ
モリを提供することにある。さらに、本発明の他の目的
は、不意の事故によって電源がオフした場合でも、最新
の情報が不揮発情報として保持され、高信頼性かつ高速
動作の不揮発な半導体メモリを提供することである。However, in the conventional DRAM and ferroelectric memory dual-purpose system as described above,
When the power is turned on, the ferroelectric memory is turned on, then the DRAM is read and written, and after completion, it is necessary to return to the ferroelectric memory again.
It is necessary to be aware of the mode switching between the RAM and the ferroelectric memory and use the extra F /
There is a problem that the system becomes complicated as much as the D pin is required. It is apparent to the user that a memory having the same handling method as a DRAM, a pin arrangement, and a non-volatile value-added memory is desirable without being aware of complicated internal mode switching. An object of the present invention is to provide a semiconductor memory which can solve such a conventional problem and can provide a nonvolatile memory with a handling method and a pin arrangement similar to those of a DRAM. Another object of the present invention is to provide a ferroelectric capacitor as a constituent element of a memory cell without causing polarization reversal at the time of reading information, thereby reducing film deterioration of the ferroelectric capacitor, and performing readout due to polarization reversal. An object of the present invention is to provide a semiconductor memory which does not cause speed degradation. Still another object of the present invention is to provide a highly reliable and high-speed non-volatile semiconductor memory in which the latest information is retained as non-volatile information even when the power is turned off due to an unexpected accident.
【０００５】[0005]
【課題を解決するための手段】上記各目的を達成するた
め、本発明の半導体メモリは、少なくとも、１つのトラ
ンジスタと１つの強誘電体キャパシタとから構成される
メモリセルを複数個有するメモリにおいて、通常は揮発
メモリ、つまりＤＲＡＭとして読み出し・書き込み動作
を行う。ただし、プレート電位はＶｃｃ／２とし、読み
出し時のデータ線プリチャージ電位も同じくＶｃｃ／２
とする。一方、電源オン時にかぎり、強誘電体キャパシ
タの分極方向を検知し、キャパシタノードの電位に変換
する動作を行う。すなわち、不揮発情報から揮発情報へ
の変換モード（強誘電体メモリモード）として動作させ
る。ＤＲＡＭモードと強誘電体メモリモードとの切り換
えは、内部で生成する強誘電体メモリ・ＤＲＡＭ切り換
え信号により行う。つまり、電源オン時にはこれを検知
し、上記切り換え信号を強誘電体メモリモードであるこ
とを示すレベル、たとえばロウレベルとする。一方、不
揮発情報から揮発情報への変換動作がすべてのメモリセ
ルについて終了したら、これを検知して上記切り換え信
号をＤＲＡＭモードであることを示すレベル、たとえば
ハイレベルとする。換言すれば、本発明では、ピン配置
はＤＲＡＭと同じようにＦ／Ｄピンは不要であって、電
源ＯＮと同時に強誘電体メモリモードとなり、このまま
の状態では読み出し書き込みを行うと分極反転を起す
が、内部の切り替え信号発生回路の制御により自動的に
ＤＲＡＭモードに変換される。ＤＲＡＭモード時には、
読み出し動作で分極非反転、書き込み動作で分極反転す
る。そしてＤＲＡＭモードで使用中にもし電源が切断さ
れても、その時点での強誘電体のキャパシタ膜分極方向
に対応した０ＶまたはＶｃｃの不揮発情報が保持され
る。In order to achieve the above objects, a semiconductor memory according to the present invention comprises a memory having at least a plurality of memory cells each including one transistor and one ferroelectric capacitor. Normally, a read / write operation is performed as a volatile memory, that is, a DRAM. However, the plate potential is Vcc / 2, and the data line precharge potential at the time of reading is also Vcc / 2.
And On the other hand, only when the power is turned on, the operation of detecting the polarization direction of the ferroelectric capacitor and converting it to the potential of the capacitor node is performed. That is, the operation is performed in a conversion mode (ferroelectric memory mode) from nonvolatile information to volatile information. Switching between the DRAM mode and the ferroelectric memory mode is performed by a ferroelectric memory / DRAM switching signal generated internally. That is, when the power is turned on, this is detected, and the switching signal is set to a level indicating the ferroelectric memory mode, for example, a low level. On the other hand, when the conversion operation from the nonvolatile information to the volatile information is completed for all the memory cells, this is detected and the switching signal is set to a level indicating the DRAM mode, for example, a high level. In other words, in the present invention, the pin arrangement does not require the F / D pin as in the case of the DRAM, and the ferroelectric memory mode is set at the same time when the power is turned on. In this state, when reading and writing are performed, polarization inversion occurs. Are automatically converted to the DRAM mode under the control of the internal switching signal generation circuit. In the DRAM mode,
Polarization is not inverted in a read operation, and polarization is inverted in a write operation. Even if the power is turned off during use in the DRAM mode, nonvolatile information of 0 V or Vcc corresponding to the polarization direction of the ferroelectric capacitor film at that time is retained.
【０００６】[0006]
【作用】本発明においては、通常はＤＲＡＭモードとし
て動作させるので、情報読み出し時の分極反転がなく、
その結果、強誘電体膜の劣化、および読み出し速度の低
下の問題がない。特に、プレート電位およびデータ線プ
リチャージ電位をＶｃｃ／２に設定しているので、情報
読み出し時には上記効果が得られる一方、情報書き換え
時にはキャパシタノード電位としての揮発情報と強誘電
体膜の分極方向としての不揮発情報とが常に対応して書
き換えられる。この結果、本メモリのユーザは、強誘電
体メモリモードとＤＲＡＭモードとの切り換えを意識す
ることなく、電源をオフした時点の情報をメモリに保持
することができる。一方、電源オン時には、内部で発生
した信号により、まず強誘電体メモリモードとして起動
し、不揮発情報から揮発情報への変換が自動的に行わ
れ、変換動作終了後、内部で発生した信号によりＤＲＡ
Ｍモードとなる。従って、ユーザは、電源オン時にも両
モードの切り換えを意識する必要はない。すなわち、本
発明によれば、ＤＲＡＭと同様な取扱方法、ピン配置
で、情報読み出し回数、情報読み出し速度はＤＲＡＭと
ほぼ同等で、しかも不揮発のメモリが得られる。換言す
れば、本発明では、高集積・高信頼性・高速動作で、か
つ使い勝手の極めて良い不揮発メモリを提供することが
できる。なお、書き換え動作時には分極反転を伴うが、
その書換え回数の制限は、たとえばエレクトリカリ・イ
レイサブル・プログラマブル・リード・オンリ・メモリ
（ＥＥＰＲＯＭ）において考えられている制限、１０6
回よりはるかに大きい１０11回以上と予想されるので、
多くのシステムに問題なく適用できる。In the present invention, since the DRAM is normally operated in the DRAM mode, there is no polarization inversion at the time of reading information,
As a result, there is no problem of deterioration of the ferroelectric film and reduction of the reading speed. In particular, since the plate potential and the data line precharge potential are set to Vcc / 2, the above effect can be obtained at the time of information reading, while the volatile information as the capacitor node potential and the polarization direction of the ferroelectric film at the time of information rewriting. Is always rewritten correspondingly. As a result, the user of the present memory can retain the information at the time when the power is turned off in the memory without being aware of switching between the ferroelectric memory mode and the DRAM mode. On the other hand, when the power supply is turned on, the device is started up in the ferroelectric memory mode by a signal generated internally, the conversion from the nonvolatile information to the volatile information is automatically performed, and after the conversion operation is completed, the DRA is generated by the signal generated internally.
The mode becomes the M mode. Therefore, the user does not need to be conscious of switching between the two modes even when the power is turned on. That is, according to the present invention, with the same handling method and pin arrangement as the DRAM, the number of times of information reading and the information reading speed are almost the same as those of the DRAM, and a nonvolatile memory can be obtained. In other words, the present invention can provide a non-volatile memory that is highly integrated, highly reliable, operates at high speed, and is extremely easy to use. Note that the rewriting operation involves polarization reversal,
The limit of the number of rewrites is, for example, the limit considered in an electrically erasable programmable read only memory (EEPROM), 10 6
It is expected to be more than 10 11 times, which is much larger than
Applicable to many systems without problems.
【０００７】[0007]
【実施例】図１は、本発明における強誘電体メモリモー
ド・ＤＲＡＭモード切り換え信号発生方法の第１実施例
を示す図である。図１に示すように、電源オン時には、
強誘電体メモリモード・ＤＲＡＭモード切り換え信号発
生回路Ｆ／ＤＳｉｇ．ＧＥＮは、モード切り換え信号Ｆ
／ＤＳｉｇを例えばローレベルにして、強誘電体メモリ
モードで動作させることを示す。この場合、強誘電体メ
モリ・ＤＲＡＭ両用メモリのメモリセルを順次アクセス
して、強誘電体キャパシタ膜の分極方向として記憶され
た不揮発情報からキャパシタノード電位としての揮発情
報への変換、すなわちリコール動作を行う。上記リコー
ル動作が終了したならば、モード切り換え信号Ｆ／ＤＳ
ｉｇを例えばハイレベルにして、ＤＲＡＭモードとして
動作させることを示す。ＤＲＡＭモードへの変換は、リ
コール動作終了に対応して内部の制御回路で発生する信
号により行う。本実施例によれば、本メモリのユーザ
が、強誘電体メモリモード・ＤＲＡＭモードの切り換え
を意識することなく、ＤＲＡＭと同様な取扱で、かつ不
揮発のメモリを得られる効果がある。しかも、通常ＤＲ
ＡＭとして用いるので、強誘電体膜の劣化や、情報読み
出し速度の劣化がなく、高信頼性、高速の不揮発メモリ
が得られるという効果がある。FIG. 1 is a diagram showing a first embodiment of a method for generating a ferroelectric memory mode / DRAM mode switching signal according to the present invention. As shown in FIG. 1, when the power is turned on,
Ferroelectric memory mode / DRAM mode switching signal generation circuit F / DSig. GEN is the mode switching signal F
/ DSig is set to a low level, for example, to indicate that the device operates in the ferroelectric memory mode. In this case, the memory cells of the ferroelectric memory / DRAM dual-purpose memory are sequentially accessed to convert the nonvolatile information stored as the polarization direction of the ferroelectric capacitor film into volatile information as the capacitor node potential, that is, the recall operation. Do. When the recall operation is completed, the mode switching signal F / DS
ig is set to a high level, for example, to indicate operation in the DRAM mode. Conversion to the DRAM mode is performed by a signal generated by an internal control circuit in response to the end of the recall operation. According to the present embodiment, there is an effect that the user of this memory can obtain a nonvolatile memory in the same handling as a DRAM, without being conscious of switching between the ferroelectric memory mode and the DRAM mode. And usually DR
Since it is used as an AM, there is no deterioration in the ferroelectric film or the information reading speed, and there is an effect that a highly reliable and high-speed nonvolatile memory can be obtained.
【０００８】図２は、本発明における強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生方法の第２実施
例を示す図である。基本的には図１と同様であるが、図
２では、ＤＲＡＭ制御部の一部を用いてＤＲＡＭモード
への移行信号を発生する方法が示されている。すなわ
ち、強誘電体メモリモードにおける上記リコール動作時
のメモリセルのアクセスは、例えばＤＲＡＭにおけるオ
ートリフレッシュ動作と同様な方法で、クロックジェネ
レータＣＬＫＧのクロックに基づいて、ロウアドレスを
内部アドレスカウンタＡＣにより順次カウントアップし
ていくことにより行う。アドレスカウンタＡＣは、ＤＲ
ＡＭモードでのオートリフレッシュ動作時に用いられる
アドレスカウンタと兼用することができる。リコール動
作終了時には、ＡＣの最上位から桁上げ信号が出力され
るので、上記切り換え回路は該桁上げ信号を受けて、モ
ード切り換え信号Ｆ／ＤＳｉｇとして、ＤＲＡＭモード
として動作させることを示す出力、たとえばハイレベル
を発生する。他の方法としては、アドレスカウンタＡＣ
が最大の値になったことを検知して、ＤＲＡＭモードへ
の移行を行っても良い。なお、すべてのメモリセルのリ
コール動作が終了しないうちにＤＲＡＭモードへ移行す
る誤動作を防止するため、リコール動作の最初のアドレ
スが最も低次のアドレスになるように、電源オンととも
にアドレスカウンタを０にリセットすることは言うまで
もない。本実施例によれば、本メモリのユーザは、内部
での強誘電体メモリモードとＤＲＡＭモードとの切り換
えを意識することなく、不揮発で、かつＤＲＡＭと同様
な取扱ができるメモリが得られる効果がある。しかも、
通常はＤＲＡＭモードとして動作させるので、常に強誘
電体メモリモードとして情報読み出しの度に強誘電体キ
ャパシタ膜の分極を反転させる場合に比べ、強誘電体キ
ャパシタ膜の疲労が少なく、高信頼性のメモリが得られ
る効果がある。FIG. 2 is a diagram showing a second embodiment of a method for generating a ferroelectric memory mode / DRAM mode switching signal according to the present invention. Although basically the same as FIG. 1, FIG. 2 shows a method of generating a transition signal to the DRAM mode using a part of the DRAM control unit. That is, in the ferroelectric memory mode, the access of the memory cell at the time of the recall operation is performed by sequentially counting the row addresses by the internal address counter AC based on the clock of the clock generator CLKG in the same manner as the auto refresh operation in the DRAM, for example. It is done by going up. The address counter AC is DR
It can also be used as an address counter used at the time of the auto refresh operation in the AM mode. At the end of the recall operation, a carry signal is output from the most significant bit of AC, so that the switching circuit receives the carry signal and outputs a mode switching signal F / DSig indicating that the operation is performed in the DRAM mode, for example, for example, Generates a high level. Alternatively, the address counter AC
May be shifted to the DRAM mode by detecting that the maximum value has been reached. Note that, in order to prevent a malfunction of shifting to the DRAM mode before the recall operation of all the memory cells is completed, the address counter is reset to 0 when the power is turned on so that the first address of the recall operation becomes the lowest address. Needless to say, reset. According to the present embodiment, the user of the present memory can obtain a memory that is nonvolatile and can be handled in the same manner as a DRAM without being aware of switching between the ferroelectric memory mode and the DRAM mode internally. is there. Moreover,
Normally, the DRAM is operated in the DRAM mode, so that the ferroelectric capacitor film is less fatigued and has a higher reliability than the case where the polarization of the ferroelectric capacitor film is always inverted every time information is read out in the ferroelectric memory mode. The effect is obtained.
【０００９】図３は、本発明における強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生方法の第３実施
例を示す図である。図３では、ＤＲＡＭモードへの移行
を指示する信号発生方法が、アドレスカウンタＡＣから
直接指示信号を送出せず、それを解読するデコーダＤｅ
ｃから指示信号を切り換え信号発生回路に送出する点で
図２と異なる。例えば、新しくダミーロウアドレスＤＲ
Ａを設けておいて、電源オン時に図２と同様に行うリコ
ール動作の最後のロウアドレスの次に、このダミーロウ
アドレスＤＲＡが発生するように設定しておく。例え
ば、リコール動作時には、クロックジェネレータＣＬＫ
ＧからのクロックによりアドレスカウンタＡＣを動作さ
せることにより、カウンタ出力をロウアドレスデコーダ
ＲＡＤｅｃでロウアドレスに解読し、そのロウアドレス
に対応する１つないし数個のワードドライバＷＤを活性
化する。しかし、ダミーロウアドレスＤＲＡが発生した
場合には、Ｆ／ＤＳｉｇ．ＧＥＮへ出力され、リコール
動作が終了したことを知らせる。なお、通常、ＤＲＡＭ
として情報読み出し・書き込みを行う場合には、スイッ
チを切り替えて、ロウアドレスバッファＲＡＢの外部ア
ドレスを取り込んで行う。本実施例によれば、本メモリ
のユーザは、内部での強誘電体メモリモードとＤＲＡＭ
モードとの切り換えを意識することなく、不揮発で、か
つＤＲＡＭと同様な取扱ができるメモリが得られる効果
がある。しかも、通常はＤＲＡＭモードとして動作させ
るので、常に強誘電体メモリモードとして情報読み出し
の度に強誘電体キャパシタ膜の分極を反転させる場合に
比べ、強誘電体キャパシタ膜の疲労が少なく、高信頼性
のメモリが得られる効果がある。FIG. 3 is a diagram showing a third embodiment of a method for generating a ferroelectric memory mode / DRAM mode switching signal according to the present invention. In FIG. 3, the signal generation method for instructing the transition to the DRAM mode is such that the decoder De does not directly transmit the instruction signal from the address counter AC but decodes it.
2 is different from FIG. 2 in that an instruction signal is transmitted from c to a switching signal generation circuit. For example, a new dummy row address DR
A is provided so that the dummy row address DRA is generated next to the last row address of the recall operation performed in the same manner as in FIG. 2 when the power is turned on. For example, during the recall operation, the clock generator CLK
By operating the address counter AC with the clock from G, the counter output is decoded into a row address by the row address decoder RADec, and one or several word drivers WD corresponding to the row address are activated. However, when the dummy row address DRA occurs, the F / DSig. Output to GEN to inform that recall operation has been completed. Usually, DRAM
When reading / writing information is performed, the switch is switched to take in the external address of the row address buffer RAB. According to the present embodiment, the user of this memory is required to use the internal ferroelectric memory mode and DRAM.
There is an effect that a memory which is nonvolatile and can be handled in the same manner as a DRAM can be obtained without being conscious of switching between modes. Moreover, since the DRAM is normally operated in the DRAM mode, the ferroelectric capacitor film is less fatigued and has higher reliability than the case where the polarization of the ferroelectric capacitor film is always inverted every time information is read out in the ferroelectric memory mode. This has the effect of obtaining the memory of FIG.
【００１０】図４は、本発明における強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生方法の第４実施
例を示す図である。図４では、ＤＲＡＭモードへの移行
を指示する信号発生方法が図２、図３と異なる。まず、
図１と同様に、電源オンを検知してＦ／ＤＳｉｇの信号
を強誘電体メモリモードとする。これと同時に、メモリ
内蔵のタイマーを動作させる。このタイマーは、例えば
擬似スタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）に用いられているのと同様な回路を用いて構成で
きる。リコール動作に要する時間は、あらかじめ判って
いるので、この時間にマージンを加えた時間が経過した
後、タイマーからの信号でＦ／ＤＳｉｇ．ＧＥＮにリコ
ール動作の終了を知らせる。これを受けて、Ｆ／ＤＳｉ
ｇ．ＧＥＮはＤＲＡＭモードを示す信号を発生する。ユ
ーザは、このタイマーで決められた時間内に、信号ＲＦ
ＳＨによりリコール動作を終了すること、およびこの時
間内には情報読出し、書き込み動作は行えないことなど
が、スペックとして与えられる。なお、信号ＲＦＳＨは
内部で自動生成するようにしておいてもよく、この場合
はリコール動作に要する時間はユーザの意図と無関係に
回路設計時に決まるので、それに基づいてタイマーから
ＤＲＡＭモード指定信号を発生するタイミングを決めれ
ばよい。本発明の実施例によれば、図２および３で述べ
たのと同様な効果が得られる。FIG. 4 is a diagram showing a fourth embodiment of the method for generating a ferroelectric memory mode / DRAM mode switching signal according to the present invention. FIG. 4 differs from FIGS. 2 and 3 in the method of generating a signal for instructing transition to the DRAM mode. First,
As in FIG. 1, power-on is detected and the F / DSig signal is set to the ferroelectric memory mode. At the same time, the timer built in the memory is operated. This timer is, for example, a pseudo static random access memory (SR
AM), and can be configured using a circuit similar to that used in AM). Since the time required for the recall operation is known in advance, after a time obtained by adding a margin to this time elapses, F / DSig. Notifies GEN of the end of the recall operation. In response, F / DSi
g. GEN generates a signal indicating the DRAM mode. The user sets the signal RF within the time determined by this timer.
Termination of the recall operation by SH and the inability to read or write information during this time are given as specifications. Note that the signal RFSH may be automatically generated internally. In this case, the time required for the recall operation is determined at the time of circuit design irrespective of the user's intention. What is necessary is just to decide the timing to do. According to the embodiment of the present invention, the same effects as those described with reference to FIGS. 2 and 3 can be obtained.
【００１１】図５は、図２の実施例において、電源オン
時に不揮発情報から揮発情報への変換、すなわちリコー
ル動作を行うために、外部から与えるべき信号を示すタ
イムチャートである。電源オン時には、チップ非選択信
号ＣＥバーをハイレベルとする。電源オンの後、メモリ
内部電圧が定常状態に達するまでの時間Ｔ（ｗａｉｔ）
の間だけ待機する。この間に、Ｆ／ＤＳｉｇは安定して
ロウレベル、すなわち強誘電体メモリモードを与える状
態となり、プレート電位、ワード線電位、データ線電位
などもそれぞれに決められた初期状態となる。時間Ｔ
（ｗａｉｔ）が経過したならば、リフレッシュ動作信号
ＲＦＳＨをＮ（ｒｏｗ）回入力する。ただし、Ｆ／ＤＳ
ｉｇがロウレベルになっていることに対応して、ＲＦＳ
Ｈはリコール動作信号として作用する。ここで、Ｎ（ｒ
ｏｗ）は、すべてのメモリセルをアクセスするに要する
回数である。ＲＦＳＨは、外部から与えても良いし、あ
るいは、内部で作っても良い。Ｎ（ｒｏｗ）回目のＲＦ
ＳＨ信号の立ち下がりはアドレスカウンタを最大値から
０に戻し、桁上げ信号を発生する。図２において説明し
たように、この桁上げ信号はリコール動作の終了を示す
信号となり、Ｆ／ＤＳｉｇをハイレベルに変える。この
一連のリコール動作に要する時間Ｔ（ｓｔａｒｔ）後に
は、ＣＥバーをロウレベルにしてＤＲＡＭとまったく同
様な方法で情報の読出し、書き込みを行うことが許容さ
れる。FIG. 5 is a time chart showing signals to be given from the outside to convert non-volatile information to volatile information, that is, perform a recall operation when the power is turned on in the embodiment of FIG. When the power is turned on, the chip non-selection signal CE goes high. Time T (wait) until the memory internal voltage reaches a steady state after power-on
Wait only for During this time, the F / DSig is stably set to a low level, that is, a state in which the ferroelectric memory mode is given, and the plate potential, the word line potential, the data line potential, and the like are also in the initial states determined respectively. Time T
If (wait) has elapsed, the refresh operation signal RFSH is input N (row) times. However, F / DS
ig is at a low level and RFS
H acts as a recall operation signal. Here, N (r
ow) is the number of times required to access all the memory cells. The RFSH may be provided externally or may be made internally. N (row) RF
The falling of the SH signal returns the address counter from the maximum value to 0, and generates a carry signal. As described with reference to FIG. 2, this carry signal becomes a signal indicating the end of the recall operation, and changes F / DSig to a high level. After the time T (start) required for this series of recall operations, it is permitted to read and write information in exactly the same manner as in DRAM by setting CE low.
【００１２】なお、情報の読み出し、書き込みが禁止さ
れる時間Ｔ（ｓｔａｒｔ）は、スペックとしてユーザに
与えてもよいが、Ｆ／ＤＳｉｇがＤＲＡＭモードを示し
ている場合に限り、ユーザが本メモリにアクセスできる
ようにしてもよい。すなわち、強誘電体メモリモードに
おいては、たとえば本メモリのいずれかのピンから、メ
モリ使用禁止のフラグを出力するようにする。一方、電
源オンの間は、通常のＤＲＡＭと同様にリフレッシュ動
作を行う必要がある。これは、上記ＲＦＳＨ信号を入力
することにより行われ、Ｆ／ＤＳｉｇがハイレベルにな
っていることに対応して、ＲＦＳＨはリフレッシュ信号
として作用する。なお、擬似ＳＲＡＭと同様に、メモリ
内部で一定期間ごとにリフレッシュ動作を行うように
し、ユーザからは、完全に不揮発メモリとしてみえるよ
うにしてもよい。また、Ｆ／ＤＳｉｇのロウレベルから
ハイレベルへの変化は、Ｎ（ｒｏｗ）＋１回目のＲＦＳ
Ｈ信号に対応して行うようにしても良い。また、他の方
法として、図４で説明したように、タイマーを用いて一
定時間後自動的にＦ／ＤＳｉｇが変化するようにしても
良い。本実施例によれば、本メモリのユーザは、ＤＲＡ
Ｍにおけるオートリフレッシュ動作と同様な信号入力を
電源オン時に行うだけで、ＤＲＡＭと同様な取扱がで
き、かつ不揮発のメモリが得られる効果がある。また、
ＲＦＳＨ信号を、メモリ内部で発生するＦ／ＤＳｉｇ信
号に対応してリフレッシュ動作信号とリコール動作信号
との両方に用いることができるので、ＤＲＡＭと同様な
ピン配置で、ＤＲＡＭと同様な取扱方法の不揮発メモリ
が得られる効果がある。また、情報読み出しの度に強誘
電体キャパシタ膜の分極を反転させる必要がなく、膜疲
労が少ない高信性の不揮発メモリが得られる。The time T (start) during which reading and writing of information is prohibited may be given to the user as a specification. However, only when the F / DSig indicates the DRAM mode, the user can store the information in this memory. You may make it accessible. That is, in the ferroelectric memory mode, for example, a memory use prohibition flag is output from any one of the pins of the present memory. On the other hand, while the power is on, it is necessary to perform a refresh operation as in a normal DRAM. This is performed by inputting the RFSH signal, and the RFSH acts as a refresh signal in response to the high level of F / DSig. Note that, similarly to the pseudo SRAM, the refresh operation may be performed in the memory at regular intervals, so that the memory may be completely viewed from the user as a nonvolatile memory. The change of F / DSig from low level to high level is caused by N (row) + 1-th RFS
You may make it respond | correspond to H signal. As another method, as described with reference to FIG. 4, the F / DSig may be automatically changed after a predetermined time using a timer. According to this embodiment, the user of the memory is the DRA
Only when a signal input similar to the auto-refresh operation in M is performed at power-on, it is possible to perform the same handling as a DRAM and obtain a nonvolatile memory. Also,
Since the RFSH signal can be used for both the refresh operation signal and the recall operation signal corresponding to the F / DSig signal generated inside the memory, the non-volatile memory having the same pin arrangement as the DRAM and the same handling method as the DRAM is used. There is an effect that a memory can be obtained. Further, it is not necessary to invert the polarization of the ferroelectric capacitor film every time information is read, and a highly reliable nonvolatile memory with less film fatigue can be obtained.
【００１３】図６は、本発明の一実施例を示す強誘電体
メモリモード・ＤＲＡＭモード切り換え回路の構成図で
あり、図７は、図６における電源電圧検知回路の出力特
性図であり、図８は、図６における電源電圧検知回路の
詳細構成図である。図６におけるモード切り換え回路Ｆ
／ＤＳｉｇ．ＧＥＮは電源電圧検知回路ＶＣＣＤｅｔを
含み、また電源電圧検知回路ＶＣＣＤｅｔは図７に示す
出力特性を持つ。電源電圧検知回路ＶＣＣＤｅｔの出力
は、電源電圧が一定値に達するまではほとんど０であ
り、一定値以上で電源電圧に一致する。この一定値は、
メモリ回路が安定に動作するのに必要な最低電圧程度と
する。図８には、電源電圧Ｖｃｃの下に接続された固定
抵抗とノードＶＮ８と３個の直列接続されたｎチャネル
電界効果トランジスタ、および直列接続された３個のイ
ンバータＩＮＶＡ，Ｂ，Ｃから構成された電源電圧検知
回路が示されている。電源オン時にノードＶＮ８の電位
は次第に上昇するが、３つ直列接続されたｎチャネル電
界効果トランジスタのしきい電圧Ｖｔｈの３倍程度に達
すると、それらは導通し始める。Ｖｃｃ側の抵抗に比べ
これらのｎチャネル電界効果トランジスタのオン抵抗を
十分小さく設計することにより、Ｖｃｃ電源によるノー
ドＶＮ８電位の昇圧量は、３×Ｖｔｈ以上では急激に小
さくなり、飽和傾向を示す。従って、電源電圧が０Ｖか
ら上昇し６×Ｖｔｈを越える付近で、インバータＩＮＶ
Ａの出力は、ロウレベルからハイレベルへと反転する。
３つのインバータＩＮＶＡ、ＩＮＶＢ、ＩＮＶＣを、チ
ャネル幅が後段になる程大きくして接続することによ
り、貫通電流が小さく駆動能力の大きな電源電圧検知回
路を実現することができる。このような電源電圧検知回
路ＶＣＣＤｅｔを設けることにより、以下に示すように
電源オンに対応して、モード切り替えＦ／ＤＳｉｇ信号
を安定して発生することができる。FIG. 6 is a configuration diagram of a ferroelectric memory mode / DRAM mode switching circuit showing one embodiment of the present invention. FIG. 7 is an output characteristic diagram of a power supply voltage detection circuit in FIG. 8 is a detailed configuration diagram of the power supply voltage detection circuit in FIG. Mode switching circuit F in FIG.
/ DSig. GEN includes a power supply voltage detection circuit VCCDet, and the power supply voltage detection circuit VCCDet has output characteristics shown in FIG. The output of the power supply voltage detection circuit VCCDet is almost 0 until the power supply voltage reaches a certain value, and matches the power supply voltage at a certain value or more. This constant value is
The voltage is about the minimum voltage required for the memory circuit to operate stably. FIG. 8 includes a fixed resistor connected below the power supply voltage Vcc, a node VN8, three n-channel field effect transistors connected in series, and three inverters INVA, B, and C connected in series. A power supply voltage detection circuit is shown. When the power is turned on, the potential of the node VN8 gradually rises, but when it reaches about three times the threshold voltage Vth of the three n-channel field effect transistors connected in series, they start to conduct. By designing the on-resistance of these n-channel field-effect transistors to be sufficiently smaller than the resistance on the Vcc side, the amount of boosting of the potential of the node VN8 by the Vcc power supply sharply decreases at 3 × Vth or more, indicating a saturation tendency. Therefore, when the power supply voltage rises from 0 V and exceeds 6 × Vth, the inverter INV
The output of A is inverted from low level to high level.
By connecting the three inverters INVA, INVB, and INVC so that the channel width increases as the channel width increases, a power supply voltage detection circuit with a small through current and a high driving capability can be realized. By providing such a power supply voltage detection circuit VCCDet, it is possible to stably generate a mode switching F / DSig signal in response to power-on as described below.
【００１４】図６において、電源電圧が上記一定値を越
えると、ＶＣＣＤｅｔ出力が電源電圧まで上昇し、Ｖｓ
ｓと遅延回路に接続されたｎチャネル電界効果トランジ
スタはＯＦＦ状態であって、フリップフロップ回路の一
方のノード（イ）がキャパシタＣ６Ａを介して昇圧され
るので、Ｆ／ＤＳｉｇ信号を出力する側のノード（ロ）
が０Ｖにラッチされる。電源電圧検知回路ＶＣＣＤｅｔ
を設けた効果として、フリップフロップ回路が安定動作
する電圧に達してから、フリップフロップ回路がオン
し、キャパシタを介した一方のノード（イ）の昇圧が急
速に行われるので、Ｆ／ＤＳｉｇ信号を出力する側のノ
ード（ロ）が安定して０Ｖとなる効果がある。一方、リ
コール動作が終了すると、制御回路からのＤＲＡＭモー
ド指定信号がハイレベルとなり、フリップフロップ回路
のＶｃｃ電位にラッチされていた側のノード（イ）が、
ｎチャネル電界効果トランジスタのＯＮにより０Ｖに引
き落される。この結果、Ｆ／ＤＳｉｇ信号はハイレベル
となり、メモリはＤＲＡＭモードとなる。なお、電源オ
ン時にキャパシタＣ６Ａを介してフリップフロップ回路
の一方のノード（イ）を昇圧しているとき、ＤＲＡＭモ
ード指定信号線は寄生容量カップリング等により電位が
上昇しないように、キャパシタＣ６Ｂを介して抑えられ
る。これにより、フリップフロップ回路の一方のノード
（イ）を昇圧している間に、ＤＲＡＭモード指定信号線
電位が誤って上昇し、ｎチャネル電界効果トランジスタ
がオンして誤動作するのを防ぐことができる。さらに、
Ｆ／ＤＳｉｇ信号がハイレベルになった後、しばらくし
て、ＤＲＡＭモード指定信号線は０Ｖに引き落される。
これにより、次の電源オン時にＤＲＡＭモード指定信号
線に０Ｖより高い電位が残っていて、これにより誤動作
が起きる状態を防ぐことができる。図６〜図８の実施例
によれば、電源オンに対応して内部で強誘電体メモリモ
ード信号を発生し、リコール動作終了に対応してＤＲＡ
Ｍモードを発生することができる。従って、本メモリの
ユーザは、メモリ内部で強誘電体メモリモードとＤＲＡ
Ｍモードとが使い分けられていることを意識することな
く、ＤＲＡＭと同様な信号で動作する不揮発メモリとし
て容易に使うことができる。しかも、通常はＤＲＡＭモ
ードで動作させる結果、情報読み出しに伴う強誘電体キ
ャパシタの膜疲労が少なく、高信頼性のメモリが得られ
る利点がある。In FIG. 6, when the power supply voltage exceeds the above-mentioned fixed value, the output of the VCCDet rises to the power supply voltage, and Vs
s and the n-channel field-effect transistor connected to the delay circuit are in the OFF state, and one node (a) of the flip-flop circuit is boosted through the capacitor C6A. Node (b)
Are latched at 0V. Power supply voltage detection circuit VCCDet
As a result, the flip-flop circuit is turned on after the voltage reaches a voltage at which the flip-flop circuit operates stably, and the voltage of one node (a) is rapidly boosted via the capacitor. There is an effect that the node (b) on the output side stably becomes 0V. On the other hand, when the recall operation is completed, the DRAM mode designating signal from the control circuit becomes high level, and the node (a) which has been latched at the potential Vcc of the flip-flop circuit becomes
The voltage is reduced to 0 V by turning on the n-channel field effect transistor. As a result, the F / DSig signal goes high, and the memory enters the DRAM mode. When one node (a) of the flip-flop circuit is boosted via the capacitor C6A when the power is turned on, the DRAM mode designation signal line is connected via the capacitor C6B so that the potential does not rise due to parasitic capacitance coupling or the like. Can be suppressed. Thus, it is possible to prevent the DRAM mode designating signal line potential from erroneously increasing while one node (a) of the flip-flop circuit is boosted, and to prevent the n-channel field effect transistor from turning on and malfunctioning. . further,
Some time after the F / DSig signal goes high, the DRAM mode designation signal line is pulled down to 0V.
As a result, it is possible to prevent a state in which a potential higher than 0 V remains on the DRAM mode designation signal line when the power is turned on next time, thereby causing a malfunction. According to the embodiment of FIGS. 6 to 8, the ferroelectric memory mode signal is generated internally in response to power-on, and the DRA is generated in response to the end of the recall operation.
M mode can be generated. Therefore, the user of the present memory requires the ferroelectric memory mode and DRA inside the memory.
It can be easily used as a non-volatile memory that operates with the same signal as the DRAM without being aware that the M mode is properly used. In addition, as a result of operating normally in the DRAM mode, there is an advantage that the memory fatigue of the ferroelectric capacitor due to information reading is small and a highly reliable memory can be obtained.
【００１５】図９は、本発明の一実施例を示すメモリア
レーの構成図である。図９においては、メモリセルに接
続されたデータ線とそれらのデータ線の信号を増幅する
センス回路との両方に、それぞれ同一構成のＶｃｃ／２
プリチャージ回路とＶｓｓプリチャージ回路が設けられ
ており、Ｆ／ＤＳｉｇ信号によってメモリの動作モード
をいずれか１つのプリチャージ回路に切替え接続するこ
とによって簡単に切り替えられるようになっている。図
９に示すように、アレー構成は通常のＤＲＡＭとほとん
ど同様である。ただし、メモリセルのキャパシタ膜は強
誘電体で構成され、電源オフ時には強誘電体の自発分極
の方向として不揮発情報が保持される。電源オンの後に
は、この不揮発情報がキャパシタのデータ線側のノード
ＳＮ９（ｉ，ｊ）等の電位としての揮発情報に変換さ
れ、その後はＤＲＡＭと同様な動作が行われる。図９に
おいては、２つのトランジスタおよび２つのキャパシタ
によりメモリセルを構成し、２つのキャパシタの分極方
向及びノード電位を相補的に設定して、これを差動セン
スアンプＳＡ９（ｊ）等により検知する。なお、メモリ
セルをＤＲＡＭと同様に１つのキャパシタと１つのトラ
ンジスタとで構成しても良い。この場合、強誘電体メモ
リモードの場合にのみ、ダミーセルが必要となるので、
Ｆ／ＤＳｉｇにより、強誘電体メモリモードのときダミ
ーセルが活性状態となり、ＤＲＡＭモードの時には非活
性状態となるように、切り換えを行う。FIG. 9 is a configuration diagram of a memory array showing one embodiment of the present invention. In FIG. 9, both the data lines connected to the memory cells and the sense circuits for amplifying the signals of those data lines have the same configuration Vcc / 2.
A precharge circuit and a Vss precharge circuit are provided, and the operation mode of the memory can be easily switched by switching the operation mode of the memory to any one of the precharge circuits by the F / DSig signal. As shown in FIG. 9, the array configuration is almost the same as that of a normal DRAM. However, the capacitor film of the memory cell is made of a ferroelectric, and when power is turned off, nonvolatile information is held as the direction of spontaneous polarization of the ferroelectric. After the power is turned on, the non-volatile information is converted into volatile information as the potential of the node SN9 (i, j) on the data line side of the capacitor, and thereafter, the same operation as that of the DRAM is performed. In FIG. 9, a memory cell is constituted by two transistors and two capacitors, the polarization directions and node potentials of the two capacitors are set complementarily, and this is detected by the differential sense amplifier SA9 (j) and the like. . Note that the memory cell may be composed of one capacitor and one transistor as in the case of the DRAM. In this case, a dummy cell is required only in the case of the ferroelectric memory mode.
The switching is performed by the F / DSig so that the dummy cells are activated in the ferroelectric memory mode and inactivated in the DRAM mode.
【００１６】図９において、Ｆ／ＤＳｉｇがロウレベル
の時、すなわち強誘電体メモリモードの時は、センスア
ンプＳＡ９（ｊ）等のドライブ線およびデータ線ＤＬ９
（ｊ）等のプリチャージレベルは０Ｖとなる。一方、Ｆ
／ＤＳｉｇがハイレベルの時、すなわちＤＲＡＭモード
の時は、センスアンプＳＡ９（ｊ）等のドライブ線およ
びデータ線ＤＬ９（ｊ）等のプリチャージレベルはＶｃ
ｃ／２となる。以上の動作は、プリチャージ信号線ＰＣ
Ｌ９を、Ｆ／ＤＳｉｇのレベルに応じて、０Ｖプリチャ
ージ回路ＰＣＶＳ９（ｊ）等またはＶｃｃ／２プリチャ
ージ回路ＰＣＨＤ９（ｊ）等のいずれかに接続すること
により行われる。このメモリアレー構成を用いれば、後
述の図１１および図１３の動作波形で示すように、強誘
電体メモリモードにおいては不揮発情報から揮発情報へ
の変換が、ＤＲＡＭモードにおいては通常のＤＲＡＭ動
作が、まったく同じ動作で行われる。すなわち、本実施
例によれば、極めで簡単な回路構成、回路動作でＦ／Ｄ
Ｓｉｇによる動作モード切り換えが行える効果がある。
さらに、通常はＶｃｃ／２プレート、Ｖｃｃ／２データ
線プリチャージのＤＲＡＭで動作させる効果として、情
報読み出しに伴う強誘電体キャパシタ膜の分極反転がな
く、分極反転に伴う膜劣化や読み出し速度低下を避ける
ことができる効果がある。また、キャパシタノードの電
位と強誘電体キャパシタ膜の分極方向は常に対応してい
るので、揮発情報から不揮発情報への特別な退避動作を
行わず電源をオフしても、情報を残すことができ、不意
の電源オフに強いメモリが得られる効果がある。In FIG. 9, when F / DSig is at a low level, that is, in the ferroelectric memory mode, drive lines and data lines DL9 of sense amplifier SA9 (j) and the like are provided.
The precharge level such as (j) becomes 0V. On the other hand, F
When / DSig is at the high level, that is, in the DRAM mode, the precharge level of the drive line such as the sense amplifier SA9 (j) and the data line DL9 (j) is Vc.
c / 2. The above operation is performed by the precharge signal line PC
This is performed by connecting L9 to either the 0V precharge circuit PCVS9 (j) or the like or the Vcc / 2 precharge circuit PCHD9 (j) or the like according to the level of F / DSig. When this memory array configuration is used, conversion from nonvolatile information to volatile information in the ferroelectric memory mode, normal DRAM operation in the DRAM mode, It works in exactly the same way. That is, according to the present embodiment, the extremely simple circuit configuration and the circuit operation enable the F / D
The operation mode can be switched by Sig.
Furthermore, the effect of operating a DRAM with a Vcc / 2 plate and a Vcc / 2 data line precharge normally is that the ferroelectric capacitor film does not undergo polarization inversion due to information reading, and film degradation and reading speed decrease due to polarization inversion. There are effects that can be avoided. Also, since the potential of the capacitor node always corresponds to the polarization direction of the ferroelectric capacitor film, the information can be retained even if the power is turned off without performing a special save operation from the volatile information to the nonvolatile information. This has the effect of providing a memory that is strong against sudden power off.
【００１７】図１０は、図９と同様にＦ／ＤＳｉｇ信号
によってメモリの動作モードを簡単に切り替えることが
できるメモリアレー構成図である。図１０では、図９と
異なり、プリチャージ回路ＰＣ９（ｊ）は０Ｖプリチャ
ージとＶｃｃ／２プリチャージとで共通とし、プリチャ
ージレベルを与える電源線を、Ｆ／ＤＳｉｇにより０Ｖ
（Ｖｓｓ）またはＶｃｃ／２に切り替える。本実施例に
よれば、図９と同様な効果に加えて、プリチャージ回路
を共通化しているのでメモリアレーのより高密度化が可
能となる。なお、図９および図１０において、強誘電体
メモリモードのときは、Ｖｃｃプリチャージでも良いこ
とは言うまでもない。図１１は、図９または図１０のメ
モリアレーにおいて、電源オン時の強誘電体メモリモー
ドにおける不揮発情報から揮発情報への変換動作波形を
示すタイムチャートである。まず、電源がオンすると、
通常のＤＲＡＭと同様に、プレート電位ＰＬ９はＶｃｃ
／２のレベルになる。この間、ワード線ＷＬ９（０）等
の電位は０Ｖに抑えられるので、ＰＬ９の上昇に伴い強
誘電体キャパシタのデータ線側のノードＳＮ９（０，
ｊ）、ＳＮ９（０，ｊ）Ｂ等の電位もＶｃｃ／２近くま
で昇圧される。なお、ＳＮ９（０，ｊ）、ＳＮ９（０，
ｊ）Ｂ等はフローティング状態にあるので、ＰＬ９の上
昇に伴って強誘電体キャパシタに大きな電圧がかかるこ
とはなく、したがって膜の分極方向としての不揮発情報
が破壊されることはない。FIG. 10 is a configuration diagram of a memory array in which the operation mode of the memory can be easily switched by the F / DSig signal as in FIG. In FIG. 10, unlike FIG. 9, the precharge circuit PC9 (j) is common to the 0 V precharge and the Vcc / 2 precharge, and the power supply line for applying the precharge level is set to 0 V by F / DSig.
(Vss) or Vcc / 2. According to the present embodiment, in addition to the effect similar to that of FIG. 9, since the precharge circuit is shared, the density of the memory array can be further increased. In FIGS. 9 and 10, it is needless to say that Vcc precharge may be performed in the ferroelectric memory mode. FIG. 11 is a time chart showing a waveform of a conversion operation from nonvolatile information to volatile information in the ferroelectric memory mode when the power is turned on in the memory array of FIG. 9 or FIG. First, when the power is turned on,
As in a normal DRAM, the plate potential PL9 is Vcc
/ 2 level. During this time, the potential of the word line WL9 (0) and the like is suppressed to 0 V, so that the node SN9 (0,0,0) on the data line side of the ferroelectric capacitor with the rise of PL9.
j), the potentials of SN9 (0, j) B and the like are also boosted to near Vcc / 2. Note that SN9 (0, j) and SN9 (0, j,
j) Since B and the like are in a floating state, a large voltage is not applied to the ferroelectric capacitor with the rise of PL9, so that non-volatile information as the polarization direction of the film is not destroyed.
【００１８】一方、プリチャージ信号線ＰＣＬ９はハイ
レベルとなり、Ｆ／ＤＳｉｇがロウレベルになっている
ことに対応して、センスアンプＳＡ９（ｊ）等のドライ
ブ線およびデータ線ＤＬ９（ｊ）等は０Ｖにプリチャー
ジされる。アドレスカウンタは、０に初期設定される。
各信号線、電源線およびアドレスカウンタが以上の初期
状態に安定化した時刻ｔ１において、図５に示したリコ
ール動作を開始する。すなわち、チップ非選択信号ＣＥ
バーがハイレベルの状態で、信号ＲＦＳＨをハイレベル
にする。これを受けて、信号線ＰＣＬ９はロウレベルと
なり、データ線は０Ｖのフローティング状態となる。次
にワード線、たとえばＷＬ９（０）をＶｃｃより高い電
位Ｖｃｈに設定する。データ線ＤＬ９（ｊ）、ＤＬ９
（ｊ）Ｂ等の電位は０Ｖ、キャパシタノードＳＮ９
（０，ｊ）、ＳＮ９（０，ｊ）Ｂ等はＶｃｃ／２近くの
電位にあるので、キャパシタ容量とデータ線寄生容量の
比に従って、データ線電位は０ＶとＶｃｃ／２との中間
値に上昇する。この時、２つの相補的なキャパシタの分
極方向が反対であることに起因して、データ線対ＤＬ９
（ｊ）、ＤＬ９（ｊ）Ｂ等の電位に差が生じる。この理
由は、プレートＰＬ９の電位はＶｃｃ／２なので、２つ
のキャパシタに同じ方向の電界がかかり、分極方向は最
終的に同じ方向に揃う。分極が反転する方のキャパシタ
には、この分極電荷を補償する電荷が余分に流れ込み、
実効的なキャパシタ容量が大きくなる。従って、分極が
反転する方のキャパシタに接続するデータ線の電位はＶ
ｃｃ／２により近くなる。相補データ線電位に微小電位
差が生じたら、これを差動センスアンプＳＡ９（ｊ）等
により検知する。すなわち、ドライブ線ＳＡＰ９をＶｃ
ｃに駆動し、データ線電位を０ＶとＶｃｃとに増幅す
る。増幅後にワード線ＷＬ９（０）の電位を０Ｖに戻せ
ば、キャパシタノードＳＮ９（０，ｊ）ＳＮ９（０，
ｊ）Ｂ等には、電源オン前のキャパシタ膜分極方向に対
応した０ＶまたはＶｃｃの揮発情報が保持される。On the other hand, in response to the precharge signal line PCL9 being at the high level and F / DSig being at the low level, the drive lines such as the sense amplifiers SA9 (j) and the data lines DL9 (j) are at 0V. Precharged. The address counter is initialized to 0.
At time t1 when each signal line, power supply line and address counter have stabilized in the above initial state, the recall operation shown in FIG. 5 is started. That is, the chip non-selection signal CE
When the bar is at the high level, the signal RFSH is set to the high level. In response to this, the signal line PCL9 goes low, and the data line goes into a floating state of 0V. Next, a word line, for example, WL9 (0) is set to a potential Vch higher than Vcc. Data lines DL9 (j), DL9
(J) The potential of B or the like is 0 V, and the capacitor node SN9
Since (0, j), SN9 (0, j) B and the like are at a potential near Vcc / 2, the data line potential is set to an intermediate value between 0V and Vcc / 2 according to the ratio between the capacitor capacitance and the data line parasitic capacitance. To rise. At this time, due to the opposite polarization directions of the two complementary capacitors, the data line pair DL9
(J), a difference occurs between the potentials of DL9 (j) B and the like. The reason is that the electric potential in the same direction is applied to the two capacitors since the potential of the plate PL9 is Vcc / 2, and the polarization directions are finally aligned in the same direction. An extra charge that compensates for this polarization charge flows into the capacitor whose polarization is inverted,
The effective capacitor capacity increases. Therefore, the potential of the data line connected to the capacitor whose polarization is inverted is V
closer to cc / 2. If a small potential difference occurs in the complementary data line potential, this is detected by the differential sense amplifier SA9 (j) or the like. That is, drive line SAP9 is connected to Vc
c to amplify the data line potential to 0 V and Vcc. If the potential of the word line WL9 (0) is returned to 0 V after the amplification, the capacitor nodes SN9 (0, j) SN9 (0,
j) B or the like holds volatile information of 0 V or Vcc corresponding to the polarization direction of the capacitor film before the power is turned on.
【００１９】最後に、センスアンプ駆動線ＳＡＰ９等の
電位を０Ｖに戻す。これで、１つのワード線ＷＬ９
（０）に接続するメモリセルについてのリコール動作が
時刻ｔ２には終了する。ＲＦＳＨをロウレベルに戻す
と、アドレスカウンタがカウントアップされる。次にＲ
ＦＳＨをハイレベルにすると、ＤＲＡＭにおけるオート
リフレッシュ動作と同様にして次のワード線ＷＬ９
（１）が選択され、ＷＬ９（１）につながるメモリセル
のリコール動作が行われる。このようにして、すべての
メモリセルについてリコール動作を行えば、不揮発情報
から揮発情報への変換が終了する。なお、最後の方にリ
コール動作が行われるメモリセルのキャパシタノードの
電位は、リーク電流によりＶｃｃ／２付近から次第に低
下するが、リコール動作に要する時間はオートリフレッ
シュ動作に要する時間と同程度であり、ＤＲＡＭがリフ
レッシュ動作なしに情報を保持できる時間の１００分の
１以下の短い時間なので、動作上問題ない。本実施例に
よれば、電源オン後にＤＲＡＭのオートリフレッシュ動
作と同様な手続きを行うだけでリコール動作が完了する
ので、極めて使い勝手の良い不揮発メモリが得られる利
点がある。Finally, the potential of the sense amplifier drive line SAP9 and the like is returned to 0V. Thus, one word line WL9
The recall operation for the memory cell connected to (0) ends at time t2. When RFSH is returned to low level, the address counter is counted up. Then R
When FSH is set to the high level, the next word line WL9 is set in the same manner as the auto refresh operation in the DRAM.
(1) is selected, and the recall operation of the memory cell connected to WL9 (1) is performed. When the recall operation is performed for all the memory cells in this manner, the conversion from the nonvolatile information to the volatile information ends. The potential of the capacitor node of the memory cell where the recall operation is performed at the end gradually decreases from around Vcc / 2 due to the leak current, but the time required for the recall operation is almost the same as the time required for the auto-refresh operation. Since the DRAM can hold information without a refresh operation for a short period of time which is less than 1/100, there is no operational problem. According to the present embodiment, since the recall operation is completed only by performing the same procedure as the auto-refresh operation of the DRAM after the power is turned on, there is an advantage that an extremely easy-to-use nonvolatile memory can be obtained.
【００２０】図１２は、図９または図１０のメモリアレ
ーにおけるリコール動作終了時の、強誘電体メモリモー
ドからＤＲＡＭモードへの移行方法を示すタイムチャー
トである。最後のワード線ＷＬ９（ｎ）につながるメモ
リセルについてのリコール動作が終了したならば、ＷＬ
９（ｎ）をロウレベルに戻す。この後、プリチャージ信
号線ＰＣＬ９はハイレベルになる。この時、メモリはま
だ強誘電体メモリモードにあるので、センスアンプ駆動
線ＳＡＰ９、ＳＡＮ９およびデータ線対ＤＬ９（ｊ）、
ＤＬ９（ｊ）Ｂは０Ｖ（Ｖｓｓ）にプリチャージされ
る。リコール動作終了後、ＲＦＳＨをロウレベルに戻す
と、アドレスカウンタＡＣは最大値から０にリセットさ
れる。この結果、発生する桁上げ信号を受けて、Ｆ／Ｄ
Ｓｉｇはロウレベルからハイレベルとなり、メモリは強
誘電体メモリモードからＤＲＡＭモードに移行する。そ
して、センスアンプ駆動線ＳＡＰ９、ＳＡＮ９およびデ
ータ線対ＤＬ９（ｊ）、ＤＬ９（ｊ）ＢはＶｃｃ／２に
再プリチャージされる。この後は、ＤＲＡＭとしての動
作が行われ、ＣＥバーをロウレベルにして情報の読み出
し・書き込みを行うことが許容される。本実施例によれ
ば、強誘電体メモリモードからＤＲＡＭモードへの切り
換えが自動的に行われるので、本メモリのユーザにとっ
て、極めて使い勝手のよい不揮発メモリが得られる効果
がある。FIG. 12 is a time chart showing a method of shifting from the ferroelectric memory mode to the DRAM mode at the end of the recall operation in the memory array of FIG. 9 or FIG. When the recall operation for the memory cell connected to the last word line WL9 (n) is completed, WL
9 (n) is returned to the low level. After that, the precharge signal line PCL9 goes high. At this time, since the memory is still in the ferroelectric memory mode, the sense amplifier drive lines SAP9 and SAN9 and the data line pair DL9 (j),
DL9 (j) B is precharged to 0V (Vss). When RFSH is returned to the low level after the end of the recall operation, the address counter AC is reset from the maximum value to zero. As a result, receiving the generated carry signal, the F / D
Sig changes from the low level to the high level, and the memory shifts from the ferroelectric memory mode to the DRAM mode. Then, sense amplifier drive lines SAP9, SAN9 and data line pair DL9 (j), DL9 (j) B are recharged to Vcc / 2. Thereafter, the operation as a DRAM is performed, and it is allowed to read / write information by setting CE bar to low level. According to the present embodiment, switching from the ferroelectric memory mode to the DRAM mode is automatically performed, so that there is an effect that a nonvolatile memory which is extremely easy to use for a user of the memory can be obtained.
【００２１】図１３は、図９又は図１０のメモリアレー
において、通常動作時のＤＲＡＭモードとしての動作波
形を示すタイムチャートである。Ｆ／ＤＳｉｇがＤＲＡ
Ｍモードであることを示すハイレベルに対応して、セン
スアンプのドライブ線ＳＡＰ９、ＳＡＮ９およびデータ
線対ＤＬ９（ｊ）、ＤＬ９（ｊ）Ｂ等はＶｃｃ／２にプ
リチャージされている。情報読み出し動作を行うには、
まずプリチャージ線ＰＣＬをロウレベルにして、ＳＡＰ
９、ＳＡＮ９およびＤＬ９（ｊ）ＤＬ９（ｊ）Ｂ等をフ
ローティング状態にする。次にワード線、たとえばＷＬ
９（ｉ）をＶｃｃより高い電圧Ｖｃｈにする。その結
果、キャパシタノードＳＮ９（ｉ，ｊ）、ＳＮ９（ｉ，
ｊ）Ｂ等に保持された電位に対応して、データ線対の電
位に微小電位差が生じる。この電位差を、スイッチＳＡ
ＰＷ９、ＳＡＮＷ９をオンしてセンスアンプＳＡ９
（ｊ）等を駆動することにより、Ｖｃｃおよび０Ｖに増
幅する。この後、Ｙ選択線ＹＳ９（ｊ）等をオンするこ
とにより入出力線ＩＯ９、ＩＯ９Ｂから情報を読出すこ
とができる。また、情報の書き換えを行うには、この段
階でＩＯ９、ＩＯ９Ｂからの入力によりセンスアンプを
反転させてやればよい。これにより、キャパシタノード
電位およびキャパシタ膜分極方向が一致して反転する。
動作を終了するには、ワード線ＷＬ９（ｉ）をロウレベ
ルに戻した後、プリチャージ信号線ＰＣＬ９をハイレベ
ルに戻して、センスアンプのドライブ線ＳＡＰ９、ＳＡ
Ｎ９およびデータ線対ＤＬ９（ｊ）ＤＬ９（ｊ）Ｂ等を
Ｖｃｃ／２のレベルに戻す。FIG. 13 is a time chart showing operation waveforms in the DRAM mode in the normal operation in the memory array of FIG. 9 or FIG. F / DSig is DRA
Drive lines SAP9 and SAN9 and data line pairs DL9 (j) and DL9 (j) B of the sense amplifier are precharged to Vcc / 2 in response to the high level indicating the M mode. To perform the information read operation,
First, the precharge line PCL is set to low level, and SAP
9, SAN9 and DL9 (j) DL9 (j) B, etc., are brought into a floating state. Next, a word line, for example, WL
9 (i) is set to a voltage Vch higher than Vcc. As a result, the capacitor nodes SN9 (i, j), SN9 (i, j)
j) A small potential difference occurs in the potential of the data line pair corresponding to the potential held at B or the like. This potential difference is applied to the switch SA
PW9 and SANW9 are turned on and sense amplifier SA9 is turned on.
By driving (j) and the like, the voltage is amplified to Vcc and 0V. Thereafter, by turning on the Y selection line YS9 (j) and the like, information can be read from the input / output lines IO9 and IO9B. Further, in order to rewrite information, the sense amplifier may be inverted at this stage by the input from IO9 and IO9B. As a result, the capacitor node potential and the capacitor film polarization direction are matched and inverted.
To end the operation, the word line WL9 (i) is returned to a low level, the precharge signal line PCL9 is returned to a high level, and the drive lines SAP9 and SA of the sense amplifier are returned.
N9 and the data line pair DL9 (j) DL9 (j) B are returned to the level of Vcc / 2.
【００２２】上記一連の動作波形から明らかなように、
Ｆ／ＤＳｉｇがハイレベルになっている点以外は、信号
の入力は図１１の強誘電体メモリモードの場合とまった
く同じである。オートリフレッシュ動作もＦ／ＤＳｉｇ
がハイレベルになっている時に、ＲＦＳＨをハイレベル
にするだけで自動的に行われることは、言うまでもな
い。以上、図９から図１３で示した本発明の各実施例に
よれば、強誘電体メモリモード・ＤＲＡＭモード切り換
え信号Ｆ／ＤＳｉｇを電源オン等に呼応して発生させる
内部回路、およびＦ／ＤＳｉｇに対応してデータ線等の
プリチャージレベルを変えるスイッチ回路という極めて
簡単な回路を設けるだけで、本メモリのユーザにとって
はＤＲＡＭと同様な取扱いができる不揮発メモリが得ら
れる効果がある。さらに、通常はＶｃｃ／２プレート、
Ｖｃｃ／２データ線プリチャージのＤＲＡＭとして動作
させる効果として、情報読み出しに伴う強誘電体キャパ
シタ膜の分極反転がなく、分極反転に伴う膜劣化や読み
出し速度低下を避けることができる効果がある。また、
キャパシタノードの電位と強誘電体キャパシタ膜の分極
方向は常に対応しているので、揮発情報から不揮発情報
への特別な動作を行わず電源をオフしても、情報を残す
ことができ、不意の電源オフに強いメモリが得られる効
果がある。すなわち、実施例によれば、設計が容易で、
信頼性も高く、使い勝手の良い不揮発メモリが得られる
効果がある。なお、図９から図１３では、強誘電体メモ
リモード時にデータ線等を０Ｖにプリチャージする方法
について説明したが、Ｖｃｃにプリチャージする方法で
も可能なことは言うまでもない。また、図９から図１３
では、プレートをＶｃｃ／２とする方式について述べた
が、強誘電体メモリモードでプレート線を駆動する従来
の方式あるいは、ＤＲＡＭモードでプレートをＶｃｃま
たはＶｓｓとする従来の方式を用いた場合でも、電源オ
ン等に呼応して内部回路で強誘電体メモリモード・ＤＲ
ＡＭモード切り換え信号Ｆ／ＤＳｉｇを発生させる本発
明の方法が有効であることは言うまでもない。As is apparent from the above series of operation waveforms,
Except that F / DSig is at a high level, the signal input is exactly the same as in the ferroelectric memory mode of FIG. Auto refresh operation is also F / DSig
Is automatically performed only when RFSH is set to the high level when is set to the high level. As described above, according to each embodiment of the present invention shown in FIGS. 9 to 13, an internal circuit for generating a ferroelectric memory mode / DRAM mode switching signal F / DSig in response to power-on or the like, and F / DSig By simply providing a very simple circuit such as a switch circuit for changing the precharge level of a data line or the like corresponding to the above, there is an effect that a user of this memory can obtain a nonvolatile memory that can be handled in the same manner as a DRAM. In addition, usually Vcc / 2 plate,
As an effect of operating as a Vcc / 2 data line precharge DRAM, there is an effect that there is no polarization inversion of the ferroelectric capacitor film due to information reading, and it is possible to avoid film deterioration and reading speed reduction due to polarization inversion. Also,
Since the potential of the capacitor node always corresponds to the polarization direction of the ferroelectric capacitor film, even if the power is turned off without performing a special operation from the volatile information to the nonvolatile information, the information can be left unexpectedly. This has the effect of providing a memory that is strong when the power is turned off. That is, according to the embodiment, the design is easy,
There is an effect that a highly reliable and easy-to-use nonvolatile memory can be obtained. 9 to 13, the method of precharging the data lines and the like to 0 V in the ferroelectric memory mode has been described, but it goes without saying that the method of precharging to Vcc is also possible. 9 to FIG.
In the above, the method of setting the plate to Vcc / 2 has been described. However, even when the conventional method of driving the plate line in the ferroelectric memory mode or the conventional method of setting the plate to Vcc or Vss in the DRAM mode is used, Ferroelectric memory mode / DR in internal circuit in response to power on etc.
It goes without saying that the method of the present invention for generating the AM mode switching signal F / DSig is effective.
【００２３】図１４は、本発明の他の実施例を示す動作
タイムチャートであって、強誘電体メモリモードとＤＲ
ＡＭモードとを使い分けることにより、高信頼性の不揮
発メモリを得ることができる方法を示している。すなわ
ち、ＤＲＡＭモードとして使用している期間、例えばリ
フレッシュ動作時等に、ある一定周期毎に短時間だけ強
誘電体メモリモードに変える。これにより、分極反転の
回数を低減することができる。図１４に示すように、Ｄ
ＲＡＭモードで用いる場合、プレート線ＰＬ１４（ｉ）
の電圧をＶｃｃまたはＶｓｓとする。この結果、情報の
書き換えを行ってもノード電位としての揮発情報が書き
換えられるのみで、強誘電体キャパシタの分極方向とし
ての不揮発情報は変わらない。従って、書き換え時の分
極反転に伴う膜の劣化がない。しかし、このままでは揮
発情報と不揮発情報とが対応しなくなるので、周期的に
揮発情報から不揮発情報への変換を行う。すなわち、Ｄ
ＲＡＭモードでのリフレッシュ動作時に、データ線ＤＬ
１４（ｊ）等の電位を増幅し、揮発情報の再書き込みを
行っている段階で、プレート線ＰＬ１４（ｉ）の電位を
Ｖｃｃ（またはＶｓｓ）からＶｃｃ／２とする。あるい
は、ＰＬ１４（ｉ）をＶｃｃからＶｓｓへ変化させても
よい。これにより、揮発情報に対応した方向の電界が強
誘電体キャパシタに印加され、不揮発情報が分極方向と
して記憶される。このような、揮発情報から不揮発情報
への変換は、必ずしもリフレッシュ動作の度に行う必要
はなく、適当な周期で行えばよい。なお、プレート線駆
動に伴う揮発情報の破壊を防ぐため、プレート線は、す
べてのメモリセルについて共通ではなく、ワード線単位
に分離されている。本発明の実施例によれば、分極反転
の回数を低減でき、より高信頼性の不揮発メモリが得ら
れる効果がある。FIG. 14 is an operation time chart showing another embodiment of the present invention.
This shows a method in which a highly reliable nonvolatile memory can be obtained by properly using the AM mode. In other words, the mode is changed to the ferroelectric memory mode for a short period at a certain period during a period in which the DRAM mode is used, for example, during a refresh operation. Thereby, the number of times of polarization inversion can be reduced. As shown in FIG.
When used in the RAM mode, the plate line PL14 (i)
Is Vcc or Vss. As a result, even if the information is rewritten, only the volatile information as the node potential is rewritten, and the non-volatile information as the polarization direction of the ferroelectric capacitor does not change. Therefore, there is no deterioration of the film due to polarization reversal at the time of rewriting. However, since volatile information and non-volatile information do not correspond to each other in this state, the conversion from volatile information to non-volatile information is performed periodically. That is, D
During a refresh operation in the RAM mode, the data line DL
At the stage of amplifying the potential such as 14 (j) and rewriting volatile information, the potential of the plate line PL14 (i) is changed from Vcc (or Vss) to Vcc / 2. Alternatively, PL14 (i) may be changed from Vcc to Vss. As a result, an electric field in a direction corresponding to the volatile information is applied to the ferroelectric capacitor, and the nonvolatile information is stored as the polarization direction. Such conversion from volatile information to nonvolatile information does not necessarily need to be performed each time a refresh operation is performed, but may be performed at an appropriate cycle. In order to prevent the destruction of volatile information due to the driving of the plate lines, the plate lines are not common to all the memory cells but are separated in word line units. According to the embodiment of the present invention, the number of times of polarization reversal can be reduced, and a more reliable nonvolatile memory can be obtained.
【００２４】[0024]
【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭと同様な取扱ができ、ピン配置も同様で、情報
読み出し回数の制限および情報読み出し速度においてＤ
ＲＡＭと同等で、しかも不揮発のメモリが得られるとい
う効果がある。As described above, according to the present invention,
It can be handled in the same way as a DRAM and has the same pin arrangement.
There is an effect that a non-volatile memory equivalent to a RAM can be obtained.
【図１】本発明の第１の実施例を示す強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生回路の接続図で
ある。FIG. 1 is a connection diagram of a ferroelectric memory mode / DRAM mode switching signal generation circuit showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示す強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生回路の接続図で
ある。FIG. 2 is a connection diagram of a ferroelectric memory mode / DRAM mode switching signal generation circuit according to a second embodiment of the present invention.
【図３】本発明の第３の実施例を示す強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生回路の接続図で
ある。FIG. 3 is a connection diagram of a ferroelectric memory mode / DRAM mode switching signal generation circuit according to a third embodiment of the present invention.
【図４】本発明の第４の実施例を示す強誘電体メモリモ
ード・ＤＲＡＭモード切り換え信号発生回路の接続図で
ある。FIG. 4 is a connection diagram of a ferroelectric memory mode / DRAM mode switching signal generation circuit according to a fourth embodiment of the present invention.
【図５】本発明において、電源オン時に不揮発情報から
揮発情報への変換を指定する外部信号の一例を示すタイ
ムチャートである。FIG. 5 is a time chart showing an example of an external signal for designating conversion from nonvolatile information to volatile information when the power is turned on in the present invention.
【図６】本発明の一実施例を示す強誘電体メモリモード
・ＤＲＡＭモード切り換え信号発生回路の構成図であ
る。FIG. 6 is a configuration diagram of a ferroelectric memory mode / DRAM mode switching signal generation circuit showing one embodiment of the present invention.
【図７】図６における電源電圧検知回路の出力特性図で
ある。7 is an output characteristic diagram of the power supply voltage detection circuit in FIG.
【図８】図６における電源電圧検知回路の一例を示す図
である。8 is a diagram showing an example of a power supply voltage detection circuit in FIG.
【図９】本発明の一実施例を示すプリチャージ回路の構
成図であって、Ｆ／ＤＳｉｇによる強誘電体メモリモー
ド・ＤＲＡＭモードの切り換え方法を示す。FIG. 9 is a configuration diagram of a precharge circuit showing one embodiment of the present invention, and shows a method of switching between a ferroelectric memory mode and a DRAM mode using F / DSig.
【図１０】本発明の他の実施例を示すプリチャージ回路
の構成図であって、Ｆ／ＤＳｉｇによる強誘電体メモリ
モード・ＤＲＡＭモード切り換え方法を示す。FIG. 10 is a configuration diagram of a precharge circuit according to another embodiment of the present invention, showing a method of switching between a ferroelectric memory mode and a DRAM mode using F / DSig.
【図１１】図９または図１０のメモリアレーにおける電
源オン時の強誘電体メモリモード動作波形図である。11 is a ferroelectric memory mode operation waveform diagram when power is turned on in the memory array of FIG. 9 or FIG. 10;
【図１２】図９または図１０のメモリセルアレーにおけ
るリコール動作終了時の、強誘電体メモリモードからＤ
ＲＡＭモードへの移行時の動作波形図である。12 is a diagram showing a state in which the recall operation in the memory cell array of FIG. 9 or FIG.
FIG. 7 is an operation waveform diagram when shifting to a RAM mode.
【図１３】図９または図１０のメモリアレーにおけるＤ
ＲＡＭモード動作波形図である。FIG. 13 is a diagram showing D in the memory array of FIG. 9 or FIG.
It is a RAM mode operation waveform diagram.
【図１４】本発明の他の実施例を示す動作波形図であっ
て、揮発情報から不揮発情報への定期的な変換方法を示
す。FIG. 14 is an operation waveform diagram showing another embodiment of the present invention, showing a method of periodically converting volatile information to nonvolatile information.
【図１５】従来の強誘電体メモリ・ＤＲＡＭ両用メモリ
の概略構成図である。FIG. 15 is a schematic configuration diagram of a conventional ferroelectric memory / DRAM memory.
Ｆ／ＤＳｉｇ…強誘電体メモリ・ＤＲＡＭ切り換え信
号、Ｆ／ＤＳｉｇ．ＧＥＮ…強誘電体メモリ・ＤＲＡＭ
切り換え信号発生回路、ＣＥバー…チップ非選択信号、
ＲＦＳＨ…リフレッシュ動作信号、ＣＬＫＧ…クロック
ジェネレータ、ＡＣ…アドレスカウンタ、ＲＡＢ…ロウ
アドレスバッファ、ＲＡＤｅｃ…ロウアドレスデコー
ダ、ＷＤ…ワードドライバ、ＤＲＡ…ダミーロウアドレ
ス、Ｖｃｃ…電源電圧、ＴＭ…タイマー、ＶＣＣＤｅｔ
…Ｖｃｃ検知回路、Ｃ６Ａ、Ｃ６Ｂ…アドレス検知回
路、ＶＮ８…ノード、ＩＮＶＡ、ＩＮＶＢ、ＩＮＶＣ…
インバータ、ＤＬ９（ｊ）、ＤＬ９（ｊ）Ｂ…データ
線、ＷＬ９（ｉ）…ワード線、ＳＮ９（ｉ，ｊ）ＳＮ９
（ｉ，ｊ）Ｂ…蓄積ノード、 ＰＬ９…プレート、ＰＣ
ＶＳ９（ｊ）…Ｖｓｓプリチャージ回路、ＰＣＨＤ９
（ｊ）…Ｖｃｃ／２プリチャージ回路、ＰＣＬ９…プリ
チャージ信号線、ＳＡＰ９、ＳＡＮ９…センスアンプド
ライブ線、ＳＡＰＷ９、ＳＡＮＷ９…センスアンプ駆動
スイッチ、ＳＡ９（ｊ）…センスアンプ、ＩＯ９、ＩＯ
９Ｂ…入出力線、ＹＳ９（ｊ）、ＹＳ９（ｊ＋１）…Ｙ
選択線、ＰＣ９（ｊ）…プリチャージ回路。F / DSig ... Ferroelectric memory / DRAM switching signal, F / DSig. GEN: Ferroelectric memory / DRAM
Switching signal generation circuit, CE bar ... chip non-selection signal,
RFSH: refresh operation signal, CLKG: clock generator, AC: address counter, RAB: row address buffer, RADec: row address decoder, WD: word driver, DRA: dummy row address, Vcc: power supply voltage, TM: timer, VCCDet
... Vcc detection circuit, C6A, C6B ... address detection circuit, VN8 ... node, INVA, INVB, INVC ...
Inverter, DL9 (j), DL9 (j) B: data line, WL9 (i): word line, SN9 (i, j) SN9
(I, j) B: storage node, PL9: plate, PC
VS9 (j): Vss precharge circuit, PCHD9
(J): Vcc / 2 precharge circuit, PCL9: precharge signal line, SAP9, SAN9: sense amplifier drive line, SAPW9, SANW9: sense amplifier drive switch, SA9 (j): sense amplifier, IO9, IO
9B ... I / O line, YS9 (j), YS9 (j + 1) ... Y
Select line, PC9 (j) ... precharge circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松野 勝己 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 阪田 健 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 衛藤 潤 東京都小平市上水本町五丁目20番１号 株式会社日立製作所半導体事業部内 (56)参考文献 特開 平３−5996（ＪＰ，Ａ) 特開 平５−189977（ＪＰ，Ａ) 特開 平７−21784（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/22 ──────────────────────────────────────────────────続 き Continued on the front page (72) Katsumi Matsuno, Inventor Katsumi Matsuno 1-280 Higashi Koikebo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory of Hitachi, Ltd. Central Research Laboratory (72) Inventor Jun Eto 5-2-1, Kamimizuhoncho, Kodaira-shi, Tokyo In-house Semiconductor Division, Hitachi, Ltd. (56) References JP-A-3-5996 (JP, A) JP-A-5 -189977 (JP, A) JP-A-7-21784 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G11C 11/22
Claims (16)
られ、電界効果トランジスタと強誘電材料を誘電膜とし
て用いるキャパシタをそれぞれ含む複数のメモリセル
と、 前記複数のメモリセルの各メモリセルのキャパシタの蓄
積電極に、対応する電界効果トランジスタのソース−ド
レイン経路を介して、第１電位又は第２電位を印加する
ための手段と、 前記複数のメモリセルの各メモリセルのキャパシタのプ
レート電極に、前記第１電位と前記第２電位の間の電位
である第３電位を印加するための手段と、 前記半導体メモリに外部から供給された動作電源電圧が
一定値以上に達したことを検知して第１検知信号を形成
するための第１検知手段と、読み だし動作を指定する信号に応じて、前記複数のデー
タ線の中の所望のデータ線を前記第１電位と前記第２電
位の間の電位である第４電位または前記第４電位とは異
なる第５電位にプリチャージするための回路であって、
前記複数のメモリセルの所定のメモリセルの記憶情報が
読み出されるときに、該メモリセルの記憶情報の読み出
しが前記第１検知回路が前記第１検知信号を形成した後
の最初の読み出しである場合に、前記所定のメモリセル
に接続されたデータ線を前記第５電位にプリチャージす
るためのプリチャージ回路と、 前記所定のメモリセルに接続されたデータ線を前記第４
電位と前記第５電位のいずれかにプリチャージ電位とす
るかを切り換えるための切り換え信号を形成するための
切り換え手段とを備える半導体メモリであって、 前記切り換え信号は、前記半導体メモリの外部から動作
電圧の供給が開始されたことが検知されたことに対応し
て前記プリチャージ電位を前記第５電位とすることを示
す第１状態とされ、その後に前記プリチャージ電位を前
記第４電位とすることを示す第２状態とされることを特
徴とする半導体メモリ。A plurality of memory cells provided at intersections of a plurality of word lines and data lines, each of the plurality of memory cells including a field-effect transistor and a capacitor using a ferroelectric material as a dielectric film; Means for applying a first potential or a second potential to a storage electrode of a capacitor via a source-drain path of a corresponding field effect transistor; and a plate electrode of a capacitor of each memory cell of the plurality of memory cells. Means for applying a third potential which is a potential between the first potential and the second potential, and detecting that an operation power supply voltage externally supplied to the semiconductor memory has reached a certain value or more. A first detection unit for forming a first detection signal, and a desired data line among the plurality of data lines in response to a signal designating a read operation. A circuit for precharging to a fourth potential which is a potential between the potential and the second potential or a fifth potential different from the fourth potential,
The storage information of a predetermined memory cell of the plurality of memory cells is
When reading, reading of storage information of the memory cell
After the first detection circuit forms the first detection signal
A first precharge circuit for precharging a data line connected to the predetermined memory cell to the fifth potential, and a data line connected to the predetermined memory cell to the first memory cell. 4
A switching means for forming a switching signal for switching between a potential and a fifth potential as a precharge potential, wherein the switching signal operates from outside the semiconductor memory. The first state is set to indicate that the precharge potential is set to the fifth potential in response to the detection of the start of voltage supply, and then the precharge potential is set to the fourth potential. Wherein the semiconductor memory is in a second state.
るための手段をさらに備えることを特徴とする半導体モ
モリ。2. The semiconductor memory according to claim 1, further comprising: means for setting said third potential and said fourth potential to substantially the same potential.
印加するための手段により前記複数のメモリセルの各メ
モリセルのキャパシタのプレート電極に前記第３電位を
印加し、前記プレート電極が前記第３電位となるまで前
記複数のワード線に前記第１電位を印加するための第１
制御手段をさらに備えることを特徴とする半導体メモ
リ。3. The semiconductor memory according to claim 1, wherein when the first detection signal is formed, a plate of a capacitor of each memory cell of the plurality of memory cells is provided by means for applying the third potential. A first potential for applying the third potential to an electrode, and applying the first potential to the plurality of word lines until the plate electrode reaches the third potential.
A semiconductor memory further comprising control means.
体メモリにおいて、 前記切り換え信号が前記第１状態にある期間において、
選択されたメモリセルのキャパシタの誘電膜の分極方向
によって記憶された不揮発性情報を当該キャパシタの一
方の電極の電位によって記憶する揮発性情報に変換する
ためのリコール動作を実行するための第２制御手段をさ
らに備えることを特徴とする半導体メモリ。4. The semiconductor memory according to claim 1, wherein said switching signal is in said first state.
Second control for executing a recall operation for converting nonvolatile information stored according to the polarization direction of the dielectric film of the capacitor of the selected memory cell into volatile information stored according to the potential of one electrode of the capacitor A semiconductor memory further comprising means.
体メモリにおいて、 前記切り換え信号の前記第１状態から前記第２状態への
移行は、前記動作電圧の供給開始によって起動される前
記半導体メモリに含まれるタイマ回路からの信号により
一定時間が経過したことを検出して行われることを特徴
とする半導体メモリ。5. The semiconductor memory according to claim 1, wherein the transition of the switching signal from the first state to the second state is started by the start of supply of the operating voltage. A semiconductor memory characterized in that the detection is performed by detecting that a predetermined time has elapsed based on a signal from a timer circuit included in the memory.
体メモリにおいて、 前記切り換え信号の前記第１状態から前記第２状態への
移行は、前記半導体メモリに含まれる内部のカウンタが
所定の状態になったことを検知して行われることを特徴
とする半導体メモリ。6. The semiconductor memory according to claim 1, wherein the switching of the switching signal from the first state to the second state is performed by an internal counter included in the semiconductor memory. A semiconductor memory characterized in that the state is detected and detected.
移行は、上記内部カウンタの最上位の桁上げを検出して
行われることを特徴とする半導体メモリ。7. The semiconductor memory according to claim 6, wherein the transition of the switching signal from the first state to the second state is performed by detecting the most significant carry of the internal counter. Semiconductor memory.
体メモリにおいて、 前記半導体メモリの外部から入力される制御信号に応答
して、選択されたメモリセルのキャパシタの誘電膜に分
極方向によって記憶された不揮発性情報を当該キャパシ
タの一方のノードの電位によって記憶する揮発性情報に
変換するためのリコール動作を実行するための第２制御
手段をさらに備えることを特徴とする半導体メモリ。8. The semiconductor memory according to claim 1, wherein a direction of polarization of a dielectric film of a capacitor of a selected memory cell is changed in response to a control signal input from outside the semiconductor memory. A semiconductor memory further comprising a second control unit for executing a recall operation for converting stored nonvolatile information into volatile information to be stored according to a potential of one node of the capacitor.
にあるときには、前記外部入力制御信号に応答して前記
リコール動作を実行し、前記切り換え信号が前記第２状
態にあるときには、前記外部入力制御信号に応答してＤ
ＲＡＭにおけるリフレッシュ動作を実行するように構成
されていること を特徴とする半導体メモリ。9. The semiconductor memory according to claim 8, wherein said second control means outputs said switching signal to said first state.
Is in response to the external input control signal,
Performing a recall operation, and the switching signal is in the second state
In the state, the D is controlled in response to the external input control signal.
Configuration to perform refresh operation in RAM
A semiconductor memory, characterized by being.
導体メモリにおいて、 前記第１状態において活性化され、前記第２状態におい
て非活性化されるダミーセルを更に有することを特徴と
する半導体メモリ。10. The semiconductor memory according to claim 1, further comprising: a dummy cell that is activated in said first state and inactivated in said second state. .
けられ、電界効果トランジスタと強誘電材料を誘電膜と
して用いるキャパシタをそれぞれ含む複数のメモリセル
と、 前記複数のメモリセルの各メモリセルのキャパシタの蓄
積電極に、対応する電界効果トランジスタのソース−ド
レイン経路を介して、第１電位又は該第１電位よりも高
い第２電位を印加するための手段と、前記複数のメモリ
セルの各メモリセルのキャパシタのプレート電極に、前
記第 １電位と前記第２電位の間の電位である第３電位、又は
前記第１電位以下の電位若しくは前記第２電位以上の電
位である第４電位を印加するための手段と、 読み出し動作を指定する信号に応じて、前記複数のデー
タ線の中の所望のデータ線を前記第１電位と前記第２電
位の間の電位である第５電位にプリチャージするための
プリチャージ手段とを備える半導体メモリであって、前記第４電位を 前記プレート電極に通常は印加し、前記
第３電位を前記プレート電極に一定期間ごとに印加する
ための制御手段を有することを特徴とする半導体メモ
リ。11. A plurality of memory cells provided at intersections of a plurality of word lines and data lines, each including a field-effect transistor and a capacitor using a ferroelectric material as a dielectric film, and a memory cell of each of the plurality of memory cells. A first potential or a potential higher than the first potential is connected to a storage electrode of a capacitor via a source-drain path of a corresponding field-effect transistor .
And means for applying a second potential have, to the plate electrode of the capacitor of each memory cell of said plurality of memory cells, the third potential is a potential between said first potential and said second potential, or the first Means for applying a fourth potential which is a potential equal to or less than one potential or a potential which is equal to or greater than the second potential, and a desired data line among the plurality of data lines is set according to a signal designating a read operation. A semiconductor memory comprising precharge means for precharging to a fifth potential that is a potential between the first potential and the second potential, wherein the fourth potential is normally applied to the plate electrode;
A semiconductor memory having control means for applying a third potential to the plate electrode at regular intervals.
点に設けられ、強誘電材料を誘電膜として有するキャパ
シタと電界効果トランジスタを各々含む複数のメモリセ
ルと、 前記複数のデータ線の信号を第１電位又は第２電位に増
幅させるための複数のセンスアンプとを備え、第１モー
ドと第２モードを持つ半導体メモリであって、 前記半導体メモリに対する動作電圧の供給が開始される
第１タイミングと前記半導体メモリが前記第２モードと
される第２タイミングとの間の期間において、第１電位
と第２電位との間の電位である第３電位が前記プレート
電極に供給される一方、前記複数のワード線は前記複数
のメモリセルの電界効果トランジスタをオフすることに
なる所定の電位に維持される動作と前記第１モードでの
動作とがなされ、 前記第１モードでの動作は前記メモリセルのキャパシタ
の誘電膜の分極方向によって記憶された不揮発性情報を
読み出して、当該キャパシタの一方の電極の電位によっ
て記憶する揮発性情報に変換する動作であり、 前記第２モードでは前記揮発性情報を検知して読み出し
を行い、 前記第２モードにおいて、前記プレード電位と前記プリ
チャージ電位は前記第３電位に等しく、 前記半導体メモリは更に、 外部から供給された動作電圧が一定値以上に達したこと
を検知して検知信号を形成するための供給電源検出手段
と、 前記第１モードと前記第２モードのいずれであるかを特
定するための切り換え信号を形成するための切り換え回
路とを更に備え、 前記切り換え信号は、前記半導体メモリの外部から動作
電圧の供給が開始されたことが検知されたことに対応し
て前記第１モードであることを示す第１状態とされ、そ
の後に前記第２モードであることを示す第２状態とされ
ることを特徴とする半導体メモリ。12. A plurality of memory cells each provided at an intersection of a plurality of word lines and a plurality of data lines and each including a capacitor having a ferroelectric material as a dielectric film and a field effect transistor.
Le and, a plurality of sense amplifiers for amplifying the signals of the plurality of data lines to the first potential or the second potential, a semiconductor memory having a first mode and a second mode, to said semiconductor memory A third potential which is a potential between the first potential and the second potential during a period between a first timing at which supply of an operating voltage is started and a second timing at which the semiconductor memory is set to the second mode; Is supplied to the plate electrode, while the plurality of word lines are maintained at a predetermined potential that will turn off the field effect transistors of the plurality of memory cells, and the operation in the first mode is performed.
Operation in the first mode is performed by the capacitor of the memory cell.
Nonvolatile information stored by the polarization direction of the dielectric film
Read out, and the potential of one electrode of the capacitor
This is an operation of converting the volatile information into volatile information to be stored in the second mode.
In the second mode, the blade potential and the precharge potential are equal to the third potential, and the semiconductor memory further detects that the operation voltage supplied from the outside has reached a certain value or more. Power supply detecting means for forming a detection signal; and a switching circuit for forming a switching signal for specifying which of the first mode and the second mode, wherein the switching signal is The first mode indicating the first mode in response to the detection of the start of supply of the operating voltage from outside the semiconductor memory, and then the second mode. A semiconductor memory, wherein the semiconductor memory is in a second state shown in FIG.
て、 前記第３電位は前記第１電位と前記第２電位との間の１
／２の電位であることを特徴とする半導体メモリ。13. The semiconductor memory according to claim 12, wherein said third potential is one of a value between said first potential and said second potential.
/ 2 potential.
メモリにおいて、 前記第１モードにおいて、前記プリチャージ電位は前記
第１電位であり、前記第１電位は前記第２電位より低い
電位であることを特徴とする半導体メモリ。14. The semiconductor memory according to claim 12, wherein in the first mode, the precharge potential is the first potential, and the first potential is lower than the second potential. Semiconductor memory characterized by the above-mentioned.
て、 前記切り換え信号の前記第１状態から前記第２状態への
移行は、前記動作電圧の供給開始によって起動される前
記半導体メモリに含まれるタイマ回路からの信号により
一定時間が経過したことを検出して行われること を特徴
とする半導体メモリ。15. The semiconductor memory according to claim 12, wherein
Te, from the first state of the switching signal to the second state
The transition takes place before being activated by the start of supply of the operating voltage.
By the signal from the timer circuit included in the semiconductor memory
A semiconductor memory, which is performed by detecting that a predetermined time has elapsed .
て、hand, 前記切り換え信号の前記第１状態から前記第２状態へのThe switching signal from the first state to the second state
移行は、前記半導体メモリに含まれる内部のカウンタがThe transition is performed by an internal counter included in the semiconductor memory.
所定の状態になったことを検知して行われることを特徴It is performed by detecting that it has reached a predetermined state
とする半導体メモリ。Semiconductor memory.
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