JP3278833B2 - Logic circuit test method, test input circuit and test output circuit - Google Patents
Logic circuit test method, test input circuit and test output circuitInfo
- Publication number
- JP3278833B2 JP3278833B2 JP33575092A JP33575092A JP3278833B2 JP 3278833 B2 JP3278833 B2 JP 3278833B2 JP 33575092 A JP33575092 A JP 33575092A JP 33575092 A JP33575092 A JP 33575092A JP 3278833 B2 JP3278833 B2 JP 3278833B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- output
- input
- circuit
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アドレスバスとデータ
バスとを有するシステムバスを備え、又、予め用意され
ているマクロセルを用いて設計された論理回路をテスト
対象とする論理回路テスト方法に係り、あるいは、この
ような論理回路テスト方法に用いられるテスト入力回路
あるいはテスト出力回路に係り、特に、テスト能率を向
上することができる論理回路テスト方法及びテスト入力
回路及びテスト出力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for testing a logic circuit having a system bus having an address bus and a data bus, and for testing a logic circuit designed using a prepared macro cell. In particular, the present invention relates to a test input circuit or a test output circuit used in such a logic circuit test method, and more particularly, to a logic circuit test method, a test input circuit, and a test output circuit capable of improving test efficiency.
【０００２】[0002]
【従来の技術】従来から、論理回路のテストを容易化す
るために、スキャンパス方式と呼ばれる方式が用いられ
ている。2. Description of the Related Art Conventionally, a system called a scan path system has been used to facilitate a test of a logic circuit.
【０００３】これは、回路中の全てのフリップフロップ
を、テスト時に通常の回路接続から切り離して、１つの
長大なシフトレジスタに切り替えるというものである。
又、この方式では、テスト中の各フリップフロップへの
アクセスは、全てのフリップフロップを１つのシフトレ
ジスタとして動作させながら行う。[0003] In this method, all flip-flops in a circuit are disconnected from a normal circuit connection during a test and switched to one long shift register.
Further, in this method, access to each flip-flop under test is performed while operating all flip-flops as one shift register.
【０００４】例えば、全てのフリップフロップを１つの
シフトレジスタとして動作させながら、所望のテストパ
ターンをシリアルに入力する。あるいは、それぞれのフ
リップフロップの論理状態を読み出す際には、全てのフ
リップフロップを１つのシフトレジスタとして動作させ
ながら、順次それぞれの論理状態を読み出す。For example, a desired test pattern is serially input while operating all flip-flops as one shift register. Alternatively, when reading the logic state of each flip-flop, each logic state is read sequentially while operating all flip-flops as one shift register.
【０００５】一般に、論理回路は、フリップフロップや
カウンタ等の順序回路と、ゲート等の組合せ回路とに分
けることができる。このようなスキャンパステスト法で
は、テスト対象となる論理回路を、このような順序回路
の部分と、組合せ回路の部分とに分けてテストするとい
うものである。Generally, a logic circuit can be divided into a sequential circuit such as a flip-flop and a counter and a combinational circuit such as a gate. In such a scan path test method, a logic circuit to be tested is divided into such a sequential circuit portion and a combinational circuit portion and tested.
【０００６】一方、従来から用いられている論理回路の
テスト方式として、いわゆるバウンダリスキャンレジス
タを用いたものがある。On the other hand, as a conventional logic circuit test method, there is a method using a so-called boundary scan register.
【０００７】これは、ユーザ回路等のテスト対象となる
論理回路の入力あるいは出力、更にはその内部に、バウ
ンダリスキャンレジスタを予め接続しておくというもの
である。又、このようなテスト対象の論理回路の入力や
出力等の論理状態の設定あるいはその論理状態の読出し
の際には、前記バウンダリスキャンレジスタを介してア
クセスするというものである。In this method, a boundary scan register is connected in advance to the input or output of a logic circuit to be tested, such as a user circuit, and to the inside thereof. Further, when setting a logic state such as an input or an output of a logic circuit to be tested or reading the logic state, access is made through the boundary scan register.
【０００８】一般的な前記バウンダリスキャンレジスタ
は、主として、フリップフロップと、マルチプレクサと
により構成されている。The general boundary scan register mainly includes a flip-flop and a multiplexer.
【０００９】又、その論理状態の設定の際には、個々の
バウンダリスキャンレジスタ内のマルチプレクサを切り
替えることによって、多数のバウンダリスキャンレジス
タを、１つの長大なシフトレジスタに構成する。従っ
て、このようなシフトレジスタとして構成されたものに
対して、シリアルなデータパターンを入力することによ
り、個々のバウンダリスキャンレジスタの論理状態の設
定を行うことができる。In setting the logical state, a large number of boundary scan registers are formed into one long shift register by switching a multiplexer in each boundary scan register. Therefore, by inputting a serial data pattern to such a shift register, the logical state of each boundary scan register can be set.
【００１０】一方、個々の前記バウンダリスキャンレジ
スタの論理状態を読み出す際には、その内部のマルチプ
レクサを切り替えることによって、多数のバウンダリス
キャンレジスタを１つの長大なシフトレジスタとして構
成する。又、このようにシフトレジスタとして構成され
たものから、シリアルにデータをシフトさせながら、個
々の前記バウンダリスキャンレジスタの論理状態を順次
外部へと読み出すことができる。On the other hand, when reading the logical state of each of the boundary scan registers, a number of boundary scan registers are configured as one long shift register by switching the internal multiplexer. In addition, the logic state of each of the boundary scan registers can be sequentially read to the outside while shifting data serially from the shift register configured as described above.
【００１１】しかしながら、前記スキャンパス方式の論
理回路テスト方法や、前記バウンダリスキャンレジスタ
を用いた論理回路テスト方法等では、ＲＡＭ（random a
ccess memory）やビット幅が広いレジスタ等があると、
能率良くテストすることができないという問題がある。
又、テスト対象の論理回路が大規模になると、用いるテ
ストパターンが増大してしまうという問題もある。However, in the scan path type logic circuit test method and the logic circuit test method using the boundary scan register, the RAM (random a
ccess memory) and registers with wide bits
There is a problem that testing cannot be performed efficiently.
In addition, there is a problem that when the logic circuit to be tested becomes large-scale, the number of test patterns to be used increases.
【００１２】このような問題を解決するために、特開昭
６０−４２６６５では、複数の機能的に独立な規格化さ
れた機能論理ブロックと、これら機能論理ブロックを独
立にテストする手段と、前記機能論理ブロックを全体の
論理回路から論理的に無関係にする手段と、前記機能論
理ブロック以外の複合論理回路部分を独立にテストする
手段とを備えた半導体集積回路をテストするという技術
がある。該特開昭６０−４２６６５によれば、用いるテ
ストパターンを比較的容易に生成し、能率良くテストを
行うことが可能である。In order to solve such a problem, Japanese Patent Application Laid-Open No. Sho 60-42665 discloses a plurality of functionally independent standardized functional logic blocks, a means for independently testing these functional logic blocks, There is a technique of testing a semiconductor integrated circuit having means for making a functional logic block logically unrelated from the entire logic circuit and means for independently testing a composite logic circuit portion other than the functional logic block. According to Japanese Patent Application Laid-Open No. Sho 60-42665, a test pattern to be used can be generated relatively easily and a test can be performed efficiently.
【００１３】又、特開平１−１９５３７９では、複数の
論理回路部分でなる論理回路をテストする場合に、それ
ぞれの論理回路部分の入力データ及び出力データの入出
力を独立して行うようにしている。又、与えられる入力
データを第１の保持手段で保持した後、第２の保持手段
に転送することにより、テストの実行と平行して次のテ
ストの入力データを第１の保持手段に与えて保持するよ
うにしている。このような前記特開平１−１９５３７９
で開示されている技術によれば、テスト対象の論理回路
を複数の論理回路部分に分割しながらテストする際、こ
れを能率的に行うことが可能である。In Japanese Patent Application Laid-Open No. 1-195379, when testing a logic circuit composed of a plurality of logic circuit portions, input and output of input data and output data of each logic circuit portion are performed independently. . Further, after the given input data is held by the first holding means and transferred to the second holding means, the input data of the next test is given to the first holding means in parallel with the execution of the test. I keep it. The above-mentioned Japanese Patent Application Laid-Open No. 1-195379
According to the technology disclosed in Japanese Patent Application Laid-Open No. H11-284, it is possible to efficiently perform the test while dividing the test target logic circuit into a plurality of logic circuit portions.
【００１４】[0014]
【発明が達成しようとする課題】しかしながら、従来か
ら論理回路のテスト能率を向上させるべく、様々な技術
が開示されているものの、テストを能率良く行うことが
困難になってきている。これは、例えば集積回路の集積
度の向上等に伴って、テスト対象の論理回路がより大規
模になり、又、その構成もより複雑なものとなっている
ためである。又、論理回路のテスト能率は、更に、より
向上されなければならないという要請もある。However, although various techniques have been disclosed to improve the test efficiency of a logic circuit, it has been difficult to perform the test efficiently. This is because, for example, as the degree of integration of the integrated circuit increases, the logic circuit to be tested becomes larger in scale and its configuration becomes more complicated. There is also a demand that the test efficiency of the logic circuit must be further improved.
【００１５】本発明は、前記従来の問題点を解決するべ
く成されたもので、よりテスト能率を向上することがで
きる論理回路テスト方法及びテスト入力回路及びテスト
出力回路を提供することを目的とする。An object of the present invention is to provide a logic circuit test method, a test input circuit, and a test output circuit that can improve the test efficiency by solving the conventional problems. I do.
【００１６】[0016]
【課題を達成するための手段】本願の第１発明の論理回
路テスト方法は、アドレスバスとデータバスとを有する
システムバスを備え、又、予め用意されているマクロセ
ルを用いて設計された論理回路をテスト対象とする論理
回路テスト方法において、テスト対象論理回路中のマク
ロセルの入力のうち、前記システムバスに接続されてい
ない少なくとも１つの入力に、前記システムバスを介し
てデータ設定可能なテスト入力用レジスタと、テスト入
力モードにて通常入力側を前記テスト入力用レジスタの
出力に切り替える出力マルチプレクサと、前記出力マル
チプレクサの出力、又は前記システムバスのデータ線を
切り替えて前記テスト入力用レジスタの入力へと接続す
る入力マルチプレクサとを有するテスト入力回路の出力
を接続しておき、前記マクロセルの出力のうち、前記シ
ステムバスに接続されていない少なくとも１つの出力
に、前記システムバスを介してデータ読出し可能なテス
ト出力用レジスタを有するテスト出力回路の入力を接続
しておき、前記システムバスを介して、前記テスト入力
用レジスタへ所望のテストパターンを設定し、前記出力
マルチプレクサの入力を前記テスト入力用レジスタの出
力側に切り替え、前記システムバスを介して、前記テス
ト出力用レジスタに保持されているデータを読み出し、
テストすることにより、前記課題を達成したものであ
る。According to a first aspect of the present invention, there is provided a logic circuit test method including a system bus having an address bus and a data bus, and a logic circuit designed using a macro cell prepared in advance. In the logic circuit test method, a test input that can be set with data via the system bus is provided to at least one input not connected to the system bus among the inputs of the macro cells in the test target logic circuit. A register, an output multiplexer for switching a normal input side to an output of the test input register in a test input mode, and an output of the output multiplexer or a data line of the system bus.
Switch to connect to the input of the test input register.
That connects the output of the test input circuit having an input multiplexer advance, of the output of the macrocell, wherein at least one output is not connected to the system bus, through said system bus data readable test output leave connecting the input of the test output circuit having a use register, via the system bus, set the desired test pattern to the test input register, said output
Connect the multiplexer input to the test input register
Switch to the output side, read the data held in the test output register via the system bus,
The task has been achieved by testing.
【００１７】又、前記第１発明の論理回路テスト方法に
おいて、前記テスト出力回路が、これに対応する前記マ
クロセルの出力と、前記テスト出力用レジスタの出力と
のいずれか一方を選択切り替えして、前記マクロセルの
通常出力側へ接続する出力マルチプレクサを更に備えて
いることにより、前記課題を達成すると共に、前記マク
ロセル以外のいわゆるユーザ回路のテスト能率をも、よ
り向上させたものである。[0017] Further, in the logic circuit testing method of the first invention, before Symbol test output circuit, and an output of the macrocell corresponding thereto, by selecting switching to either one of the output of the test output register By further comprising an output multiplexer connected to the normal output side of the macro cell, the above-described object is achieved, and the test efficiency of a so-called user circuit other than the macro cell is further improved.
【００１８】又、本願の第２発明のテスト入力回路は、
テスト対象論理回路中のマクロセルの入力のうち、アド
レスバスとデータバスとを有するシステムバスに接続さ
れていない入力にあって、該マクロセル入力と、該マク
ロセル入力に接続するユーザ回路出力との間に設けら
れ、前記システムバスのデータ線を一方の入力とする入
力マルチプレクサと、該入力マルチプレクサの出力に、
その入力が接続されたテスト入力用レジスタと、前記ユ
ーザ回路出力と、前記テスト入力用レジスタの出力と
の、いずれか一方を切り替え選択する出力マルチプレク
サとを備え、前記入力マルチプレクサは、前記出力マル
チプレクサの出力、及び前記システムバスのデータ線の
いずれか一方を切り替え選択するものであることによ
り、前記課題を達成したものである。Further, the test input circuit according to the second invention of the present application comprises:
Of the inputs of the macrocell in the logic circuit to be tested, among the inputs not connected to the system bus having the address bus and the data bus, between the macrocell input and the user circuit output connected to the macrocell input An input multiplexer having a data line of the system bus as one input, and an output of the input multiplexer,
A test input register to which the input is connected; an output multiplexer for switching and selecting any one of the user circuit output and the output of the test input register; and the input multiplexer includes the output multiplexer.
The output of the multiplexer and the data lines of the system bus
The above object has been achieved by switching and selecting either one .
【００１９】又、本願の第３発明のテスト出力回路は、
テスト対象論理回路中のマクロセルの出力のうち、アド
レスバスとデータバスとを有するシステムバスに接続さ
れていない出力にあって、該マクロセル出力と、該マク
ロセル出力に接続するユーザ回路入力との間に設けら
れ、前記マクロセル出力に、その入力が接続された入力
マルチプレクサと、該入力マルチプレクサの出力が接続
されたテスト出力用レジスタと、該テスト出力用レジス
タの出力と、前記入力マルチプレクサに接続されている
ものと同一のマクロセル出力との、いずれか一方を切り
替え選択する出力マルチプレクサと、前記テスト出力用
レジスタに保持されるデータを前記システムバスへと出
力するシステムバス出力回路とを備えたことにより、前
記課題を達成したものである。Further, the test output circuit according to the third invention of the present application comprises:
Of the outputs of the macrocells in the logic circuit under test, at the output not connected to the system bus having the address bus and the data bus, the output between the macrocell output and the user circuit input connected to the macrocell output An input multiplexer having an input connected to the macro cell output, a test output register having an output of the input multiplexer connected thereto , an output of the test output register connected to the input multiplexer,
An output multiplexer for switching and selecting any one of the same macro cell output as that of the one and a system bus output circuit for outputting data held in the test output register to the system bus. The task has been achieved.
【００２０】[0020]
【作用】前述の如く、近年、集積回路に組み込む論理回
路等は、より大規模化していると共に、その構成もより
複雑なものとなっている。As described above, in recent years, logic circuits and the like incorporated in integrated circuits have become larger in scale, and their configurations have become more complicated.
【００２１】例えば、１つの集積回路内に、ＣＰＵ（ce
ntral processing unit ）や、該ＣＰＵにてアクセスさ
れるＲＡＭや、ＲＯＭ（read only memory）等のメモリ
やＩ／Ｏ（input ／output）等の周辺回路をも組み込ん
だものも提供されている。このような集積回路は、ＣＰ
Ｕを含むマイクロコンピュータシステムを１つに組み込
んだものということができる。For example, in one integrated circuit, a CPU (ce
There is also provided an apparatus incorporating a peripheral processing unit such as a central processing unit, a RAM accessed by the CPU, a memory such as a ROM (read only memory), and an I / O (input / output). Such an integrated circuit has a CP
It can be said that the microcomputer system including U is integrated into one.
【００２２】又、ＣＰＵが共に組み込まれていても、あ
るいは組み込まれていなくても、一般的なコンピュータ
システムで多く用いられている、アドレスバスとデータ
バスとを有するシステムバスを備えた論理回路が組み込
まれた集積回路も多く提供されている。A logic circuit provided with a system bus having an address bus and a data bus, which is often used in a general computer system, regardless of whether the CPU is incorporated or not. Many integrated circuits are also provided.
【００２３】本発明は、このように、システムバスを備
え、又、予め用意されているマクロセルを用いて設計さ
れた論理回路に特に着目し、このような論理回路のテス
ト能率を向上すべく成されたものである。即ち、本発明
は、テスト対象となる論理回路自体の動作のために備え
られたシステムバスを、その論理回路のテストにも活用
するという点に着目して成されたものである。The present invention thus pays particular attention to a logic circuit having a system bus and designed using macro cells prepared in advance, and has been made in order to improve the test efficiency of such a logic circuit. It was done. That is, the present invention has been made by focusing on the fact that a system bus provided for the operation of a logic circuit itself to be tested is also used for testing the logic circuit.
【００２４】前述の如く、テスト対象となる論理回路が
大規模化すると、そのテストパターンも増大してしまう
という問題が従来からある。このようにテストパターン
が増大してしまうと、その設定や読出しに時間がかか
り、テスト能率を低下させてしまう。As described above, there has been a problem in that when the scale of a logic circuit to be tested increases, the test pattern also increases. When the number of test patterns increases in this way, it takes time to set and read the test patterns, and the test efficiency is reduced.
【００２５】このような問題を解決するために、本発明
においては、テストパターンの設定等に、テスト対象と
なる論理回路自体の動作のために備えられたシステムバ
スを活用するようにしている。即ち、従来シリアルに１
ビットずつシフトさせながら設定あるいは読み出してい
たテストパターンを、本発明においては、システムバス
を用いて、可能な範囲でパラレルに設定するというもの
である。従って、本発明によれば、能率良くテストパタ
ーンの設定及び読出しが可能であり、テスト能率を向上
させることができる。In order to solve such a problem, in the present invention, a system bus provided for the operation of the logic circuit itself to be tested is used for setting a test pattern and the like. That is, 1
In the present invention, the test pattern set or read while being shifted bit by bit is set as parallel as possible using the system bus. Therefore, according to the present invention, the test pattern can be set and read efficiently, and the test efficiency can be improved.
【００２６】又、本発明は、論理回路の設計の際には、
予め用意されているマクロセルを用いるということが、
近年多くなっていることに着目して成されたものであ
る。即ち、前述のようにシステムバスを活用してテスト
するために、前記システムバスに接続されていないテス
ト対象論理回路中のマクロセルの入力や出力に、所定の
テスト入力回路やテスト出力回路を予め接続しておくよ
うにしている。Further, the present invention provides a method for designing a logic circuit,
Using macro cells prepared in advance,
It is made by paying attention to the increase in recent years. That is, in order to perform the test using the system bus as described above, a predetermined test input circuit and a test output circuit are connected in advance to the inputs and outputs of the macro cells in the test target logic circuit that are not connected to the system bus. I try to keep it.
【００２７】このようなテスト入力回路やテスト出力回
路は、これらが接続されているマクロセルの入力や出力
の論理状態の設定や読出しを、より効果的に前記システ
ムバスを介して行うためのものである。本発明では、こ
のようなテスト入力回路やテスト出力回路を利用するこ
とで、前述のようなシステムバスを活用するテストをよ
り能率良く行えるようにしている。Such a test input circuit and a test output circuit are used to more effectively set and read the logic state of the input and output of the macro cell to which they are connected via the system bus. is there. In the present invention, a test utilizing the system bus as described above can be performed more efficiently by using such a test input circuit and a test output circuit.
【００２８】なお、本発明はこれに限定されるものでは
ないが、このようにシステムバスを活用して論理回路の
テストを行うようにする際、該システムバスをアクセス
可能なＣＰＵにて実行される、所定のテストプログラム
にて、論理回路のテストをソフト的に行えるように配慮
することも可能である。このように、テストプログラム
にて論理回路のテストを行えるようにすることにより、
例えば、対象となる論理回路を、その電源立上げ時等
に、自動的に行うことも可能である。Although the present invention is not limited to this, when a test of a logic circuit is performed using a system bus as described above, the test is executed by a CPU accessible to the system bus. It is also possible to consider that the logic circuit test can be performed by software using a predetermined test program. In this way, by enabling the test of the logic circuit with the test program,
For example, the target logic circuit can be automatically executed when the power supply is turned on.
【００２９】又、本発明はこれに限定されるものではな
いが、例えば後述する第３実施例の如く、本発明に係る
前記テスト入力回路や前記テスト出力回路自体について
も、テスト対象に含めるように配慮することも可能であ
る。これによって、前記テスト入力回路や前記テスト出
力回路を、テスト対象の論理回路に共に組み込むように
した場合にも、その全般的なテストの信頼性をより向上
させることが可能である。Although the present invention is not limited to this, for example, the test input circuit and the test output circuit according to the present invention may be included in the test object as in a third embodiment described later. It is also possible to consider. Thereby, even when the test input circuit and the test output circuit are incorporated into a logic circuit to be tested together, the overall test reliability can be further improved.
【００３０】[0030]
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings.
【００３１】図１は、前記第１発明が部分的に適用され
た第１実施例のテスト入力回路の論理回路図である。FIG. 1 is a logic circuit diagram of a test input circuit according to a first embodiment to which the first invention is partially applied.
【００３２】この図１に示されるテスト入力回路は、前
記第１発明の論理回路テスト方法に用いるものから、前
記入力マルチプレクサを省略したものである。又、前記
第２発明のテスト入力回路から、前記入力マルチプレク
サを省略したものとなっている。The test input circuit shown in FIG. 1 is different from the test input circuit used in the logic circuit test method of the first invention.
The input multiplexer is omitted . Further, the input multiplexer is omitted from the test input circuit of the second invention.
【００３３】この図１に示されるテスト入力回路は、主
として、テスト入力用レジスタ１２と、出力マルチプレ
クサ１６とにより構成されている。又、この図１のテス
ト入力回路には、テスト入力回路入力ＤＩと、システム
バステストデータ入力ＴＤＩと、クロック信号ＣＬＫ
と、テストモード信号Ｔ０が入力されている。又、この
ようなテスト入力回路において、テスト入力回路出力Ｄ
Ｏが出力される。The test input circuit shown in FIG. 1 mainly includes a test input register 12 and an output multiplexer 16. The test input circuit shown in FIG. 1 includes a test input circuit input DI, a system bus test data input TDI, and a clock signal CLK.
And the test mode signal T0. In such a test input circuit, the test input circuit output D
O is output.
【００３４】当該テスト入力回路は、あるマクロセル
（本実施例ではマクロコアとなっている）と、所定のユ
ーザ回路との間の信号線の配線上に設けられるものであ
る。特に、前記テスト入力回路入力は、前記ユーザ回路
の出力ＵＯに接続される。又、前記テスト入力回路出力
ＤＯは、前記マクロコアの入力ＭＩに接続される。The test input circuit is provided on a signal line between a certain macro cell (in this embodiment, a macro core) and a predetermined user circuit. In particular, the test input circuit input is connected to an output UO of the user circuit. The test input circuit output DO is connected to the input MI of the macro core .
【００３５】前記テスト入力用レジスタ１２は、一般的
なＤ型フリップフロップである。又、前記出力マルチプ
レクサ１６は、前記テストモード信号Ｔ０が“０（Ｌ状
態）”の場合に、前記テスト入力回路入力ＤＩを、前記
テスト入力回路出力ＤＯへと選択接続する。一方、該出
力マルチプレクサ１６は、前記テストモード信号Ｔ０が
“１（Ｈ状態）”の場合に、前記テスト入力用レジスタ
１２の出力Ｑを、前記テスト入力回路出力ＤＯへ選択接
続する。又、該テスト入力用レジスタ１２の入力Ｄは、
前記システムバステストデータ入力ＴＤＩが入力されて
いる。The test input register 12 is a general D-type flip-flop. When the test mode signal T0 is “0 (L state)”, the output multiplexer 16 selectively connects the test input circuit input DI to the test input circuit output DO. On the other hand, when the test mode signal T0 is "1 (H state)", the output multiplexer 16 selectively connects the output Q of the test input register 12 to the test input circuit output DO. The input D of the test input register 12 is
The system bus test data input TDI is input.
【００３６】このような構成の前記第１実施例のテスト
入力回路によれば、所定のシステムバスから、前記シス
テムバステストデータ入力ＴＤＩを経由して、所望のテ
ストデータを、前記クロック信号ＣＬＫの立上りにて、
前記テスト入力用レジスタ１２へと保持することができ
る。又、このようなテストデータを、前記出力マルチプ
レクサ１６を介して前記マクロコア入力ＭＩへと入力す
ることができる。この際、該出力マルチプレクサ１６
は、“１”の前記テストモード信号Ｔ０が入力され、前
記出力Ｑを前記テスト入力回路出力ＤＯへと選択接続す
る。According to the test input circuit of the first embodiment having such a configuration, desired test data is transmitted from a predetermined system bus via the system bus test data input TDI to the clock signal CLK. On the rise,
It can be held in the test input register 12. Further, such test data can be input to the macro core input MI via the output multiplexer 16. At this time, the output multiplexer 16
Receives the test mode signal T0 of “1” and selectively connects the output Q to the test input circuit output DO.
【００３７】図２は、前記第１発明及び前記第２発明が
部分的に適用された第２実施例のテスト入力回路の論理
回路図である。FIG. 2 shows that the first invention and the second invention are different from each other.
FIG. 9 is a logic circuit diagram of the test input circuit of the second embodiment partially applied.
【００３８】この図２に示される前記テスト入力回路
は、前記第１発明の論理回路テスト方法に用いるもの
と、入力マルチプレクサの入力の接続が一部異なる。
又、該テスト入力回路は、前記第２発明のテスト入力回
路と、入力マルチプレクサの入力の接続が一部異なる。The test input circuit shown in FIG.
Is a logic circuit test method according to the first invention.What to use
And the input connection of the input multiplexer is partially different.
Further, the test input circuit isSecond inventionTest input times
RoadAnd the input connections of the input multiplexer are partially different.
【００３９】本第２実施例は、前記第１実施例と同様の
入出力信号に加え、システムバステストデータ出力ＴＤ
Ｏの出力信号と、選択信号ＳＥＬの入力信号と、テスト
モード信号Ｔ１の入力信号とを有する。又、本第２実施
例は、前記第１実施例の構成に加え、入力マルチプレク
サ１４と、トライステートバッファ３８とを有してい
る。In the second embodiment, in addition to the same input / output signals as in the first embodiment, the system bus test data output TD
It has an output signal of O, an input signal of the selection signal SEL, and an input signal of the test mode signal T1. The second embodiment has an input multiplexer 14 and a tri-state buffer 38 in addition to the configuration of the first embodiment.
【００４０】前記入力マルチプレクサ１４は、前記テス
ト入力用レジスタ１２の入力Ｄへと、前記テスト入力回
路入力ＤＩ又は前記システムバステストデータ入力ＴＤ
Ｉを選択接続する。即ち、前記テストモード信号Ｔ１が
“０”の場合に、前記テスト入力用レジスタ１２の前記
入力Ｄへと、前記テスト入力回路入力ＤＩを選択接続す
る。又、前記テストモード信号Ｔ１が“１”の場合に
は、前記入力Ｄへと、前記システムバステストデータ入
力ＴＤＩを選択接続する。The input multiplexer 14 supplies the input D of the test input register 12 to the test input circuit input DI or the system bus test data input TD.
Select and connect I. That is, when the test mode signal T1 is "0", the test input circuit input DI is selectively connected to the input D of the test input register 12. When the test mode signal T1 is "1", the system bus test data input TDI is selectively connected to the input D.
【００４１】又、前記システムバステストデータ出力Ｔ
ＤＯは、所定のシステムバスへ、テストデータを出力す
るものである。又、前記選択信号ＳＥＬは、本第２実施
例のテスト入力回路の前記テスト入力用レジスタ１２か
ら、前記システムバスへと、テストデータを出力する際
に、“１”となる信号である。The system bus test data output T
DO is for outputting test data to a predetermined system bus. The selection signal SEL is a signal that becomes "1" when test data is output from the test input register 12 of the test input circuit of the second embodiment to the system bus.
【００４２】前記トライステートバッファ３８は、前記
選択信号ＳＥＬが“０”となると、その出力がハイイン
ピーダンス状態となる。一方、該トライステートバッフ
ァ３８の出力は、前記選択信号ＳＥＬが“１”となる
と、通常のバッファゲートとして動作する。即ち、その
入力の論理状態を、その出力へとそのまま出力する。When the selection signal SEL becomes "0", the output of the tri-state buffer 38 becomes a high impedance state. On the other hand, the output of the tri-state buffer 38 operates as a normal buffer gate when the selection signal SEL becomes "1". That is, the logic state of the input is directly output to the output.
【００４３】このような本第２実施例のテスト入力回路
によれば、前記第１実施例が有している機能に加え、前
記ユーザ回路出力ＵＯを、前記システムバスを介してモ
ニタする機能をも提供することができる。即ち、前記テ
ストモード信号Ｔ１を“０”とすることで、前記ユーザ
回路出力ＵＯのテストデータを、前記テスト入力回路入
力ＤＩのテストデータとして、前記テスト入力用レジス
タ１２へと保持することができる。又、該テスト入力用
レジスタ１２に保持されたテストデータは、前記選択信
号ＳＥＬを“１”とすることで、前記システムバステス
トデータ出力ＴＤＯから、所定のシステムバスへと読出
しモニタすることができる。According to the test input circuit of the second embodiment, in addition to the function of the first embodiment, a function of monitoring the user circuit output UO via the system bus is provided. Can also be provided. That is, by setting the test mode signal T1 to “0” , the test data of the user circuit output UO can be held in the test input register 12 as the test data of the test input circuit input DI. . The test data held in the test input register 12 can be read out from the system bus test data output TDO to a predetermined system bus and monitored by setting the selection signal SEL to "1". .
【００４４】図３は、前記第１発明及び前記第２発明が
適用されたテスト入力回路の論理回路図である。FIG. 3 is a logic circuit diagram of a test input circuit to which the first invention and the second invention are applied.
【００４５】この図３に示される前記テスト入力回路
は、前記第１発明の論理回路テスト方法にも用いること
ができるものである。又、該テスト入力回路は、前記第
２発明のテスト入力回路が適用されたものである。The test input circuit shown in FIG. 3 can be used for the logic circuit test method of the first invention. Further, the test input circuit is one to which the test input circuit of the second invention is applied.
【００４６】本第３実施例は、前記第２実施例と同様の
入出力信号を有する。又、本第３実施例は、前記第２実
施例と同様の構成要素、即ち論理ゲートを有する。しか
しながら、本第３実施例の配線接続は、前記第２実施例
のものとは一部異なる。即ち、本第３実施例において
は、前記入力マルチプレクサ１４の一方の入力へと、前
記出力マルチプレクサ１６の出力が配線接続されてい
る。The third embodiment has the same input / output signals as the second embodiment. The third embodiment has the same components as the second embodiment, that is, logic gates. However, the wiring connection of the third embodiment is partially different from that of the second embodiment. That is, in the third embodiment, the output of the output multiplexer 16 is connected to one input of the input multiplexer 14 by wiring.
【００４７】このような構成の本第３実施例によれば、
前記第２実施例と同様の機能を備えることができる。例
えば、前記テストモード信号Ｔ０を“０”とし、且つ、
前記テストモード信号Ｔ１を“０”とすることで、前記
出力マルチプレクサ１６及び前記入力マルチプレクサ１
４を経由して、前記ユーザ回路出力ＵＯである前記テス
ト入力回路入力ＤＩの論理状態を、前記テスト入力用レ
ジスタ１２へと保持することができる。又、該テスト入
力用レジスタ１２に保持されたものは、前記トライステ
ートバッファ３８を経由して、所定のシステムバスへと
読み出すことが可能である。又、このようにして読み出
されるテストデータは、最終出力側の前記出力マルチプ
レクサ１６の出力を経由しているので、このような読み
出しによって、当該テスト入力回路自体の自己診断を行
うことも可能である。According to the third embodiment having such a structure,
Functions similar to those of the second embodiment can be provided. For example, the test mode signal T0 is set to “0”, and
By setting the test mode signal T1 to “0”, the output multiplexer 16 and the input multiplexer 1
4, the logic state of the test input circuit input DI, which is the user circuit output UO, can be held in the test input register 12. The data held in the test input register 12 can be read out to a predetermined system bus via the tri-state buffer 38. Further, since the test data read in this way passes through the output of the output multiplexer 16 on the final output side, it is possible to perform self-diagnosis of the test input circuit itself by such reading. .
【００４８】図４は、前記第１発明及び前記第２発明が
適用された第４実施例のテスト入力回路の論理回路図で
ある。FIG. 4 is a logic circuit diagram of a test input circuit according to a fourth embodiment to which the first invention and the second invention are applied.
【００４９】この図４のテスト入力回路は、前記第１発
明の論理回路テスト方法にも用いることができるもので
ある。又、該テスト入力回路は、前記第２発明のテスト
入力回路が適用されたものである。本第４実施例は、前
記第３実施例の入出力信号と同様のものに加え、更に、
シフトデータ入力ＳＩの入力信号と、シフトデータ出力
ＳＯの出力信号とを有している。又、本第４実施例の構
成は、前記第３実施例の構成とは一部異なり、第１入力
マルチプレクサ１４a と、第２入力マルチプレクサ１４
b とを備えている。The test input circuit shown in FIG. 4 can be used for the logic circuit test method of the first invention. Further, the test input circuit is one to which the test input circuit of the second invention is applied. The fourth embodiment is similar to the input / output signals of the third embodiment, and furthermore,
It has an input signal of a shift data input SI and an output signal of a shift data output SO. Further, the configuration of the fourth embodiment is partially different from the configuration of the third embodiment, and a first input multiplexer 14a and a second input multiplexer 14a.
b.
【００５０】前記第２入力マルチプレクサ１４b は、前
記シフトデータ入力ＳＩと、前記システムバステストデ
ータ入力ＴＤＩとを、前記第１入力マルチプレクサ１４
a の一方の入力へと選択接続するものである。即ち、該
第２入力マルチプレクサ１４b は、前記テストモード信
号Ｔ０が“０”となると、前記シフトデータ入力ＳＩを
前記第１入力マルチプレクサ１４a の一方の入力へと選
択接続する。一方、前記テストモード信号Ｔ０が“１”
となると、前記システムバステストデータ入力ＴＤＩ
を、前記第１入力マルチプレクサ１４a の一方の入力へ
と選択接続する。The second input multiplexer 14b connects the shift data input SI and the system bus test data input TDI to the first input multiplexer 14b.
Selective connection to one input of a. That is, when the test mode signal T0 becomes "0", the second input multiplexer 14b selectively connects the shift data input SI to one input of the first input multiplexer 14a. On the other hand, the test mode signal T0 is "1".
, The system bus test data input TDI
Is selectively connected to one input of the first input multiplexer 14a.
【００５１】又、前記第１入力マルチプレクサ１４a
は、前記出力マルチプレクサ１６の出力と、前記第２入
力マルチプレクサ１４b の出力とを、前記テスト入力用
レジスタ１２の前記入力Ｄへと選択接続する。即ち、該
第１入力マルチプレクサ１４aは、前記テストモード信
号Ｔ１が“０”となると、前記出力マルチプレクサ１６
の出力を、前記テスト入力用レジスタ１２の前記入力Ｄ
へと選択接続する。一方、前記テストモード信号Ｔ１が
“１”となると、前記第２入力マルチプレクサ１４b の
出力を、前記テスト入力用レジスタ１２の前記入力Ｄへ
と選択接続する。The first input multiplexer 14a
Selectively connects the output of the output multiplexer 16 and the output of the second input multiplexer 14b to the input D of the test input register 12. That is, when the test mode signal T1 becomes "0", the first input multiplexer 14a outputs the output multiplexer 16a.
Is output to the input D of the test input register 12.
Select connection to. On the other hand, when the test mode signal T1 becomes "1", the output of the second input multiplexer 14b is selectively connected to the input D of the test input register 12.
【００５２】なお、前記テスト入力用レジスタ１２の出
力Ｑは、前記出力マルチプレクサ１６の一方の入力へと
入力されていると共に、前記シフトデータ出力ＳＯの出
力信号として出力をされている。The output Q of the test input register 12 is input to one input of the output multiplexer 16 and is output as an output signal of the shift data output SO.
【００５３】このような本第４実施例においては、前記
シフトデータ入力ＳＩと前記シフトデータ出力ＳＯに関
して、他の同様のテスト入力回路と共に、シフトレジス
タが構成されるようになっている。即ち、前段のテスト
入力回路の前記シフトデータ出力ＳＯと、当段の前記シ
フトデータ入力ＳＩとを接続する。又、当段の前記シフ
トデータ出力ＳＯは、次段の前記シフトデータ入力ＳＩ
と配線接続する。このようにシリアルに接続すること
で、前記テストモード信号Ｔ０を“０”とし、且つ、前
記テストモード信号Ｔ１を“１”とすることで、前記ク
ロック信号ＣＬＫと同期して、複数の当該テスト入力回
路において、テストデータをシリアルに順次シフトする
ことができる。In the fourth embodiment, a shift register is configured for the shift data input SI and the shift data output SO together with other similar test input circuits. That is, the shift data output SO of the previous stage test input circuit is connected to the shift data input SI of this stage. The shift data output SO of this stage is connected to the shift data input SI of the next stage.
And wire connection. By serially connecting in this manner, by setting the test mode signal T0 to “0” and setting the test mode signal T1 to “1”, a plurality of the test modes can be synchronized with the clock signal CLK. In the input circuit, the test data can be sequentially shifted serially.
【００５４】従って、本実施例においては、所定のシス
テムバスから、前記第２入力マルチプレクサ１４b 及び
前記第１入力マルチプレクサ１４a を介して、テストデ
ータを前記テスト入力用レジスタ１２へと保持すること
ができる。又、該テストデータを、前記出力マルチプレ
クサ１６を経由して、前記マクロコア入力ＭＩへと入力
することが可能である。Therefore, in this embodiment, test data can be held in the test input register 12 from a predetermined system bus via the second input multiplexer 14b and the first input multiplexer 14a. . The test data can be input to the macro core input MI via the output multiplexer 16.
【００５５】又、前記ユーザ回路出力ＵＯの論理状態
は、前記出力マルチプレクサ１６及び前記第１入力マル
チプレクサ１４a を経由して、前記テスト入力用レジス
タ１２へと保持することができる。又、該テスト入力用
レジスタ１２に保持されたものは、前記シフトデータ出
力ＳＯによって、他のテスト入力回路を順次経由しなが
ら、シリアルにシフトしながら順次読み出すことが可能
である。The logic state of the user circuit output UO can be held in the test input register 12 via the output multiplexer 16 and the first input multiplexer 14a. The data held in the test input register 12 can be sequentially read out by the shift data output SO while serially shifting while sequentially passing through another test input circuit.
【００５６】なお、本第４実施例において、前記テスト
モード信号Ｔ０と、前記テストモード信号Ｔ１と、全体
の動作状態との関係は、次の通りである。In the fourth embodiment, the relationship between the test mode signal T0, the test mode signal T1, and the overall operation state is as follows.
【００５７】（１）前記テストモード信号Ｔ０＝０；前
記テストモード信号Ｔ１＝０のとき。前記テスト入力回
路入力ＤＩに接続されるユーザ回路と、前記テスト入力
回路出力ＤＯに接続される前記マクロコアとの接続は、
直接的な接続となる。従って、前記ユーザ回路及び前記
マクロコアを含むテスト対象となる論理回路は、通常の
動作を行う。この際、前記クロック信号ＣＬＫの立上り
にて、前記テスト入力回路入力ＤＩ、即ち前記ユーザ回
路出力ＵＯの論理状態を、前記テスト入力用レジスタ１
２に取り込むことが可能である。(1) The test mode signal T0 = 0; when the test mode signal T1 = 0. The connection between the user circuit connected to the test input circuit input DI and the macro core connected to the test input circuit output DO is:
It is a direct connection. Therefore, the logic circuit to be tested including the user circuit and the macro core performs a normal operation. At this time, at the rising of the clock signal CLK, the test input circuit input DI, that is, the logic state of the user circuit output UO is changed to the test input register 1.
2 can be captured.
【００５８】（２）前記テストモード信号Ｔ０＝０；前
記テストモード信号Ｔ１＝１のとき。前記テスト入力回
路入力ＤＩと前記テスト入力回路出力ＤＯとは、直接接
続される。この際、前記シフトデータ入力ＳＩ及び前記
シフトデータ出力ＳＯに関してシフトレジスタとして構
成される複数の当該テスト入力回路において、前記クロ
ック信号ＣＬＫの立上りにて、テストデータを順次シフ
トすることができる。シフトされるテストデータは、そ
れぞれの前記テスト入力回路の前記テスト入力用レジス
タ１２に保持される。(2) The test mode signal T0 = 0; when the test mode signal T1 = 1. The test input circuit input DI and the test input circuit output DO are directly connected. At this time, in the plurality of test input circuits configured as a shift register with respect to the shift data input SI and the shift data output SO, test data can be sequentially shifted at the rise of the clock signal CLK. The test data to be shifted is held in the test input register 12 of each test input circuit.
【００５９】（３）前記テストモード信号Ｔ０＝１；前
記テストモード信号Ｔ１＝０のとき。前記マクロコア入
力ＭＩへは、前記テスト入力回路出力ＤＯとして、前記
テスト入力用レジスタ１２に保持されているものが出力
される。一方、前記テスト入力回路入力ＤＩは無視され
る。なお、前記クロック信号ＣＬＫの立上りでも、前記
テスト入力用レジスタ１２の内容は変化しない。(3) The test mode signal T0 = 1; when the test mode signal T1 = 0. To the macro core input MI, what is held in the test input register 12 is output as the test input circuit output DO. On the other hand, the test input circuit input DI is ignored. Note that the contents of the test input register 12 do not change even when the clock signal CLK rises.
【００６０】（４）前記テストモード信号Ｔ０＝１；前
記テストモード信号Ｔ１＝１のとき。前記マクロコア入
力ＭＩへは、前記テスト入力回路出力ＤＯとして、前記
テスト入力用レジスタ１２に保持されている内容が出力
される。この際、前記テスト入力回路入力ＤＩは無視さ
れる。前記クロック信号ＣＬＫの立上りでは、前記シス
テムバステストデータ入力ＴＤＩから、所定のシステム
バスを介したテストデータの取り込みが行われる。(4) The test mode signal T0 = 1; when the test mode signal T1 = 1. The contents held in the test input register 12 are output to the macro core input MI as the test input circuit output DO. At this time, the test input circuit input DI is ignored. At the rise of the clock signal CLK, test data is taken in from the system bus test data input TDI via a predetermined system bus.
【００６１】図５は、前記第１発明が適用された第５実
施例のテスト出力回路の論理回路図である。FIG. 5 is a logic circuit diagram of a test output circuit according to a fifth embodiment to which the first invention is applied.
【００６２】この図５の前記テスト出力回路は、前記第
１発明の論理回路テスト方法にも用いることができるも
のである。又、該テスト出力回路は、前記第３発明のテ
スト出力回路から、その前記入力マルチプレクサ及び前
記出力マルチプレクサが省略されたものである。該テス
ト出力回路は、主として、テスト出力用レジスタ３２
と、トライステートバッファ３８とにより構成されてい
る。The test output circuit of FIG. 5 can be used for the logic circuit test method of the first invention. The test output circuit is obtained by omitting the input multiplexer and the output multiplexer from the test output circuit of the third invention. The test output circuit mainly includes a test output register 32
And a tri-state buffer 38.
【００６３】又、該テスト出力回路は、テスト出力回路
入力ＤＩの入力信号と、テスト出力回路出力ＤＯの出力
信号と、システムバステストデータ出力ＴＤＯの出力信
号と、クロック信号ＣＬＫの入力信号と、選択信号ＳＥ
Ｌの入力信号とを有している。なお、前記テスト出力回
路入力ＤＩは、テスト対象となる論理回路中のマクロコ
ア出力ＭＯともなっている。又、前記テスト出力回路出
力ＤＯは、テスト対象となる論理回路中のユーザ回路入
力ＵＩともなっている。又、前記システムバステストデ
ータ出力ＴＤＯは、所定のシステムバスに接続されてい
る。The test output circuit includes an input signal of a test output circuit input DI, an output signal of a test output circuit output DO, an output signal of a system bus test data output TDO, and an input signal of a clock signal CLK. Select signal SE
L input signal. The test output circuit input DI also serves as a macro core output MO in a logic circuit to be tested. The test output circuit output DO also serves as a user circuit input UI in a logic circuit to be tested. The system bus test data output TDO is connected to a predetermined system bus.
【００６４】このような本第５実施例のテスト出力回路
において、前記テスト出力用レジスタ３２の入力Ｄに
は、前記テスト出力回路入力ＤＩが入力されている。前
記テスト出力用レジスタ３２の出力Ｑと、前記トライス
テートバッファ３８の入力とは接続されている。又、該
トライステートバッファ３８の出力は、前記システムバ
ステストデータ出力ＴＤＯとなっている。In the test output circuit of the fifth embodiment, the test output circuit input DI is input to the input D of the test output register 32. The output Q of the test output register 32 and the input of the tristate buffer 38 are connected. The output of the tri-state buffer 38 is the system bus test data output TDO.
【００６５】このような構成の本第５実施例において
は、前記テスト出力回路入力ＤＩとして入力される前記
マクロコア出力ＭＯのその論理状態を、前記クロック信
号ＣＬＫの立上りにて、前記テスト出力用レジスタ３２
へと保持することができる。又、該出力用レジスタ３２
に保持されたものは、前記選択信号ＳＥＬを“１”とす
ることで、所定のシステムバスから読み出すことが可能
である。In the fifth embodiment having such a structure, the logic state of the macro core output MO input as the test output circuit input DI is changed at the rise of the clock signal CLK to the test output register. 32
Can be held. The output register 32
Can be read out from a predetermined system bus by setting the selection signal SEL to "1".
【００６６】なお、マクロコアの出力はクロックを停止
させれば変化しないので、前記テスト出力回路入力ＤＩ
の論理状態を保持する前記テスト出力用レジスタ３２は
必ずしも必要でない。前記テスト出力回路入力ＤＩを、
前記トライステートバッファ３８の入力へと、直接入力
するようにしてもよい。Since the output of the macro core does not change when the clock is stopped, the test output circuit input DI
Is not always necessary. The test output circuit input DI is
The data may be directly input to the input of the tri-state buffer 38.
【００６７】図６は、前記第１発明が適用された、又前
記第３発明が部分的に適用された第６実施例のテスト出
力回路の論理回路図である。FIG. 6 shows a state in which the first invention is applied.
It is a logic circuit diagram of a test output circuit of a sixth embodiment to which the third invention is partially applied.
【００６８】この図６に示されるテスト出力回路は、前
記第１発明の論理回路テスト方法にも用いることができ
るものである。又、該テスト出力回路は、前記第３発明
のテスト出力回路から前記入力マルチプレクサが省略さ
れたものである。The test output circuit shown in FIG. 6 can be used for the logic circuit test method of the first invention. In the test output circuit , the input multiplexer may be omitted from the test output circuit of the third invention.
It was a thing.
【００６９】本第６実施例は、前記第５実施例の入出力
信号に加え、テストモード信号Ｔ２を有している。又、
本第６実施例の構成は、前記第５実施例の構成に加え、
出力マルチプレクサ３６を備えたものとなっている。The sixth embodiment has a test mode signal T2 in addition to the input / output signals of the fifth embodiment. or,
The configuration of the sixth embodiment is different from the configuration of the fifth embodiment in that
An output multiplexer 36 is provided.
【００７０】該出力マルチプレクサ３６は、前記テスト
モード信号Ｔ２に従って、前記テスト出力回路入力ＤＩ
又は前記テスト出力用レジスタ３２の出力Ｑを、前記テ
スト出力回路出力ＤＯへと選択接続するものである。即
ち、前記テストモード信号Ｔ２が“０”の場合、前記テ
スト出力回路入力ＤＩを前記テスト出力回路出力ＤＯへ
と選択接続する。一方、前記テストモード信号Ｔ２が
“１”の場合には、前記テスト出力用レジスタ３２の前
記出力Ｑを、前記テスト出力回路出力ＤＯへと選択接続
する。The output multiplexer 36 supplies the test output circuit input DI according to the test mode signal T2.
Alternatively, the output Q of the test output register 32 is selectively connected to the test output circuit output DO. That is, when the test mode signal T2 is "0", the test output circuit input DI is selectively connected to the test output circuit output DO. On the other hand, when the test mode signal T2 is "1", the output Q of the test output register 32 is selectively connected to the test output circuit output DO.
【００７１】このような構成の本第６実施例において
は、前記第５実施例と同様の機能を有する。又、本第６
実施例によれば、前記テスト出力用レジスタ３２に保持
されるものを、前記出力マルチプレクサ３６を介して、
前記テスト出力回路出力ＤＯとして出力することが可能
である。The sixth embodiment having such a structure has the same functions as those of the fifth embodiment. The sixth
According to the embodiment, the data held in the test output register 32 is transferred to the output multiplexer 36 through the output multiplexer 36.
It can be output as the test output circuit output DO.
【００７２】図７は、前記第１発明及び前記第３発明が
適用された第７実施例のテスト出力回路の論理回路図で
ある。FIG. 7 is a logic circuit diagram of a test output circuit according to a seventh embodiment to which the first invention and the third invention are applied.
【００７３】この図７に示されるテスト出力回路は、前
記第１発明の論理回路テスト方法にも用いることができ
るものである。又、該テスト出力回路は、前記第３発明
のテスト出力回路が適用されたものである。The test output circuit shown in FIG. 7 can be used for the logic circuit test method of the first invention. Further, the test output circuit is the one to which the test output circuit of the third invention is applied.
【００７４】本第７実施例は、前記第６実施例の入出力
信号に加え、更に、シフトデータ入力ＳＩの入力信号
と、シフトデータ出力ＳＯの出力信号と、テストモード
信号Ｔ３の入力信号とを有する。又、本第７実施例の構
成は、前記第６実施例の構成に加え、更に、入力マルチ
プレクサ３４を備えたものである。In the seventh embodiment, in addition to the input / output signals of the sixth embodiment, an input signal of the shift data input SI, an output signal of the shift data output SO, and an input signal of the test mode signal T3 are used. Having. The configuration of the seventh embodiment includes an input multiplexer 34 in addition to the configuration of the sixth embodiment.
【００７５】前記入力マルチプレクサ３４は、前記テス
ト出力回路入力ＤＩと、前記シフトデータ入力ＳＩと
を、前記テスト出力用レジスタ３２の入力Ｄへと選択接
続するものである。即ち、該入力マルチプレクサ３４
は、前記テストモード信号Ｔ３が“０”となると、前記
テスト出力回路出力ＤＩを、前記テスト出力用レジスタ
３２の前記入力Ｄへと選択接続する。一方、前記テスト
モード信号Ｔ３が“１”となると、前記シフトデータ入
力ＳＩを、前記テスト出力用レジスタ３２の前記入力Ｄ
へと選択接続する。The input multiplexer 34 selectively connects the test output circuit input DI and the shift data input SI to the input D of the test output register 32. That is, the input multiplexer 34
When the test mode signal T3 becomes "0", the test output circuit output DI is selectively connected to the input D of the test output register 32. On the other hand, when the test mode signal T3 becomes "1", the shift data input SI is connected to the input D of the test output register 32.
Select connection to.
【００７６】なお、前記テスト出力用レジスタ３２の出
力Ｑは、前記シフトデータ出力ＳＯともなっている。The output Q of the test output register 32 is also the shift data output SO.
【００７７】このような本第７実施例の構成によれば、
前記第６実施例の機能に加え、前記シフトデータ入力Ｓ
Ｉと前記シフトデータ出力ＳＯに関して、本第７実施例
の複数のテスト出力回路をシフトレジスタの如く接続す
ることができるという機能をも備えることができる。こ
れによって、前記クロック信号ＣＬＫに同期して、複数
の本第７実施例のテスト出力回路それぞれの前記テスト
出力用レジスタ３２に記憶されるデータを、順次シフト
することが可能である。According to the structure of the seventh embodiment,
In addition to the functions of the sixth embodiment, the shift data input S
Regarding I and the shift data output SO, a function of connecting a plurality of test output circuits of the seventh embodiment like a shift register can be provided. This makes it possible to sequentially shift the data stored in the test output registers 32 of each of the plurality of test output circuits of the seventh embodiment in synchronization with the clock signal CLK.
【００７８】従って、本第７実施例では、前記テスト出
力回路入力ＤＩとして入力された前記マクロコア出力Ｍ
Ｏを、一旦前記テスト出力用レジスタ３２に保持した
後、前記システムバステストデータ出力ＴＤＯや、前記
シフトデータ出力ＳＯへと出力し、読み出すことが可能
である。又、前記テスト出力回路入力ＤＩとして前記マ
クロコア出力ＭＯから過去に入力されたデータや、前記
シフトデータ入力ＳＩとして入力されたデータを、一旦
前記テスト出力用レジスタ３２に保持した後に、前記ユ
ーザ回路入力ＵＩへと、前記テスト出力回路出力ＤＯと
して出力することも可能である。Therefore, in the seventh embodiment, the macro core output M input as the test output circuit input DI is provided.
After O is once held in the test output register 32, it can be output to the system bus test data output TDO or the shift data output SO for reading. Further, data previously input from the macro core output MO as the test output circuit input DI and data input as the shift data input SI are temporarily stored in the test output register 32, and then the user circuit input It is also possible to output the test output circuit output DO to a UI.
【００７９】図８は、前記第１発明の第８実施例に用い
るテスト出力回路の回路図である。又、図９は、前記第
１発明及び前記第２発明を適用したテスト対象となる論
理回路の回路図である。FIG. 8 is a circuit diagram of a test output circuit used in the eighth embodiment of the first invention. FIG. 9 is a circuit diagram of a logic circuit to be tested to which the first invention and the second invention are applied.
【００８０】前記図９においては、前記第１発明の論理
回路テスト方法が適用され、又、前記第２発明が適用さ
れた前記第４実施例のテスト入力回路と共に、前記図８
に示されるテスト出力回路が用いられている。In FIG. 9, the logic circuit test method of the first invention is applied, and together with the test input circuit of the fourth embodiment to which the second invention is applied, FIG.
The test output circuit shown in FIG.
【００８１】前記図８のテスト出力回路は、前記入力マ
ルチプレクサ３４と、前記テスト出力用レジスタ３２と
により構成されている。又、該テスト出力回路は、テス
ト出力回路入力ＤＩと、テスト出力回路出力ＤＯと、テ
ストモード信号Ｔ２と、シフトデータ入力ＳＩと、シフ
トデータ出力ＳＯと、クロック信号ＣＬＫとを有してい
る。The test output circuit of FIG. 8 comprises the input multiplexer 34 and the test output register 32. The test output circuit has a test output circuit input DI, a test output circuit output DO, a test mode signal T2, a shift data input SI, a shift data output SO, and a clock signal CLK.
【００８２】このような前記図８に示されるテスト出力
回路においては、前記シフトデータ入力ＳＩ及び前記シ
フトデータ出力ＳＯに関して、複数で、シフトレジスタ
として構成することができる。又、それぞれのテスト出
力回路が備える前記テスト出力用レジスタ３２に保持さ
れるデータを、前記入力マルチプレクサ３４を介して、
前記テスト出力回路出力ＤＯとして前記ユーザ回路入力
ＵＩへと入力することができる。In the test output circuit shown in FIG. 8, a plurality of shift data inputs SI and shift data outputs SO can be formed as a shift register. Further, the data held in the test output register 32 provided in each test output circuit is input to the input multiplexer 34 via the input multiplexer 34.
The test output circuit output DO can be input to the user circuit input UI.
【００８３】この図８のテスト出力回路において、前記
テスト出力用レジスタ３２は、前記テストモード信号Ｔ
２の論理状態に拘らず、前記クロック信号ＣＬＫの立上
りにて、前記シフトデータ入力ＳＩの論理状態を保持す
る。本テスト出力回路においては、前記シフトデータ入
力ＳＩ及び前記シフトデータ出力ＳＯに関して、複数が
シフトレジスタとして構成され、前記クロック信号ＣＬ
Ｋの立上りにて、データを順次シリアルにシフトする。In the test output circuit of FIG. 8, the test output register 32 stores the test mode signal T
2, the logic state of the shift data input SI is held at the rising edge of the clock signal CLK. In this test output circuit, a plurality of shift data inputs SI and shift data outputs SO are configured as shift registers, and the clock signal CL
At the rising edge of K, data is sequentially shifted in serial.
【００８４】又、本テスト出力回路において、前記テス
トモード信号Ｔ２が“０”のときには、前記テスト出力
回路入力ＤＩを、前記テスト出力回路出力ＤＯとして出
力する。即ち、前記マクロコア出力ＭＯは、前記ユーザ
回路入力ＵＩへとそのまま出力される。一方、前記テス
トモード信号Ｔ２が“１”のときには、前記テスト出力
回路入力ＤＩは無視される。又、このとき、前記テスト
出力用レジスタ３２に保持されている論理状態は、その
出力Ｑから前記入力マルチプレクサ３４を経由して、前
記テスト出力回路出力ＤＯとして出力される。In the test output circuit, when the test mode signal T2 is "0", the test output circuit input DI is output as the test output circuit output DO. That is, the macro core output MO is output as it is to the user circuit input UI. On the other hand, when the test mode signal T2 is "1", the test output circuit input DI is ignored. At this time, the logic state held in the test output register 32 is output from the output Q thereof through the input multiplexer 34 as the test output circuit output DO.
【００８５】次に、前記図９に示される如く、本第８実
施例の論理回路には、マクロセル６０が含まれている。
該マクロセル６０は、合計３個のテスト入力回路１０
と、合計３個のテスト出力回路３０a と、マクロコア５
０と、マルチプレクサ６４とを備えている。前記テスト
入力回路１０は、前記第４実施例のものである。又、前
記テスト出力回路３０a は、前記図８に示したものであ
る。Next, as shown in FIG. 9, the logic circuit of the eighth embodiment includes a macro cell 60.
The macro cell 60 includes a total of three test input circuits 10
And a total of three test output circuits 30a and a macro core 5
0 and a multiplexer 64. The test input circuit 10 is that of the fourth embodiment. The test output circuit 30a is as shown in FIG.
【００８６】前記マクロセル６０には、当該マクロセル
６０と共に所定の論理回路を構成する、図示されないユ
ーザ回路との入出力信号が接続されている。例えば、ユ
ーザ回路出力ＵＯ１〜ＵＯ３、ＵＳＯが入力されてい
る。又、ユーザ回路入力ＵＩ１〜ＵＩ３、ＵＳＩが出力
されている。The macro cell 60 is connected to input / output signals to and from a user circuit (not shown) which forms a predetermined logic circuit together with the macro cell 60. For example, user circuit outputs UO1 to UO3 and USO are input. Further, user circuit inputs UI1 to UI3 and USI are output.
【００８７】又、当該マクロセル６０は、所定のシステ
ムバスからのシステムバス入力ＳＢ１を入力している。
又、このようなシステムバスへは、システムバス出力Ｓ
Ｂ２を出力している。前記マルチプレクサ６４は、前記
システムバス出力ＳＢ２へと、前記マクロコア５０から
のバスを接続するか、あるいは、前記テスト出力回路３
０a それぞれに入力されているものを接続するかを、テ
ストモード信号Ｔ４に従って選択するものである。前記
テストモード信号Ｔ４が“０”の場合、前記マクロコア
５０からのバスが選択接続される。一方、前記テストモ
ード信号Ｔ４が“１”の場合、前記テスト出力回路３０
a それぞれに入力されているものが選択接続される。The macro cell 60 receives a system bus input SB1 from a predetermined system bus.
Also, the system bus output S is applied to such a system bus.
B2 is output. The multiplexer 64 connects the bus from the macro core 50 to the system bus output SB2, or connects the test output circuit 3
0a is to be selected according to the test mode signal T4 as to whether to connect those input to each. When the test mode signal T4 is "0", the bus from the macro core 50 is selectively connected. On the other hand, when the test mode signal T4 is "1", the test output circuit 30
a The input of each is selected and connected.
【００８８】この図９においては、まず、前記ユーザ回
路からの前記ユーザ回路出力ＵＳＯのテストデータを、
合計３個の前記テスト入力回路１０及び合計３個の前記
テスト出力回路３０a それぞれの、前記シフトデータ入
力及び前記シフトデータ出力ＳＯに関して、順次シリア
ルにシフトすることができる。又、最終的には、前記ユ
ーザ回路入力ＵＳＩとして読み出すことが可能である。In FIG. 9, first, test data of the user circuit output USO from the user circuit is
The shift data input and the shift data output SO of each of the three test input circuits 10 and the three test output circuits 30a can be sequentially serially shifted. Finally, it can be read as the user circuit input USI.
【００８９】従って、本第８実施例では、前記テスト入
力回路１０及び前記テスト出力回路３０a それぞれが備
える前記テスト入力用レジスタ１２や前記テスト出力用
レジスタ３２へのテストデータの設定を、前記ユーザ回
路出力ＵＳＯから行うことができる。又、前記テスト入
力回路１０それぞれに設定されたテストデータは、前記
マクロコア５０へと出力することができる。Therefore, in the eighth embodiment, the setting of the test data in the test input register 12 and the test output register 32 provided in each of the test input circuit 10 and the test output circuit 30a is performed by the user circuit. This can be done from the output USO. The test data set in each of the test input circuits 10 can be output to the macro core 50.
【００９０】更に、前記テスト出力回路３０a それぞれ
に設定されたテストデータは、それぞれ、ユーザ回路入
力ＵＩ１〜ＵＩ３へと出力することができる。又、前記
ユーザ回路出力ＵＯ１〜ＵＯ３の論理状態は、前記テス
ト入力回路１０がそれぞれ備える前記テスト入力用レジ
スタ１２に一旦保持した後、このように順次シリアルに
シフトすることで、前記ユーザ回路入力ＵＳＩから読み
出すことができる。Further, the test data set in each of the test output circuits 30a can be output to user circuit inputs UI1 to UI3, respectively. The logic states of the user circuit outputs UO1 to UO3 are temporarily held in the test input register 12 provided in the test input circuit 10 and then serially shifted in this manner, whereby the user circuit input USI Can be read from.
【００９１】このように、本第８実施例では、論理回路
のテスト中に、前記マクロコア５０へ入力するテストデ
ータを容易に設定することができる。更に、本第８実施
例では、当該マクロセル６０に係る前記ユーザ回路の入
出力信号、即ち前記ユーザ回路出力ＵＯ１〜ＵＯ３や、
前記ユーザ回路入力ＵＩ１〜ＵＩ３を、前記テスト入力
回路１０にて読み出したり、前記テスト出力回路３０a
にて設定することができ、このような点でもテスト能率
を向上することが可能である。As described above, in the eighth embodiment, the test data to be input to the macro core 50 can be easily set during the test of the logic circuit. Further, in the eighth embodiment, input / output signals of the user circuit relating to the macrocell 60, that is, the user circuit outputs UO1 to UO3,
The user circuit inputs UI1 to UI3 are read by the test input circuit 10 or the test output circuit 30a
The test efficiency can be improved also in such a point.
【００９２】図１０は、前記第１発明、前記第２発明及
び前記第３発明が適用された、テスト対象となる論理回
路の一部の論理回路図である。FIG. 10 is a logic circuit diagram of a part of a logic circuit to be tested, to which the first invention, the second invention, and the third invention are applied.
【００９３】この図１０に示されるマクロセル６０は、
テスト対象となる論理回路の一部となっている。該論理
回路においては、前記第１発明の論理回路テスト方法が
適用されている。又、前記マクロセル６０は、前記第２
発明が適用された前記第４実施例のテスト入力回路と、
前記第３発明が適用された前記第７実施例のテスト出力
回路とが用いられている。The macro cell 60 shown in FIG.
It is part of a logic circuit to be tested. In the logic circuit, the logic circuit test method of the first invention is applied. In addition, the macro cell 60 includes the second
A test input circuit according to the fourth embodiment to which the invention is applied;
The test output circuit of the seventh embodiment to which the third invention is applied is used.
【００９４】まず、この図１０の前記マクロセル６０
は、合計３個のテスト入力回路１０と、合計３個のテス
ト出力回路３０b と、マクロコア５０と、マルチプレク
サ６４とを備える。前記テスト入力回路１０は、前記図
４に示されるものである。前記テスト出力回路３０b
は、前記図７に示されるものである。このような前記マ
クロセル６０に入出力される信号は、前記第８実施例と
同様である。First, the macro cell 60 shown in FIG.
Comprises a total of three test input circuits 10, a total of three test output circuits 30b, a macro core 50, and a multiplexer 64. The test input circuit 10 is as shown in FIG. The test output circuit 30b
Is shown in FIG. The signals input to and output from the macro cell 60 are the same as in the eighth embodiment.
【００９５】本第９実施例では、前記第８実施例の機能
に加え、前記第７実施例のテスト出力回路を用いている
ことにより、特に、前記ユーザ回路入力ＵＩ１〜ＵＩ３
に関する、ユーザ回路のテストに関する機能が強化され
ている。即ち、本第９実施例では、それぞれの前記シフ
トデータ入力ＳＩや前記シフトデータ出力ＳＯによって
順次シフトされ、前記テスト出力用レジスタ３２へと保
持されるテストデータを、前記ユーザ回路入力ＵＩ１〜
ＵＩ３へと出力することができる。従って、ユーザ回路
のテストをより能率良く行うことが可能である。In the ninth embodiment, since the test output circuit of the seventh embodiment is used in addition to the functions of the eighth embodiment, the user circuit inputs UI1 to UI3
The functions related to testing of user circuits have been enhanced. That is, in the ninth embodiment, the test data sequentially shifted by the shift data input SI and the shift data output SO and held in the test output register 32 is transmitted to the user circuit inputs UI1 to UI1.
It can be output to UI3. Therefore, it is possible to more efficiently test the user circuit.
【００９６】以上説明した通り、前記第１実施例〜前記
第９実施例によれば、論理回路の動作テストを、より能
率良く行うことができる。特に、テスト対象となる論理
回路中で、前記第１実施例〜第９実施例に係る、マクロ
セルに関するテストの能率を、より向上することができ
る。又、前記第２実施例〜第４実施例では、前記マクロ
セルに入力される、前記ユーザ回路の論理状態を、効果
的にモニタすることができ、効果的なテストを行うこと
が可能である。又、特に、前記第６実施例及び第７実施
例では、前記マクロセルから前記ユーザ回路への出力の
論理状態を、容易に設定することができ、テスト能率を
向上させることが可能である。As described above, according to the first to ninth embodiments, the operation test of the logic circuit can be performed more efficiently. In particular, the efficiency of the test on the macro cell according to the first to ninth embodiments can be further improved in the logic circuit to be tested. In the second to fourth embodiments, the logic state of the user circuit input to the macro cell can be effectively monitored, and an effective test can be performed. Particularly, in the sixth and seventh embodiments, the logic state of the output from the macro cell to the user circuit can be easily set, and the test efficiency can be improved.
【００９７】[0097]
【発明の効果】以上説明した通り、本発明によれば、論
理回路のテスト能率の向上を図ることができるという優
れた効果を得ることができる。As described above, according to the present invention, an excellent effect that the test efficiency of a logic circuit can be improved can be obtained.
【図１】本願の第１発明の論理回路テスト方法が部分的
に適用された第１実施例のテスト入力回路の論理回路図FIG. 1 is a partial block diagram of a logic circuit test method according to the first invention of the present application;
Circuit diagram of the test input circuit of the first embodiment applied to FIG.
【図２】前記第１発明及び本願の第２発明のテスト入力
回路が部分的に適用された第２実施例のテスト入力回路
の論理回路図FIG. 2 is a logic circuit diagram of a test input circuit according to a second embodiment to which the test input circuits of the first invention and the second invention of the present application are partially applied;
【図３】前記第１発明及び前記第２発明が適用された第
３実施例のテスト入力回路の論理回路図FIG. 3 is a logic circuit diagram of a test input circuit according to a third embodiment to which the first invention and the second invention are applied.
【図４】前記第１発明及び前記第２発明が適用された第
４実施例のテスト入力回路の論理回路図FIG. 4 is a logic circuit diagram of a test input circuit according to a fourth embodiment to which the first invention and the second invention are applied.
【図５】前記第１発明が適用され本願の第３発明のテス
ト出力回路が部分的に適用された第５実施例のテスト出
力回路の論理回路図FIG. 5 is a logic circuit diagram of a test output circuit according to a fifth embodiment to which the first invention is applied and the test output circuit according to the third invention of the present application is partially applied;
【図６】前記第１発明が適用され前記第３発明が部分的
に適用された第６実施例のテスト出力回路の論理回路図FIG. 6 is a partial sectional view of the first invention applied to the third invention .
Logic circuit diagram of the test output circuit of the sixth embodiment is applied to
【図７】前記第１発明及び前記第３発明が適用された第
７実施例のテスト出力回路の論理回路図FIG. 7 is a logic circuit diagram of a test output circuit according to a seventh embodiment to which the first invention and the third invention are applied.
【図８】前記第１発明及び前記第２発明が適用された第
８実施例のテスト対象となる論理回路に用いられている
テスト出力回路の論理回路図FIG. 8 is a logic circuit diagram of a test output circuit used for a logic circuit to be tested in an eighth embodiment to which the first invention and the second invention are applied.
【図９】前記第８実施例の論理回路の一部の論理回路図FIG. 9 is a logic circuit diagram of a part of the logic circuit according to the eighth embodiment.
【図１０】前記第１発明及び前記第２発明及び前記第３
発明が適用された第９実施例のテスト対象となる論理回
路の一部の論理回路図FIG. 10 shows the first invention, the second invention, and the third invention.
Logic circuit diagram of part of the logic circuit to be tested in the ninth embodiment to which the invention is applied
１０…テスト入力回路 １２…テスト入力用レジスタ １４…入力マルチプレクサ（テスト入力回路用） １４a …第１入力マルチプレクサ（テスト入力回路用） １４b …第２入力マルチプレクサ（テスト入力回路用） １６…出力マルチプレクサ（テスト入力回路用） ３０a 、３０b …テスト出力回路 ３２…テスト出力用レジスタ ３４…入力マルチプレクサ（テスト出力回路用） ３６…出力マルチプレクサ（テスト出力回路用） ３８…トライステートバッファ（テスト出力回路用） ５０…マクロコア ６０…マクロセル ６４…マルチプレクサ ＭＩ…マクロコア入力 ＭＯ…マクロコア出力 ＤＩ…テスト入力回路又はテスト出力回路の入力 ＤＯ…テスト入力回路又はテスト出力回路の出力 ＴＤＩ…システムバステストデータ入力 ＴＤＯ…システムバステストデータ出力 ＳＩ…シフトデータ入力 ＳＯ…シフトデータ出力 ＣＬＫ…クロック信号 Ｔ０〜Ｔ３…テストモード信号 ＳＥＬ…選択信号 DESCRIPTION OF SYMBOLS 10 ... Test input circuit 12 ... Test input register 14 ... Input multiplexer (for test input circuit) 14a ... First input multiplexer (for test input circuit) 14b ... Second input multiplexer (for test input circuit) 16 ... Output multiplexer ( 30a, 30b ... test output circuit 32 ... test output register 34 ... input multiplexer (for test output circuit) 36 ... output multiplexer (for test output circuit) 38 ... tristate buffer (for test output circuit) 50 ... macro core 60 ... macro cell 64 ... multiplexer MI ... macro core input MO ... macro core output DI ... input of test input circuit or test output circuit DO ... output of test input circuit or test output circuit TDI ... system bus test data input TDO ... system Bus test data output SI ... shift data input SO ... shift data output CLK ... clock signal T0-T3 ... test mode signal SEL ... selection signal
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−73173（ＪＰ，Ａ) 特開 平１−295181（ＪＰ，Ａ) 特開 平３−2577（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-62-73173 (JP, A) JP-A-1-295181 (JP, A) JP-A-3-2577 (JP, A) (58) Field (Int.Cl. 7 , DB name) G01R 31/28-31/3193
Claims (4)
テムバスを備え、又、予め用意されているマクロセルを
用いて設計された論理回路をテスト対象とする論理回路
テスト方法において、 テスト対象論理回路中のマクロセルの入力のうち、前記
システムバスに接続されていない少なくとも１つの入力
に、前記システムバスを介してデータ設定可能なテスト
入力用レジスタと、テスト入力モードにて通常入力側を
前記テスト入力用レジスタの出力に切り替える出力マル
チプレクサと、前記出力マルチプレクサの出力、又は前
記システムバスのデータ線を切り替えて前記テスト入力
用レジスタの入力へと接続する入力マルチプレクサとを
有するテスト入力回路の出力を接続しておき、 前記マクロセルの出力のうち、前記システムバスに接続
されていない少なくとも１つの出力に、前記システムバ
スを介してデータ読出し可能なテスト出力用レジスタを
有するテスト出力回路の入力を接続しておき、 前記システムバスを介して、前記テスト入力用レジスタ
へ所望のテストパターンを設定し、前記出力マルチプレ
クサの入力を前記テスト入力用レジスタの出力側に切り
替え、 前記システムバスを介して、前記テスト出力用レジスタ
に保持されているデータを読み出し、テストすることを
特徴とする論理回路テスト方法。1. A logic circuit test method comprising: a system bus having an address bus and a data bus; and a logic circuit test method for a logic circuit designed using a macro cell prepared in advance. At least one of the inputs of the macro cell not connected to the system bus, a test input register capable of setting data via the system bus, and a normal input side in the test input mode for the test input. By connecting an output of a test input circuit having an output multiplexer for switching to an output of a register and an output of the output multiplexer or an input multiplexer for connecting a data line of the system bus to an input of the test input register. The output of the macrocell connected to the system bus. An input of a test output circuit having a test output register from which data can be read out via the system bus is connected to at least one output which is not provided, and a desired input is provided to the test input register via the system bus. Setting a test pattern, switching the input of the output multiplexer to the output side of the test input register, reading data held in the test output register via the system bus, and testing. Logic circuit testing method.
の出力と、前記テスト出力用レジスタの出力とのいずれ
か一方を選択切り替えして、前記マクロセルの通常出力
側へ接続する出力マルチプレクサを更に備えていること
を特徴とする論理回路テスト方法。2. The normal output side of the macro cell according to claim 1, wherein the test output circuit selectively switches one of an output of the macro cell corresponding to the test output circuit and an output of the test output register. A logic circuit test method, further comprising an output multiplexer connected to the logic circuit.
のうち、アドレスバスとデータバスとを有するシステム
バスに接続されていない入力にあって、該マクロセル入
力と、該マクロセル入力に接続するユーザ回路出力との
間に設けられ、 前記システムバスのデータ線を一方の入力とする入力マ
ルチプレクサと、 該入力マルチプレクサの出力に、その入力が接続された
テスト入力用レジスタと、 前記ユーザ回路出力と、前記テスト入力用レジスタの出
力との、いずれか一方を切り替え選択する出力マルチプ
レクサとを備え、 前記入力マルチプレクサは、前記出力マルチプレクサの
出力、及び前記システムバスのデータ線のいずれか一方
を切り替え選択するものであることを特徴とするテスト
入力回路。3. An input of a macro cell in a logic circuit to be tested which is not connected to a system bus having an address bus and a data bus, wherein the macro cell input and a user circuit connected to the macro cell input. An input multiplexer that is provided between the output and the data line of the system bus as one input; a test input register having an input connected to an output of the input multiplexer; a user circuit output; An output multiplexer for switching and selecting one of an output of a test input register, and the input multiplexer for switching and selecting one of an output of the output multiplexer and a data line of the system bus. A test input circuit, comprising:
のうち、アドレスバスとデータバスとを有するシステム
バスに接続されていない出力にあって、該マクロセル出
力と、該マクロセル出力に接続するユーザ回路入力との
間に設けられ、 前記マクロセル出力に、その入力が接続された入力マル
チプレクサと、 該入力マルチプレクサの出力が接続されたテスト出力用
レジスタと、 該テスト出力用レジスタの出力と、前記入力マルチプレ
クサに接続されているものと同一のマクロセル出力と
の、いずれか一方を切り替え選択する出力マルチプレク
サと、 前記テスト出力用レジスタに保持されるデータを前記シ
ステムバスへと出力するシステムバス出力回路とを備え
たことを特徴とするテスト出力回路。4. An output of a macro cell in a test target logic circuit which is not connected to a system bus having an address bus and a data bus, wherein the macro cell output and a user circuit connected to the macro cell output. An input multiplexer connected to the macro cell output, the input multiplexer connected to the input; a test output register connected to the output of the input multiplexer ; an output of the test output register;
Of the same macrocell output and being connected to the grasses, and an output multiplexer for selecting switch either, and a system bus output circuit the data held in the test output register for outputting to said system bus A test output circuit, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33575092A JP3278833B2 (en) | 1992-12-16 | 1992-12-16 | Logic circuit test method, test input circuit and test output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33575092A JP3278833B2 (en) | 1992-12-16 | 1992-12-16 | Logic circuit test method, test input circuit and test output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06186308A JPH06186308A (en) | 1994-07-08 |
| JP3278833B2 true JP3278833B2 (en) | 2002-04-30 |
Family
ID=18292048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33575092A Expired - Fee Related JP3278833B2 (en) | 1992-12-16 | 1992-12-16 | Logic circuit test method, test input circuit and test output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278833B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3693986B2 (en) | 2002-09-05 | 2005-09-14 | Ｎｅｃエレクトロニクス株式会社 | Boundary scan test circuit |
| EP1571456A1 (en) * | 2004-03-01 | 2005-09-07 | Koninklijke Philips Electronics N.V. | Test circuit and method for hierarchical core |
-
1992
- 1992-12-16 JP JP33575092A patent/JP3278833B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06186308A (en) | 1994-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5867507A (en) | Testable programmable gate array and associated LSSD/deterministic test methodology | |
| JP3878236B2 (en) | Flip-flop controller | |
| US4933575A (en) | Electric circuit interchangeable between sequential and combination circuits | |
| EP1081498B1 (en) | Scan latch circuit | |
| US7793178B2 (en) | Cell supporting scan-based tests and with reduced time delay in functional mode | |
| US5809039A (en) | Semiconductor integrated circuit device with diagnosis function | |
| JP2632731B2 (en) | Integrated circuit device | |
| JPH01195379A (en) | Logic circuit | |
| JPH0511027A (en) | Integrated circuit with built-in scan circuit | |
| JP3278833B2 (en) | Logic circuit test method, test input circuit and test output circuit | |
| US5515517A (en) | Data processing device with test circuit | |
| JPH05180911A (en) | Circuit for jtag architecture | |
| JP2989586B2 (en) | Semiconductor integrated circuit, method of designing the same, and recording medium storing a semiconductor integrated circuit design program | |
| JPH0731225B2 (en) | Semiconductor integrated circuit device | |
| JPS59211146A (en) | Scan-in method | |
| JPH0432349B2 (en) | ||
| JPH0799383B2 (en) | Large scale integrated circuit device | |
| JPH11271401A (en) | Scan test circuit | |
| JPH07119790B2 (en) | Semiconductor integrated device | |
| JPH0389178A (en) | Semiconductor integrated circuit | |
| JPS6173075A (en) | Extraction system for lsi logical state | |
| US20050005212A1 (en) | Electronic component with output buffer control | |
| JPH05341016A (en) | Semiconductor integrated circuit device and testing method therefor | |
| JPH06186295A (en) | Boundary register | |
| JPS6327735B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100222 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |