JP3277539B2 - Semiconductor storage device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に不良メモリセルを救済するための冗長回路を備
えた半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a redundant circuit for relieving a defective memory cell.

【０００２】[0002]

【従来の技術】半導体メモリは、年々大容量化が進んで
いる。大容量メモリでは、メモリセルアレイを複数のブ
ロックに分けて、各ブロック毎にそれぞれコラム・デコ
ーダ回路，コラム・デコーダ線を設けて、デコーダ線の
寄生容量及び抵抗を小さくしている。その理由は、各コ
ラムを選択するコラム・デコーダ出力線につながるコラ
ム・スイッチのゲート容量、及びコラム・デコーダ出力
線自体の寄生容量や配線抵抗が増大するためにデコード
出力信号の伝播が遅れ、アクセスタイムが増加するから
である。2. Description of the Related Art Semiconductor memories have been increasing in capacity year by year. In a large-capacity memory, a memory cell array is divided into a plurality of blocks, and a column decoder circuit and a column decoder line are provided for each block to reduce the parasitic capacitance and resistance of the decoder line. The reason is that the propagation of the decode output signal is delayed because the gate capacitance of the column switch connected to the column decoder output line for selecting each column, the parasitic capacitance of the column decoder output line itself, and the wiring resistance increase. This is because the time increases.

【０００３】次に、不良メモリセルを救済するための冗
長回路を備えた従来の半導体記憶装置について、図２乃
至図５を用いて説明する。図２乃至図５の中で、同一符
号は同一部位を示している。図２は、従来例を示すブロ
ック選択構成図である。従来の構成においては、メモリ
セルアレイを４つの大ブロック２０、３０、４０、５０
に分けて、各大ブロックごとにそれぞれコラム・デコー
ダ線（２１０〜２１３、３１０〜３１３、４１０〜４１
３、５１０〜５１３）、及びコラム・デコーダ回路（２
２、３２、４２、５２）を設けている。また、１００は
冗長ブロックであり、冗長ブロックに対して、冗長ブロ
ック専用のコラム・デコーダ回路１２を設けている。
尚、図面の便宜上、デコーダＤ１は２つのブロックで示
してあるが、これは単一のデコーダである。Next, a conventional semiconductor memory device provided with a redundant circuit for relieving a defective memory cell will be described with reference to FIGS. 2 to 5, the same reference numerals indicate the same parts. FIG. 2 is a block diagram illustrating a conventional example. In the conventional configuration, the memory cell array is divided into four large blocks 20, 30, 40, 50
And column decoder lines (210-213, 310-313, 410-41) for each large block.
3, 510 to 513) and a column decoder circuit (2
2, 32, 42, 52). Reference numeral 100 denotes a redundant block, and a column decoder circuit 12 dedicated to the redundant block is provided for the redundant block.
For convenience of illustration, the decoder D1 is shown as two blocks, but this is a single decoder.

【０００４】同図において、１は大ブロック選択回路、
２は小ブロック選択回路、３は行デコーダ、２００〜２
０３、３００〜３０３、４００〜４０３、５００〜５０
３は小ブロック、１２０〜１２３、２２０〜２２３、３
２０〜３２３、４２０〜４２３、５２０〜５２３はＮＯ
Ｒ論理ゲート、１３０、２３０、３３０、４３０、５３
０はインバータ、１４０、２４０〜２４３、３４０〜３
４３、４４０〜４４３、５４０〜５４３はメモリセルの
書込み／読み出しをする制御回路、６００〜６０３はア
ドレス・デコーダ線、７００〜７０３は大ブロック選択
信号線、７１０〜７１３は小ブロック選択信号線、Ｄ１
〜Ｄ３はデコーダ、Ａ₀ 〜Ａ_n は行アドレス、Ａ₀₀〜Ａ
₀₅は列アドレスである。In FIG. 1, 1 is a large block selection circuit,
2 is a small block selection circuit, 3 is a row decoder, and 200 to 2
03, 300-303, 400-403, 500-50
3 is a small block, 120 to 123, 220 to 223, 3
20-323, 420-423, 520-523 are NO
R logic gate, 130, 230, 330, 430, 53
0 is an inverter, 140, 240 to 243, 340 to 3
43, 440 to 443, 540 to 543 are control circuits for writing / reading memory cells, 600 to 603 are address decoder lines, 700 to 703 are large block selection signal lines, 710 to 713 are small block selection signal lines, D1
~D3 the decoder, A ₀ ~A _n row address, A ₀₀ ~A
₀₅ is a column address.

【０００５】図３は、図２中の１つの小ブロック（例え
ば３０２）及びそのメモリセルの書込み／読み出しをす
る制御回路（例えば３４２）を示す図である。図中、α
はインバータ、βはフューズである。小ブロックにおい
て、１対の共通バス線に選択的に接続されるビット線対
（コラム）は４対としている。したがって、コラム・ス
イッチは４組なので、コラム・デコーダ線も４本とな
る。また、ライトアンプからの２つの信号は、書込み時
には一方がＨｉｇｈ，他方がＬｏｗとなる相補信号で、
書込み時以外はいずれもＨｉｇｈである。FIG. 3 is a diagram showing one small block (for example, 302) in FIG. 2 and a control circuit (for example, 342) for writing / reading the memory cell. In the figure, α
Is an inverter, and β is a fuse. In the small block, four pairs of bit lines (columns) are selectively connected to a pair of common bus lines. Therefore, since there are four sets of column switches, there are also four column decoder lines. The two signals from the write amplifier are complementary signals in which one is High and the other is Low at the time of writing.
All are High except at the time of writing.

【０００６】図４は、図２中の冗長ブロック１００及び
そのメモリセルの書込み／読み出しをする制御回路１４
０を示した図である。図５は、図２及び図４における大
ブロック選択回路１，小ブロック選択回路２の回路図で
ある。図中、８０１〜８０３は高抵抗、８０４〜８０６
は配線、８０７〜８０９はフューズ、８１０は配線、８
１１〜８１４はＮＯＲ回路選択線、８１５〜８１８はＮ
ＯＲ回路、８１９〜８２２はトランジスタである。FIG. 4 shows a control circuit 14 for writing / reading the redundant block 100 and its memory cells in FIG.
FIG. FIG. 5 is a circuit diagram of the large block selection circuit 1 and the small block selection circuit 2 in FIG. 2 and FIG. In the figure, reference numerals 801 to 803 denote high resistance, and 804 to 806.
Is a wiring, 807 to 809 are fuses, 810 is a wiring, 8
11 to 814 are NOR circuit selection lines, and 815 to 818 are N
OR circuits and 819 to 822 are transistors.

【０００７】ここで、図２に戻り、従来の半導体記憶装
置の選択動作を説明する。まず、デコーダＤ１により大
ブロック選択信号線７００〜７０３の中で１本が選択さ
れる。そして、コラム・デコーダ回路２２〜５２のう
ち、選択状態の大ブロック選択信号線に接続されている
１つのみがイネーブルされる。デコーダＤ３によりアド
レス・デコーダ線６００〜６０３の中で選択された一本
と、イネーブルされたコラム・デコーダ回路により１つ
のコラム・デコーダ線を選択する。Here, returning to FIG. 2, the operation of selecting a conventional semiconductor memory device will be described. First, one of the large block selection signal lines 700 to 703 is selected by the decoder D1. Then, only one of the column decoder circuits 22 to 52 connected to the selected large block selection signal line is enabled. One selected from the address decoder lines 600 to 603 by the decoder D3 and one column decoder line by the enabled column decoder circuit.

【０００８】メモリセルの書込み／読み出しをする時に
は、デコーダＤ１により大ブロック選択信号線７００〜
７０３の中で選択された一本と、デコーダＤ２により小
ブロック選択信号線７１０〜７１３の中で選択された一
本とにより、２４０〜５４３の中の１つの制御回路を活
性化させる。冗長回路を使用する時は、不良コラムが存
在する小ブロックの書込み／読み出し制御回路内のフュ
ーズβを切断して、その小ブロックの書込み、読み出し
がされない状態にする（図３参照）。また、大ブロック
選択回路１（図５参照）内のフューズ８０７〜８０９を
選択的に切断することによって、不良コラムの属する大
ブロックを選択する大ブロック選択信号線を冗長ブロッ
ク用のコラム・デコーダ回路１２につなぐ。アドレス・
デコーダ線６００〜６０３の中で一本が選択されると、
コラム・デコーダ回路により１つのコラムが選択され
る。更に、冗長ブロック１００に属する小ブロック選択
回路２と大ブロック選択回路１内のフューズを選択的に
切断して、小ブロック選択信号線及び大ブロック選択信
号線により、冗長ブロック用の制御回路１４０を動作可
能にする。When writing / reading a memory cell, a large block selection signal line 700-700 is supplied by a decoder D1.
One control circuit out of 240 to 543 is activated by one selected in 703 and one selected in the small block selection signal lines 710 to 713 by the decoder D2. When the redundant circuit is used, the fuse β in the write / read control circuit of the small block in which the defective column exists is cut so that the small block is not written or read (see FIG. 3). Further, by selectively cutting fuses 807 to 809 in large block selection circuit 1 (see FIG. 5), a large block selection signal line for selecting a large block to which a defective column belongs is connected to a column decoder circuit for a redundant block. Connect to 12. address·
When one of the decoder lines 600 to 603 is selected,
One column is selected by the column decoder circuit. Further, the fuses in the small block selecting circuit 2 and the large block selecting circuit 1 belonging to the redundant block 100 are selectively cut off, and the control circuit 140 for the redundant block is controlled by the small block selecting signal line and the large block selecting signal line. Enable operation.

【０００９】このようにして、冗長ブロック１００のメ
モリセルに書込み／読み出しが可能となり、不良コラム
の属する小ブロックと冗長ブロック１００の置換を行
う。次に、従来例の半導体記憶装置の選択動作について
具体的な一例を用いて説明する。 〔 大ブロック２０，３０，４０，５０内のコラム選
択動作〕図２参照。大ブロック選択信号線７００〜７０
３（Ｈｉｇｈで選択）のうち、７０１の信号はＨｉｇ
ｈ、他の信号は全てＬｏｗとする。また、アドレス・デ
コーダ線（Ｌｏｗで選択）のうち、６００の信号はＬｏ
ｗ、他の信号は全てＨｉｇｈとする。このとき、ＮＯＲ
論理ゲート２２０〜２２３、３２０〜３２３、４２０〜
４２３、５２０〜５２３のうち、唯一Ｈｉｇｈの信号を
出力するのは３２０であり、コラム・デコーダ線３１０
が選択（Ｈｉｇｈ）される。In this manner, writing / reading can be performed on the memory cells of the redundant block 100, and the small block to which the defective column belongs is replaced with the redundant block 100. Next, the selection operation of the conventional semiconductor memory device will be described using a specific example. [Column Selection Operation in Large Blocks 20, 30, 40 and 50] See FIG. Large block selection signal line 700-70
3 (selected by High), the signal of 701 is High
h, all other signals are Low. Further, among the address decoder lines (selected by Low), the signal of 600 is Lo.
w, all other signals are High. At this time, NOR
Logic gates 220-223, 320-323, 420-
Of the 423, 520 to 523, only 320 outputs a High signal, and the column decoder line 310
Is selected (High).

【００１０】小ブロック３００〜３０３に属するコラム
のうち、コラム・デコーダ線３１０がつながるコラム・
スイッチ（図３参照）がオンして、各小ブロックの共通
バス線対とビット線対を接続する。ここで、オンするコ
ラム・スイッチは、大ブロック３０を構成する小ブロッ
ク３００〜３０３に１個ずつあり、計４個のコラム・ス
イッチがオンすることになる。しかし、大ブロック選択
信号線７００〜７０３、小ブロック選択信号線７１０〜
７１３により制御回路３４０〜３４３のうちの１つのみ
が活性化されるので、３００〜３０３の小ブロックに属
する４対のコラムのうち、１コラムのみに書込み／読み
出しが可能となる。[0010] Of the columns belonging to the small blocks 300 to 303, the column to which the column decoder line 310 is connected.
The switch (see FIG. 3) is turned on to connect the common bus line pair and the bit line pair of each small block. Here, one column switch is turned on for each of the small blocks 300 to 303 constituting the large block 30, and a total of four column switches are turned on. However, the large block selection signal lines 700 to 703 and the small block selection signal lines 710 to
Since only one of the control circuits 340 to 343 is activated by the switch 713, writing / reading can be performed only in one of the four pairs of columns belonging to the small blocks 300 to 303.

【００１１】図３の如く、小ブロックごとに設けた書込
み／読み出し回路３４２は、小ブロック選択信号線７１
２と大ブロック選択信号線７０１のＮＡＮＤ論理を取っ
ているため、小ブロック選択信号線７１２と大ブロック
選択信号線７０１の信号がそれぞれＨｉｇｈの時、ＮＡ
ＮＤ論理の出力はＬｏｗとなる。したがって、インバー
タαの出力はＨｉｇｈになることにより、プリセンス・
アンプを活性化させることができる。As shown in FIG. 3, a write / read circuit 342 provided for each small block includes a small block selection signal line 71.
2 and the large block selection signal line 701 are NAND logic, so that when the signals of the small block selection signal line 712 and the large block selection signal line 701 are High, respectively,
The output of the ND logic becomes Low. Therefore, the output of the inverter α becomes High, thereby
The amplifier can be activated.

【００１２】尚、図５で示した大ブロック選択回路１は
７０１の信号線と接続されているが、冗長ブロックを使
用しない時は、図５のフューズ８０７〜８０９を切断し
ないため、配線８１０はＨｉｇｈとなり、８１５〜８１
８のＮＯＲ回路は全てＬｏｗを出力する。したがって、
トランジスタ８１９〜８２２は全てオフして、図２中の
大ブロック選択信号線７００〜７０３と、冗長ブロック
用のコラム・デコーダ回路１２は接続されず、インバー
タ１３０の入力はフローティング状態である。Although the large block selection circuit 1 shown in FIG. 5 is connected to the signal line 701, when the redundant block is not used, the fuses 807 to 809 in FIG. High, 815-81
All the NOR circuits 8 output Low. Therefore,
The transistors 819 to 822 are all turned off, the large block selection signal lines 700 to 703 in FIG. 2 and the column decoder circuit 12 for the redundant block are not connected, and the input of the inverter 130 is in a floating state.

【００１３】〔 冗長ブロック１００のコラム選択動
作〕図２において、小ブロック３０２の中に存在するメ
モリセルが不良であるとして、この小ブロック３０２の
代わりに冗長ブロック１００を用いる場合を想定して説
明する。まず、図３に示す小ブロック３０２の書込み／
読み出し回路３４２が動作しない状態にし（フューズβ
を切断する）、小ブロック３０２に属するメモリセルに
書込み／読み出しを行えないようにする。フューズβを
切断すると、ＮＡＮＤ論理はＨｉｇｈを出力するため、
インバータαの出力はＬｏｗになる。よって、プリセン
ス・アンプを活性化させることができない。[Column Selection Operation of Redundant Block 100] Referring to FIG. 2, it is assumed that a memory cell existing in small block 302 is defective, and a case where redundant block 100 is used instead of small block 302 will be described. I do. First, the writing / writing of the small block 302 shown in FIG.
The read circuit 342 is set in a non-operable state (fuse β
Is cut off), so that writing / reading cannot be performed on the memory cells belonging to the small block 302. When the fuse β is cut, the NAND logic outputs High,
The output of the inverter α becomes Low. Therefore, the pre-sense amplifier cannot be activated.

【００１４】一方、図５に示した大ブロック選択回路１
において、フューズ８０７を切断し、配線８１０にＬｏ
ｗを印加する。更に、フューズ８０８を切断すると、Ｎ
ＯＲ回路選択線８１２がＬｏｗになる。また、フューズ
８０９を切断しないとＮＯＲ回路選択線８１３はＬｏｗ
になる。したがって、配線８１０及びＮＯＲ回路選択線
８１１〜８１４のうち、Ｌｏｗとなるのは配線８１０と
ＮＯＲ回路選択線８１２，８１３になるので、これらの
３本を入力とするＮＯＲ回路８１７のみがＨｉｇｈを出
力し、トランジスタ８２１をオンさせる。On the other hand, the large block selection circuit 1 shown in FIG.
At this time, the fuse 807 is cut, and the wiring 810 is Lo.
Apply w. Further, when the fuse 808 is cut, N
The OR circuit selection line 812 becomes Low. If the fuse 809 is not cut, the NOR circuit selection line 813 is Low.
become. Therefore, among the wiring 810 and the NOR circuit selection lines 811 to 814, the low state is the wiring 810 and the NOR circuit selection lines 812 and 813. Therefore, only the NOR circuit 817 to which these three are input outputs High. Then, the transistor 821 is turned on.

【００１５】よって、不良コラムの属する大ブロック３
０を選択する大ブロック選択信号線７０１をコラム・デ
コーダ回路１２の初段のインバータ１３０につなぐこと
ができる。また、アドレス・デコーダ線のうち、６００
の信号のみがＬｏｗであるため、１２０〜１２３のＮＯ
Ｒ論理ゲートのうち、唯一Ｈｉｇｈの信号を出力するの
は１２０である。Therefore, the large block 3 to which the bad column belongs
A large block selection signal line 701 for selecting 0 can be connected to the first stage inverter 130 of the column decoder circuit 12. Of the address decoder lines, 600
Is low, the NO of 120 to 123
Of the R logic gates, only 120 outputs a High signal.

【００１６】更に、図４において、冗長ブロック１００
に属する小ブロック選択回路２と大ブロック選択回路１
を制御して、小ブロック３０２を選択していた小ブロッ
ク選択信号線７１２と大ブロック選択信号線７０１と同
じものを次段のＮＡＮＤ論理ゲートの入力につなぎ、プ
リセンス・アンプを選択する信号及びライト・アンプか
らの信号を制御するのに用いるようにする。Further, referring to FIG.
Block selection circuit 2 and large block selection circuit 1 belonging to
To connect the same small block selection signal line 712 and large block selection signal line 701 that have selected the small block 302 to the input of the next-stage NAND logic gate, and a signal for selecting the pre-sense amplifier and write.・ Use it to control the signal from the amplifier.

【００１７】このようにして、冗長使用前に小ブロック
３０２を選択していた小ブロック選択信号線７１２と大
ブロック選択信号線７０１が、選択（Ｈｉｇｈ）状態に
なると、冗長ブロック１００に属するコラムに書込み／
読み出しが可能となり、不良コラムの属する小ブロック
３０２と冗長ブロック１００の置換を行う。As described above, when the small block selection signal line 712 and the large block selection signal line 701, which have selected the small block 302 before the redundant use, are in the selected (High) state, the column belonging to the redundant block 100 becomes writing/
Reading becomes possible, and the small block 302 to which the defective column belongs and the redundant block 100 are replaced.

【００１８】[0018]

【発明が解決しようとする課題】ところが、図２のよう
に、コラム・デコーダ線を各大ブロック２０〜５０ご
と、または複数の大ブロック間で共通にした場合、冗長
メモリセルを小ブロック単位で切り換える方式では、冗
長ブロック専用のコラム・デコーダ回路１２が必要とさ
れていた。However, as shown in FIG. 2, when the column / decoder line is made common for each of the large blocks 20 to 50 or between a plurality of large blocks, the redundant memory cells are divided into small block units. In the switching method, a column decoder circuit 12 dedicated to a redundant block is required.

【００１９】図２において、このコラム・デコーダ回路
１２は、通常のメモリセル部では４個の小ブロック間で
共通となっている。図では、冗長は１ブロックのみだ
が、２，３，４個と冗長の個数が増えれば、その個数分
だけ冗長ブロック専用のコラム・デコーダ回路１２が必
要になる。レイアウトパターンを考えると、通常のメモ
リセル部では４個の小ブロック分の領域に１個のコラム
・デコーダ回路を配置するのと同様に、冗長メモリセル
部でも、１個の小ブロック分の領域に１個のコラム・デ
コーダ回路を配置しようとすると、その領域には収まら
ないため、チップ面積の増大，レイアウト設計の複雑化
を引き起こすという問題点があった。In FIG. 2, the column decoder circuit 12 is common to four small blocks in a normal memory cell portion. In the figure, there is only one block of redundancy, but if the number of redundancy is increased to 2, 3 or 4, a column decoder circuit 12 dedicated to the redundant block is required by that number. Considering the layout pattern, in the normal memory cell portion, as in the case of arranging one column decoder circuit in the region of four small blocks, the redundant memory cell portion also has the region of one small block. However, if one column decoder circuit is to be arranged in such a region, it cannot be accommodated in that region, so that there is a problem that the chip area increases and the layout design becomes complicated.

【００２０】従って、従来、冗長ブロックの個数が増え
ると、冗長ブロック専用のコラム・デコーダ回路による
チップ面積の増大，レイアウト設計の複雑化を免れるこ
とが困難であった。本発明は、冗長ブロックの個数が増
えても、冗長ブロック専用のコラム・デコーダ回路によ
るチップ面積の増大，レイアウト設計の複雑化を生じな
い半導体記憶装置を提供することを目的とする。Therefore, conventionally, when the number of redundant blocks increases, it has been difficult to avoid an increase in chip area and a complicated layout design due to a column decoder circuit dedicated to the redundant blocks. An object of the present invention is to provide a semiconductor memory device which does not cause an increase in chip area and a complicated layout design even if the number of redundant blocks increases.

【００２１】[0021]

【課題を解決するための手段】上記の問題点は、以下に
示す半導体記憶装置により解決される。すなわち、複数
のコラムによりなるブロック複数個で構成されたメモリ
セルアレイと、複数のブロックに対して設けられた冗長
ブロック１００と、各ブロックごと、または複数のブロ
ックごとに対して設けられ、コラムを選択するためのコ
ラム・デコーダ線と、コラム・デコーダ線を選択するた
めのコラム・デコーダ回路と、ブロックを選択するため
のブロック選択信号線７００〜７０３と、ブロック毎に
設けられ、ブロック選択信号線７００〜７０３により選
択的に活性化される書込み／読み出し制御回路とを有
し、冗長ブロック１００の前記コラムの選択に用いるコ
ラム・デコーダ線を、冗長ブロック１００に隣接するブ
ロック２０のコラムの選択に用いる該コラム・デコーダ
線と共通にし、冗長ブロック１００及び冗長ブロック１
００に隣接するブロック２０に対応するコラム・デコー
ダ回路２２Ａは、ブロック選択信号線７００〜７０３に
よらず動作可能としたことを特徴とする半導体記憶装置
である。The above problems are solved by the following semiconductor memory device. That is, a memory cell array composed of a plurality of blocks composed of a plurality of columns, a redundant block 100 provided for a plurality of blocks, and a column provided for each block or for each of a plurality of blocks. , A column decoder circuit for selecting a column decoder line, block selection signal lines 700 to 703 for selecting blocks, and a block selection signal line 700 provided for each block. And a write / read control circuit selectively activated by 703, and a column decoder line used for selecting the column of the redundant block 100 is used for selecting a column of the block 20 adjacent to the redundant block 100. Redundant block 100 and redundant block 1 are shared with the column / decoder line.
The column decoder circuit 22A corresponding to the block 20 adjacent to 00 is operable regardless of the block selection signal lines 700 to 703.

【００２２】[0022]

【作用】本発明では、図１のように、冗長ブロックのコ
ラム・デコーダ線とそれに隣接する大ブロックのコラム
・デコーダ線とを共通にしている。また、冗長ブロック
に隣接する大ブロックのコラム・デコーダ回路をインバ
ータのみの構成にして、冗長ブロックに隣接する大ブロ
ックは、大ブロック選択信号線によらず、常に選択され
るようになっている。According to the present invention, as shown in FIG. 1, a column decoder line of a redundant block and a column decoder line of a large block adjacent thereto are commonly used. In addition, the column decoder circuit of the large block adjacent to the redundant block is configured with only an inverter, and the large block adjacent to the redundant block is always selected regardless of the large block selection signal line.

【００２３】このようにするのは、冗長ブロックと隣接
するブロックのコラム・コーダ線を単に共通化しただけ
では冗長ブロックに隣接する大ブロックにのみしか置換
ができず、他の大ブロックの不良救済をすることができ
なくなるからである。したがって、全ての大ブロックの
冗長が行えるように、冗長ブロックに隣接する大ブロッ
クは、大ブロック選択信号線によらず、常に選択される
ようになっている。This is because, by simply sharing the column coder lines of the adjacent blocks with the redundant block, only the large block adjacent to the redundant block can be replaced, and the defect repair of the other large block can be performed. Because it is no longer possible. Therefore, the large block adjacent to the redundant block is always selected regardless of the large block selection signal line so that the redundancy of all the large blocks can be performed.

【００２４】以上のことから、例えば、小ブロック３０
２内のコラムを選択しようとした場合、小ブロック３０
０〜３０３，２００〜２０３，冗長ブロック１００であ
る。しかし、書込み／読み出しが可能なのは、大ブロッ
ク選択信号線と小ブロック選択信号線とを制御すること
により、１つのコラムのみとなっている。From the above, for example, the small block 30
If you try to select a column in 2
0 to 303, 200 to 203, and redundant block 100. However, only one column can be written / read by controlling the large block selection signal line and the small block selection signal line.

【００２５】[0025]

【実施例】以下、本発明を図示の一実施例により具体的
に説明する。本発明の一実施例は図１に示される。図１
は、本発明の一実施例を示すブロック選択構成図であ
り、メモリセルアレイの各ブロック，コラム・デコーダ
回路，及びコラム・デコーダ線の位置関係は、実際のチ
ップ上のレイアウトに対応している。図中の符号につい
て、図２の符号と同じものは、同一のものを示してい
る。また、図３乃至図５に示す構成は本実施例でも使用
する。また、２１ａ〜２１ｄは冗長ブロック１００及び
冗長ブロックに隣接する大ブロック２０に共通に設けた
コラム・デコーダ線、２２ａ〜２２ｄはインバータ、２
２Ａはコラム・デコーダ回路である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a first embodiment of the present invention; One embodiment of the present invention is shown in FIG. FIG.
FIG. 2 is a block diagram showing an embodiment of the present invention. The positional relationship between each block of a memory cell array, a column decoder circuit, and a column decoder line corresponds to an actual layout on a chip. Regarding the reference numerals in the drawing, the same reference numerals as those in FIG. 2 indicate the same components. The configurations shown in FIGS. 3 to 5 are also used in this embodiment. Also, reference numerals 21a to 21d denote column decoder lines commonly provided for the redundant block 100 and the large block 20 adjacent to the redundant block, and 22a to 22d denote inverters,
2A is a column decoder circuit.

【００２６】次に、本発明の一実施例を図１を参照し
て、３つの場合について説明する。 〔 大ブロック３０，４０，５０内のコラム選択動
作〕大ブロック選択信号線７００〜７０３（Ｈｉｇｈで
選択）のうち、７０１の信号はＨｉｇｈ、他の信号は全
てＬｏｗとする。また、アドレス・デコーダ線６００〜
６０３（Ｌｏｗで選択）のうち、６００の信号はＬｏ
ｗ、他の信号は全てＨｉｇｈとする。このとき、ＮＯＲ
論理ゲート３２０〜３２３、４２０〜４２３、５２０〜
５２３のうち、唯一Ｈｉｇｈの信号を出力するのは３２
０であり、コラム・デコーダ線３１０が選択（Ｈｉｇ
ｈ）される。Next, one embodiment of the present invention will be described with reference to FIG. [Column Selection Operation in Large Blocks 30, 40, and 50] Of the large block selection signal lines 700 to 703 (selected by High), the signal 701 is High and all other signals are Low. Also, address decoder lines 600 to
Of 603 (selected by Low), 600 signals are Lo
w, all other signals are High. At this time, NOR
Logic gates 320-323, 420-423, 520-
Out of 523, only High signal is output
0, and the column decoder line 310 is selected (Hig
h).

【００２７】小ブロック３００〜３０３に属するコラム
のうち、コラム・デコーダ線３１０がつながるコラム・
スイッチ（図３参照）がオンして、各小ブロックの共通
バス線対とビット線対を接続する。ここで、オンするコ
ラム・スイッチは、大ブロック３０を構成する小ブロッ
ク３００〜３０３に１個ずつあり、計４個のコラム・ス
イッチがオンすることになる。しかし、小ブロックごと
に設けた書込み／読み出し回路３４０〜３４３は、小ブ
ロック選択信号線７１０〜７１３と大ブロック選択信号
線７００〜７０３のＮＡＮＤ論理を取った信号によって
制御されるため、小ブロック３００〜３０３に属するコ
ラムのうち、１コラムにのみ書込み／読み出しが可能と
なる。Of the columns belonging to the small blocks 300 to 303, the column to which the column decoder line 310 is connected
The switch (see FIG. 3) is turned on to connect the common bus line pair and the bit line pair of each small block. Here, one column switch is turned on for each of the small blocks 300 to 303 constituting the large block 30, and a total of four column switches are turned on. However, the write / read circuits 340 to 343 provided for each small block are controlled by signals obtained by taking NAND logic of the small block selection signal lines 710 to 713 and the large block selection signal lines 700 to 703. Of the columns belonging to 303, writing / reading can be performed on only one column.

【００２８】一方、大ブロック選択信号線によらず、常
にいずれか１本が選択されるコラム・デコーダ線２１ａ
〜２１ｄのうち、選択（Ｈｉｇｈ）されるのは２１ａで
ある。冗長ブロック１００、小ブロック２００〜２０３
に属するコラムのうち、このコラム・デコーダ線２１ａ
がつながるコラム・スイッチがＯＮして、冗長ブロック
１００、小ブロック２００〜２０３の共通バス線対とビ
ット線対を接続する。しかし、小ブロック毎に設けた書
込み／読み出し回路を制御する小ブロック選択信号線７
１０〜７１３と大ブロック選択信号線７００〜７０３の
うち、大ブロック選択信号７００が非選択（Ｌｏｗ）な
ので、冗長ブロック１００、小ブロック２００〜２０３
に属するコラムには書込み／読み出しはできない。On the other hand, regardless of the large block selection signal line, any one column decoder line 21a is always selected.
21a is selected (High) out of .about.21d. Redundant block 100, small blocks 200 to 203
Of the columns belonging to column decoder line 21a
Is turned on to connect the common bus line pair and the bit line pair of the redundant block 100 and the small blocks 200 to 203. However, a small block selection signal line 7 for controlling a write / read circuit provided for each small block is provided.
Since the large block selection signal 700 is not selected (Low) among the large block selection signal lines 700 to 703 and the large block selection signal lines 700 to 703, the redundant block 100 and the small blocks 200 to 203 are selected.
Cannot be written to or read from columns belonging to.

【００２９】〔 冗長ブロックに隣接する大ブロック
２０内のコラム選択動作〕大ブロック選択信号線７００
〜７０３のうち、７００の信号はＨｉｇｈ、他の信号は
全てＬｏｗとする。また、アドレス・デコーダ線６００
〜６０３のうち、６００の信号をＬｏｗ、他の信号は全
てＨｉｇｈとする。このときには、ＮＯＲ論理ゲート３
２０〜３２３、４２０〜４２３、５２０〜５２３の出力
は、すべてＬｏｗとなる。[Column Select Operation in Large Block 20 Adjacent to Redundant Block] Large block select signal line 700
Of the signals 703, the signal 700 is High, and all other signals are Low. The address decoder line 600
Of 〜603, 600 signals are Low, and all other signals are High. At this time, NOR logic gate 3
Outputs of 20 to 323, 420 to 423, and 520 to 523 are all Low.

【００３０】従って、コラム・デコーダ線３１０〜３１
３、４１０〜４１３、５１０〜５１３はすべて非選択
（Ｌｏｗ）となるので、各小ブロック３００〜３０３、
４００〜４０３、５００〜５０３の共通バス線対とビッ
ト線対は切り離された状態で、いずれのコラムにも書込
み／読み出しはできない。一方、コラム・デコーダ線２
１ａ〜２１ｄのうち、２１ａが選択（Ｈｉｇｈ）され
る。冗長ブロック１００、小ブロック２００〜２０３に
属するコラムのうち、このコラム・デコーダ線２１ａが
つながるコラム・スイッチがオンして、冗長ブロック１
００、小ブロック２００〜２０３の共通バス線対とビッ
ト線線対を接続する。Therefore, the column decoder lines 310 to 31
3, 410 to 413 and 510 to 513 are all unselected (Low), so that each of the small blocks 300 to 303,
With the common bus line pairs 400 to 403 and 500 to 503 separated from the bit line pairs, writing / reading cannot be performed on any column. On the other hand, column decoder line 2
21a is selected (High) from 1a to 21d. Of the columns belonging to the redundant block 100 and the small blocks 200 to 203, a column switch connected to the column decoder line 21a is turned on, and the redundant block 1
00, the common bus line pairs and the bit line line pairs of the small blocks 200 to 203 are connected.

【００３１】また、小ブロック毎に設けた書込み／読み
出し回路は、小ブロック選択信号線と選択（Ｈｉｇｈ）
状態の大ブロック選択信号線７００によって制御される
ので、冗長ブロック１００に属するコラムには書込み／
読み出しはできず、小ブロック２００〜２０３に属する
コラムのうち１コラムにのみ書込み／読み出しが可能と
なる。尚、冗長ブロック１００は、従来例と同様にフュ
ーズ８０７〜８０９が非切断であるので、その動作を禁
止されている。The write / read circuit provided for each small block includes a small block select signal line and a select (High) signal.
Since it is controlled by the large block selection signal line 700 in the state, the column belonging to the redundant block 100 is written /
Reading cannot be performed, and writing / reading can be performed only in one of the columns belonging to the small blocks 200 to 203. The operation of the redundant block 100 is prohibited since the fuses 807 to 809 are not cut off as in the conventional example.

【００３２】〔 冗長ブロック１００のコラム選択動
作〕小ブロック３０２の中に存在するメモリセルが不良
であるとして、この小ブロック３０２の代わりに冗長ブ
ロック１００を用いる場合を想定して説明する。まず、
小ブロック３０２の書込み／読み出し回路３４２を使用
できない状態にし（図３において、レーザ等でフューズ
βを切断する）、小ブロック３０２に属するメモリセル
に書込み／読み出しを行えないようにする。[Column Selection Operation of Redundant Block 100] A description will be given on the assumption that a memory cell existing in the small block 302 is defective and the redundant block 100 is used instead of the small block 302. First,
The write / read circuit 342 of the small block 302 is made unusable (in FIG. 3, the fuse β is cut with a laser or the like) so that writing / reading cannot be performed on the memory cells belonging to the small block 302.

【００３３】また、大ブロック選択信号線７００〜７０
３のうち、７０１の信号はＨｉｇｈ、他の信号は全てＬ
ｏｗであり、アドレス・デコーダ線６００〜６０３のう
ち、６００の信号はＬｏｗ、他の信号は全てＨｉｇｈで
ある。このとき、インバータ２２ａ〜２２ｄのうち、Ｈ
ｉｇｈの信号を出力するのは２１ａであり、ＮＯＲ論理
ゲート３２０〜３２３、４２０〜４２３、５２０〜５２
３のうち、Ｈｉｇｈの信号を出力するのは３２０であ
る。よって、コラム・デコーダ線２１ａと３１０が選択
（Ｈｉｇｈ）される。The large block selection signal lines 700 to 70
3, signal 701 is High and all other signals are L
ow, among the address decoder lines 600 to 603, the signal of 600 is low, and the other signals are all high. At this time, of the inverters 22a to 22d, H
The output of the high signal is 21a, and NOR logic gates 320 to 323, 420 to 423, 520 to 52
Of the three, 320 output a High signal. Therefore, the column decoder lines 21a and 310 are selected (High).

【００３４】コラム・デコーダ線２１ａと３１０が選択
されると、冗長ブロック１００、小ブロック２００〜２
０３、３００〜３０３に属するコラムのうち、コラム・
デコーダ線２１ａと３１０がつながるコラム・スイッチ
がオンして、各小ブロックの共通バス線対とビット線対
を接続する。ここで、オンするコラム・スイッチは、冗
長ブロック１００に１個、大ブロック２０を構成する小
ブロック２００〜２０３に１個ずつ、大ブロック３０を
構成する小ブロック３００〜３０３に１個ずつあり、計
９個のコラム・スイッチがオンすることになる。When column / decoder lines 21a and 310 are selected, redundant block 100 and small blocks 200-2 are selected.
03, 300-303
A column switch connecting the decoder lines 21a and 310 is turned on to connect the common bus line pair and the bit line pair of each small block. Here, one column switch to be turned on is provided for the redundant block 100, one for each of the small blocks 200 to 203 constituting the large block 20, and one for each of the small blocks 300 to 303 constituting the large block 30. A total of nine column switches will be turned on.

【００３５】一方、冗長ブロック１００に属する小ブロ
ック選択回路２と大ブロック選択回路１を、従来例で説
明したのと同様の方法で制御して（図５参照）、小ブロ
ック３０２を選択していた小ブロック選択信号線７１２
と大ブロック選択信号線７０１とを次段のＮＡＮＤ論理
ゲートの入力につなぎ、プリセンス・アンプを選択する
信号及びライト・アンプからの信号を制御するのに用い
るようにする。On the other hand, the small block selecting circuit 2 and the large block selecting circuit 1 belonging to the redundant block 100 are controlled by the same method as described in the conventional example (see FIG. 5), and the small block 302 is selected. Small block selection signal line 712
And the large block selection signal line 701 are connected to the input of the NAND logic gate of the next stage, and are used to control the signal for selecting the pre-sense amplifier and the signal from the write amplifier.

【００３６】このようにして、冗長使用前に小ブロック
３０２を選択していた小ブロック選択信号線と大ブロッ
ク選択信号線が、選択（Ｈｉｇｈ）状態になると、冗長
ブロック１００に属するコラムに書込み／読み出しが可
能となり、不良コラムの属する小ブロック３０２と冗長
ブロック１００の置換を行う。上述の如く、本発明で
は、不良メモリセルを含む小ブロック３０２内のコラム
を選択しようとした場合、冗長ブロック１００，小ブロ
ック２００〜２０３，３００〜３０３のコラム・スイッ
チがオンする。しかし、書込み／読み出しが可能なの
は、１つのコラムだけである。As described above, when the small block selection signal line and the large block selection signal line, which have selected the small block 302 before the redundant use, become selected (High), writing / writing to the column belonging to the redundant block 100 is performed. Reading becomes possible, and the small block 302 to which the defective column belongs and the redundant block 100 are replaced. As described above, in the present invention, when an attempt is made to select a column in the small block 302 including a defective memory cell, the column switches of the redundant block 100, the small blocks 200 to 203, and 300 to 303 are turned on. However, only one column can be written / read.

【００３７】ここで、冗長ブロック１００に隣接する大
ブロック２０のコラム・デコーダ２２Ａはインバータの
みで構成されている。他の大ブロックのコラム・デコー
ダはＮＯＲ論理ゲートで構成されている。その理由は、
他の大ブロックのコラム・デコーダをインバータのみで
構成すると、全インバータにおいて、アドレスの変化に
より入力がＨｉｇｈからＬｏｗに変わる時に、インバー
タ内に貫通電流が流れるため、消費電力が大きくなるか
らである。Here, the column decoder 22A of the large block 20 adjacent to the redundant block 100 is composed of only an inverter. The other large block column decoders are composed of NOR logic gates. The reason is,
If the column decoders of the other large blocks are composed of only inverters, a through current flows through the inverters when the input changes from High to Low due to a change in the address, thereby increasing power consumption.

【００３８】したがって、冗長ブロック１００に隣接す
る大ブロック２０のコラム・デコーダ２２Ａ以外は、Ｎ
ＯＲ論理ゲートの方が消費電力のうえでは好ましい。
尚、本実施例では、メモリセルアレイを４つのブロック
に分割し、各ブロックごとにそれぞれコラム・デコーダ
線を設けた場合を示したが、本発明はこれに限定される
ものではなく、コラム・デコーダ線の分割数が複数であ
ればよい。Therefore, except for the column decoder 22A of the large block 20 adjacent to the redundant block 100, N
OR logic gates are preferred in terms of power consumption.
In this embodiment, the case where the memory cell array is divided into four blocks and a column decoder line is provided for each block is shown. However, the present invention is not limited to this. What is necessary is that the number of line divisions is plural.

【００３９】また、従来例と本発明の一実施例の図にお
いて同じ符号を使っているが、これは、従来例と本発明
の一実施例の比較をし易くしたためであり、同じ符号の
ものは同一のものを示している。The same reference numerals are used in the drawings of the conventional example and the embodiment of the present invention, because the comparison between the conventional example and the embodiment of the present invention is facilitated. Indicates the same one.

【００４０】[0040]

【発明の効果】以上説明した様に、本発明によれば、冗
長ブロックのコラムの選択に用いるコラム・デコーダ線
を冗長ブロックに隣接するブロックのコラムの選択に用
いるコラム・デコーダ線と共通にしたことによって、冗
長部のコラム・デコーダ回路が不要になる。As described above, according to the present invention, a column decoder line used for selecting a column of a redundant block is shared with a column decoder line used for selecting a column of a block adjacent to the redundant block. This eliminates the need for a column decoder circuit in the redundant section.

【００４１】また、コラム・デコーダ回路はＮＯＲ論理
を使用しているが、冗長ブロックに隣接するブロックの
コラム・デコーダ回路はインバータのみになり、回路が
簡易になるため、半導体集積回路の高性能化・高密度化
に寄与するところが大きい。Although the column decoder circuit uses the NOR logic, the column decoder circuit in the block adjacent to the redundant block includes only an inverter, which simplifies the circuit and improves the performance of the semiconductor integrated circuit. -It greatly contributes to high density.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示すブロック選択構成図で
ある。FIG. 1 is a block diagram illustrating an embodiment of the present invention.

【図２】従来例を示すブロック選択構成図である。FIG. 2 is a block diagram illustrating a conventional example.

【図３】従来例の小ブロック及びそのメモリセルの書込
み・読み出しをする制御回路を示した図である。FIG. 3 is a diagram showing a conventional small block and a control circuit for writing / reading a memory cell thereof.

【図４】従来例の冗長ブロック及びそのメモリセルの書
込み・読み出しをする制御回路を示した図である。FIG. 4 is a diagram showing a conventional redundant block and a control circuit for writing / reading a memory cell thereof.

【図５】従来例の大ブロック選択回路１，小ブロック選
択回路２の回路図である。FIG. 5 is a circuit diagram of a conventional large block selection circuit 1 and small block selection circuit 2.

【符号の説明】[Explanation of symbols]

２１ａ〜２１ｄ 冗長ブロック及び冗長ブロックに隣接
する大ブロックに共通に設けたコラム・デコーダ線 ２２ａ〜２２ｄ コラム・デコーダ線２１ａ〜２１ｄの
選択に用いるインバータ ２２Ａ インバータ２２ａ〜２２ｄから成るコラム
・デコーダ回路21a to 21d Column decoder lines 22a to 22d commonly provided for redundant blocks and large blocks adjacent to redundant blocks Inverters 22A used for selecting column decoder lines 21a to 21d 22A Column decoder circuits including inverters 22a to 22d

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】複数のコラムによりなるブロック複数個で
構成されたメモリセルアレイと、 該複数のブロックに対して設けられた冗長ブロック（１
００）と、 各該ブロックごと、または複数の該ブロックごとに対し
て設けられ、前記コラムを選択するためのコラム・デコ
ーダ線と、 該コラム・デコーダ線を選択するためのコラム・デコー
ダ回路と、 前記ブロックを選択するためのブロック選択信号線（７
００〜７０３）と、 該ブロック毎に設けられ、該ブロック選択信号線（７０
０〜７０３）により選択的に活性化される書込み／読み
出し制御回路とを有し、 前記冗長ブロック（１００）の前記コラムの選択に用い
る前記コラム・デコーダ線を、該冗長ブロック（１０
０）に隣接するブロック（２０）のコラムの選択に用い
る該コラム・デコーダ線と共通にし、該冗長ブロック
（１００）及び該冗長ブロック（１００）に隣接する該
ブロック（２０）に対応するコラム・デコーダ回路（２
２Ａ）は、前記ブロック選択信号線（７００〜７０３）
によらず動作可能としたことを特徴とする半導体記憶装
置。A memory cell array including a plurality of blocks each including a plurality of columns; and a redundant block (1) provided for the plurality of blocks.
00), a column decoder line provided for each of said blocks or for each of said plurality of blocks for selecting said column, a column decoder circuit for selecting said column decoder line, A block selection signal line (7) for selecting the block
00 to 703), provided for each block, and the block selection signal line (70
0-703), the column / decoder line used for selecting the column of the redundant block (100) is connected to the redundant block (10).
0), which is common to the column / decoder line used for selecting a column of the block (20) adjacent to the redundant block (100) and the column (20) adjacent to the redundant block (100). Decoder circuit (2
2A) is the block selection signal line (700-703)
A semiconductor memory device operable regardless of the above. 【請求項２】各々複数の小ブロックを含む複数の大ブロ
ックよりなるメモリセルアレイと、 任意の該小ブロックと置換可能な冗長ブロック（１０
０）と、 前記大ブロック毎に設けられ、各小ブロック内のコラム
を選択するための複数のコラム・デコーダ線群と、 前記大ブロック毎に設けられ、各々対応する該コラム・
デコーダ線群に選択出力を与える複数のコラム・デコー
ダ回路と、 前記大ブロックを選択するための大ブロック選択信号線
（７００〜７０３）と、 前記小ブロックを選択するための小ブロック選択信号線
（７１０〜７１３）と、 前記小ブロック毎に設けられ、該大ブロック選択信号線
（７００〜７０３）と該小ブロック選択信号線（７１０
〜７１３）とにより選択的に活性化される複数の書込み
／読み出し制御回路とを有し、 前記冗長ブロック（１００）と、それに隣接する大ブロ
ック（２０）のコラム・デコーダ線は共通であり、該冗
長ブロック（１００）に隣接する大ブロック（２０）以
外の大ブロックに対応する前記コラム・デコーダ回路
は、前記大ブロック選択信号線（７００〜７０３）によ
り選択的に制御され、該冗長ブロック（１００）と、そ
れに隣接する大ブロック（２０）に対応するコラム・デ
コーダ回路（２２Ａ）は、該大ブロック選択信号線（７
００〜７０３）の信号によらず動作可能としたことを特
徴とする半導体記憶装置。2. A memory cell array comprising a plurality of large blocks each including a plurality of small blocks, and a redundant block (10) which can be replaced with an arbitrary small block.
0), a plurality of column / decoder line groups provided for each of the large blocks and for selecting columns in each of the small blocks; and
A plurality of column decoder circuits for providing a selection output to a group of decoder lines; a large block selection signal line (700-703) for selecting the large block; and a small block selection signal line (700) for selecting the small block. 710-713), the large block selection signal lines (700-703) and the small block selection signal lines (710
713), a plurality of write / read control circuits selectively activated by the redundant block (100), and a column decoder line of the redundant block (100) and a large block (20) adjacent thereto are common, The column decoder circuit corresponding to a large block other than the large block (20) adjacent to the redundant block (100) is selectively controlled by the large block selection signal lines (700 to 703), and 100) and the column decoder circuit (22A) corresponding to the large block (20) adjacent to the large block selection signal line (7).
A semiconductor memory device characterized by being operable irrespective of the signals (00-703). 【請求項３】前記冗長ブロック（１００）に対応する書
込み／読み出し制御回路に対して、前記大ブロック選択
信号線（７００〜７０３）及び前記小ブロック選択信号
線（７１０〜７１３）を選択的に接続する制御回路
（１，２）を有することを特徴とする請求項１又は２記
載の半導体記憶装置。3. A large block selection signal line (700-703) and a small block selection signal line (710-713) are selectively provided to a write / read control circuit corresponding to the redundant block (100). 3. The semiconductor memory device according to claim 1, further comprising a control circuit connected thereto.