JP3275483B2 - Method for manufacturing epitaxial wafer for field effect transistor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は電界効果型トランジスタ
（ＦＥＴ）に係わり、特に電気的特性の均一化に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor (FET), and more particularly, to uniform electric characteristics.

【０００２】[0002]

【従来の技術】ＦＥＴはマイクロ波帯域での電気信号の
増幅作用などに用いられる電子デバイスである。近年の
マイクロ波通信網の拡充に伴い通信用デバイスとしての
ＦＥＴの重要度は益々増して来ている。また、ＦＥＴは
集積回路（ＩＣ）や大規模集積回路（ＬＳＩ）に必須の
デバイスとなっている。2. Description of the Related Art An FET is an electronic device used for amplifying an electric signal in a microwave band. With the recent expansion of microwave communication networks, the importance of FETs as communication devices has been increasing more and more. Further, the FET is an indispensable device for an integrated circuit (IC) and a large-scale integrated circuit (LSI).

【０００３】ＦＥＴには従来よりＳｉなどの元素半導体
の他、ＧａＡｓ等の III−Ｖ族化合物半導体も使用され
ている。ＦＥＴは高抵抗の半導体結晶を基板として用い
る。ＦＥＴは基板結晶上にエピタキシャル成長法などに
より形成した動作層（能動層とか活性層とも称される）
を利用して製作される。ＧａＡｓＦＥＴは半絶縁性のＧ
ａＡｓ単結晶基板上にエピタキシャル成長させたＧａＡ
ｓ動作層を利用して製造される。Conventionally, FETs have used III-V group compound semiconductors such as GaAs in addition to elemental semiconductors such as Si. The FET uses a high-resistance semiconductor crystal as a substrate. FET is an operation layer (also called an active layer or an active layer) formed on a substrate crystal by an epitaxial growth method or the like.
Produced using GaAs FETs are semi-insulating G
GaAs epitaxially grown on aAs single crystal substrate
It is manufactured using the s-operation layer.

【０００４】最近ではＦＥＴの一層の低雑音化の要求が
高まりつつある。ＦＥＴの雑音指数は動作層の電子移動
度に関係する。動作層を高い電子移動度を発現する半導
体材料で構成すれば、雑音指数の低下が果たせる。この
ことから室温に於いて従来のＳｉ、ＧａＡｓ等を上回る
電子移動度を発現する、ＧａＩｎＡｓを動作層としたＦ
ＥＴ用が注目されている（例えば、Ｋｌａｕｓ Ｈｅｉ
ｍｅ、『ＩｎＧａＡｓＦｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒｓ』（ＲＥＳＥＡＲＣＨ ＳＴＵＤＩ
ＥＳ ＰＲＥＳＳ ＬＴＤ．，１９８９）。Recently, there is an increasing demand for further lowering the noise of FETs. The noise figure of a FET is related to the electron mobility of the working layer. If the operating layer is made of a semiconductor material exhibiting high electron mobility, the noise figure can be reduced. From this fact, it has been found that GaInAs, which exhibits an electron mobility higher than that of conventional Si, GaAs, and the like at room temperature, has an active layer of GaInAs.
For ET use (for example, Klaus Hei
me, “InGaAs Field-Effect Tr
anistors "(RESEARCH STUDI
ES PRESS LTD. , 1989).

【０００５】ＧａＩｎＡｓＦＥＴ用途のＧａＩｎＡｓ動
作層は半絶縁性のＩｎＰ単結晶基板上に形成される。一
般的には動作層と基板との中間に緩衝（バッファ）層を
挿入する。ＧａＩｎＡｓを動作層とする場合、従来から
緩衝層は格子の整合性の観点からＩｎＰで構成されるこ
とが多い。緩衝層を設けるのは、基板結晶内に含まれる
不純物のＧａＩｎＡｓ動作層側への拡散を抑制し、動作
層の高純度性を保持させるためである。動作層の高純度
化は高い電子移動度を発現するのに必要だからである。A GaInAs working layer for GaInAsFET is formed on a semi-insulating InP single crystal substrate. Generally, a buffer layer is inserted between the operation layer and the substrate. When GaInAs is used as the operation layer, the buffer layer is conventionally often made of InP from the viewpoint of lattice matching. The reason why the buffer layer is provided is to suppress diffusion of impurities contained in the substrate crystal to the GaInAs operation layer side and to maintain high purity of the operation layer. This is because high purification of the operation layer is necessary for achieving high electron mobility.

【０００６】一般に、エピタキシャル成長層の表面には
少なからず凹凸が存在する。凹凸はエピタキシャル成長
層表面に存在する「うねり」、「くぼみ」等に起因す
る。ＩｎＰ基板上に成長させたＩｎＰ層には特有の「う
ねり」が存在する。これは、ＩｎＰ層表面に在る成長丘
に起因する。成長丘はＭＯＣＶＤ法によるＩｎＰの成長
では、常圧、減圧の方式に依らず出現する。また、トリ
メチルインジウム（（ＣＨ₃ ）₃ Ｉｎ）、シクロペンタ
ジエニルインジウム（Ｃ₅ Ｈ₅ Ｉｎ）等のＩｎ原料に関
係なく出現する。成長丘の存在は、ＩｎＰに特有な成長
様式による。成長丘の出現する過程を模式的に図２ない
し図４に示す。図２に示す如く、ＩｎＰの成長の初期に
はＩｎＰからなる円形若しくは楕円状のテラス（２０
１）ができる。成長が進み或る程度の膜厚となるとテラ
ス（２０１）は相互に融合する。融合する際に空隙（２
０２）が生ずる（図３）。更に、ＩｎＰ層が成長しテラ
ス相互の融合が促進されると図４に示す様にうねった表
面となる。テラス（２０１）の天板は必ずしも水平では
ないため、傾斜した天板の一部が成長表面（２０３）上
に突出する。これが「うねり」を形成する。また、テラ
ス相互の融合が促進される結果、空隙が存在する確率は
少なくなるものの依然として残存する。ＩｎＰは空隙を
埋める如く成長するが段差として残り、ＩｎＰ層表面の
粗さを増す要因となる。図５にテラス（２０１）、空隙
（２０２）の部分の断面模式図を示す。In general, the surface of an epitaxial growth layer has some unevenness. The irregularities are caused by “undulations”, “dents” and the like existing on the surface of the epitaxial growth layer. The InP layer grown on the InP substrate has a unique “undulation”. This is due to a growth hill on the surface of the InP layer. The growth hill appears in the growth of InP by the MOCVD method regardless of the method of normal pressure and reduced pressure. Further, it appears irrespective of the In source such as trimethylindium ((CH ₃ ) ₃ In) and cyclopentadienyl indium (C ₅ H ₅ In). The presence of the growth hill depends on the growth mode unique to InP. The process in which the growth hill appears is schematically shown in FIGS. As shown in FIG. 2, in the initial stage of InP growth, a circular or elliptical terrace (20
1) can be done. When the growth progresses to a certain thickness, the terraces (201) fuse with each other. The space (2
02) (FIG. 3). Further, when the InP layer grows and fusion between the terraces is promoted, the surface becomes undulated as shown in FIG. Since the top plate of the terrace (201) is not necessarily horizontal, a part of the inclined top plate projects above the growth surface (203). This forms a "swell". Further, as a result of promoting fusion between the terraces, the probability of the existence of voids is reduced, but remains. InP grows so as to fill the voids, but remains as a step, which increases the roughness of the surface of the InP layer. FIG. 5 is a schematic cross-sectional view of a terrace (201) and a gap (202).

【０００７】表面の粗さを表す一つの指標として自乗平
均平方根（ｒｍｓ）がある。表面に図６に示す様な凹凸
が存在するとする。凹凸、即ち粗さの平均線をｙ_m とす
る。ｙ_n を各凹凸のｙ_m からの距離とするとｒｍｓは次
式（１）で定義される。 ｛（ｙ₁ ²＋ｙ₂ ²＋ｙ₃ ²＋・・・・・＋ｙ_n ²）／Ｎ｝^1/2 ・・・・・（１） ｒｍｓは平均の粗さを示す数値である。通常ＧａＩｎＡ
ｓＦＥＴ用のＩｎＰ緩衝層の膜厚は、１〜２μｍ未満で
ある。ＭＯＣＶＤで成長させたＩｎＰ緩衝層の表面のｒ
ｍｓを一例として挙げると約０．０１５〜０．０３０μ
ｍ程度である。ＩｎＰ緩衝層の膜厚は０．５μｍであ
る。ＦＥＴの製造にはＩｎＰ緩衝層の上にＧａＩｎＡｓ
動作層を堆積する。ＧａＩｎＡｓ動作層の粗さは下地の
ＩｎＰ緩衝層のｒｍｓに依存する。よって、ＧａＩｎＡ
ｓ動作層の粗さを向上させるには動作層の下地となる層
のｒｍｓを改善させる必要がある。しかし、従来から緩
衝層とＧａＩｎＡｓ動作層とは時間的に連続して成長さ
せている。ＩｎＰ緩衝層にｒｍｓを改善するための何ら
か処理を施すことはされていなかった。One index indicating the surface roughness is the root mean square (rms). It is assumed that unevenness as shown in FIG. 6 exists on the surface. Uneven, i.e. the roughness of the average line and y _m. rms when the y _n is the distance from the y _m of each unevenness is defined by the following equation (1). ^{_{{(Y 1 2 + y 2}} 2 + y 3 2 + ····· + y n 2) / N} 1/2 ····· (1) rms is a numerical value indicating the roughness average. Normal GaInA
The thickness of the InP buffer layer for the sFET is less than 1-2 μm. R of the surface of the InP buffer layer grown by MOCVD
ms is about 0.015 to 0.030 μm as an example.
m. The thickness of the InP buffer layer is 0.5 μm. For the manufacture of the FET, GaInAs is formed on the InP buffer layer.
Deposit the working layer. The roughness of the GaInAs operation layer depends on the rms of the underlying InP buffer layer. Therefore, GaInA
In order to improve the roughness of the s operation layer, it is necessary to improve the rms of a layer which is a base of the operation layer. However, conventionally, the buffer layer and the GaInAs operation layer are continuously grown temporally. The InP buffer layer has not been subjected to any treatment to improve rms.

【０００８】ＦＥＴの製造では、動作層上にオーミック
電極とショットキー電極を形成する。オーミック電極は
ソース電極、ドレイン電極となる。ショットキー電極は
ゲート電極を担う。マイクロ波低雑音ＦＥＴではゲート
電極は一つである。デュアルゲートＦＥＴでは２個のゲ
ート電極が在る。図７にＧａＩｎＡｓを動作層とする従
来のＦＥＴの構造模式図を示す。いわゆるゲート長ｄと
雑音指数とは関係があり、ｄを短くすれば低雑音化が図
れる（例えば、生駒 俊明 他著、『ガリウムヒ素』
（昭和６３年１月３０日、丸善（株）発行）、１３９
頁）。このため、従来から微細加工技術を駆使して低雑
音化のための短ゲート長化が図られて来た。現状では、
ゲート長は０．１２〜０．２５μｍに短縮されている。In manufacturing an FET, an ohmic electrode and a Schottky electrode are formed on an operation layer. The ohmic electrode becomes a source electrode and a drain electrode. The Schottky electrode serves as a gate electrode. The microwave low noise FET has one gate electrode. In a dual gate FET, there are two gate electrodes. FIG. 7 is a schematic structural view of a conventional FET using GaInAs as an operation layer. There is a relationship between the so-called gate length d and the noise figure, and the noise can be reduced by shortening d (for example, Toshiaki Ikoma et al., “Gallium arsenide”
(Issued by Maruzen Co., Ltd. on January 30, 1988)
page). For this reason, conventionally, the gate length has been shortened for low noise by making full use of fine processing technology. In the present circumstances,
The gate length has been reduced to 0.12 to 0.25 μm.

【０００９】[0009]

【発明が解決しようとする課題】当然であるが断線して
いてはゲート電極の役目を果たせない。また、ゲート電
極は細くとも動作領域に均一に電界が掛かる様に加工し
なければならない。上記の如く最近のＦＥＴではゲート
長はサブミクロン領域にある。従って、ゲート電極を形
成する動作層に凹凸が多く存在すると断線の原因とな
る。凹凸の段差、即ちｒｍｓが大きいと電極が段差の面
に沿って連続的に形成され得ないからである。この事態
を図８に簡略化して示す。ゲート電極の不具合は動作層
の加工時に付着するパーティクルによっても生ずる。パ
ーティクルがあるとその部分のゲート電極材料が動作層
に密着せず、浮き上がった状態となり動作層へ均一に電
界が印加されないからである。従来技術では、例えば使
用する加工用薬品のパーティクル、加工を施す作業環境
のパーティクル管理を徹底することで低減を図ってい
る。ところが、ゲート断線を防止するために、動作層の
ｒｍｓを低減するなどの有効な施策は従来からない。こ
のため、ＧａＩｎＡｓＦＥＴ等の製造い於いて、歩留ま
りの向上の妨げとなっていた。As a matter of course, if the wire is broken, the function of the gate electrode cannot be fulfilled. Further, the gate electrode must be processed so that the electric field is uniformly applied to the operation region even if it is thin. As described above, in recent FETs, the gate length is in the submicron range. Therefore, if there are many irregularities in the operation layer on which the gate electrode is formed, it may cause disconnection. This is because if the step of unevenness, that is, rms, is large, the electrode cannot be continuously formed along the surface of the step. This situation is schematically shown in FIG. Failure of the gate electrode is also caused by particles attached during processing of the operation layer. This is because if there is a particle, the gate electrode material at that portion does not adhere to the operation layer and rises, so that an electric field is not uniformly applied to the operation layer. In the prior art, reduction is achieved by, for example, thoroughly controlling particles of a processing chemical to be used and particles in a working environment in which processing is performed. However, there is no effective measure such as reducing the rms of the operation layer in order to prevent gate disconnection. For this reason, in the manufacture of GaInAsFET and the like, it has hindered the improvement of the yield.

【００１０】高性能のＧａＩｎＡｓＦＥＴの特性の安定
化のためにＧａＩｎＡｓ動作層が備えるべき品質を表面
状態の観点から明確にするものである。The purpose of the present invention is to clarify, from the viewpoint of the surface state, the quality that the GaInAs operation layer should have for stabilizing the characteristics of the high-performance GaInAsFET.

【００１１】[0011]

【課題を解決するための手段】ＩｎＰ緩衝層とＧａＩｎ
Ａｓ動作層とからなる電界効果型トランジスタに於い
て、該動作層の表面の粗さはｒｍｓで０．０１μｍ以下
に規定し、ゲート断線に依る特性不良を回避する。この
ｒｍｓを得るために、ＩｎＰ緩衝層は、堆積後５５０℃
以上７００℃以下の温度範囲に於いて、体積比率にして
４０％以上の不活性ガスを含む水素ガスとリンを含む雰
囲気内で熱処理を施す。これをもって、規定されたｒｍ
ｓを達成し、初期のゲート電極を備えた電界効果型トラ
ンジスタを製造する。The InP buffer layer and the GaIn
In the field effect transistor including the As operation layer, the surface roughness of the operation layer is specified to be 0.01 μm or less in rms to avoid a characteristic failure due to a gate disconnection. To obtain this rms, the InP buffer layer was deposited at 550 ° C. after deposition.
Heat treatment is performed in a temperature range of not less than 700 ° C. and in an atmosphere containing hydrogen gas containing an inert gas at a volume ratio of 40% or more and phosphorus. With this, the specified rm
s is achieved, and a field-effect transistor having an initial gate electrode is manufactured.

【００１２】ＦＥＴ用のＩｎＰ緩衝層とＧａＩｎＡｓ動
作層は、半絶縁性の高抵抗ＩｎＰ単結晶基板上に設け
る。実用上は比抵抗が１０⁶ 〜１０⁸ Ω・ｃｍ程度のＩ
ｎＰ単結晶を基板として用いる。ＩｎＰ層、ＧａＩｎＡ
ｓ層の成長方法には特に制限はない。現状では蒸気圧が
比較的高いＰを含むＩｎＰ等の半導体薄膜の成長には成
長設備の保守の容易さからＭＯＣＶＤ法が多用されてい
る。しかし、ＩｎＰ層をＭＯＣＶＤで成長させ、Ｐを含
まないＧａＩｎＡｓ層はＭＢＥ法等で成長させる方法も
ある。唯一の成長法で各層を設ける必要はなく、層毎に
成長方法を異にしても良い。The FET InP buffer layer and the GaInAs operation layer are provided on a semi-insulating high-resistance InP single crystal substrate. In practical use, I having a specific resistance of about 10 ⁶ to 10 ⁸ Ω · cm
An nP single crystal is used as a substrate. InP layer, GaInA
The method for growing the s layer is not particularly limited. At present, the MOCVD method is often used for growing semiconductor thin films such as InP containing P having a relatively high vapor pressure because of easy maintenance of growth equipment. However, there is a method of growing the InP layer by MOCVD and growing the GaInAs layer containing no P by MBE or the like. It is not necessary to provide each layer by a single growth method, and the growth method may be different for each layer.

【００１３】ＩｎＰ緩衝層の膜厚は０．５μｍ程度あれ
ば良い。あまり薄いと図２に示した様にテラス状のＩｎ
Ｐ結晶粒が十分融合せず、空隙が残存する確率が高くな
るからである。動作層の層厚は従来と同様の０．５μｍ
程度とするのが標準である。動作層のキャリア濃度は従
来通り概ね１０¹⁷ｃｍ^-3近傍にする。ゲート部のリセス
の深さ、所望のドレイン電流、ゲート耐圧の範囲内で決
定すれば良い。The thickness of the InP buffer layer may be about 0.5 μm. If it is too thin, terrace-like In as shown in FIG.
This is because P crystal grains are not sufficiently fused, and the probability that voids remain is increased. The thickness of the operating layer is 0.5 μm as in the prior art.
It is standard to make it about. The carrier concentration of the operation layer is set to approximately 10 ¹⁷ cm ^{−3 as in the} conventional case. What is necessary is just to determine within the range of the recess depth of a gate part, desired drain current, and gate withstand voltage.

【００１４】ＩｎＰ緩衝層を堆積した後熱処理する。熱
処理温度は５５０℃以上７００℃以下とする。５５０℃
以下の熱処理では、ＩｎＰ成長層の表面平坦化にとって
さしたる効果が認められないからである。また、７００
℃を越える温度でＩｎＰ層の熱処理を施すとＩｎＰ層表
面からのＰの熱脱離が激しくなる。よって、表面の粗さ
を助長する結果を招くからである。熱処理雰囲気である
が、ＩｎＰ成長層表面のｒｍｓを低減するという観点か
らは、水素ガスと不活性ガスとの混合ガスが最も効果的
である。体積混合比率（γ）は水素ガスの流量をａ（ｌ
／ｍｉｎ）、不活性ガスの流量をｂ（ｌ／ｍｉｎ）とす
れば次の式（２）により算出される。 γ（％）＝｛ｂ／（ａ＋ｂ）｝×１００ ・・・・・・ 式（２） 例えば、ａ＝６．０、ｂ＝４．０とすれば式（２）か
ら、不活性ガスの体積混合比率（γ）は４０％となる。
特に、γを４０％以上とするとＰの熱脱離に因り形成さ
れるサーマルエッチピット（ｔｈｅｒｍａｌ ｅｔｃｈ
ｐｉｔ）を減少させるに顕著な効果が認められる。こ
れは、熱処理雰囲気の不活性ガスの占有比率を増加させ
ることに因って、ＩｎＰ表面のＰ原子が水素と結合し、
Ｐの水素化物となって揮散する割合が低下するためと判
断される。水素に混合する不活性ガスの種類としては、
アルゴン（Ａｒ）ガスが最も顕著な効果を示す。After depositing the InP buffer layer, heat treatment is performed. The heat treatment temperature is set to 550 ° C or higher and 700 ° C or lower. 550 ° C
This is because in the following heat treatment, no significant effect on the surface flattening of the InP growth layer is observed. Also, 700
When the heat treatment of the InP layer is performed at a temperature exceeding ℃, thermal desorption of P from the surface of the InP layer becomes severe. Therefore, the result is that the surface roughness is promoted. Although it is a heat treatment atmosphere, a mixed gas of a hydrogen gas and an inert gas is most effective from the viewpoint of reducing rms on the surface of the InP growth layer. The volume mixing ratio (γ) indicates the flow rate of hydrogen gas as a (l
/ Min) and the flow rate of the inert gas is b (l / min), which is calculated by the following equation (2). γ (%) = {b / (a + b)} × 100 Expression (2) For example, if a = 6.0 and b = 4.0, from Expression (2), The volume mixing ratio (γ) is 40%.
In particular, when γ is 40% or more, thermal etch pits (thermal etch pits) formed due to thermal desorption of P
pit) has a remarkable effect. This is because, due to an increase in the occupation ratio of the inert gas in the heat treatment atmosphere, P atoms on the InP surface combine with hydrogen,
It is determined that the rate of volatilization as P hydride decreases. As the type of inert gas mixed with hydrogen,
Argon (Ar) gas has the most significant effect.

【００１５】上記の混合ガスには、Ｐを含ませる。Ｉｎ
Ｐ層の熱処理に伴う表面からのＰの脱離を防止するため
である。熱処理雰囲気内にＰを混合するには、例えばＰ
Ｈ₃ガスを添加すれば良い。ＰＨ₃ ガスの添加量は分圧
にして約０．５％以上に設定すると良い。ＰＨ₃ ガスの
分圧（α）は、ＰＨ₃ ガスの流量をｃ（ｌ／ｍｉｎ）、
ＰＨ₃ ガスの濃度をβ（％）とすれば次式（３）で近似
できる。 α＝（ｃ・β／１００）／［ａ＋ｂ＋ｃ・｛１−（β／１００）｝］ 式（３） 分子のｃ・｛１−（β／１００）｝の項はＰＨ₃ が水素
若しくは不活性ガスで希釈されている場合の水素若しく
は不活性ガスの量を示す。例えば、ＰＨ₃ 濃度（β）が
１０％である、即ちβが１０である水素／ＰＨ₃ 混合ガ
スをｃ（ｌ／ｍｉｎ）の流量で使用したとすると、ＰＨ
₃ の量はｃ・１０／１００＝０．１ｃとなる。従ってＰ
Ｈ₃ の流通に伴って雰囲気内に添加される水素の量は、
０．９ｃとなる。αを０．０５、即ち５％以上とするに
は、ａ＋ｂ＝１０、β＝１０の条件下では、ｃは約０．
９となる。[0015] The mixed gas contains P. In
This is for preventing the desorption of P from the surface due to the heat treatment of the P layer. To mix P in the heat treatment atmosphere, for example, P
H ₃ gas may be added. The addition amount of the PH ₃ gas is preferably set to about 0.5% or more in partial pressure. The partial pressure of PH ₃ gas (alpha) is the flow rate of the PH ₃ gas c (l / min),
If the concentration of the PH ₃ gas is β (%), it can be approximated by the following equation (3). α = (c · β / 100) / [a + b + c · {1- (β / 100)}] Formula (3) In the term of the molecule, c · {1- (β / 100)}, PH ₃ is hydrogen or inactive. Shows the amount of hydrogen or inert gas when diluted with gas. For example, if a hydrogen / PH ₃ mixed gas having a PH ₃ concentration (β) of 10%, that is, β of 10, is used at a flow rate of c (l / min), PH
The amount of ₃ is c · 10/100 = 0.1c. Therefore P
The amount of hydrogen added to the atmosphere with the flow of H ₃ is
0.9c. In order to set α to 0.05, that is, 5% or more, under the conditions of a + b = 10 and β = 10, c is about 0.5.
It becomes 9.

【００１６】上記の温度範囲、ＰＨ₃ 分圧に設定すれば
ＩｎＰ緩衝層表面のｒｍｓは改善される。熱処理以前に
於いてはｒｍｓが０．０２μｍ程度であったものが、熱
処理後は０．０１μｍ以下に改善され得る。従って、
０．０１μｍ以内であるＧａＩｎＡｓ動作層表面をもた
らすＩｎＰ緩衝層が製造される。これは熱処理に因りＩ
ｎ、Ｐのマイグレーションが促進される結果、ＩｎＰテ
ラスの平坦化、空隙への埋め込みが進行したためであ
る。ＧａＩｎＡｓ動作層の平坦化が改善されるとＦＥＴ
特性、特にピンチオフ（ｐｉｎｃｈ−ｏｆｆ）電圧の均
一化等の優位性がもたらされる。また、ゲート断線によ
るＦＥＴの動作不良も回避される。By setting the above temperature range and the partial pressure of PH ₃ , the rms on the surface of the InP buffer layer is improved. Although the rms was about 0.02 μm before the heat treatment, it can be improved to 0.01 μm or less after the heat treatment. Therefore,
An InP buffer layer is fabricated that provides a GaInAs working layer surface that is within 0.01 μm. This is due to the heat treatment.
This is because the migration of n and P is promoted, and as a result, the InP terrace is flattened and buried in the voids. Improved flattening of GaInAs active layer FET
Advantages such as uniformity of characteristics, particularly, pinch-off voltage are provided. Further, a malfunction of the FET due to the gate disconnection is also avoided.

【００１７】動作層とするＧａＩｎＡｓのＧａ混晶比に
ついては、出来るだけＩｎＰと格子整合する０．４７に
近づけた方が良い。混晶比を変化させるとしても０．４
７±０．０１程度とした方が高い移動度を得る意味から
も好都合である。何故ならば、ＩｎＰに格子整合する混
晶比０．４７からずれるに伴い、格子不整合も顕著とな
り、多量の結晶欠陥等を誘発し結晶性の低下を招くから
である。また、電子移動度の低下等の電気的特性をも悪
化させ、相互コンダクタンスの改善に支障を来すからで
ある。It is preferable that the Ga mixed crystal ratio of GaInAs used as the operation layer be as close as possible to 0.47, which is lattice-matched with InP. 0.4 even if the mixed crystal ratio is changed
It is more convenient to set it to about 7 ± 0.01 from the viewpoint of obtaining high mobility. This is because, as the mixed crystal ratio deviates from 0.47, which is lattice-matched to InP, lattice mismatch also becomes remarkable, causing a large amount of crystal defects and the like, leading to a decrease in crystallinity. In addition, electrical characteristics such as a decrease in electron mobility are also deteriorated, which hinders improvement in mutual conductance.

【００１８】ＦＥＴの製作上、ショットキーゲート電極
を形成し易くするために、ＧａＩｎＡｓ動作層上にＧａ
ＩｎＡｓよりも高いバンドギャップを有する、例えばＡ
ｌＩｎＡｓなどを設けても良い。この際にも、本発明に
則りＩｎＰ緩衝層に熱処理を施せばＡｌＩｎＡｓ層表面
のｒｍｓの改善に効果がある。In order to facilitate the formation of the Schottky gate electrode in the fabrication of the FET, Ga is formed on the GaInAs operation layer.
Have a higher bandgap than InAs, eg, A
lInAs or the like may be provided. Also in this case, if the heat treatment is performed on the InP buffer layer according to the present invention, it is effective in improving the rms of the AlInAs layer surface.

【００１９】[0019]

【作用】ＧａＩｎＡｓ動作層表面の平坦性を改善すると
高電子移動度を発現し、ゲート電極を均質に作り得るの
でＦＥＴの高性能化をもたらす作用がある。When the flatness of the surface of the GaInAs operation layer is improved, high electron mobility is exhibited, and the gate electrode can be formed homogeneously.

【００２０】[0020]

【実施例】以下、本発明を実施例を基に具体的に説明す
る。図１に本発明に係わるＧａＩｎＡｓ／ＩｎＰヘテロ
接合ＦＥＴ用途のエピタキシャルウエハの断面模式図を
示す。（１０１）はＦｅドープ半絶縁性ＩｎＰ単結晶基
板である。面方位は（１００）で、比抵抗は約１０⁷ Ω
・ｃｍであった。（１０２）は結晶基板（１０１）上に
常圧のＭＯＣＶＤ法で成長させた膜厚が約１００ｎｍの
アンドープの高抵抗ＩｎＰ緩衝層である。成長は温度６
３０℃で実施した。このＩｎＰ層（１０２）のｒｍｓは
０．０２μｍであった。EXAMPLES The present invention will be specifically described below based on examples. FIG. 1 is a schematic cross-sectional view of an epitaxial wafer for a GaInAs / InP heterojunction FET according to the present invention. (101) is an Fe-doped semi-insulating InP single crystal substrate. The plane orientation is (100) and the specific resistance is about 10 ⁷ Ω
Cm. (102) is an undoped high-resistance InP buffer layer having a thickness of about 100 nm grown on the crystal substrate (101) by MOCVD under normal pressure. Growth temperature 6
Performed at 30 ° C. The rms of this InP layer (102) was 0.02 μm.

【００２１】このＩｎＰ層（１０２）には成長後熱処理
を施した。熱処理温度は６９０℃とした。処理雰囲気は
水素５．０リットル／分、アルゴン５．０リットル／分
で構成した。従って、本発明の言う不活性ガスの体積混
合率は５０％となった。雰囲気へのＰの添加には濃度１
０％に水素希釈されたＰＨ₃ ガスを使用した。ＰＨ₃ガ
スの添加量は２リットル／ｍｉｎとした。よって、本発
明の言うＰＨ₃ ガス分圧は約２％となる。熱処理時間は
３０分とした。熱処理後、ＩｎＰ緩衝層（１０２）の表
面のｒｍｓは０．０１μｍ未満となった。本実施例で
は、ＩｎＰ緩衝層（１０２）の熱処理は同層を成長させ
たＭＯＣＶＤ炉内で行った。This InP layer (102) was subjected to a heat treatment after growth. The heat treatment temperature was 690 ° C. The processing atmosphere was composed of 5.0 L / min of hydrogen and 5.0 L / min of argon. Therefore, the volume mixing ratio of the inert gas according to the present invention was 50%. Concentration of 1 for the addition of P to the atmosphere
PH ₃ gas diluted to 0% with hydrogen was used. The addition amount of PH ₃ gas was 2 liter / min. Therefore, the partial pressure of PH ₃ gas referred to in the present invention is about 2%. The heat treatment time was 30 minutes. After the heat treatment, the rms on the surface of the InP buffer layer (102) was less than 0.01 μm. In this embodiment, the heat treatment of the InP buffer layer (102) was performed in the MOCVD furnace where the same layer was grown.

【００２２】熱処理後、ＩｎＰ緩衝層（１０２）上に混
晶比が０．４７であるＧａ_0.47Ｉｎ_0.53Ａｓ動作層（１
０３）を形成した。膜厚は０．４μｍとした。このＧａ
_0.47Ｉｎ_0.53Ａｓ層（１０３）はＳｉをドープしたｎ形
層で、キャリア濃度は約１×１０¹⁷ｃｍ^-3であった。ま
た、室温の電子移動度はホール効果測定法に依り、約６
０００ｃｍ² ／Ｖ・ｓと測定された。Ｇａ_0.47Ｉｎ_0.53
Ａｓ層（１０３）の表面のｒｍｓは０．００１μｍ未満
であった。After the heat treatment, a Ga _0.47 In _0.53 As working layer (1) having a mixed crystal ratio of 0.47 is formed on the InP buffer layer (102).
03) was formed. The film thickness was 0.4 μm. This Ga
_{The 0.47} In _0.53 As layer (103) was an n-type layer doped with Si and had a carrier concentration of about 1 × 10 ¹⁷ cm ⁻³ . The electron mobility at room temperature depends on the Hall effect measurement method and is about 6
000 cm ² / V · s. Ga _0.47 In _0.53
The rms of the surface of the As layer (103) was less than 0.001 μm.

【００２３】公知のフォトリソグラフィー法並びにエッ
チング法を駆使して、Ｇａ_0.47Ｉｎ_0.53Ａｓ層（１０
３）にソース（１０４）並びにドレイン電極（１０５）
を形成した。電極（１０４及び１０５）はＧｅを約１３
重量％で含有するＡｕ・Ｇｅ合金を真空蒸着で被着させ
た。公知のフォトリソグラフィー法、リフトオフ法等に
より電極の形状を整えた。尚、本実施例では上述の様に
オーミック電極材料としてＧｅを１３重量％含んでなる
Ａｕ・Ｇｅ合金を使用した。Utilizing a known photolithography method and an etching method, a Ga _0.47 In _0.53 As layer (10
3) Source (104) and drain electrode (105)
Was formed. The electrodes (104 and 105) have Ge of about 13
An Au.Ge alloy containing in wt.% Was deposited by vacuum evaporation. The shape of the electrode was adjusted by a known photolithography method, a lift-off method, or the like. In this embodiment, an Au.Ge alloy containing 13% by weight of Ge was used as the ohmic electrode material as described above.

【００２４】真空蒸着法、フォトリソグラフィー法など
の公知の手法によりゲート電極（１０６）を形成した。
本実施例ではゲート電極（１０６）に高純度Ａｌを使用
した。次に、素子化されたウエハの表面を通常のプラズ
マＣＶＤ法によるＳｉＯ₂ 絶縁膜（１０７）で被覆し
た。ＳｉＯ₂ 膜の厚さは約３００ｎｍとした。A gate electrode (106) was formed by a known method such as a vacuum evaporation method and a photolithography method.
In this embodiment, high-purity Al is used for the gate electrode (106). Next, the surface of the elementized wafer was covered with an SiO ₂ insulating film (107) by a normal plasma CVD method. The thickness of the SiO ₂ film was about 300 nm.

【００２５】製造したＦＥＴの電気的な特性を評価し
た。また、従来のＦＥＴとの詳細な特性の検討をした。
従来のＦＥＴとは上記した如くの成長層の構成となって
はいるものの、ＩｎＰ緩衝層に成長後の熱処理をしてい
ない。従って、表面のｒｍｓが０．０１４μｍと本発明
の規定範囲を越えているＧａＩｎＡｓ動作層から製造さ
れているＦＥＴである。その結果、本発明と従来のＦＥ
Ｔでは、ピンチオフ電圧の均一性に顕著な差異が生じ
た。本発明のＦＥＴではその均一性は相対標準偏差にし
て約１．５％であるのに対し、従来のＦＥＴでは約４．
１％であった。この差異につき検討した結果からは、Ｇ
ａＩｎＡｓ動作層の表面の平坦性が本発明に依り改善さ
れ、ゲート電極の近傍に動作層内に均一な電界分布が生
じ、もってピンチオフ電圧の均一化が達成されたものと
判断された。The electrical characteristics of the manufactured FET were evaluated. In addition, detailed characteristics with a conventional FET were examined.
Although the conventional FET has the structure of the growth layer as described above, the heat treatment after growth is not performed on the InP buffer layer. Accordingly, the FET is manufactured from a GaInAs active layer having a surface rms of 0.014 μm which exceeds the range specified in the present invention. As a result, the present invention and the conventional FE
At T, there was a marked difference in the pinch-off voltage uniformity. The uniformity of the FET of the present invention is about 1.5% as a relative standard deviation, while the conventional FET has a uniformity of about 4.
1%. From the result of examining this difference, G
It was determined that the flatness of the surface of the aInAs operation layer was improved according to the present invention, a uniform electric field distribution was generated in the operation layer near the gate electrode, and the pinch-off voltage was thereby made uniform.

【００２６】[0026]

【発明の効果】ＧａＩｎＡｓＦＥＴに於いて、ＦＥＴ特
性の均一化、特にピンチオフ電圧の均一化をもたらす効
果がある。尚、上記実施例では、ＧａＩｎＡｓＦＥＴを
例にして説明を加えたが、本発明は同様の積層構造から
構成される例えばホール素子にも適用できる。The GaInAsFET has the effect of making the FET characteristics uniform, especially the pinch-off voltage. In the above embodiment, the description has been given by taking the GaInAsFET as an example. However, the present invention can also be applied to, for example, a Hall element having a similar laminated structure.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係わるＦＥＴの断面模式図である。FIG. 1 is a schematic cross-sectional view of an FET according to the present invention.

【図２】ＩｎＰテラスの成長過程を模式的に示す図であ
る。FIG. 2 is a diagram schematically showing a growth process of an InP terrace.

【図３】ＩｎＰテラスの成長過程を模式的に示す図であ
る。FIG. 3 is a diagram schematically showing a growth process of an InP terrace.

【図４】ＩｎＰテラスの成長過程を模式的に示す図であ
る。FIG. 4 is a diagram schematically showing a growth process of an InP terrace.

【図５】ＩｎＰテラスの成長過程を模式的に示す図であ
る。FIG. 5 is a diagram schematically showing a growth process of an InP terrace.

【図６】ｒｍｓを説明するための図である。FIG. 6 is a diagram for explaining rms.

【図７】ＧａＩｎＡｓＦＥＴの断面構造の例を示す外観
図である。FIG. 7 is an external view showing an example of a cross-sectional structure of a GaInAsFET.

【図８】粗い表面に形成されたゲート電極の被着の状況
を示す図である。FIG. 8 is a diagram showing a state of deposition of a gate electrode formed on a rough surface.

【符号の説明】[Explanation of symbols]

（１０１） ＩｎＰ単結晶基板 （１０２） ＩｎＰ緩衝層 （１０２−１） ＩｎＰ成長層表面 （１０３） Ｇａ_0.47Ｉｎ_0.53Ａｓ動作層 （１０３−１） Ｇａ_0.47Ｉｎ_0.53Ａｓ動作層表面 （１０４） ソース電極 （１０５） ドレイン電極 （１０６） ゲート電極 （１０６−１） ゲート電極断線部 （１０７） ＳｉＯ₂ 絶縁膜 （２０１） テラス （２０２） 空隙 （２０３） 成長表面(101) InP single crystal substrate (102) InP buffer layer (102-1) InP growth layer surface (103) Ga _0.47 In _0.53 As operation layer (103-1) Ga _0.47 In _0.53 As operation layer surface (104) Source electrode (105) Drain electrode (106) Gate electrode (106-1) Disconnection of gate electrode (107) SiO ₂ insulating film (201) Terrace (202) Void (203) Growth surface

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812 H01L 21/205 Continuation of the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H01L 21/338 H01L 29/812 H01L 21/205

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ＩｎＰ単結晶基板上に、ＩｎＰ緩衝層とＧ
ａＩｎＡｓ動作層とを順次成長させる電界効果型トラン
ジスタ用エピタキシャルウェハの製造方法に於いて、Ｉ
ｎＰ単結晶基板上にＩｎＰ緩衝層を堆積後、５５０℃以
上７００℃以下の温度範囲に於いて、不活性ガスと水素
ガスとリンを含む雰囲気内で熱処理を施し、その後Ｇａ
ＩｎＡｓ動作層を形成することを特徴とする電界効果型
トランジスタ用エピタキシャルウェハの製造方法。An InP buffer layer and a G layer are formed on an InP single crystal substrate.
a method for manufacturing an epitaxial wafer for a field-effect transistor in which an aInAs operation layer is sequentially grown.
After depositing an InP buffer layer on the nP single crystal substrate, a heat treatment is performed in an atmosphere containing an inert gas, a hydrogen gas and phosphorus at a temperature range of 550 ° C. or more and 700 ° C. or less, and then Ga
A method for manufacturing an epitaxial wafer for a field effect transistor, comprising forming an InAs operation layer.