JP3274668B2 - 演算処理装置及び演算処理方法 - Google Patents

演算処理装置及び演算処理方法

Info

Publication number
JP3274668B2
JP3274668B2 JP29481699A JP29481699A JP3274668B2 JP 3274668 B2 JP3274668 B2 JP 3274668B2 JP 29481699 A JP29481699 A JP 29481699A JP 29481699 A JP29481699 A JP 29481699A JP 3274668 B2 JP3274668 B2 JP 3274668B2
Authority
JP
Japan
Prior art keywords
exclusive
circuit
shift register
data
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP29481699A
Other languages
English (en)
Other versions
JP2001119307A (ja
Inventor
利広 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP29481699A priority Critical patent/JP3274668B2/ja
Priority to US09/449,831 priority patent/US6523146B1/en
Publication of JP2001119307A publication Critical patent/JP2001119307A/ja
Application granted granted Critical
Publication of JP3274668B2 publication Critical patent/JP3274668B2/ja
Priority to US10/305,946 priority patent/US6697994B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
    • H03M13/235—Encoding of convolutional codes, e.g. methods or arrangements for parallel or block-wise encoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2903—Methods and arrangements specifically for encoding, e.g. parallel encoding of a plurality of constituent codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、移動通信機器など
に組み込まれる演算処理装置に関し、特に、畳み込み符
号器及びターボ符号器の効率的処理を可能にしたもので
ある。
【０００２】
【従来の技術】近年、ディジタル信号処理プロセッサ
（以下、ＤＳＰと略称する）は、移動体通信分野のディ
ジタル化の動きに合わせて、例えば、携帯電話等への機
器組み込み型のプロセッサとして多用されている。移動
無線通信回線におけるデータ通信では、ビット誤りが頻
繁に発生するため、誤り訂正処理を行う必要がある。誤
り訂正の手法の中には、畳み込み符号化処理を用いるも
のがあり、畳み込み符号化処理にＤＳＰが使用される。
【０００３】以下、畳み込み符号化処理を簡単に説明す
る。畳み込み符号は、入力ビットとそれに先行する一定
数のビットとのmod2加算（modulo２‐adder）により生
成され、入力ビット１ビットに対応して複数の符号化デ
ータが生成される。１情報ビットの入力に対してｎビッ
トの符号化データが生成される場合、符号化率は１／ｎ
となる。出力の符号化データに影響を与える入力情報ビ
ット数である拘束長Ｋは、mod2加算に用いられるシフト
レジスタの段数に等しい。
【０００４】この符号化データは、入力ビットと、先行
する（Ｋ−１）個の入力ビットの状態とで定まる。従っ
て、畳み込み符号化処理は、このＫビットのデータの中
から選択される一定数のビットを演算対象とし、選択し
た全てのビットに対して排他的論理和をとることによっ
て実行される。
【０００５】この畳み込み符号化処理を高速に行うため
の演算処理装置が、特開平６ー４４０５１号公報等に開
示されている。
【０００６】この装置は、演算対象データを格納するデ
ータレジスタと、このデータレジスタから出力された演
算対象データの構成ビットをビット毎に指定して選択し
たビット選択データを出力するビット選択回路と、この
ビット選択回路から出力されるビット選択データの全ビ
ットの排他的論理和を同時に演算する多入力排他的論理
和回路とを備えている。
【０００７】そして、多入力排他的論理和回路によって
排他的論理和を同時に演算することにより、畳み込み符
号化処理における演算対象ビットの選択と排他的論理和
演算とを高速に実行している。
【０００８】
【発明が解決しようとする課題】しかし、上記の従来の
演算処理装置は、演算対象となるＫ（Ｋは自然数）ビッ
トのデータの更新処理をソフトウェアで実現しているた
め、シフトレジスタ内のデータを読み出してシフト演算
器等でシフト演算を行い、シフトレジスタに書き戻す処
理を必要としている。この一連の処理には１ビットあた
り十数ステップ必要であるため、上記従来の演算処理装
置は、畳み込み符号化処理全体の高速化という点におい
て未だ不十分である。
【０００９】さらに、上記従来の演算処理装置は、多入
力排他的論理和回路を用いているため、ビット選択回路
の配線数が多くなり、ＬＳＩ化する際、配線領域の面積
が大きくなってしまうという問題も有する。
【００１０】これに対し、符号化対象の情報データを供
給する第１のシフトレジスタにシフト入力を与える第２
のシフトレジスタを設け、符号化対象の情報データの更
新処理を１ビットずつシフトしながら順次行うことによ
り、上記一連の処理を不要とすることができ、畳み込み
符号器の処理を高速に行うことができる。さらに、カス
ケード型排他的論理和選択回路を使用することにより、
レジスタに情報ビットの数を格納するステップを不要と
し、畳み込み符号化処理の高速化を図ることができる。
【００１１】この場合、既知ビットを挿入する処理等を
工夫することにより、さらなる畳み込み符号化処理の低
消費電力化及び高速化を図ることができる。
【００１２】本発明はかかる点に鑑みてなされたもので
あり、畳み込み符号化処理の低消費電力化及び高速化を
実現することができる演算処理装置及び演算処理方法を
提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の演算処理装置
は、演算対象データを格納する第１シフトレジスタと、
前記第１シフトレジスタに符号化前のデータをシフト出
力する第２シフトレジスタと、前記第１シフトレジスタ
の各ビットを排他的論理和演算に使用するか否かを示す
ビット位置情報を保持するビット位置情報保持手段と、
前記第１シフトレジスタの各ビットの前段以前のビット
が排他的論理和演算に使用されるか否かを判定する判定
手段と、２入力１出力の排他的論理和回路及び３入力１
出力の選択回路を構成単位として多段縦続接続し、前記
第１シフトレジスタの各ビットを用い、前記ビット位置
情報及び前記判定手段の判定結果に基づいて排他的論理
和演算及び選択演算を行う第１カスケード型排他的論理
和選択手段と、前記ビット位置情報に基づいて前記第１
カスケード型排他的論理和選択手段の各構成単位に入力
するデータを固定する構成単位と同数の第１固定手段と
を具備する構成を採る。また、本発明の演算処理装置
は、排他的論理和回路と、制御情報に基づいて前記排他
的論理和回路の出力データと他のデータの中から１つの
データを選択する選択回路と、この選択回路が前記排他
的論理和回路の出力データを選択しない場合に前記排他
的論理和回路の入力データを固定する固定手段とを具備
する構成を採る。
【００１４】本発明の演算処理装置は、第１カスケード
型排他的論理和選択手段は、排他的論理和回路の出力を
選択回路の第１入力データとして接続し、前記選択回路
の出力を次段の選択回路の第３入力データ及び前記排他
的論理和回路の入力データとして多段縦続接続し、第１
シフトレジスタの各ビット出力を順に前記選択回路の第
２入力データ及び前記排他的論理和回路の入力データと
して接続し、第２シフトレジスタのシフト出力を前記選
択回路の初段の第３入力データとして接続し、第１固定
手段は、ビット位置情報が「０」の段に対応する前記排
他的論理和回路の入力データ及び前記選択回路の第２入
力データを「０」に固定する構成を採る。
【００１５】本発明の演算処理装置の第１固定手段は、
ビット位置情報が「０」の段における第１シフトレジス
タから排他的論理和回路及び選択回路に入力するデータ
を「０」に固定する第１論理積回路と、ビット位置情報
が「０」の段における第２シフトレジスタあるいは前段
の選択回路から前記排他的論理和回路に入力するデータ
を「０」に固定する第２論理積回路とを具備する構成を
採る。また、本発明の演算処理装置の選択回路は、１ビ
ットの制御情報が「０」の場合に排他的論理和回路の出
力データ以外のデータを選択し、固定手段は、前記制御
情報が「０」の場合に前記排他的論理和回路の入力デー
タを「０」に固定する構成を採る。
【００１６】これらの構成により、排他的論理和演算及
び選択演算において、入力データが変化せず、スイッチ
切替動作がなくなるので、畳み込み符号化処理において
消費電力を大幅に削減することができる。
【００１７】本発明の演算処理装置は、２入力１出力の
排他的論理和回路及び３入力１出力の選択回路を構成単
位として多段縦続接続し、第１シフトレジスタの各ビッ
ト及び第２シフトレジスタのシフト出力を用い、ビット
位置情報及び判定手段の判定結果に基づいて排他的論理
和演算及び選択演算を行う第２カスケード型排他的論理
和選択手段と、前記ビット位置情報に基づいて前記第２
カスケード型排他的論理和選択手段の各構成単位に入力
するデータを固定する構成単位と同数の第２固定手段と
を具備し、第１シフトレジスタは、前記第２カスケード
型排他的論理和選択手段の出力を演算対象データとして
格納し、第２シフトレジスタは、前記第２カスケード型
排他的論理和選択手段に符号化前のデータをシフト出力
し、第１カスケード型排他的論理和選択手段は、前記第
１シフトレジスタの各ビット及び前記第２カスケード型
排他的論理和選択手段の出力を用いて排他的論理和演算
及び選択演算を行う構成を採る。
【００１８】本発明の演算処理装置は、第２カスケード
型排他的論理和選択手段は、排他的論理和回路の出力を
選択回路の第１入力データとして接続し、前記選択回路
の出力を次段の選択回路の第３入力データ及び前記排他
的論理和回路の入力データとして多段縦続接続し、第１
シフトレジスタの各ビット出力を順に前記選択回路の第
２入力データ及び前記排他的論理和回路の入力データと
して接続し、第２シフトレジスタのシフト出力を前記選
択回路の初段の第３入力データとして接続し、第２固定
手段は、ビット位置情報が「０」の段に対応する各構成
単位の前記排他的論理和回路の入力データ及び前記選択
回路の第２入力データを「０」に固定する構成を採る。
【００１９】本発明の演算処理装置の第２固定手段は、
ビット位置情報が「０」の段における第１シフトレジス
タから排他的論理和回路及び選択回路に入力するデータ
を「０」に固定する第３論理積回路と、ビット位置情報
が「０」の段における第２シフトレジスタあるいは前段
の選択回路から前記排他的論理和回路に入力するデータ
を「０」に固定する第４論理積回路とを具備する構成を
採る。
【００２０】これらの構成により、排他的論理和演算及
び選択演算において、入力データが変化せず、スイッチ
切替動作がなくなるので、ターボ符号の再帰的畳み込み
符号化処理において消費電力を大幅に削減することがで
きる。
【００２１】本発明の演算処理装置は、演算対象データ
を格納する第１シフトレジスタと、前記第１シフトレジ
スタに符号化前のデータをシフト出力する第２シフトレ
ジスタと、前記第１シフトレジスタの各ビットを排他的
論理和演算に使用するか否かを示すビット位置情報を保
持するビット位置情報保持手段と、前記第１シフトレジ
スタの各ビットを用い、前記ビット位置情報に基づいて
排他的論理和演算及び選択演算を行う第１多入力排他的
論理和手段と、既知ビットを挿入する場合に前記第１シ
フトレジスタの入力データを「０」に固定し、前記第２
シフトレジスタに格納されている入力データをシフトさ
せずに保持させる第３固定手段とを具備する構成を採
る。
【００２２】この構成により、シフトレジスタに格納さ
れている符号化前のデータをシフトさせずに保持させる
ことができるので、シフトレジスタの内容を待避／復帰
したり、既知データに入れ替えたりする必要がなく、入
力データの途中でも既知ビットを挿入する処理を行うこ
とができ、畳み込み符号化処理を柔軟かつ高速に行うこ
とができる。
【００２３】本発明の演算処理装置は、第１シフトレジ
スタの各ビット及び第２シフトレジスタのシフト出力を
用い、ビット位置情報に基づいて排他的論理和演算及び
選択演算を行う第２多入力排他的論理和手段を具備し、
第１シフトレジスタは、前記第２多入力排他的論理和手
段の出力を演算対象データとして格納し、第２シフトレ
ジスタは、前記第２多入力排他的論理和手段に符号化前
のデータをシフト出力し、第１多入力排他的論理和手段
は、前記第１シフトレジスタの各ビット及び前記多入力
排他的論理和手段の出力を用いて排他的論理和演算及び
選択演算を行う構成を採る。
【００２４】この構成により、シフトレジスタに格納さ
れている符号化前のデータをシフトさせずに保持させる
ことができるので、シフトレジスタの内容を待避／復帰
したり、既知データに入れ替えたりする必要がなく、入
力データの途中でも既知ビットを挿入する処理を行うこ
とができ、ターボ符号の再帰的畳み込み符号化処理を柔
軟かつ高速に行うことができる。
【００２５】本発明の演算処理装置は、演算対象データ
を格納する第１シフトレジスタと、符号化前のデータを
シフト出力する第２シフトレジスタと、前記第１シフト
レジスタの各ビットを排他的論理和演算に使用するか否
かを示すビット位置情報を保持するビット位置情報保持
手段と、前記第１シフトレジスタの各ビットを用い、前
記ビット位置情報に基づいて排他的論理和演算及び選択
演算を行う第１多入力排他的論理和手段と、第１シフト
レジスタの各ビット及び第２シフトレジスタのシフト出
力を用い、ビット位置情報に基づいて排他的論理和演算
及び選択演算を行う第２多入力排他的論理和手段と、前
記第２シフトレジスタのシフト出力あるいは前記第２多
入力排他的論理和手段の出力のいずれか一方を前記第１
シフトレジスタ及び前記第１多入力排他的論理和手段に
出力する切替手段とを具備する構成を採る。
【００２６】この構成により、１つの演算処理装置で畳
み込み符号器とターボ符号器とを兼用することができ
る。
【００２７】本発明のディジタル信号処理プロセッサ
は、上記いずれかの演算処理装置を搭載する構成を採
る。また、本発明の通信端末装置は、上記いずれかの演
算処理装置を搭載する構成を採る。また、本発明の基地
局装置は、上記いずれかの演算処理装置を搭載する構成
を採る。
【００２８】これらの構成により、畳み込み符号化処理
あるいはターボ符号の再帰的畳み込み符号化処理を高速
に行うことができるので、高速な無線通信を行うことが
できる。
【００２９】本発明の演算処理方法は、２つのシフトレ
ジスタの一方に演算対象データを格納し、他方から符号
化前のデータをシフト出力し、前記演算対象データの前
段以前のビットが排他的論理和演算に使用されるか否か
を判定し、前記演算対象データを用い、演算対象データ
の各ビットを排他的論理和演算に使用するか否かを示す
ビット位置情報と前記判定結果に基づいて排他的論理和
演算及び選択演算を行うこととした。
【００３０】この方法により、シフトレジスタ内のデー
タを読み出してシフト演算器等でシフト演算を行い、シ
フトレジスタに書き戻す処理を不要とし、畳み込み符号
化処理の高速化を図ることができる。
【００３１】本発明の演算処理方法は、排他的論理和演
算及び選択演算を多段縦続的に行い、ビット位置情報に
基づいて各段の排他的論理和演算及び前記選択演算の入
力データを固定することとした。
【００３２】この方法により、排他的論理和演算及び選
択演算において、入力データが変化せず、スイッチ切替
動作がなくなるので、畳み込み符号化処理において消費
電力を大幅に削減することができる。
【００３３】
【発明の実施の形態】本発明の骨子は、選択演算におい
て「０」を選択する場合、あるいは、既知ビットを入力
する場合に入力データを「０」に固定する回路を備える
ことである。
【００３４】以下、本発明の実施の形態について、添付
図面を参照して詳細に説明する。
【００３５】（実施の形態１）図１は、実施の形態１に
係る演算処理装置の構成を示すブロック図である。
【００３６】図１において、データメモリ１は、畳み込
み符号化される情報データなどを記憶する。アドレスカ
ウンタ２は、データメモリ１に接続され、データメモリ
１に記憶されたデータのアドレスをデータメモリ１に供
給する。データバス３は、データメモリ１から読み出し
たデータ等を転送する。
【００３７】シフトレジスタ４は、データメモリ１から
データバス３を介して読み出したデータを格納するとと
もに、後述するセレクタ１２からのシフト出力をシフト
入力として１ビットずつシフトしながら後述するカスケ
ード型排他的論理和選択回路８及びカスケード型排他的
論理和選択回路９にデータを供給する。
【００３８】シフトレジスタ５は、データメモリ１から
データバス３を介して読み出したデータを格納するとと
もに、１ビットずつシフトして、そのシフト出力を後述
するセレクタ１２及びカスケード型排他的論理和選択回
路９に供給する。
【００３９】レジスタ６は、後述するカスケード型排他
的論理和選択回路８における排他的論理和演算の対象デ
ータのビット位置指定を行うビット選択情報を保持す
る。レジスタ７は、後述するカスケード型排他的論理和
選択回路９における排他的論理和演算の対象データのビ
ット位置指定を行うビット選択情報を保持する。
【００４０】カスケード型排他的論理和選択回路８は、
シフトレジスタ４、レジスタ６及びセレクタ１２の各出
力信号に対して、排他的論理和選択演算を多段縦続（カ
スケード：cascade）的に行う。カスケード型排他的論
理和選択回路８の出力はシフトレジスタ９にシフト入力
される。
【００４１】カスケード型排他的論理和選択回路９は、
シフトレジスタ４、シフトレジスタ５及びレジスタ７の
各出力信号に対して、排他的論理和選択演算を縦続的に
行う。カスケード型排他的論理和選択回路９の出力はセ
レクタ１２に入力される。
【００４２】判定回路１０は、レジスタ６の出力信号に
基づいて、カスケード型排他的論理和選択回路８におけ
る排他的論理和選択演算の選択の根拠となる判定を行
う。判定回路１１は、レジスタ７の出力信号に基づい
て、カスケード型排他的論理和選択回路９における排他
的論理和選択演算の選択の根拠となる判定を行う。
【００４３】なお、カスケード型排他的論理和選択回路
８並びに判定回路１０、及び、カスケード型排他的論理
和選択回路９並びに判定回路１１の具体的な構成内容に
関しては後述する。
【００４４】セレクタ１２は、畳み込み符号を生成する
場合にはシフトレジスタ５の出力信号を選択し、ターボ
符号を生成する場合にはカスケード型排他的論理和選択
回路９の出力信号を選択し、選択した信号をシフトレジ
スタ４に出力する。
【００４５】シフトレジスタ１３は、カスケード型排他
的論理和選択回路８の出力をシフト入力として１ビット
ずつシフトしながら保持する。インタリーバ１４は、入
力したデータのビット系列をランダムに入れ替えて出力
する。
【００４６】次に、カスケード型排他的論理和選択回路
８並びに判定回路１０の具体的な構成内容について、図
２のブロック図を用いて説明する。
【００４７】図２に示すように、カスケード型排他的論
理和選択回路８は、２入力１出力の排他的論理和回路１
０１と、３入力１出力のセレクタ１０２とで１単位を構
成する。以下、排他的論理和回路１０１とセレクタ１０
２とで構成する１単位を「構成単位１０３」という。
【００４８】また、カスケード型排他的論理和選択回路
８は、構成単位１０３と同数の論理積回路１０４及び論
理積回路１０５を有する。
【００４９】レジスタ６は、判定回路１０、論理積回路
１０４、１０５及び各構成単位１０３内のセレクタ１０
２に接続し、ビット選択情報を出力する。ビット選択情
報は、排他的論理和演算の対象データのビット位置を指
定する同時に、第ｉ段の排他的論理和回路１０１の入力
としてシフトレジスタ４の第ｉ段のビットを使用するか
否かを指示する制御信号Ａとしても用いられる（ｉはｎ
以下の自然数）。
【００５０】判定回路１０は、各構成単位１０３内のセ
レクタ１０２に接続し、制御信号Ｂを出力する。制御信
号Ｂは、第ｉ段の排他的論理和回路１０１の入力として
シフトレジスタ４のｉ段以前のビットが使用されるか否
かを判定するための信号である。
【００５１】論理積回路１０４は、レジスタ６の値が０
のときに出力を０に固定し、レジスタ６の値が１のとき
にシフトレジスタ４の値をそのまま出力する。
【００５２】論理積回路１０５は、レジスタ６の値が０
のときに出力を０に固定する。論理積回路１０５は、レ
ジスタ６の値が１のとき、初段の場合にセレクタ１２の
値をそのまま出力し、初段以外の場合に第（ｉ−１）段
のセレクタ１０２の値をそのまま出力する。
【００５３】第ｉ段の排他的論理和回路１０１は、論理
積回路１０４の第ｉ段の出力と論理積回路１０５の第ｉ
段の出力とを入力し、排他的論理和演算を行なって１ビ
ットの信号を出力する。
【００５４】第ｉ段のセレクタ１０２は、排他的論理和
回路１０１の第ｉ段のビット出力を第１入力データと
し、論理積回路１０４の第ｉ段のビット出力を第２入力
データとし、論理積回路１０５の第ｉ段のビット出力を
第３入力データとする。そして、各セレクタ１０２は、
制御信号Ａと制御信号Ｂの値に従って、図３の説明図に
示すように、第１入力データから第３入力データの中の
いずれかを出力する。
【００５５】この接続関係により、カスケード型排他的
論理和選択回路８において、構成単位１０３が（ｎ−
１）個、多段縦続接続される。
【００５６】次に、カスケード型排他的論理和選択回路
９並びに判定回路１１の具体的な構成内容について、図
４のブロック図を用いて説明する。
【００５７】図４に示すように、カスケード型排他的論
理和選択回路９は、２入力１出力の排他的論理和回路１
５１と、３入力１出力のセレクタ１５２とで１単位を構
成する。以下、排他的論理和回路１５１とセレクタ１５
２とで構成する１単位を「構成単位１５３」という。ま
た、カスケード型排他的論理和選択回路９は、構成単位
１５３と同数の論理積回路１５４及び論理積回路１５５
を有する。
【００５８】レジスタ７は、判定回路１１、論理積回路
１５４、１５５及び各構成単位１５３内のセレクタ１５
２に接続し、ビット選択情報を出力する。ビット選択情
報は、排他的論理和演算の対象データのビット位置を指
定すると同時に、第ｉ段の排他的論理和回路１５１の入
力としてシフトレジスタ４の第ｉ段のビットを使用する
か否かを指示する制御信号Ｃとしても用いられる（ｉは
ｎ以下の自然数）。
【００５９】判定回路１１は、各構成単位１５３内のセ
レクタ１５２に接続し、制御信号Ｄを出力する。制御信
号Ｄは、第ｉ段の排他的論理和回路１５１の入力として
シフトレジスタ４のｉ段以前のビットが使用されるか否
かを判定するための信号である。
【００６０】論理積回路１５４は、レジスタ７の値が０
のときに出力を０に固定し、レジスタ７の値が１のとき
にシフトレジスタ４の値をそのまま出力する。
【００６１】論理積回路１５５は、レジスタ７の値が０
のときに出力を０に固定する。論理積回路１５５は、レ
ジスタ７の値が１のとき、初段の場合にシフトレジスタ
５の値をそのまま出力し、初段以外の場合に第（ｉ−
１）段のセレクタ１５２の値をそのまま出力する。
【００６２】第ｉ段の排他的論理和回路１５１は、論理
積回路１５４の第ｉ段の出力と論理積回路１５５の第ｉ
段の出力とを入力し、排他的論理和演算を行なって１ビ
ットの信号を出力する。
【００６３】セレクタ１５２の初段は、排他的論理和回
路１５１の初段のビット出力を第１入力データとし、論
理積回路１５４の第１段のビット出力を第２入力データ
とし、シフトレジスタ５の初段のビット出力を第３入力
データとする。
【００６４】また、初段以外の第ｉ段のセレクタ１５２
は、第ｉ段の排他的論理和回路１５１のビット出力を第
１入力データとし、論理積回路１５４の第ｉ段のビット
出力を第２入力データとし、第（ｉ−１）段のセレクタ
１５２のビット出力を第３入力データとする。
【００６５】そして、各セレクタは、制御信号Ｃと制御
信号Ｄの値に従って、第１入力データから第３入力デー
タの中のいずれかを出力する。なお、セレクタ１５３の
具体的な動作は、図３に示したセレクタ１０３と同様で
あり、図３に対して制御信号Ａを制御信号Ｃに、制御信
号Ｂを制御信号Ｄに置き換えたものとなる。
【００６６】この接続関係により、カスケード型排他的
論理和選択回路１０９において、構成単位１５３がｎ
個、多段縦続接続される。
【００６７】次に、上記の演算処理装置が、図５に示す
拘束長Ｋ＝４、符号化率１／２の畳み込み符号器と等価
の処理を行う場合の動作について説明する。この場合、
セレクタ１２は、シフトレジスタ５の出力信号をシフト
レジスタ４に入力させる。
【００６８】なお、データメモリ１、アドレスカウンタ
２、データバス３、シフトレジスタ５、レジスタ６、
７、１３等のデータパスのビット幅は８ビットとする。
データメモリ１には、符号化対象のデータ８ビットを１
語として０番地から順に格納されているものとする。こ
こでは簡単のため、１フレームの情報データは８ビット
とする。また、レジスタ７にはあらかじめ、値ｂ'0000'
が格納されているものとする。
【００６９】まず、第１ステップとして、アドレスカウ
ンタ２にデータの先頭番地０を設定する。
【００７０】次に、第２ステップとして、データメモリ
１からアドレスカウンタ２で示される番地のデータ読み
出し、データバス３を介してシフトレジスタ４に格納す
る。また、アドレスカウンタ２の値を１だけインクリメ
ントする。
【００７１】次に、第３ステップとして、データメモリ
１からアドレスカウンタ２で示される番地のデータを読
み出し、データバス３を介してシフトレジスタ５に格納
する。
【００７２】次に、第４ステップとして、レジスタ６
に、図５における符号化データＸ１を生成するために必
要なシフトレジスタのビット位置のデータｂ'1011'を格
納する。
【００７３】次に、第５ステップとして、カスケード型
排他的論理和選択回路８が動作して符号化データを生成
し、生成結果をシフトレジスタ１３にシフト入力して格
納する。このとき、カスケード型排他的論理和選択回路
８内の各構成単位１０３は、制御信号Ａ及び制御信号Ｂ
により図３に示した選択動作を行う。
【００７４】次に、第６ステップとして、レジスタ６
に、図５における符号化データＸ２を生成するために必
要なシフトレジスタのビット位置のデータｂ'1001'を格
納する。
【００７５】次に、第７ステップとして、カスケード型
排他的論理和選択回路８が動作して符号化データを生成
し、生成結果をシフトレジスタ１３にシフト入力して格
納する。このとき、カスケード型排他的論理和選択回路
８内の各構成単位１０３は、制御信号Ａ及び制御信号Ｂ
により図３に示すような選択動作を行う。
【００７６】次に、第８ステップとして、シフトレジス
タ４とシフトレジスタ５が同時に１ビット左にシフトす
る。
【００７７】上記の第１ステップから第８ステップまで
の処理を実行することにより、情報データ１ビット分の
符号化処理を行うことができる。
【００７８】そして、第４ステップから第８ステップま
でを４回繰り返すことにより、シフトレジスタ１３に８
ビットの符号化データが格納されるので、第９ステップ
として、シフトレジスタ１３の値をデータメモリ１に格
納する。
【００７９】さらに、第４ステップから第８ステップま
でを４回、計８回繰り返すことにより、シフトレジスタ
５の内容が全てシフトアウトされるので、第３ステップ
の動作を行って入力データの補充を行う。
【００８０】このように、上記畳み込み符号化処理の一
連の動作において、論理積回路１０４、１０５、１５
４、１５５を設けることにより、レジスタ６のビット値
が「０」の部分では、各構成単位１０３のセレクタに挿
入される制御信号Ａの値も「０」であるので、排他的論
理和回路１０１の２つの入力が論理積回路１０４、１０
５によって「０」に固定される。また、セレクタ１０２
の第１入力データ及び第２入力データの値も「０」又は
「１」に固定される。さらに、レジスタ７にはあらかじ
め、値ｂ'0000'が格納されているため、各構成単位１５
３のセレクタに挿入される制御信号Ｃの値も「０」であ
るので、排他的論理和回路１５１の２つの入力が論理積
回路１５４、１５５によって「０」に固定される。ま
た、セレクタ１５２の第１入力データ及び第２入力デー
タの値も「０」又は「１」に固定される。
【００８１】従って、排他的論理和回路１０１、１５１
及びセレクタ１０２、１５２において、入力データが変
化せず、スイッチ切替動作がなくなるので、畳み込み符
号化処理において消費電力を大幅に削減することができ
る。
【００８２】次に、上記の演算処理装置が、誤り訂正符
号の一種であるターボ符号の符号化処理を高速に行う場
合について説明する。ターボ符号は、畳み込み符号の性
能を大きく上回る誤り訂正符号として提案され、無線通
信システムへの適用も検討されている。
【００８３】図６のターボ符号器の構成例に示すよう
に、ターボ符号器は２つの再帰的組織畳み込み符号化器
（以下、「ＲＳＣ」という）２５１、２５２と、その間
のインタリーバ２５３によって構成される。
【００８４】インタリーバ２５３は、データのビット系
列をランダムに入れ換えることによりインタリービング
を実現する。例えば、インターリーバ２５３に、データ
のビット系列｛d1、 d2、 d3、 d4、 d5、 d6、 d7、 d
8}を入力すると、ビット系列｛d4、 d6、 d2、 d8、 d
5、 d1、 d7、 d3｝を出力する。符号化の手順として
は、ＲＳＣ２５１により情報系列を符号化し、また、１
フレーム分の情報系列にランダムインタリービングを施
した後に、ＲＳＣ２５２によって符号化を行う。
【００８５】図７は、ＲＳＣ２５１、２５２の構成例を
示す図であり、入力データｄを１ビット入力すると符号
化データｘが１ビット出力される。
【００８６】次に、上記の演算処理装置が、図６、７に
示すターボ符号器の処理を行う動作について説明する。
この場合、図１のセレクタ１２は、カスケード型排他的
論理和選択回路９の出力信号をシフトレジスタ４に入力
させる。
【００８７】なお、データメモリ１、アドレスカウンタ
２、データバス３、シフトレジスタ５、レジスタ６、
７、１３等のデータパスのビット幅は８ビットとする。
シフトレジスタ４のビット数は３ビットとする。データ
メモリ１には、符号化対象のデータ８ビットを１語とし
て０番地から順に格納されているものとする。ここでは
簡単のため、１フレームの情報データは８ビットとす
る。
【００８８】まず、第１ステップとして、アドレスカウ
ンタ２にデータの先頭番地を設定する。また、シフトレ
ジスタ４に、０を格納する。
【００８９】次に、第２ステップとして、データメモリ
１からアドレスカウンタ２で示される番地のデータを読
み出して、データバス３を介してシフトレジスタ５に格
納する。アドレスカウンタ２の値は１だけインクリメン
トする。
【００９０】次に、第３ステップとして、レジスタ６
に、図７における符号化データｘを生成するために必要
となるシフトレジスタのビット位置のデータｂ'1010'を
格納する。
【００９１】次に、第４ステップとして、レジスタ７
に、図７におけるシフトレジスタの初段の入力データを
生成するために必要となるビット位置のデータｂ'1110'
を格納する。
【００９２】次に、第５ステップとして、カスケード型
排他的論理和選択回路９１０が動作して符号化データを
生成し、生成結果を、セレクタ１２を介してシフトレジ
スタ４及びカスケード型排他的論理和選択回路８に出力
する。このとき、カスケード型排他的論理和選択回路９
１０内の各構成単位１５３は、制御信号Ｃ及び制御信号
Ｄにより図３と同様の選択動作を行う。また、カスケー
ド型排他的論理和回路８が動作して、符号化データを生
成し、生成結果を、シフトレジスタ１３に出力する。こ
のとき、カスケード型排他的論理和選択回路８内の各構
成単位１０３は、制御信号Ａ及び制御信号Ｂにより図３
に示すような選択動作を行う。
【００９３】次に、第６ステップとして、シフトレジス
タ４とシフトレジスタ５が同時に１ビット左にシフトす
る。
【００９４】上記の第１ステップから第６ステップまで
の処理を実行することにより、情報データ１ビット分の
符号化処理を行うことができる。
【００９５】そして、第５ステップから第６ステップま
でを８回繰り返すことにより、シフトレジスタ５の内容
が全てシフトアウトされる。また、シフトレジスタ１３
に８ビットの符号化データが格納されるので、第７ステ
ップとして、シフトレジスタ１３の値をデータメモリ１
に格納する。また、情報データのビット数が８ビットよ
り大きいときは、ステップ１の動作を行って入力データ
の補充を行う。
【００９６】以上の処理により、１フレーム分の情報デ
ータに対するＲＳＣによる符号化処理が終了したことに
なる。
【００９７】次に、１フレーム分の情報データに対する
インタリーブを行う。まず、データメモリ１のアドレス
０番地から１フレーム分の情報データのビット系列｛d
1、 d2、 d3、 d4、 d5、 d6、 d7、 d8}を読み出し、
データバス３を介してインタリーバ１４に入力する。イ
ンタリーバ１４は、ビット系列｛d4、 d6、 d2、 d8、d
5、 d1、 d7、 d3｝を出力する。このビット系列を、デ
ータメモリ１の１番地に格納する。
【００９８】最後に、インターリーブ後の１フレーム分
のビット系列｛d4、 d6、 d2、 d8、 d5、 d1、 d7、 d
3｝に対して符号化を行う。これは、データの先頭番地
を１番地として、上記の第１ステップから第７ステップ
までの処理を行えばよい。このとき、第５ステップと第
６ステップを８回繰り返す。
【００９９】このように、上記ターボ符号化処理の一連
の動作において、論理積回路１０４、１０５、１５４及
び１５５を設けることにより、レジスタ６のビット値が
「０」の部分では、各構成単位１０３のセレクタに挿入
される制御信号Ａの値も「０」であるので、排他的論理
和回路１０１の２つの入力が論理積回路１０４、１０５
によって「０」に固定される。また、セレクタ１０２の
第１入力データ及び第２入力データの値も「０」又は
「１」に固定される。さらに、レジスタ７のビット値が
「０」の部分では、各構成単位１５３のセレクタに挿入
される制御信号Ｃの値も「０」であるので、排他的論理
和回路１５１の２つの入力が論理積回路１５４、１５５
によって「０」に固定される。また、セレクタ１５２の
第１入力データ及び第２入力データの値も「０」又は
「１」に固定される。
【０１００】従って、排他的論理和回路１０１、１５１
及びセレクタ１０２、１５２において、入力データが変
化せず、スイッチ切替動作がなくなるので、ターボ符号
の再帰的畳み込み符号化処理において消費電力を大幅に
削減することができる。
【０１０１】（実施の形態２）実施の形態２は、畳み込
み符号化処理において、既知ビットを挿入する処理を柔
軟かつ高速に行うことを目的とする形態である。
【０１０２】図８は、実施の形態２に係る演算処理装置
の構成を示すブロック図である。なお、図８に示す演算
処理装置において、図１に示した演算処理装置と動作が
共通する構成部分については、図１と同一符号を付して
説明を省略する。
【０１０３】図８に示す演算処理装置において、図１に
示した演算処理装置に対して、論理積回路２１を追加し
た構成を採り、制御信号Ｅがシフトレジスタ５及び論理
積回路２１に入力される。
【０１０４】制御信号Ｅは、入力データとして既知ビッ
トを挿入する場合に「０」であり、他の場合に「１」で
ある。制御信号Ｅが「１」の場合、シフトレジスタ５の
出力が論理積回路２１を通じてそのままセレクタ１２に
入力されるので、図８の演算処理装置の動作は図１の演
算処理装置と同一となる。
【０１０５】制御信号Ｅを「０」とすることにより、シ
フトレジスタ５の出力は論理積回路２１によって「０」
に固定されるので、カスケード型排他的論理和選択回路
９、シフトレジスタ４及びカスケード型排他的論理和選
択回路８に既知データとしての「０」を入力することが
できる。
【０１０６】このとき、制御信号Ｅにて、シフトレジス
タ５に格納されている他の入力データをシフトさせずに
保持させることにより、シフトレジスタの内容を待避／
復帰したり、既知データに入れ替えたりする必要がな
い。
【０１０７】従って、入力データの途中でも既知ビット
を挿入する処理を行うことができ、畳み込み符号化処理
を柔軟かつ高速に行うことができる。
【０１０８】なお、実施の形態２では、カスケード型排
他的論理和選択回路を用いて説明したが、他の多入力排
他的論理和回路を用いても同様の効果を得ることができ
る。
【０１０９】また、上記各実施の形態では、セレクタに
入力されるビットを固定する回路として論理積回路を用
いたが、本発明はこれに限られず、ＮＡＮＤ回路やラッ
チ回路等の他の回路を用いても同様の効果を得ることが
できる。
【０１１０】また、上記各実施の形態で説明した演算処
理装置はＤＳＰに組み込むことができ、このＤＳＰは無
線通信を行う通信端末装置及び基地局装置等の誤り訂正
復号部に組み込むことができる。
【０１１１】
【発明の効果】以上説明したように、本発明の演算処理
装置及び演算処理方法によれば、畳み込み符号化処理の
低消費電力化及び高速化を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る演算処理装置の構
成を示すブロック図
【図２】上記実施の形態に係る演算処理装置のカスケー
ド型排他的論理和選択回路並びに判定回路の構成内容を
示すブロック図
【図３】上記実施の形態に係る演算処理装置のセレクタ
の入力制御信号に対する選択出力を説明する図
【図４】上記実施の形態に係る演算処理装置のカスケー
ド型排他的論理和選択回路並びに判定回路の構成内容を
示すブロック図
【図５】拘束長Ｋ＝４、符号化率１／２の畳み込み符号
器を示す図
【図６】ターボ符号器の構成例を示す図
【図７】ターボ符号器内の再帰的組織畳み込み符号化器
を示す図
【図８】本発明の実施の形態２に係る演算処理装置の構
成を示すブロック図
【符号の説明】
４、５、１３ シフトレジスタ ６、７ レジスタ ８、９ カスケード型排他的論理和選択回路 １０、１１ 判定回路 １２ セレクタ ２１ 論理積回路 １０１ 排他的論理和回路 １０２ セレクタ １０３ 構成単位 １０４、１０５ 論理積回路

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 演算対象データを格納する第１シフトレ
    ジスタと、前記第１シフトレジスタに符号化前のデータ
    をシフト出力する第２シフトレジスタと、前記第１シフ
    トレジスタの各ビットを排他的論理和演算に使用するか
    否かを示すビット位置情報を保持するビット位置情報保
    持手段と、前記第１シフトレジスタの各ビットの前段以
    前のビットが排他的論理和演算に使用されるか否かを判
    定する判定手段と、２入力１出力の排他的論理和回路及
    び３入力１出力の選択回路を構成単位として多段縦続接
    続し、前記第１シフトレジスタの各ビットを用い、前記
    ビット位置情報及び前記判定手段の判定結果に基づいて
    排他的論理和演算及び選択演算を行う第１カスケード型
    排他的論理和選択手段と、前記ビット位置情報に基づい
    て前記第１カスケード型排他的論理和選択手段の各構成
    単位に入力するデータを固定する構成単位と同数の第１
    固定手段とを具備することを特徴とする演算処理装置。
  2. 【請求項２】 第１カスケード型排他的論理和選択手段
    は、排他的論理和回路の出力を選択回路の第１入力デー
    タとして接続し、前記選択回路の出力を次段の選択回路
    の第３入力データ及び前記排他的論理和回路の入力デー
    タとして多段縦続接続し、第１シフトレジスタの各ビッ
    ト出力を順に前記選択回路の第２入力データ及び前記排
    他的論理和回路の入力データとして接続し、第２シフト
    レジスタのシフト出力を前記選択回路の初段の第３入力
    データとして接続し、第１固定手段は、ビット位置情報
    が「０」の段に対応する前記排他的論理和回路の入力デ
    ータ及び前記選択回路の第２入力データを「０」に固定
    することを特徴とする請求項１記載の演算処理装置。
  3. 【請求項３】 第１固定手段は、ビット位置情報が
    「０」の段における第１シフトレジスタから排他的論理
    和回路及び選択回路に入力するデータを「０」に固定す
    る第１論理積回路と、ビット位置情報が「０」の段にお
    ける第２シフトレジスタあるいは前段の選択回路から前
    記排他的論理和回路に入力するデータを「０」に固定す
    る第２論理積回路とを具備することを特徴とする請求項
    ２記載の演算処理装置。
  4. 【請求項４】 ２入力１出力の排他的論理和回路及び３
    入力１出力の選択回路を構成単位として多段縦続接続
    し、第１シフトレジスタの各ビット及び第２シフトレジ
    スタのシフト出力を用い、ビット位置情報及び判定手段
    の判定結果に基づいて排他的論理和演算及び選択演算を
    行う第２カスケード型排他的論理和選択手段と、前記ビ
    ット位置情報に基づいて前記第２カスケード型排他的論
    理和選択手段の各構成単位に入力するデータを固定する
    構成単位と同数の第２固定手段とを具備し、第１シフト
    レジスタは、前記第２カスケード型排他的論理和選択手
    段の出力を演算対象データとして格納し、第２シフトレ
    ジスタは、前記第２カスケード型排他的論理和選択手段
    に符号化前のデータをシフト出力し、第１カスケード型
    排他的論理和選択手段は、前記第１シフトレジスタの各
    ビット及び前記第２カスケード型排他的論理和選択手段
    の出力を用いて排他的論理和演算及び選択演算を行うこ
    とを特徴とする請求項１から請求項３のいずれかに記載
    の演算処理装置。
  5. 【請求項５】 第２カスケード型排他的論理和選択手段
    は、排他的論理和回路の出力を選択回路の第１入力デー
    タとして接続し、前記選択回路の出力を次段の選択回路
    の第３入力データ及び前記排他的論理和回路の入力デー
    タとして多段縦続接続し、第１シフトレジスタの各ビッ
    ト出力を順に前記選択回路の第２入力データ及び前記排
    他的論理和回路の入力データとして接続し、第２シフト
    レジスタのシフト出力を前記選択回路の初段の第３入力
    データとして接続し、第２固定手段は、ビット位置情報
    が「０」の段に対応する各構成単位の前記排他的論理和
    回路の入力データ及び前記選択回路の第２入力データを
    「０」に固定することを特徴とする請求項４記載の演算
    処理装置。
  6. 【請求項６】 第２固定手段は、ビット位置情報が
    「０」の段における第１シフトレジスタから排他的論理
    和回路及び選択回路に入力するデータを「０」に固定す
    る第３論理積回路と、ビット位置情報が「０」の段にお
    ける第２シフトレジスタあるいは前段の選択回路から前
    記排他的論理和回路に入力するデータを「０」に固定す
    る第４論理積回路とを具備することを特徴とする請求項
    ５記載の演算処理装置。
  7. 【請求項７】 演算対象データを格納する第１シフトレ
    ジスタと、前記第１シフトレジスタに符号化前のデータ
    をシフト出力する第２シフトレジスタと、前記第１シフ
    トレジスタの各ビットを排他的論理和演算に使用するか
    否かを示すビット位置情報を保持するビット位置情報保
    持手段と、前記第１シフトレジスタの各ビットを用い、
    前記ビット位置情報に基づいて排他的論理和演算及び選
    択演算を行う第１多入力排他的論理和手段と、既知ビッ
    トを挿入する場合に前記第１シフトレジスタの入力デー
    タを「０」に固定し、前記第２シフトレジスタに格納さ
    れている入力データをシフトさせずに保持させる第３固
    定手段とを具備することを特徴とする演算処理装置。
  8. 【請求項８】 第１シフトレジスタの各ビット及び第２
    シフトレジスタのシフト出力を用い、ビット位置情報に
    基づいて排他的論理和演算及び選択演算を行う第２多入
    力排他的論理和手段を具備し、第１シフトレジスタは、
    前記第２多入力排他的論理和手段の出力を演算対象デー
    タとして格納し、第２シフトレジスタは、前記第２多入
    力排他的論理和手段に符号化前のデータをシフト出力
    し、第１多入力排他的論理和手段は、前記第１シフトレ
    ジスタの各ビット及び前記多入力排他的論理和手段の出
    力を用いて排他的論理和演算及び選択演算を行うことを
    特徴とする請求項７記載の演算処理装置。
  9. 【請求項９】 演算対象データを格納する第１シフトレ
    ジスタと、符号化前のデータをシフト出力する第２シフ
    トレジスタと、前記第１シフトレジスタの各ビットを排
    他的論理和演算に使用するか否かを示すビット位置情報
    を保持するビット位置情報保持手段と、前記第１シフト
    レジスタの各ビットを用い、前記ビット位置情報に基づ
    いて排他的論理和演算及び選択演算を行う第１多入力排
    他的論理和手段と、第１シフトレジスタの各ビット及び
    第２シフトレジスタのシフト出力を用い、ビット位置情
    報に基づいて排他的論理和演算及び選択演算を行う第２
    多入力排他的論理和手段と、前記第２シフトレジスタの
    シフト出力あるいは前記第２多入力排他的論理和手段の
    出力のいずれか一方を前記第１シフトレジスタ及び前記
    第１多入力排他的論理和手段に出力する切替手段とを具
    備することを特徴とする請求項４から請求項８のいずれ
    かに記載の演算処理装置。
  10. 【請求項１０】 請求項１から請求項９のいずれかに記
    載の演算処理装置を搭載することを特徴とするディジタ
    ル信号処理プロセッサ。
  11. 【請求項１１】 請求項１から請求項９のいずれかに記
    載の演算処理装置を搭載することを特徴とする通信端末
    装置。
  12. 【請求項１２】 請求項１から請求項９のいずれかに記
    載の演算処理装置を搭載することを特徴とする基地局装
    置。
  13. 【請求項１３】 ２つのシフトレジスタの一方に演算対
    象データを格納し、他方から符号化前のデータをシフト
    出力し、前記演算対象データの前段以前のビットが排他
    的論理和演算に使用されるか否かを判定し、前記演算対
    象データを用い、演算対象データの各ビットを排他的論
    理和演算に使用するか否かを示すビット位置情報と前記
    判定結果に基づいて排他的論理和演算及び選択演算を行
    うことを特徴とする演算処理方法において、 排他的論理和演算及び選択演算を多段縦続的に行い、ビ
    ット位置情報に基づいて各段の排他的論理和演算及び前
    記選択演算の入力データを固定することを特徴とする演
    算処理方法。
  14. 【請求項１４】 排他的論理和回路と、制御情報に基づ
    いて前記排他的論理和回路の出力データと他のデータの
    中から１つのデータを選択する選択回路と、この選択回
    路が前記排他的論理和回路の出力データを選択しない場
    合に前記排他的論理和回路の入力データを固定する固定
    手段とを具備することを特徴とする演算処理装置。
  15. 【請求項１５】 選択回路は、１ビットの制御情報が
    「０」の場合に排他的論理和回路の出力データ以外のデ
    ータを選択し、固定手段は、前記制御情報が「０」の場
    合に前記排他的論理和回路の入力データを「０」に固定
    することを特徴とする請求項１４記載の演算処理装置。
JP29481699A 1999-10-18 1999-10-18 演算処理装置及び演算処理方法 Expired - Fee Related JP3274668B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP29481699A JP3274668B2 (ja) 1999-10-18 1999-10-18 演算処理装置及び演算処理方法
US09/449,831 US6523146B1 (en) 1999-10-18 1999-11-26 Operation processing apparatus and operation processing method
US10/305,946 US6697994B2 (en) 1999-10-18 2002-11-29 Operation processing apparatus and operation processing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29481699A JP3274668B2 (ja) 1999-10-18 1999-10-18 演算処理装置及び演算処理方法

Publications (2)

Publication Number Publication Date
JP2001119307A JP2001119307A (ja) 2001-04-27
JP3274668B2 true JP3274668B2 (ja) 2002-04-15

Family

ID=17812636

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29481699A Expired - Fee Related JP3274668B2 (ja) 1999-10-18 1999-10-18 演算処理装置及び演算処理方法

Country Status (2)

Country Link
US (2) US6523146B1 (ja)
JP (1) JP3274668B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3274668B2 (ja) * 1999-10-18 2002-04-15 松下電器産業株式会社 演算処理装置及び演算処理方法
FR2807895B1 (fr) * 2000-04-18 2002-06-07 Canon Kk Procedes et dispositifs de codage et de decodage et systemes les mettant en oeuvre
JP2002278924A (ja) * 2001-03-19 2002-09-27 Oki Electric Ind Co Ltd データの転送制御システム，転送制御方法およびそのプログラム
US7038489B2 (en) * 2001-06-15 2006-05-02 Stmicroelectronics Ltd. Method for sharing configuration data for high logic density on chip
US20030123563A1 (en) * 2001-07-11 2003-07-03 Guangming Lu Method and apparatus for turbo encoding and decoding
US7318189B2 (en) * 2002-08-01 2008-01-08 Zarbana Digital Fund Llc Parallel convolutional encoder
JP4131680B2 (ja) * 2003-06-09 2008-08-13 松下電器産業株式会社 ターボ復号装置
US7305608B2 (en) * 2003-09-25 2007-12-04 Broadcom Corporation DSL trellis encoding
US20050094551A1 (en) * 2003-09-25 2005-05-05 Broadcom Corporation Processor instruction for DMT encoding
US7756273B2 (en) * 2003-09-26 2010-07-13 Broadcom Corporation System and method for bit-reversing and scrambling payload bytes in an asynchronous transfer mode cell
US7903810B2 (en) 2003-09-26 2011-03-08 Broadcom Corporation Single instruction for data scrambling
US7734041B2 (en) * 2003-09-26 2010-06-08 Broadcom Corporation System and method for de-scrambling and bit-order-reversing payload bytes in an Asynchronous Transfer Mode cell
US7751557B2 (en) * 2003-09-26 2010-07-06 Broadcom Corporation Data de-scrambler
US7580412B2 (en) * 2003-09-26 2009-08-25 Broadcom Corporation System and method for generating header error control byte for Asynchronous Transfer Mode cell
US7191388B1 (en) * 2004-03-01 2007-03-13 Lattice Semiconductor Corporation Fast diagonal interleaved parity (DIP) calculator
KR101212289B1 (ko) 2006-05-15 2012-12-12 삼성전자주식회사 광대역 무선접속 통신 시스템에서 레인징 신호 생성 장치및 방법
US8074155B2 (en) * 2006-09-28 2011-12-06 Broadcom Corporation Tail-biting turbo coding to accommodate any information and/or interleaver block size
US9654143B2 (en) * 2014-06-18 2017-05-16 Intel Corporation Consecutive bit error detection and correction

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128890A (en) * 1977-06-29 1978-12-05 General Electric Company Integrated arithmetic unit and digital networks using the unit
US4669084A (en) * 1985-05-23 1987-05-26 Harris Corporation Error correction processing scheme for sequential codec
FR2605769B1 (fr) * 1986-10-22 1988-12-09 Thomson Csf Operateur polynomial dans les corps de galois et processeur de traitement de signal numerique comportant un tel operateur
US5381425A (en) * 1992-03-27 1995-01-10 North Carolina State University System for encoding and decoding of convolutionally encoded data
JPH0644051A (ja) 1992-07-27 1994-02-18 Nec Corp マイクロコンピュータ
JP2822806B2 (ja) * 1992-09-04 1998-11-11 日本電気株式会社 マイクロコンピュータ
US5272661A (en) * 1992-12-15 1993-12-21 Comstream Corporation Finite field parallel multiplier
IL111469A0 (en) * 1993-11-01 1994-12-29 Omnipoint Corp Despreading/demodulating direct sequence spread spectrum signals
US5612974A (en) * 1994-11-01 1997-03-18 Motorola Inc. Convolutional encoder for use on an integrated circuit that performs multiple communication tasks
US5964825A (en) * 1996-02-09 1999-10-12 Texas Instruments Incorporated Manipulation of boolean values and conditional operation in a microprocessor
JP3452345B2 (ja) 1997-05-30 2003-09-29 松下電器産業株式会社 演算処理装置とその利用装置
JP3329705B2 (ja) 1997-09-02 2002-09-30 松下電器産業株式会社 Ｐｎ符号発生装置及び移動無線通信システム
US6081921A (en) * 1997-11-20 2000-06-27 Lucent Technologies Inc. Bit insertion approach to convolutional encoding
US5954836A (en) * 1998-01-15 1999-09-21 Lucent Technologies, Inc. Method and apparatus for pipelined encoding
JPH11275052A (ja) * 1998-03-19 1999-10-08 Fujitsu Ltd 拡散符号化装置およびその方法
US6456611B1 (en) * 1998-12-04 2002-09-24 Nortel Networks Limited CDMA modem using common block architecture
GB9900432D0 (en) * 1999-01-08 1999-02-24 Xilinx Inc Linear feedback shift register in a progammable gate array
US6343305B1 (en) * 1999-09-14 2002-01-29 The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Methods and apparatus for multiplication in a galois field GF (2m), encoders and decoders using same
JP3274668B2 (ja) * 1999-10-18 2002-04-15 松下電器産業株式会社 演算処理装置及び演算処理方法

Also Published As

Publication number Publication date
JP2001119307A (ja) 2001-04-27
US20030084399A1 (en) 2003-05-01
US6523146B1 (en) 2003-02-18
US6697994B2 (en) 2004-02-24

Similar Documents

Publication Publication Date Title
JP3274668B2 (ja) 演算処理装置及び演算処理方法
US5946361A (en) Viterbi decoding method and circuit with accelerated back-tracing and efficient path metric calculation
US9071275B2 (en) Method and device for implementing cyclic redundancy check codes
US5517439A (en) Arithmetic unit for executing division
JPH10107651A (ja) ビタビ復号装置
US7131055B2 (en) Fast bit-parallel Viterbi decoder add-compare-select circuit
JPH10117149A (ja) ビタービ復号化器用トレースバック装置及びトレースバック方法
US6751773B2 (en) Coding apparatus capable of high speed operation
US6792570B2 (en) Viterbi decoder with high speed processing function
US7114122B2 (en) Branch metric generator for Viterbi decoder
JP3452345B2 (ja) 演算処理装置とその利用装置
JP4595055B2 (ja) ガロア体のα乗算回路および演算回路
JP3250363B2 (ja) 演算装置
WO2001003308A1 (en) Viterbi decoder
JPH06112848A (ja) ビタビ復号用演算装置
JP3259343B2 (ja) ビタビ復号器
JP2001024526A (ja) ビタビ復号装置
JP3383661B2 (ja) 演算処理装置
JPH04352518A (ja) 演算装置
JP3348086B2 (ja) ビタビ復号装置およびビタビ復号方法
JP3351414B2 (ja) ビタビ復号装置
KR100359805B1 (ko) 비터비 디코더 및 비터비 디코더의 디코딩 방법
JP2003234656A (ja) 演算処理装置
JPH0683853A (ja) マイクロコンピュータ
JP2003204271A (ja) ディジタル信号処理プロセッサ

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080201

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090201

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100201

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100201

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110201

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120201

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130201

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130201

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140201

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees