JP3274254B2 - Semiconductor device and manufacturing method thereof - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はＭＯＳ型半導体装置とそ
の製造方法に関するものであり、オフ電流が小さく、寿
命が長く、ＡＳＩＣ(Application Specific Integrated
Circuit)やアナログスイッチなどに適用するのに適す
るＭＯＳ型半導体装置とその製造方法に関するものであ
る。FIELD OF THE INVENTION The present invention relates to a MOS semiconductor device and its
A low off current, a long life, and an ASIC (Application Specific Integrated
The present invention relates to a MOS semiconductor device suitable for application to a circuit, an analog switch, and the like, and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】ＭＯＳトランジスタでホットキャリアが
ゲート酸化膜へ注入されることによる経時的な特性劣化
を防ぐために、図１に示されるＬＤＤ(Lightly Doped D
rain)構造のＭＯＳトランジスタが用いられている。Ｌ
ＤＤ構造ではゲート酸化膜２を介して基板上に形成され
たゲート電極１の下側のチャネル領域を挾んで、ソース
領域３とドレイン領域４が対向して形成されるが、ソー
ス領域３とドレイン領域４はチャネル側に低濃度不純物
拡散領域７，８を備え、チャネルから遠い側に高濃度不
純物拡散領域５，１０を備えている。１１は不純物拡散
領域を二層に形成するために用いられた絶縁物の側壁ス
ペーサである。ＬＤＤ構造ではゲート電極１の端部の下
側にドレイン領域の低濃度不純物拡散領域８が配置され
る。2. Description of the Related Art In order to prevent deterioration of characteristics over time due to injection of hot carriers into a gate oxide film in a MOS transistor, an LDD (Lightly Doped D-type) shown in FIG.
rain) structure MOS transistor is used. L
In the DD structure, a source region 3 and a drain region 4 are formed to face each other with a channel region below a gate electrode 1 formed on a substrate with a gate oxide film 2 interposed therebetween. The region 4 has low concentration impurity diffusion regions 7 and 8 on the channel side and high concentration impurity diffusion regions 5 and 10 on the side far from the channel. Reference numeral 11 denotes an insulator sidewall spacer used to form the impurity diffusion region in two layers. In the LDD structure, a low-concentration impurity diffusion region 8 of the drain region is arranged below the end of the gate electrode 1.

【０００３】ＬＤＤ構造ではオフ電流が０.２ｐＡ／μ
ｍと小さいものの、ドレインの低濃度不純物拡散領域８
上に側壁１１が存在するため、ホットキャリアが側壁１
１に注入されてＬＤＤ特有の素子劣化を起こし、素子寿
命が短くなる問題がある。In the LDD structure, the off current is 0.2 pA / μ.
m, but a low concentration impurity diffusion region 8 of the drain
Since the side wall 11 exists on the upper side, the hot carrier
1 causes degradation of the element peculiar to the LDD, which causes a problem that the life of the element is shortened.

【０００４】そこで、ＬＤＤ構造の欠点を補うために、
図２に示されるように、側壁１１の幅を短くし、ドレイ
ンの高濃度不純物拡散領域１０をゲート電極１にオーバ
ーラップさせたＬＡＴＩＤ(LArge-Tilt-angle Implante
d Drain)構造のトランジスタが提案されている（ＩＥＤ
Ｍ８９（１９８９ＩＥＥＥ）７７７〜７８０頁参照）。
図２のＭＯＳトランジスタではホットキャリアが側壁１
１に注入されることが少なくなるため素子寿命が長くな
る。しかし、ＧＩＤＬ(Gate-Induced Drain Leakage)効
果が大きくなるため、オフ電流が大きくなる欠点を有す
る。In order to compensate for the disadvantage of the LDD structure,
As shown in FIG. 2, the width of the side wall 11 is shortened, and the high concentration impurity diffusion region 10 of the drain overlaps the gate electrode 1 (LATID).
d Drain) transistor (IED)
M89 (1989 IEEE) 777-780).
In the MOS transistor shown in FIG.
Since the number of elements injected into the element 1 is reduced, the life of the element is prolonged. However, since the GIDL (Gate-Induced Drain Leakage) effect is increased, there is a disadvantage that the off-state current is increased.

【０００５】[0005]

【発明が解決しようとする課題】本発明はオフ電流を小
さくして消費電力の低減を図るとともに、ホットキャリ
アによる劣化を防いで信頼性を高めたＭＯＳ型半導体装
置とその製造方法を提供することを目的とするものであ
る。SUMMARY OF THE INVENTION The present invention aims to reduce the off-state current to reduce the power consumption and to prevent deterioration due to hot carriers, thereby improving the reliability of a MOS semiconductor device.
It is an object of the present invention to provide an apparatus and a method for manufacturing the same.

【０００６】[0006]

【課題を解決するための手段】一実施例を示す図３を参
照して説明すると、本発明のＭＯＳ型半導体装置はドレ
イン領域４をチャネル長方向に沿ってチャネル側から低
濃度不純物拡散領域８、中濃度不純物拡散領域９及び高
濃度不純物拡散領域１０がこの順に配置された三層構造
となり、かつゲート電極１の端部が中濃度不純物拡散領
域９上にあるように中濃度不純物拡散領域９が配置され
ている。中濃度不純物拡散領域９の好ましい不純物濃度
は２×１０¹⁸〜２×１０¹⁹／ｃｍ³であり、中濃度不純
物拡散領域９のチャネル長方向の好ましい長さは２００
〜２０００Åである。このような半導体装置を製造する
本発明によれば、前記三層構造の不純物拡散領域は以下
の工程を含んで形成される。 （Ａ）ゲート電極１をマスクとして低濃度不純物拡散領
域８用の不純物をイオン注入する工程、 （Ｂ）側壁スペーサ用の酸化膜１１を成膜し、その酸化
膜１１にエッチバックを施して膜厚を薄くした後、ゲー
ト電極１及びその酸化膜１１の側壁部分をマスクとし、
その酸化膜１１の平坦部を透過するエネルギーで高濃度
不純物拡散領域１０を形成する領域に不純物をイオン注
入する工程、及び （Ｃ）側壁スペーサ用の酸化膜１１にさらにエッチバッ
クを施してゲート電極１の側面のみに側壁状に残した
後、ゲート電極１及びその側壁状酸化膜１１をマスクと
して中濃度不純物拡散領域９を形成する領域と高濃度不
純物拡散領域１０を形成する領域に不純物をイオン注入
して中濃度不純物拡散領域９と高濃度不純物拡散領域１
０用のイオン注入領域を同時に形成する工程。 Referring to FIG. 3 showing one embodiment, in a MOS type semiconductor device according to the present invention, a drain region 4 is formed along a channel length direction from a channel side to a low concentration impurity diffusion region 8. , A medium-concentration impurity diffusion region 9 and a high-concentration impurity diffusion region 10 in a three-layer structure arranged in this order, and the middle-concentration impurity diffusion region 9 so that the end of the gate electrode 1 is on the medium-concentration impurity diffusion region 9. Is arranged. The preferable impurity concentration of the medium concentration impurity diffusion region 9 is 2 × 10 ¹⁸ to 2 × 10 ¹⁹ / cm ³ , and the preferable length of the medium concentration impurity diffusion region 9 in the channel length direction is 200.
Å2000Å. Manufacturing such a semiconductor device
According to the present invention, the impurity diffusion region having the three-layer structure is as follows:
Is formed. (A) Low concentration impurity diffusion region using gate electrode 1 as a mask
A step of ion-implanting an impurity for band 8, and an oxide film 11 for (B) sidewall spacers, the oxidation
After etching back the film 11 to reduce the film thickness,
The gate electrode 1 and the side wall of the oxide film 11 are used as a mask,
High density due to energy transmitted through the flat portion of oxide film 11
Impurity is ion-implanted into the region where the impurity diffusion region 10 is formed.
And (C) further etching back the oxide film 11 for the side wall spacer.
And left only in the side surface of the gate electrode 1 in a side wall shape.
Thereafter, the gate electrode 1 and its side wall oxide film 11 are used as a mask.
And the region where the medium concentration impurity diffusion region 9 is formed
Impurity is ion-implanted into a region where the pure substance diffusion region 10 is formed.
And the medium concentration impurity diffusion region 9 and the high concentration impurity diffusion region 1
A step of simultaneously forming ion implantation regions for zero.

【０００７】[0007]

【作用】ゲート電極１の端部１４がドレイン領域４の中
濃度不純物拡散領域９の上部にあるため、ゲート電極１
のオフバイアス時にゲート酸化膜２と半導体界面で半導
体側に延びる空乏層の幅を広くすることができるため、
キャリアのトンネル長が長くなり、オフリークを低減す
ることができる。これにより半導体集積回路チップの消
費電力を下げることができる。また、ＤＡＨＣ(Drain A
valanche Hot Carrier)領域においては、ドレイン領域
４の低濃度不純物拡散領域８及び中濃度不純物拡散領域
９が広い範囲にわたり空乏化して横方向電界を小さくす
るので、半導体装置の寿命が長くなる。Since the end 14 of the gate electrode 1 is located above the medium concentration impurity diffusion region 9 of the drain region 4, the gate electrode 1
Since the width of the depletion layer extending toward the semiconductor at the interface between the gate oxide film 2 and the semiconductor at the time of the off-bias can be increased,
The carrier tunnel length is increased, and off-leakage can be reduced. Thus, the power consumption of the semiconductor integrated circuit chip can be reduced. DAHC (Drain A
In the (Valanche Hot Carrier) region, the low-concentration impurity diffusion region 8 and the medium-concentration impurity diffusion region 9 of the drain region 4 are depleted over a wide range to reduce the lateral electric field, thereby extending the life of the semiconductor device.

【０００８】[0008]

【実施例】図３は一実施例を表す。１３は抵抗率３０Ω
ｃｍのＰ型シリコン基板であり、その表面にＰ型ウエル
１２が形成され、Ｐ型ウエル１２にＭＯＳトランジスタ
が形成されている。そのＭＯＳトランジスタのソース領
域３とドレイン領域４はともにチャネル側から外側方向
に向って順に低濃度不純物拡散領域７，８、中濃度不純
物拡散領域６，９、高濃度不純物拡散領域５，１０の順
に配置されている。基板のウエル１２上にゲート酸化膜
２を介して形成されたゲート電極１はその両端部がそれ
ぞれソース領域とドレイン領域の中濃度拡散領域６，９
上に位置するように設計されている。１１は絶縁物の側
壁スペーサである。FIG. 3 shows an embodiment. 13 is resistivity 30Ω
cm P-type silicon substrate, a P-type well 12 is formed on the surface thereof, and a MOS transistor is formed in the P-type well 12. Both the source region 3 and the drain region 4 of the MOS transistor are arranged in the order from the channel side to the outer side, in the order of low-concentration impurity diffusion regions 7, 8, medium-concentration impurity diffusion regions 6, 9, and high-concentration impurity diffusion regions 5, 10. Are located. The gate electrode 1 formed on the well 12 of the substrate via the gate oxide film 2 has both ends of the source region and the drain region of the medium concentration diffusion regions 6, 9 respectively.
Designed to be located on top. Numeral 11 is an insulating side wall spacer.

【０００９】ソース領域とドレイン領域の低濃度不純物
拡散領域７，８の不純物濃度は１×１０¹⁷〜２×１０¹⁸
／ｃｍ³である。また中濃度不純物拡散領域６，９の不
純物濃度は２×１０¹⁸〜２×１０¹⁹／ｃｍ³である。ド
レイン領域４の中濃度不純物拡散領域９のチャネル長方
向の長さを１００Å，２００Å，５００Å，１０００
Å，１５００Å，２０００Å，２５００Åと変えてオフ
電流と素子寿命を測定した例を図４に示す。この結果か
らリーク電流が１ｐＡ／μｍ以下と低く、寿命が１０年
以上と長い素子を達成するには、中濃度不純物拡散領域
９のチャネル長方向の長さが２００〜２０００Åであれ
ばよいことが分かる。ここで、オフ電流はゲート電極へ
の印加電圧Ｖｇ＝０のときのドレイン電流を表わし、素
子寿命はドレイン領域への印加電圧Ｖｄを３.３Ｖとし
たときのｇｍ（相互コンダクタンス）が１０％劣化する
までの時間である。素子寿命の測定方法は、例えば先に
引用した文献の図６に図示されている。The low-concentration impurity diffusion regions 7 and 8 in the source region and the drain region have an impurity concentration of 1 × 10 ¹⁷ to 2 × 10 ^18.
/ Cm ³ . The impurity concentration of the medium-concentration impurity diffusion regions 6 and 9 is 2 × 10 ¹⁸ to 2 × 10 ¹⁹ / cm ³ . The length of the medium-concentration impurity diffusion region 9 in the drain region 4 in the channel length direction is set to 100 °, 200 °, 500 °, 1000 °.
FIG. 4 shows an example in which the off-state current and the device lifetime were measured while changing the values to {, 1500}, 2000 °, and 2500 °. From this result, in order to achieve an element having a low leak current of 1 pA / μm or less and a long life of 10 years or more, the length of the medium-concentration impurity diffusion region 9 in the channel length direction should be 200 to 2000 °. I understand. Here, the off current represents the drain current when the voltage Vg applied to the gate electrode is Vg = 0, and the device life is such that gm (mutual conductance) when the applied voltage Vd to the drain region is 3.3 V is degraded by 10%. It is time to do. The method of measuring the element lifetime is illustrated in, for example, FIG. 6 of the literature cited above.

【００１０】ドレイン領域の中濃度不純物拡散領域９の
チャネル長方向の長さを２００〜２０００Åの間に設定
したときに、その拡散領域の濃度を１×１０¹⁸／ｃ
ｍ³，２×１０¹⁸／ｃｍ³，５×１０¹⁸／ｃｍ³，１×１
０¹⁹／ｃｍ³，２×１０ ¹⁹ ／ｃｍ³，５×１０¹⁹／ｃｍ³
と変えた素子を作成し、素子寿命が１０年以上でオフ電
流が１ｐＡ／μｍ以下を満たすことを判定基準として良
好な特性をもつ素子を判定したところ、２×１０¹⁸〜２
×１０¹⁹／ｃｍ³で良好な特性が得られることが分かっ
た。When the length of the medium-concentration impurity diffusion region 9 in the drain region in the channel length direction is set between 200 ° and 2000 °, the concentration of the diffusion region is 1 × 10 ¹⁸ / c.
m ³ , 2 × 10 ¹⁸ / cm ³ , 5 × 10 ¹⁸ / cm ³ , 1 × 1
0 ¹⁹ / cm ³ , 2 × 10 ¹⁹ / cm ³ , 5 × 10 ¹⁹ / cm ³
An element having good characteristics was determined based on the criteria that the element life was 10 years or more and the off-current satisfied 1 pA / μm or less, and 2 × 10 ¹⁸ to 2 × 10 ¹⁸
It was found that good characteristics were obtained at × 10 ¹⁹ / cm ³ .

【００１１】図１の素子をＡとし、図２の素子をＢと
し、図３の本発明の一実施例の素子をＣとしたときに、
各素子のオフ電流と素子寿命を比較した結果を図５に示
す。素子Ａではオフ電流は小さいが素子寿命が短く、素
子Ｂでは素子寿命は長くなるがオフ電流が大きくなる。
それに対し素子Ｃではオフ電流が小さく、素子寿命が長
い。素子Ｃでは素子寿命３０年が得られた。When the device of FIG. 1 is denoted by A, the device of FIG. 2 is denoted by B, and the device of one embodiment of the present invention of FIG.
FIG. 5 shows the result of comparing the off-state current and the element life of each element. The element A has a small off-current but a short element life, and the element B has a long element life but a large off-current.
On the other hand, in the element C, the off current is small and the element life is long. In the device C, a device life of 30 years was obtained.

【００１２】次に、図６を参照して図３の実施例を製造
する方法について説明する。 （Ａ）抵抗率３０ΩｃｍのＰ型シリコン基板１３の表面
にＰ型ウエル１２を作成するために、レジストパターン
をマスクとしてイオン注入法によりボロンイオンを加速
エネルギー５０ＫｅＶでドーズ量２×１０¹³／ｃｍ²注
入する。レジストを除去した後、１１２０℃の窒素雰囲
気の電気炉の中で５時間アニールを行ない、注入イオン
を活性化させる。次にフィールド領域を作成するために
表面全域にシリコン窒化膜を１０００Å成膜する。その
後、通常のドライエッチング法を用いてシリコン窒化膜
をパターン化する。通常のＬＯＣＯＳ法を用いて素子分
離した際に寄生フィールドトランジスタができないよう
に、チャネルストッパ用にイオン注入法によりボロンイ
オンを素子分離領域に加速エネルギー８０ＫｅＶでドー
ズ量４×１０¹³／ｃｍ²注入し、その後レジストを除去
する。次に、フィールド酸化膜を形成するために、通常
のパイロジェニック法を用いて９５０℃で４時間熱酸化
することにより、４５００Åのフィールド酸化膜を成長
させる。ＬＯＣＯＳ工程でシリコン窒化膜の表面に成長
した酸化膜をフッ酸で除去した後、シリコン窒化膜を２
００℃の熱リン酸で除去し、フィールド領域を形成す
る。Next, a method of manufacturing the embodiment of FIG. 3 will be described with reference to FIG. (A) In order to form a P-type well 12 on the surface of a P-type silicon substrate 13 having a resistivity of 30 Ωcm, boron ions are implanted by ion implantation using a resist pattern as a mask at an acceleration energy of 50 KeV and a dose of 2 × 10 ¹³ / cm ^2. inject. After removing the resist, annealing is performed in an electric furnace in a nitrogen atmosphere at 1120 ° C. for 5 hours to activate the implanted ions. Next, to form a field region, a silicon nitride film is formed over the entire surface by 1000 .ANG. After that, the silicon nitride film is patterned using a normal dry etching method. Boron ions are implanted into the device isolation region at a dose of 4 × 10 ¹³ / cm ² at an acceleration energy of 80 KeV by an ion implantation method so as to prevent the formation of a parasitic field transistor when the devices are separated by the normal LOCOS method so that a parasitic field transistor cannot be formed. Then, the resist is removed. Next, to form a field oxide film, a 4500 ° field oxide film is grown by performing thermal oxidation at 950 ° C. for 4 hours using a normal pyrogenic method. After removing the oxide film grown on the surface of the silicon nitride film in the LOCOS process with hydrofluoric acid, the silicon nitride film is
Remove with hot phosphoric acid at 00 ° C. to form a field region.

【００１３】フィールド領域にしきい値電圧制御用のチ
ャネルドープを行なうためにレジストパターンを形成
し、イオン注入法によりボロンイオンを加速エネルギー
３０ＫｅＶでドーズ量２×１０¹²／ｃｍ²注入し、その
後レジストを除去する。続いてゲート酸化膜２を作成す
るために、９４０℃のドライ酸素雰囲気中にて１１０Å
の厚さの熱酸化膜を形成させ、その上にゲート電極１を
作成するために通常のＬＰＣＶＤ法を用いてポリシリコ
ン膜を３０００Å成膜する。そのポリシリコン膜をゲー
ト電極の形状にパターン化するために、レジストパター
ンを形成し、ドライエッチング法によりエッチングして
ゲート電極１を形成する。A resist pattern is formed in the field region to perform channel doping for controlling a threshold voltage, and boron ions are implanted by ion implantation at an acceleration energy of 30 KeV and a dose of 2 × 10 ¹² / cm ^2. Remove. Subsequently, in order to form the gate oxide film 2, in a dry oxygen atmosphere at 940.degree.
Is formed, and a polysilicon film is formed thereon by using a normal LPCVD method to form a gate electrode 1 thereon. In order to pattern the polysilicon film into the shape of a gate electrode, a resist pattern is formed and etched by a dry etching method to form a gate electrode 1.

【００１４】ソース領域３及びドレイン領域４の低濃度
不純物拡散領域７，８を形成するために、リンイオンを
斜め回転注入法によりドーズ量６×１０¹³／ｃｍ²、注
入角度２０度、注入エネルギー８０ＫｅＶの条件でイオ
ン注入を行なう。次に、側壁スペーサを形成するため
に、高温酸化膜１１を１２００Åの厚さに成膜する。In order to form the low-concentration impurity diffusion regions 7 and 8 in the source region 3 and the drain region 4, phosphorus ions are implanted obliquely at a dose of 6 × 10 ¹³ / cm ² , an implantation angle of 20 degrees, and an implantation energy of 80 KeV. The ion implantation is performed under the following conditions. Next, in order to form a sidewall spacer, a high-temperature oxide film 11 is formed to a thickness of 1200 °.

【００１５】（Ｂ）高温酸化膜１１をドライエッチング
法により６００Åだけエッチバックする。この状態では
高温酸化膜１１はゲート電極１の側面に厚く残り、ゲー
ト電極１の上面にも６００Åの厚さに残っている。ソー
ス領域３及びドレイン領域４の高濃度不純物拡散領域
５，１０形成用とゲート電極１の低抵抗化用に砒素をイ
オン注入法により加速エネルギー１２０ＫｅＶでドーズ
量３．０×１０¹⁵／ｃｍ²注入する。その後、残りの高
温酸化膜１１をエッチバックして、高温酸化膜１１をゲ
ート電極１の側面のみに側壁状に残す。このときの高温
酸化膜１１の側壁は（Ｂ）工程でのゲート電極１の側面
の高温酸化膜１１の膜厚より薄くなっている。(B) The high-temperature oxide film 11 is etched back by 600 ° by dry etching. In this state, the high-temperature oxide film 11 remains thick on the side surface of the gate electrode 1 and remains on the upper surface of the gate electrode 1 at a thickness of 600 °. Arsenic is implanted by ion implantation at a dose of 3.0 × 10 ¹⁵ / cm ² at an acceleration energy of 120 KeV for forming the high concentration impurity diffusion regions 5 and 10 of the source region 3 and the drain region 4 and for lowering the resistance of the gate electrode 1. I do. Thereafter, the remaining high-temperature oxide film 11 is etched back to leave the high-temperature oxide film 11 only on the side surface of the gate electrode 1 in a side wall shape. At this time, the side wall of the high-temperature oxide film 11 is thinner than the thickness of the high-temperature oxide film 11 on the side surface of the gate electrode 1 in the step (B).

【００１６】（Ｃ）ソース領域３及びドレイン領域４の
高濃度不純物拡散領域５，１０と中濃度不純物拡散領域
６，９とゲート電極１に注入されるように、砒素をイオ
ン注入法により加速エネルギー６０ＫｅＶでドーズ量
３．０×１０¹⁵／ｃｍ²注入する。注入イオンを活性化
させるために、窒素雰囲気中で１１００℃の温度で２０
〜４０秒間ランプアニールする。その後、通常のＬＳＩ
プロセスを用いて絶縁膜の成膜、コンタクトホールの形
成及びメタル配線などを行ない、ＭＯＳ素子を完成す
る。上記の製造方法に示した条件は一例であり、適当な
範囲で変形することができる。(C) Arsenic is ion-implanted into the high-concentration impurity diffusion regions 5 and 10 and the medium-concentration impurity diffusion regions 6 and 9 of the source region 3 and the drain region 4 by an ion implantation method to accelerate the energy. A dose of 3.0 × 10 ¹⁵ / cm ^{2 is} implanted at 60 KeV. At a temperature of 1100 ° C. in a nitrogen atmosphere to activate the implanted ions,
Lamp anneal for ~ 40 seconds. After that, the normal LSI
By using a process, an insulating film is formed, a contact hole is formed, a metal wiring is formed, and the MOS device is completed. The conditions described in the above manufacturing method are merely examples, and can be modified within an appropriate range.

【００１７】[0017]

【発明の効果】本発明の半導体装置ではドレイン領域を
チャネル長方向に沿ってチャネル側から低濃度不純物拡
散領域、中濃度不純物拡散領域及び高濃度不純物拡散領
域がこの順に配置された三層構造とするとともに、ゲー
ト電極の端部がドレイン領域の中程度の濃度の不純物拡
散領域上にくるようにしたので、ゲート電極オフバイア
ス時にゲート酸化膜−半導体界面で半導体側に伸びる空
乏層の幅を広くすることができ、キャリアのトンネル長
を長くしてオフリークを低減でき、ＬＳＩチップの消費
電力を下げることができる。また、ＤＡＨＣ領域におい
ては、ドレイン領域の低濃度不純物拡散領域と中濃度不
純物拡散領域が広い範囲にわたり空乏化して水平方向電
界を小さくするので、半導体装置の高寿命化が達成され
る。ドレイン領域の中程度の濃度の不純物拡散領域のチ
ャネル長方向の長さを２００Å以上とすることによりド
レイン領域中の不純物プロファイルの濃度変化を緩やか
にすることができ、ドレイン電界を緩和することができ
るために素子の高寿命化が達成される。またその中程度
の濃度の不純物拡散領域のチャネル長方向の長さを２０
００Å以下とすることにより、半導体装置を集積化した
ときの高集積化に寄与する。本発明の製造方法ではドレ
イン領域をチャネル長方向に沿ってチャネル側から低濃
度不純物拡散領域、中濃度不純物拡散領域及び高濃度不
純物拡散領域がこの順に配置された三層構造の不純物拡
散領域を形成する際に、ゲート電極、平坦部の膜厚を一
部残した状態の側壁スペーサ用酸化膜の側壁部分、及び
ゲート電極の側面のみに側壁状に残した酸化膜をそれぞ
れマスクとして不純物をイオン注入するようにしたの
で、各不純物拡散領域の横方向寸法をゲート電極や側壁
スペーサ用酸化膜により自己整合的に制御することがで
きるようになる。 According to the semiconductor device of the present invention, the drain region has a three-layer structure in which a low concentration impurity diffusion region, a medium concentration impurity diffusion region and a high concentration impurity diffusion region are arranged in this order from the channel side along the channel length direction. At the same time, the end of the gate electrode is located above the impurity diffusion region having a moderate concentration in the drain region, so that the width of the depletion layer extending toward the semiconductor at the gate oxide film-semiconductor interface during the gate electrode off-bias is increased. The off-leakage can be reduced by increasing the carrier tunnel length, and the power consumption of the LSI chip can be reduced. Further, in the DAHC region, the low-concentration impurity diffusion region and the medium-concentration impurity diffusion region of the drain region are depleted over a wide range to reduce the horizontal electric field, so that the life of the semiconductor device is extended. By setting the length of the impurity diffusion region having a moderate concentration in the drain region in the channel length direction to 200 ° or more, the change in the concentration of the impurity profile in the drain region can be moderated, and the drain electric field can be reduced. Therefore, a longer life of the device is achieved. Also, the length of the medium concentration impurity diffusion region in the channel length direction is set to 20.
By setting it to not more than 00 °, it is possible to contribute to high integration when the semiconductor device is integrated. The manufacturing method of the present invention
Low region from the channel side along the channel length direction.
Impurity diffusion region, medium concentration impurity diffusion region and high concentration
Impurity diffusion of a three-layer structure in which pure diffusion regions are arranged in this order
When forming the diffusion region, the thickness of the gate electrode and
The side wall portion of the oxide film for the side wall spacer in a state where the portion is left, and
Oxide film left in the form of a sidewall only on the side of the gate electrode
I implanted impurities as a mask
The lateral dimension of each impurity diffusion region is
It can be controlled in a self-aligned manner by the spacer oxide film.
I will be able to.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来のＬＤＤ構造を示す断面図である。FIG. 1 is a sectional view showing a conventional LDD structure.

【図２】提案されているＬＡＴＩＤ構造を示す断面図で
ある。FIG. 2 is a sectional view showing a proposed LATID structure.

【図３】本発明の一実施例を示す断面図である。FIG. 3 is a sectional view showing one embodiment of the present invention.

【図４】一実施例において中濃度不純物拡散領域のチャ
ネル長方向の長さを変えたときの素子特性を示す図であ
る。FIG. 4 is a diagram showing device characteristics when the length of a medium-concentration impurity diffusion region in the channel length direction is changed in one embodiment.

【図５】図１，図２，図３の各素子の特性を比較する図
である。FIG. 5 is a diagram comparing the characteristics of each element of FIGS. 1, 2 and 3;

【図６】一実施例の製造方法を示す工程断面図である。FIG. 6 is a process cross-sectional view showing the manufacturing method of one embodiment.

【符号の説明】[Explanation of symbols]

１ ゲート電極 ２ ゲート酸化膜 ３ ソース領域 ４ ドレイン領域 ５，１０ 高濃度不純物拡散領域 ６，９ 中濃度不純物拡散領域 ７，８ 低濃度不純物拡散領域 DESCRIPTION OF SYMBOLS 1 Gate electrode 2 Gate oxide film 3 Source region 4 Drain region 5,10 High concentration impurity diffusion region 6,9 Medium concentration impurity diffusion region 7,8 Low concentration impurity diffusion region

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−99441（ＪＰ，Ａ) 特開 昭62−287669（ＪＰ，Ａ) 特開 平４−255233（ＪＰ，Ａ) 特開 平５−251697（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/336 H01L 29/78 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-3-99441 (JP, A) JP-A-62-287669 (JP, A) JP-A-4-255233 (JP, A) JP-A 5- 251697 (JP, A) (58) Field surveyed (Int. Cl. ⁷ , DB name) H01L 21/336 H01L 29/78

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体基板上にゲート酸化膜を介してゲ
ート電極が形成され、半導体基板表面にはゲート電極下
のチャネル領域を挾んでソース領域とドレイン領域が不
純物拡散領域により形成されている半導体装置におい
て、 少なくともドレイン領域はチャネル長方向に沿ってチャ
ネル側から低濃度不純物拡散領域、中濃度不純物拡散領
域及び高濃度不純物拡散領域がこの順に配置された三層
構造となっており、かつゲート電極の端部が前記中濃度
不純物拡散領域上にあるようにその中濃度不純物拡散領
域が配置されており、 前記三層構造の不純物拡散領域は、ゲート電極をマスク
として低濃度不純物拡散領域用の不純物をイオン注入す
る工程、側壁スペーサ用の酸化膜を成膜し、その酸化膜
にエッチバックを施して膜厚を薄くした後、ゲート電極
及びその酸化膜の側壁部分をマスクとし、その酸化膜の
平坦部を透過するエネルギーで高濃度不純物拡散領域を
形成する領域に不純物をイオン注入する工程、及び側壁
スペーサ用の酸化膜にさらにエッチバックを施してゲー
ト電極の側面のみに側壁状に残した後、ゲート電極及び
その側壁状酸化膜をマスクとして中濃度不純物拡散領域
を形成する領域と高濃度不純物拡散領域を形成する領域
に不純物をイオン注入して中濃度不純物拡散領域と高濃
度不純物拡散領域用のイオン注入領域を同時に形成する
工程を経て形成されたものであることを特徴とする半導
体装置。A semiconductor device having a gate electrode formed on a semiconductor substrate with a gate oxide film interposed therebetween, and a source region and a drain region formed on a surface of the semiconductor substrate with an impurity diffusion region sandwiching a channel region below the gate electrode. In the device, at least the drain region has a three-layer structure in which a low-concentration impurity diffusion region, a medium-concentration impurity diffusion region, and a high-concentration impurity diffusion region are arranged in this order from the channel side along the channel length direction, and end of which is disposed the inside concentration impurity diffusion region to be on the concentration impurity diffusion region, the impurity diffusion region of the three-layer structure, the impurity for a low concentration impurity diffused region using the gate electrode as a mask Implanting an oxide film for sidewall spacers, etching back the oxide film to reduce the film thickness, A step of ion-implanting an impurity into a region for forming a high-concentration impurity diffusion region with energy transmitted through a flat portion of the oxide film, using the electrode and a sidewall portion of the oxide film as a mask, and further etching the oxide film for the sidewall spacer After backing and leaving a sidewall shape only on the side surface of the gate electrode, impurities are implanted into the region for forming the medium-concentration impurity diffusion region and the region for forming the high-concentration impurity diffusion region using the gate electrode and the sidewall oxide film as a mask. A semiconductor device formed through a step of simultaneously forming an ion-implanted region for a medium concentration impurity diffusion region and a high concentration impurity diffusion region by ion implantation. 【請求項２】 半導体基板上にゲート酸化膜を介してゲ
ート電極が形成され、半導体基板表面にはゲート電極下
のチャネル領域を挾んでソース領域とドレイン領域が不
純物拡散領域により形成されており、少なくともドレイ
ン領域はチャネル長方向に沿ってチャネル側から低濃度
不純物拡散領域、中濃度不純物拡散領域及び高濃度不純
物拡散領域がこの順に配置された三層構造となっている
半導体装置を製造する方法において、 前記三層構造の不純物拡散領域を以下の工程を含んで形
成することを特徴とする半導体装置の製造方法。（Ａ）ゲート電極をマスクとして低濃度不純物拡散領域
用の不純物をイオン注入する工程、 （Ｂ）側壁スペーサ用の酸化膜を成膜し、その酸化膜に
エッチバックを施して 膜厚を薄くした後、ゲート電極及
びその酸化膜の側壁部分をマスクとし、その酸化膜の平
坦部を透過するエネルギーで高濃度不純物拡散領域を形
成する領域に不純物をイオン注入する工程、及び （Ｃ）側壁スペーサ用の酸化膜にさらにエッチバックを
施してゲート電極の側面のみに側壁状に残した後、ゲー
ト電極及びその側壁状酸化膜をマスクとして中濃度不純
物拡散領域を形成する領域と高濃度不純物拡散領域を形
成する領域に不純物をイオン注入して中濃度不純物拡散
領域と高濃度不純物拡散領域用のイオン注入領域を同時
に形成する工程。 2. A gate insulating film on a semiconductor substrate.
A gate electrode is formed, and a gate electrode is formed on the surface of the semiconductor substrate.
Between the source and drain regions across the channel region
Formed by a pure material diffusion region and at least
Low concentration from the channel side along the channel length direction
Impurity diffusion region, medium concentration impurity diffusion region and high concentration impurity
It has a three-layer structure in which material diffusion areas are arranged in this order
A method of manufacturing a semiconductor device, comprising: forming the impurity diffusion region having the three-layer structure including the following steps. (A) Low concentration impurity diffusion region using gate electrode as a mask
Step of impurity ion implantation use, and an oxide film for (B) sidewall spacers, on the oxide film
After etching back to reduce the film thickness, the gate electrode and
And the side wall of the oxide film as a mask,
High-concentration impurity diffusion region is formed by energy transmitted through the carrier
Implanting impurities into the region to be formed, and (C) further etching back the oxide film for the side wall spacer.
And leave it on the side of the gate electrode only in the side wall shape.
Medium impurity using the gate electrode and its sidewall oxide film as a mask
The region that forms the material diffusion region and the high concentration impurity diffusion region
Medium concentration impurity diffusion by ion implantation of impurities
Simultaneous ion implantation region for high-concentration impurity diffusion region
Step of forming into.