JP3271640B2 - デジタルデータ受信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は伝送路から順次受信され
る複数のデジタルデータを、まず受信データＦＩＦＯへ
一時的に記憶すると共に、受信されたそれぞれの前記デ
ジタルデータ毎に、発生したエラー等に関する情報を表
わす補助情報データを、該当する前記デジタルデータに
対応させながら受信ステータスＦＩＦＯへ一時的に記憶
するようにしたデジタルデータ受信装置に係り、特に、
受信バッファとし用いるＦＩＦＯ（first-in first-ou
t）に必要な記憶容量を削減し、これによりコスト削減
等を図ることができるデジタルデータ受信装置に関す
る。

【０００２】

【従来の技術】電話型公衆通信回線等の電話網や特定通
信回線等、音声による相互通話を目的として構築された
電話網は、これをデータ通信に利用する際には、伝送品
質や伝送速度の点で制約がある。このため、データトラ
フィック特性等、データ通信特有の特性により適合した
デジタルデータ公衆網が、我国を含め世界各国で進めら
れている。このデジタルデータ公衆網は、デジタル信号
用の伝送路及び交換機を用いたものであり、我国では、
回線交換網やパケット交換網によるサービスが提供され
ている。又、国際接続についても、ＣＣＩＴＴ（intern
ational telegraph and telephone consultative commi
ttee）によって国際標準化が進められ、現在、回線交換
方式、パケット交換方式、デジタル専用線など新データ
網関係の勧告（Ｘシリーズ勧告）としてほぼ整備されて
いる。

【０００３】一方、データベース等の情報（データ）や
周辺機器の共有等を目的として、近年ＬＡＮ（local ar
ea network）と称するネットワークが広く用いられるよ
うになっている。このＬＡＮは、限定された所定の構
内、例えばオフィスや工場や研究所や大学等の限定され
た範囲内で、分散設置されたコンピュータや通信端末機
器等のデジタル機器を接続するというものであり、ある
種の交換機能を有している。このようなＬＡＮにおいて
も、ＩＥＥＥ（institute of electrical electronics
engineers ）８０２委員会や、ＩＳＯ（国際標準化機
構）等において、プロトコル等の標準化が行われてい
る。

【０００４】前記デジタルデータ公衆網で適用されてい
るＯＳＩ（open systems interconnection）参照モデル
や、ＩＥＥＥで標準化された前記ＬＡＮのプロトコルの
レイヤ構成は、複数のレイヤに階層分け可能なプロトコ
ルを用いたものとなっている。又、ＷＡＮ（wide area
network ）や他のＬＡＮ等で多く用いられるプロトコル
は、標準化されたものであり、通常複数のレイヤに階層
分け可能なものである。

【０００５】前記ＯＳＩ参照モデルのレイヤは、第１層
のフィジカルレイヤと、第２層のデータリンクレイヤ
と、第３層のネットワークレイヤと、第４層のトランス
ポートレイヤと、第５層のセッションレイヤと、第６層
のプレゼンテーションレイヤと、第７層のアプリケーシ
ョンレイヤとで構成されている。又、ＩＥＥＥで規定さ
れる前記プロトコルのレイヤ構成は、第１層がフィジカ
ルレイヤであり、第２層が媒体アクセス制御サブレイヤ
とロジカルリンク制御サブレイヤであり、第３層はネッ
トワークレイヤとなっている。

【０００６】ここで、前述の第２層のデータリンクレイ
ヤに用いられるプロトコル、即ちデータリンクプロトコ
ルには、例えば、ＢＡＳＩＣ手順やＨＤＬＣ（high lev
el data link control）手順と称するプロトコル等があ
る。

【０００７】例えば前記ＢＡＳＩＣ手順は、公衆回線網
のプロトコルの下位レベルに用いられるものであり、テ
レタイプ端末による通信がその研究となっている。この
ＢＡＳＩＣ手順は、例えば米国ＩＢＭ社のＢＳＣ手順に
も相当する。又、前記ＨＤＬＣ手順は、公衆回線網等に
広く用いられるプロトコルの下位レベルで広く用いられ
るものである。該ＨＤＬＣ手順では、前述のＢＡＳＩＣ
手順から発展したものであり、特にデータ通信リンクの
確率及び解除、又転送されるデータの誤り制御を規定す
る。

【０００８】図８は、ＨＤＬＣ手順のフォーマットを示
す線図である。

【０００９】この図８に示される如く、ＨＤＬＣ手順の
規定に従った１つの電文のフォーマットは、フラグＡ１
と、アドレスＡ２と、コントロールＡ３と、転送データ
Ａ４と、ＣＲＣＡ５及びＡ６と、フラグＡ７とにより構
成される。

【００１０】まず、先頭の前記フラグＡ１と尾端の前記
フラグＡ７とによって、１つの電文の認識がなされる。
例えば、該フラグＡ１は、８ビットの一定ビット列、即
ち“０１１１１１１０”のビット列である。前記アドレ
スＡ２は該当電文の転送先を示す。又、前記コントロー
ルＡ３は、該当電文の種々の設定あるいは制御に用いら
れる。これらアドレスＡ２及びコントロールＡ３は、い
ずれも、８ビットのビット列である。

【００１１】これらフラグＡ１、アドレスＡ２及びコン
トロールＡ３の後に伝送される前記転送データＡ４は、
当該電文にて実際に伝送すべきデジタルデータである。
該転送データＡ４は、ＨＤＬＣ手順においては、多数の
ビットデータが順次連続して伝送されるものであり、ビ
ットストリーム状態である。例えば、バイト単位、ある
いは１６ビットや３２ビット等のワード単位でデジタル
データを転送する場合でも、ＨＤＬＣ手順では、このよ
うなバイト単位の区別やワード単位の区別を行うことな
く、ビットストリーム状態で順次デジタルデータを伝送
する。

【００１２】該転送データＡ４の後、前記ＣＲＣＡ５及
びＡ６が伝送される。これらＣＲＣＡ５及びＡ６は、フ
レームチェックシーケンスとも呼ばれる。又、これらＣ
ＲＣＡ５及びＡ６は、いずれも８ビットのビット列であ
り、合計１６ビットのビット列となる。これらＣＲＣＡ
５及びＡ６によって、伝送されるデジタルデータの、Ｈ
ＤＬＣ手順に従った各電文単位での誤り制御を行う。

【００１３】図９は、従来のデジタルデータ受信装置の
構成を示すブロック図である。

【００１４】この図９においては、従来からの、受信バ
ッファとしてＦＩＦＯを用いたデジタルデータ受信装置
の一例が示される。この図９のデジタルデータ受信装置
は、伝送路から順次受信される複数のデジタルデータＲ
ＸＤを、まず受信データＦＩＦＯ１２に一時的に記憶す
ると共に、受信されたそれぞれの前記デジタルデータ毎
に、発生したエラー等に関する情報を表わす補助情報デ
ータを、該当するデジタルデータＲＤに対応させながら
受信ステータスＦＩＦＯ１４へ一時的に記憶する。

【００１５】このようなデジタルデータ受信装置は、こ
れに限るものではないが、例えば前述したＨＤＬＣ手順
に従って伝送されるデジタルデータの受信にも用いるこ
とができる。

【００１６】又、この従来例のデジタルデータ受信装置
にあっては、例えばＨＤＬＣ手順に従った電文を取扱う
際、前記図８に示されるようなフォーマットの電文が受
信されると、前記受信データＦＩＦＯ１２にアクセスす
る１単位のビット幅の単位、即ち８ビット単位に、図１
０に示されるようなデータへと変換する。

【００１７】即ち、前記フラグＡ１と前記フラグＡ７と
で挟まれる間の部分の、受信された１電文中のビットス
トリームを、８ビットの長さで順次分割していく。前記
アドレスＡ２、前記コントロールＡ３、前記ＣＲＣＡ５
及びＡ６については、ＨＤＬＣ手順のフォーマットでい
ずれも８ビットであるため、それぞれ１バイトとして扱
われ、図１０の符号Ｂ２、Ｂ３、Ｂ７、及び、Ｂ８に示
される如く扱われる。又、前記転送データＡ４について
も、ＨＤＬＣ手順でビットストリーム状態であったもの
を８ビットの長さで順次分割し、例えば図１０の符号Ｂ
４〜Ｂ６に示されるように取扱われる。

【００１８】なお、前記図８に示す前記フラグＡ１及び
Ａ７については、伝送されるデータの同期をとるための
ものである。従って、受信後には、これらフラグＡ１及
びＡ７は、前記受信データＦＩＦＯ１２へは取り込まれ
ない。最終的にこれらフラグＡ１及びＡ２、又これに対
応する前記図１０中のフラグＢ１及びＢ９のデータは捨
てられる。

【００１９】ここで、このような８ビット長での分割の
際、ビットストリームの終端部に相当する転送データＢ
６については、８ビットの長さに満たない場合もある。
ＨＤＬＣ手順の電文を受信する際の、該転送データＢ６
のような所定ビット幅Ｌに満たないデータを、以降、端
数データと称する。

【００２０】まず、この図９に示される如く、従来の前
記デジタルデータ受信装置は、ＦＩＦＯ制御部１０と、
前記受信データＦＩＦＯ１２と、前記受信ステータスＦ
ＩＦＯ１４と、シリアルパラレル変換部１６と、端数情
報エンコーダ１８とにより構成される。

【００２１】前記受信データＦＩＦＯ１２は、前述のよ
うに伝送路から順次受信される前記デジタルデータＲＸ
Ｄを一時的に記憶する、受信バッファとして用いられ
る。該受信データＦＩＦＯ１２は、例えばビット幅が８
ビット単位でアクセスされる。又、該受信データＦＩＦ
Ｏ１２は、例えば合計１０２４バイトのＲＡＭが用いら
れる。

【００２２】一方、前記受信ステータスＦＩＦＯ１４
は、前述のように、伝送路から順次受信される前記デジ
タルデータＲＸＤ毎に、発生したエラー等に関する情報
を表わす、図１１に示されるような６ビット単位の補助
情報データを記憶する。該受信ステータスＦＩＦＯ１４
は、６ビット単位でアクセスされるものであり、（６ビ
ット×１０２４ワード）のＲＡＭ（random access memo
ry）となっている。

【００２３】この図１１に示される如く、該受信ステー
タスＦＩＦＯ１４は、ＲＥビットＢ０〜Ｂ２と、ＣＲＣ
ＥビットＢ３と、ＯＶＲＥビットＢ４と、ＥＯＦビット
Ｂ５とにより構成される。

【００２４】ここで、この図１１において、まず、ＲＥ
ビットＢ０〜Ｂ２は、これら３ビットにて、“１”〜
“８”の数値を示す。該数値によって８ビット幅にて分
割した終端部となる前記端数データ、例えば前記１０の
前記転送データＢ６の、実際に有効なビット長を示す。

【００２５】前記ＣＲＣＥビットＢ３は、ＨＤＬＣ手順
に従って伝送され、受信された電文に対して、ＣＲＣ
（cyclic redundancy check ）エラーの有無を示す。こ
のＣＲＣチェックは、前記図８の前記ＣＲＣＡ５及びＡ
６に従って行われる。

【００２６】前記ＯＶＲＥビットＢ４は、このデジタル
データ受信装置にて伝送路から前記デジタルデータＲＸ
Ｄを順次受信する際、前記受信データＦＩＦＯ１２及び
前記受信ステータスＦＩＦＯ１４に一時的に記憶された
データについて、読み出されていないにも拘らず、別の
データが上書きされてしまった場合に発生するオーバラ
ンエラーの有無を示す。このようなオーバランエラー
は、伝送路から前記デジタルデータＲＸＤが順次受信さ
れるのに応じ、前記受信データＦＩＦＯ１２及び前記受
信ステータスＦＩＦＯ１４へ順次データが書き込まれる
ものの、この書き込みに比べ、これら受信データＦＩＦ
Ｏ１２及び受信ステータスＦＩＦＯ１４からのデータの
読み出しが遅れてしまう場合に生じてしまう。

【００２７】前記ＥＯＦビットＢ５は、これに対応する
前記受信データＦＩＦＯ１２へ書き込まれるデータが、
前記図８に示されるＨＤＬＣ手順にて転送されるデータ
の最終データであるか否かを示す。例えば、前記受信デ
ータＦＩＦＯ１２の対応するデータが、図１０の前記転
送データＢ６の如く、最終データであるか否かを示す。

【００２８】なお、このように最終データとなること
を、以降では、「ＥＯＦ（end of frame）となる」のよ
うにも表現する。

【００２９】次に、前記ＦＩＦＯ制御部１０は、伝送路
から受信デジタルデータＲＸＤを受信するため、入力さ
れる書き込み信号ＦＷＲに従って、前記受信データＦＩ
ＦＯ１２及び前記受信ステータスＦＩＦＯ１４を制御す
る。この書き込み信号ＦＷＲは、後述するように、前記
シリアルパラレル変換部１６から出力される。又、前記
ＦＩＦＯ制御部１０は、具体的には、該ＦＩＦＯ制御部
１０が有するアドレスレジスタＡに応じ、受信された８
ビットに分割された１バイトのデータを前記受信データ
ＦＩＦＯ１２へ書き込み、これに対応する６ビットの前
記補助情報データを前記受信ステータスＦＩＦＯ１４へ
書き込む。このような書き込みは、制御信号ＣＴ１及び
ＣＴ２によって行われる。又、このような書き込みの
後、前記アドレスレジスタＡに記憶されるアドレスはイ
ンクリメント（値を“１”だけ増加）される。

【００３０】又、該ＦＩＦＯ制御部１０は、外部から入
力される読み出し信号ＦＲＤによって、受信されたデー
タやこれに対応する前記補助情報データを、前記受信デ
ータＦＩＦＯ１２あるいは前記受信ステータスＦＩＦＯ
１４から読み出す際の制御を行う。具体的には、該ＦＩ
ＦＯ制御部１０は、内蔵するアドレスレジスタＢで指定
される前記受信データＦＩＦＯ１２及び前記受信ステー
タスＦＩＦＯ１４のメモリの読み出しを、制御信号ＣＴ
１及びＣＴ２を用いて行う。このような１つのデータの
読み出しの後には、前記アドレスレジスタＢの値はイン
クリメントされる。

【００３１】なお、前記アドレスレジスタＡ及びＢの値
は、“０”〜“１０２３”の値となる。又、これらアド
レスレジスタＡ及びＢの初期値は、いずれも“０”であ
り、順次インクリメントされる。又、“１０２３”とな
った後には再び“０”となる。又、前記アドレスレジス
タＡの値が前記アドレスレジスタＢの値を追越してしま
うと、前記受信データＦＩＦＯ１２及び前記受信ステー
タスＦＩＦＯ１４で記憶される未読出しのデータに対し
て、新しいデータが上書されてしまい、前述したオーバ
ランエラーが発生してしまう。このため、これらアドレ
スレジスタＡあるいはＢにより、このようなオーバラン
エラーを判定する。又、このようなオーバランエラーが
判定されると、該ＦＩＦＯ制御部１０は、制御信号ＯＶ
ＲＥを出力する。

【００３２】前記シリアルパラレル変換部１６は、ＨＤ
ＬＣ手順に従ってビットストリーム状態で伝送路から順
次受信される前記デジタルデータＲＸＤを、シリアル／
パラレル変換する。該シリアルパラレル変換部１６は、
ビットストリーム状態で受信された前記デジタルデータ
ＲＸＤを、内蔵する８ビットのシフトレジスタへ順次読
み込む。この様に順次読み込まれた前記シフトレジスタ
の８ビットのビットパターンが、前記フラグＡ１のＨＤ
ＬＣ手順で定められたフラグパターン（“０１１１１１
１０”）に一致すると、該シリアルパラレル変換部１６
は、制御信号ＦをＨ状態とする。この後、該シリアルパ
ラレル変換部１６は、受信され、又シリアル／パラレル
変換された後のパラレルの８ビットのデータＲＤ１を、
並列に前記受信データＦＩＦＯ１２へ出力する。

【００３３】ここで、該シリアルパラレル変換部１６
は、前記フラグＡ１の検出後、前記アドレスＡ（前記ア
ドレスＢ２）から前記ＣＲＣＡ６（前記ＣＲＣＢ８）ま
での期間、パラレルの前記データＲＤ１の出力毎に、図
１２等を用い詳しく後述する制御信号ＲＥ１が“０”と
なるタイミングで、前記書き込み信号ＦＷＲをＨ状態と
する。又、該シリアルパラレル変換部１６は、前記フラ
グＡ７の検出時にも、前記書き込み信号ＦＷＲをＨ状態
とする。なお、該書き込み信号ＦＷＲがＨ状態となる詳
しいタイミングについては、図１３を用い後述する。

【００３４】又、該シリアルパラレル変換部１６は、こ
のような前記デジタルデータＲＸＤの受信の際、制御信
号ＥＯＦ及びＣＲＣＥを出力する。なお、制御信号ＥＯ
Ｆの論理状態は、前記図１１に示した前記ＥＯＦビット
Ｂ５へ書き込まれる。又、前記制御信号ＣＲＣＥの論理
状態については、前記ＣＲＣＥビットＢ３へ書き込まれ
る。なお、前記ＦＩＦＯ制御部１０が出力する前記制御
信号ＯＶＲＥについては、この論理状態は前記ＯＶＲＥ
ビットＢ４へ書き込まれる。

【００３５】次に、前記端数情報エンコーダ１８は、図
１２に示す如く、３ビットバイナリーカウンタ１８ａが
用いられている。

【００３６】又、前記図１２に示される如く、受信クロ
ックＲＸＣは、前記３ビットバイナリカウンタ１８ａの
入力Ｄに入力される。該受信クロックＲＸＣは、前記デ
ジタルデータＲＸＤと共に、伝送路から受信される。
又、前記制御信号Ｆは、該３ビットバイナリカウンタ１
８ａの入力ＲＳＴに入力される。該３ビットバイナリカ
ウンタ１８ａは、前記入力ＲＳＴがＨ状態となると、カ
ウント中の値がリセットされ、“０”となる。又、該３
ビットバイナリカウンタ１８ａは、前記入力Ｄの論理状
態が立ち上がると、カウント中の値をインクリメントす
る。又、該３ビットバイナリカウンタ１８ａのカウント
値は、３ビットで前記制御信号ＲＥ１として出力され
る。又、該制御信号ＲＥ１は、前記図１１の前記ＲＥビ
ットＢ０〜Ｂ２に相当し、前記受信ステータスＦＩＦＯ
１４へ書き込まれる。

【００３７】又、該端数情報エンコーダ１８の動作は、
図１３のタイムチャートに示される如くである。

【００３８】まず、前記受信クロックＲＸＣは、伝送路
から順次受信され前記シリアルパラレル変換部１６へ取
り込まれる前記デジタルデータＲＸＤの各ビットに対応
するクロック信号である。又、前記制御信号Ｆは、前記
シリアルパラレル変換部１６が前記フラグＡ１又はＡ７
を受信するとＨ状態となる。

【００３９】従って、図１３のタイムチャートに示され
る如く、時刻ｔ１で前記制御信号ＦがＨ状態となると、
まず前記３ビットバイナリカウンタ１８ａがリセットさ
れる。従って、該３ビットバイナリカウンタ１８ａが出
力する前記制御信号ＲＥ１の値は“０”となる。

【００４０】この後、時刻ｔ２において次の前記受信ク
ロックＲＸＣが入力されると、前記３ビットバイナリカ
ウンタ１８ａの値がインクリメントされ、“１”とな
る。この後、時刻ｔ３やｔ４等と、順次前記受信クロッ
クＲＸＣのクロックが入力されると、該３ビットバイナ
リカウンタ１８ａの値は順次インクリメントされる。

【００４１】このような該３ビットバイナリカウンタ１
８ａのインクリメントは、前記転送データＡ４の全ての
ビットデータの受信に対応し、順次行われる。又、前記
図１３中例えば時刻ｔ１２やｔ２２の如く、該３ビット
バイナリカウンタ１８ａの値が“７”となれば、当該カ
ウンタが３ビットバイナリカウンタであるため、その値
は“０”となる。又、この時、前記書き込み信号ＦＷＲ
がＨ状態となり、前記ＦＩＦＯ制御部１０の制御下で、
前記受信データＦＩＦＯ１２や前記受信ステータスＦＩ
ＦＯ１４へのデータの書き込みが行われる。特に、前記
受信データＦＩＦＯ１２には、前記データＲＤ１が書き
込まれる。

【００４２】ここで、前記フラグＡ７が検出されると、
例えばこの図１３の時刻ｔ３１の如く、前記制御信号Ｆ
がＨ状態となり、前記書き込み信号ＦＷＲがＨ状態とな
る。又、この時には、例えばこの図１３の前記時刻ｔ３
１の如く、前記３ビットバイナリカウンタ１８ａの値、
即ち前記制御信号ＲＥ１の値は、前述のような端数デー
タのビット数の値Ｘとなる。これは、該３ビットバイナ
リカウンタ１８ａにおける“０”から“７”までのイン
クリメントが、前記デジタルデータＲＸＤの受信に同期
しているためである。なお、端数データのビット数がゼ
ロの場合、前記時刻ｔ３１において、前記制御信号ＲＥ
１の値はゼロである。

【００４３】このように、前記図８〜図１３を用い説明
した従来のデジタルデータ受信装置によれば、例えばＨ
ＤＬＣ手順に従って伝送路から順次受信される前記デジ
タルデータＲＸＤを、受信バッファ、具体的には前記受
信データＦＩＦＯ１２及び前記受信ステータスＦＩＦＯ
１４を用いながら受信することができる。特に、このよ
うに受信バッファを備えているため、受信データＲＤ２
の読出が遅れたとしても、前述のようなオーバランエラ
ーが生じない範囲では能率良く伝送路から前記デジタル
データＲＸＤを受信することが可能である。

【００４４】又、このようなデジタルデータ受信装置に
あって、前記受信データＦＩＦＯ１２へ一時的に記憶さ
れた受信データは、８ビット長の受信データＲＢ２とし
て読み出される。又、このように読み出される各受信デ
ータＲＢ２の前記図１１に示したような受信ステータス
は、前記受信ステータス１４から、６ビット長の制御信
号ＳＴとして読み出すことができる。

【００４５】

【発明が達成しようとする課題】しかしながら、前記図
９〜前記図１３を用い前述した従来のデジタルデータ受
信装置にあっては、受信データ８ビットに対し、対応す
る受信ステータスを記憶するための６ビットを要する。

【００４６】具体的には、前記受信データＦＩＦＯ１２
に対して備えられる前記受信ステータスＦＩＦＯ１４
は、８ビットの受信データそれぞれに対して、前記図１
１に示したような６ビットの受信ステータスを記憶する
メモリを備えなければならない。

【００４７】特に、各受信データに対して、よりきめ細
かな補助情報を記憶しようとした場合には、このような
前記受信ステータスＦＩＦＯ１４の記憶容量は増大して
しまう。例えば前記図１１に示したような受信ステータ
スが８ビットへ増加すれば、伝送路から順次受信された
データを記憶する、受信バッファとして本質的に必要と
なる前記受信データＦＩＦＯ１２の記憶容量に対して、
全体として２倍の記憶容量を要してしまう。

【００４８】本発明は、前記従来の問題点を解決するべ
くなされたもので、受信バッファとして用いるＦＩＦＯ
に必要な記憶容量を削減し、これによりコスト削減等を
図ることが可能なデジタルデータ受信装置を提供するこ
とを目的とする。

【００４９】

【課題を達成するための手段】本発明は、伝送路から順
次受信される複数のデジタルデータを、まず受信データ
ＦＩＦＯへ一時的に記憶すると共に、受信されたそれぞ
れの前記デジタルデータ毎に、発生したエラー等に関す
る情報を表わす補助情報データを、該当する前記デジタ
ルデータに対応させながら受信ステータスＦＩＦＯへ一
時的に記憶するようにしたデジタルデータ受信装置にお
いて、エラー発生等によって、受信された前記デジタル
データが無効データとなってしまった時に、前記受信ス
テータスＦＩＦＯへ記憶させる、該エラー発生の有無を
示す前記補助情報データを生成する補助情報データ生成
手段と、前記無効データに代えて前記受信データＦＩＦ
Ｏへ記憶させる、発生したエラーに関する詳細情報を生
成する詳細情報データ生成手段とを備えたことにより、
前記課題を達成したものである。

【００５０】又、前記デジタルデータ受信装置におい
て、更に、前記補助情報データに対して、発生し得る複
数のエラーの種類間での、発生の有無の相互の排他性に
着目し、生成する前記補助情報データのデータ圧縮を行
う補助情報データ圧縮手段と、前記受信ステータスＦＩ
ＦＯから読み出す、データ圧縮されている前記補助情報
データのデータ伸長を、前記詳細情報を用いて行う補助
情報復元手段とを備えたことにより、前記課題を達成す
ると共に、受信バッファとして用いるＦＩＦＯに必要な
記憶容量を更に削減したものである。

【００５１】又、前記デジタルデータ受信装置におい
て、前記伝送路から順次受信される複数の前記デジタル
データが、ＨＤＬＣ手順に基づいて、ビットストリーム
状態で受信されるものであって、前記受信データＦＩＦ
Ｏが、一連の複数の、それぞれがビット幅Ｌのワードメ
モリにより構成され、更に、前記伝送路から順次受信さ
れる前記デジタルデータを前記受信データＦＩＦＯへ一
時的に記憶させる際、ビットストリーム状態の前記デジ
タルデータを、前記ビット幅Ｌの長さで順次分割しなが
ら前記受信データＦＩＦＯへ書き込むデータ変換手段を
備えると共に、該データ変換手段での分割及び前記受信
データＦＩＦＯへの書き込みの際に、ビットストリーム
状態で受信された前記デジタルデータの終端部での、前
記ビット幅Ｌに満たない端数データを前記受信データＦ
ＩＦＯへ書き込む端数データ発生時には、該端数データ
発生有りを示す前記補助情報データを生成する端数情報
生成手段を、前記補助情報データ生成手段に有し、前記
端数データ発生時に、前記詳細情報として、前記端数デ
ータのビット数Ｎを示す情報を生成する端数ビット数情
報生成手段を、前記詳細情報データ生成手段に有してい
ることにより、前記課題を達成すると共に、ＨＤＬＣ手
順に基づいた受信データを取り扱うことに対応し、前述
のような端数データに関する情報を前記補助情報データ
として記憶するＦＩＦＯに必要な記憶容量の削減をも図
ったものである。

【００５２】

【作用】前述した従来例の如く、従来では、伝送路から
順次受信された前記デジタルデータＲＸＤに関するデー
タについては、専用の前記受信データＦＩＦＯ１２へと
一時的に記憶するようにしている。一方、これとは明確
に区別し、前記デジタルデータＲＸＤの受信の際発生す
るエラー等に関する補助情報については、前記受信デー
タＦＩＦＯ１２とは独立した、専用の前記受信ステータ
スＦＩＦＯ１４へ記憶するようにされている。

【００５３】このように、従来においては、前記受信デ
ータＦＩＦＯ１２の利用目的及び前記受信ステータスＦ
ＩＦＯ１４の利用目的とは明確に区別されている。

【００５４】ここで、本発明においては、伝送路から前
記デジタルデータＲＸＤを受信する際、例えばエラー等
が発生してしまうと、この時受信した該デジタルデータ
ＲＸＤは無効な、又無意味なデータとなってしまうこと
に着目している。又、本発明においては、このようにエ
ラーの発生等によって、受信されたデータが無効データ
となってしまったときには、受信された該デジタルデー
タＲＸＤを記憶するメモリを他に流用して、より有効に
使うよう構成されている。

【００５５】即ち、本発明においては、前記受信データ
ＦＩＦＯ１２の利用目的と、前記受信ステータスＦＩＦ
Ｏ１４の利用目的とは、従来のようには明確に区別せ
ず、前記受信データＦＩＦＯ１２についても、発生した
エラーに関する情報等の補助情報を記憶するようにして
いる。これによって、このような補助情報を記憶する前
記受信ステータスＦＩＦＯに必要な記憶容量を削減する
ことができる。

【００５６】具体的には、エラー発生等によって、受信
された前記デジタルデータが前述のように無効データと
なってしまった時には、前記受信ステータスＦＩＦＯへ
と、該エラー発生の有りの補助情報データのみ記憶する
ようにする。即ち、該受信ステータスＦＩＦＯ１４に
は、このように発生したエラーの詳細な情報については
記憶しない。

【００５７】一方、このように発生してしまったエラー
等に関する、より詳細な情報については、発生したエラ
ーによって無効データとなってしまったデータに代え
て、前記受信データＦＩＦＯ１２に記憶するようにして
いる。エラーが発生し受信された前記デジタルデータＲ
ＸＤが無効データとなれば、このような無効データを前
記受信データＦＩＦＯ１２へ記憶することは無意味であ
る。従って、このような無効データに代えて、発生した
エラーの種類などの、より詳細な情報を前記受信データ
ＦＩＦＯ１２へ記憶させる。又、このように詳細な情報
を記憶させたことは、前記受信ステータスＦＩＦＯ１４
に記憶された、このようなエラー発生の有無の前記補助
情報データにて識別することができる。

【００５８】従って、本発明によれば、エラー発生等に
関する情報を、前記受信ステータスＦＩＦＯ１４だけで
なく、前記受信データＦＩＦＯ１２も用いて記憶させる
ことができる。従って、このようにメモリを共用するの
で、全体として、受信バッファとして用いるＦＩＦＯに
必要な記憶容量を削減し、これによりコスト削減等を図
ることが可能である。

【００５９】なお、前述のような補助情報データとして
対象となるものには、文字通りのエラーに関する情報に
限定されるものではない。即ち、エラー発生等の状態に
拘らず、何等かの状態が発生した場合、この時の受信デ
ータの少なくとも一部ビットが無効データとなれば、同
様に本発明を適用することが可能である。

【００６０】例えば、後述する従来例においては、発生
したエラーに関するより詳細な情報を、まず無効データ
に代えて前記受信データＦＩＦＯ１２へ書き込むように
している。更に、この実施例では、ＨＤＬＣ手順を用い
る場合の、前記端数データに関する情報をも書き込むよ
うにしている。即ち、前記端数データにあっては、伝送
路から受信された前記デジタルデータＲＸＤによる端数
のビットデータ以外は、無効なビットデータとなる。従
って、後述する実施例では、前記受信ステータスＦＩＦ
Ｏ１４へは前記端数データであるか否かの前記補助情報
データのみを書き込み、具体的な前記端数データのビッ
ト数Ｎに関する情報は前記受信データＦＩＦＯ１２へ書
き込むようにしている。このため、従来のような前記端
数データのビット数Ｎを示す情報を前記受信ステータス
ＦＩＦＯ１４に記憶する必要がなく、この分、受信バッ
ファとして用いるＦＩＦＯに必要な記憶容量を削減する
ことができる。

【００６１】なお、前述のように、本発明においては、
前記受信ステータスＦＩＦＯ１４には、エラー等が発生
した場合の、その発生したエラーに関する詳細な情報は
記憶せず、単に発生したエラーの有無に関する情報のみ
記憶するようにしている。ここで、例えばいくつかのエ
ラーの種類に着目した場合、共に同時には発生し得ない
組合せが存在する。このように、発生するエラーの種類
の間での、発生の有無の排他性がある場合がある。この
ような場合には、例えば、後述する実施例の如く、複数
のエラーの種類における、エラー発生の有無の組合せパ
ターンを把握し、各組合せパターンに対して符号付けを
行うことで、エラー発生の有無を示す前記補助情報デー
タのデータ圧縮を行うことが可能である。

【００６２】例えばＨＤＬＣ手順に基づいて伝送路から
受信されるデータを取り扱う後述する実施例では、エラ
ーが発生したか否かと、端数データが発生したか否かと
に加え、ＥＯＦであるか否かも含め、このような３つの
特定の状態の発生の有無を、２ビットの前記補助情報デ
ータのみで識別するようにしている。このようなデータ
圧縮によって、この実施例では、本来３ビット必要な前
記補助情報データを２ビットに削減している。

【００６３】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００６４】図１は、本発明が適用されたデジタルデー
タ受信装置の実施例の構成を示すブロック図である。

【００６５】本実施例のデジタルデータ受信装置におい
ては、この図１に示されるＦＩＦＯ制御部１０と受信デ
ータＦＩＦＯ１２と、シリアルパラレル変換部１６と、
端数情報エンコーダ１８とは、前記図９等を用い前述し
た従来例と同一のハード構成のものが用いられている。

【００６６】又、この図１の受信ステータスＦＩＦＯ１
４は、後述するようなデータ圧縮を行わない場合には、
（３ビット×１０２４ワード）のＲＡＭが用いられる。
一方、該受信ステータスＦＩＦＯ１４は、データ圧縮を
行う場合、（２ビット×１０２４ワード）のＲＡＭを用
いる。

【００６７】このような構成に加え、本実施例において
は、更に、ステータスエンコーダ２２と、セレクタ２４
と、ステータスデコーダ２６とを有する。

【００６８】前記セレクタ２４は、入力Ｓ、０及び１
と、出力Ｕを有する。該セレクタ２４は、前記入力Ｓへ
入力される信号に従って、前記入力０あるいは前記入力
１のいずれか一方を選択し、選択された入力の論理状態
を前記出力Ｕへと出力する。即ち、前記入力ＳへＬ状態
が入力されると、前記入力０へ入力される論理状態を前
記出力Ｕへ出力する。一方、前記入力ＳへＨ状態が入力
されると、前記入力１へ入力される論理状態を前記出力
Ｕへと出力する。

【００６９】次に、前記ステータスエンコーダ２２は、
図２に示す如く、補助情報データ生成手段２２ｄと、詳
細情報データ生成手段２２ｅとにより構成される。

【００７０】これら補助情報データ生成手段２２ｄ及び
詳細情報データ生成手段２２ｅには、前記シリアルパラ
レル変換部１６が出力する前述した制御信号ＥＯＦ及び
ＣＲＣＥと、前記ＦＩＦＯ制御部１０が出力する前述し
た制御信号ＯＶＲＥと、前記端数情報エンコーダ１８が
出力する前述した３ビットの制御信号ＲＥ１が入力され
ている。又、前記補助情報データ生成手段２２ｄから
は、前記受信ステータスＦＩＦＯ１４へ記憶させる２ビ
ットのステータス信号ＲＳ１が出力される。なお、該ス
テータス信号ＲＳ１のＭＳＢ側の１ビットの信号、即ち
ステータス信号ＲＳ１〈１〉は、前記セレクタ２４に入
力し、該セレクタ２４の切換え選択に用いる。なお、前
記ステータス信号ＲＳ１のＬＳＢ側がＲＳ〈０〉であ
り、ＭＳＢ側がＲＳ〈１〉である。又、前記詳細情報デ
ータ生成手段２２ｅは、前記セレクタ２４に入力され、
該セレクタ２４の選択によって前記受信データＦＩＦＯ
１２へ入力され書き込まれるデータ信号ＥＣＤを出力す
る。

【００７１】まず、前記補助情報データ生成手段２２ｄ
について、この構成は図３に示すとおりである。この図
３に示される如く、前記補助情報データ生成手段２２ｄ
は、３つの負論理の入力を有するＮＡＮＤ論理ゲート２
２ａと、ＯＲ論理ゲート２２ｂと、論理回路２２ｃとに
より構成されている。該論理回路２２ｃについては、図
４の線図に示す真理値表に示されるような論理機能を有
し、前記ステータス信号ＲＳ１を出力する。

【００７２】なお、本実施例において前記受信ステータ
スＦＩＦＯ１４へ記憶させるステータス信号をデータ圧
縮しない場合、該ステータス信号は３ビットの信号とな
る。即ち、この３ビットの該ステータス信号は、前記Ｎ
ＡＮＤ論理ゲート２２ａが出力する制御信号Ｒと、前記
シリアルパラレル変換部１６が出力する前記制御信号Ｅ
ＯＦと、前記ＯＲ論理ゲート２２ｂが出力する制御信号
ＥＲ２である。この場合、前記論理回路２２ｃについて
は、前記ステータス信号ＲＳ１〈１〉を生成する機能の
み備えれば良い。

【００７３】なお、前記受信ステータスＦＩＦＯ１４へ
記憶されるステータス信号をデータ圧縮する場合、本実
施例では２ビットのステータス信号となる。即ち、この
２ビットのステータス信号は、前記ステータス信号ＲＳ
１である。

【００７４】ＨＤＬＣ手順においては、ＥＯＦのときに
のみ、前記端数データが発生する。従って、ＥＯＦのと
きにのみ、端数データの有無が意味をもつ。このため、
前記制御信号ＥＯＦがＨ状態のときにのみ、前記制御信
号Ｒが意味をもつので、このＥＯＦのときにのみ該制御
信号Ｒの状態を判断できればよい。本実施例ではこのよ
うな点に着目し、前記制御信号Ｒ、ＥＯＦ及びＥＲ２の
３ビットを、２ビットの前記制御信号ＲＳ１へとデータ
圧縮している。このようなデータ圧縮によって、前記受
信ステータスＦＩＦＯ１４を、本来（３ビット×１０２
４ワード）の記憶容量が必要なところ、（２ビット×１
０２４バイト）の記憶容量とすることができ、合計１０
２４ビットの記憶容量の削減が可能となっている。

【００７５】次に、前記詳細情報データ生成手段２２ｅ
は、前記制御信号ＣＲＣＥあるいはＯＶＲＥの少なくと
もいずれか１つがＨ状態となると、図５に示すような詳
細情報データＥＣＤを生成する。該詳細情報データＥＣ
Ｄは、前記セレクタ２４に入力される。特に、これら制
御信号ＣＲＣＥあるいはＯＶＲＥのいずれか１つがＨ状
態となると、前記論理回路２２ｃが出力する前記ステー
タス信号ＲＳ１〈１〉がＨ状態となるので、前記セレク
タ２４は前記生成詳細情報データＥＣＤを選択する。従
って、前記詳細情報データ生成手段２２ｅが出力する前
記生成詳細情報データＥＣＤは、前記シリアルパラレル
変換部１６が出力する前記受信データＲＤ１に代えて、
前記受信データＦＩＦＯ１２へ書き込まれる。

【００７６】この詳細情報データＥＣＤは、この図５に
示す如く、ビットＢ５には前記制御信号ＯＶＲＥの論理
状態が書き込まれる。ビットＢ６には、前記制御信号Ｃ
ＲＣＥの論理状態が書き込まれる。ビットＢ７には、前
記オーバランエラー又は前記ＣＲＣエラー発生時の、前
記制御信号ＥＯＦの論理状態が書き込まれる。このよう
に、該詳細情報データＥＣＤは、これら制御信号ＣＲＣ
ＥあるいはＯＶＲＥの少なくともいずれか１つがＨ状態
となり、前記ＣＲＣエラー又は前記オーバランエラーの
少なくともいずれか１つが発生した場合に、どのエラー
あるいはＥＯＦが発生したか識別するための詳細情報デ
ータとなっている。

【００７７】なお、前記ＣＲＣエラー又前記オーバラン
エラーのいずれも発生しない場合、ＥＯＦが発生したと
しても、前記詳細情報データＥＣＤは生成されない。従
って、前記受信ステータスＦＩＦＯ１４へは、このよう
なＥＯＦが発生したことを示す情報を記憶する。

【００７８】次に、前記詳細情報データ生成手段２２ｅ
は、前記端数データ発生有り且つＥＯＦの場合には、図
６のＮｏ．２〜８に示される受信データＥＣＤを生成す
る。なお、この図６のＮｏ．１は、前記端数データ発生
なしの場合である。

【００７９】このように前記端数データ発生有りの場合
には、この図６にも示されるように、前記図３に示した
前記ステータス信号ＲＳ１〈１〉もＨ状態となる。従っ
て、前記セレクタ２４は、この図６のＮｏ．２〜８の前
記詳細情報データＥＣＤを選択し、これを前記受信デー
タＦＩＦＯ１２へと書き込む。

【００８０】ここで、この図６の前記受信データＥＣＤ
に示す“ｘ”は、端数データのうちの、伝送路から受信
される前記デジタルデータＲＸＤに従った前記データＲ
Ｄ１の有効なデータ部分である。これに対して、該図６
の受信データＥＣＤにおいて、“０”又は“１”で示さ
れるビットは、無効ビットデータに対して、この無効ビ
ットデータであることを示すビットパターンを示す。本
実施例においては、前記端数データ発生有りに際して
は、有効ビットデータに隣接する無効ビットデータを
“０”とし、これ以外の無効ビットデータは全て“１”
としている。

【００８１】ここで、前記受信ステータスＦＩＦＯ１４
へ記憶される前記制御信号ＲあるいはＲＳ１によって、
端数データ発生有りが識別された場合、前記受信データ
ＦＩＦＯ１２へ記憶される前記受信データＥＣＤについ
て、最もＬＳＢ（least significant bit ）側の“０”
を認識すれば、このビットよりＭＳＢ（most significa
nt bit）側のビットは受信データとして有効なビットデ
ータとなる。

【００８２】このように、本実施例においては、端数デ
ータ発生有りの場合、前記受信ステータスＦＩＦＯ１４
には、この端数データ発生有りを識別できる範囲の情報
のみ記憶させている。又、前記受信データＦＩＦＯ１２
に記憶される前記端数データで何ビットが有効なビット
データであるかについては、該受信データＦＩＦＯ１２
へ書き込まれる該端数データの無効ビットデータへと、
所定のビットパターンを書き込むことで識別できるよう
にしている。従って、前記受信ステータスＦＩＦＯ１４
へは、前記１１の前記ＲＥ１ビットデータＢ０〜Ｂ２の
ような、複数ビットの、より詳細な情報を書き込む必要
がなく、該受信ステータスＦＩＦＯ１４の記憶容量の削
減を図ることが可能となっている。

【００８３】次に、図７は、前記ステータスデコーダを
示す論理回路図である。

【００８４】該ステータスデコーダ２６は、必要に応じ
前記受信データＦＩＦＯ１２から呼び出される受信デー
タＲＤ２のうちの３ビット、即ちＲＤ５、ＲＤ６及びＲ
Ｄ７を用いながら、前記受信ステータスＦＩＦＯ１４か
ら読み出されるステータス信号ＲＳ２（２ビットの各ビ
ットはＬＳＢ側がＲＳ２０であり、ＭＳＢ側がＲＳ２１
である）に従って、制御信号ＲＥＯＦ、ＲＣＲＣＥ及び
ＲＯＶＲＥ、又、３ビットの制御信号ＲＥ２を出力す
る。

【００８５】なお、この図７において、制御信号ＲＳ２
０は、前記受信ステータスＦＩＦＯ１４が出力する前記
ステータス信号ＲＳ２のＬＳＢ側である。又、制御信号
ＲＳ２１は、前記ステータス信号ＲＳ２のＭＳＢ側であ
る。

【００８６】前記制御信号ＲＥＯＦは、ＥＯＦ発生を示
す。前記制御信号ＲＣＲＣＥは、ＣＲＣエラー発生を示
す。前記制御信号ＲＯＶＲＥは、オーバランエラー発生
を示す。又、前記制御信号ＲＥ２は、前記図６にも示さ
れる前記端数情報エンコーダ１８が出力する前記制御信
号ＲＥ１と同様であり、前記端数データの有効なビット
数Ｎを示す。

【００８７】まず、この図７に示す如く、前記ステータ
スデコーダ２６は、一方の入力が負論理のＡＮＤ論理ゲ
ート２６ａと、ＡＮＤ論理ゲート２６ｃ、２６ｄ、２６
ｆ、２６ｇと、エクスクルーシブＯＲ論理ゲート２６ｂ
と、ＯＲ論理ゲート２６ｅと、端数コードエンコーダ２
６ｈとにより構成されている。

【００８８】なお、該端数コードエンコーダ２６ｈは、
プライオリティエンコーダが用いられている。これによ
って、前記図６に示す前記詳細情報データＥＣＤと同等
の、前記受信データＦＩＦＯ１２から読み出される前記
受信データＲＤ２から、前記制御信号ＲＥ２（前記図６
のＲＥ１に相当）を生成することができる。

【００８９】例えば、前記図６の前記詳細情報データＥ
ＣＤと前記制御信号ＲＥ１との対応から明らかな如く、
前記受信データＲＤ２の最もＬＳＢ側が“０”の場合、
前記制御信号ＲＥ２（又ＲＥ１）は“１１１（２進
数）”となる。ＬＳＢから２番目のビットが“０”の場
合、“１１０”となる。ＬＳＢ側から３ビット目が
“０”の場合、前記制御信号ＲＥ２は“１０１”とな
る。

【００９０】又、この図７に示される前記ステータスデ
コーダ２６は、前記エクスクルーシブＯＲ論理ゲート２
６ｂと前記ＡＮＤ論理ゲート２６ｃ及び２６ｄ、又前記
ＯＲ論理ゲート２６ｅにて、ＥＯＦの発生の有無を示す
前記制御信号ＲＥＯＦを生成している。

【００９１】次に、前記ＡＮＤ論理ゲート２６ｃは、前
記制御信号ＲＳ２０及びＲＳ２１に基づいて、前記ＣＲ
Ｃエラーあるいは前記ＯＶＲエラーの発生を判定してい
る。又、前記ＡＮＤ論理ゲート２６ｆと前記ＡＮＤ論理
ゲート２６ｃの出力によって、ＣＲＣエラー発生を示す
前記制御信号ＲＣＲＣＥを生成している。更に、前記Ａ
ＮＤ論理ゲート２６ｇと前記ＡＮＤ論理ゲート２６ｃの
出力とで、前記ＯＶＲエラーを示す前記制御信号ＲＯＶ
ＲＥを生成している。

【００９２】又、これら制御信号ＲＥＯＦ、ＲＣＲＣＥ
及びＲＯＶＲＥの生成に際しては、前記図５の前記ビッ
トＢ５〜Ｂ７と同様に割り付けられた、前記受信データ
ＦＩＦＯ１２から読み出される前記受信データＲＤ２の
ビットＢ５〜ビットＢ７の、ビットデータＲＤ５〜ＲＤ
７が用いられている。

【００９３】以上説明したとおり、本実施例によれば、
本発明を適用して前記受信ステータスＦＩＦＯへは前記
ＥＯＦ発生の有無、あるいは前記オーバランエラーの発
生の有無、あるいは前記ＣＲＣエラーの発生の有無のみ
に基づいた、よりデータ圧縮されたビットデータのみを
記憶させている。又、ＥＯＦあるいはどのエラーが発生
したかに関しては、前記受信データＦＩＦＯ１２に記憶
したデータを用いている。このため、前記受信ステータ
スＦＩＦＯ１４の１ワード当りのビット長を、より短縮
することができている。例えば、前記図９等に示した従
来１ワード当り６ビットであった前記受信ステータスＦ
ＩＦＯ１４を、１ワード当り３ビット、あるいは１ワー
ド当り２ビットへと、記憶容量を縮小することができて
いる。従って、前記受信ステータスＦＩＦＯ１４につい
ては、（（６−３）×１０２４＝３０７２）ビットの記
憶容量の削減、あるいは（（６−２）×１０２４＝４０
９６）ビットの記憶容量の削減が可能となっている。

【００９４】

【発明の効果】以上説明したとおり、本発明によれば、
受信バッファとして用いるＦＩＦＯに必要な記憶容量を
削減し、これによりコスト削減等を図ることができると
いう優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明が適用されたデジタルデータ受信装置の
実施例の構成を示すブロック図

【図２】前記実施例に用いられるステータスエンコーダ
の構成を示すブロック図

【図３】前記実施例の前記ステータスエンコーダに用い
られる補助情報データ生成手段を示す論理回路図

【図４】前記実施例の前記ステータスエンコーダの前記
詳細情報データ生成手段の機能を示す真理値表の線図

【図５】前記実施例の前記ステータスエンコーダから受
信データＦＩＦＯへ書き込まれるエラーに関するデータ
を示す線図

【図６】前記実施例の前記ステータスエンコーダから受
信データＦＩＦＯへ書き込まれる端数データに関するデ
ータを示す線図

【図７】前記実施例に用いられるステータスデコーダの
論理回路図

【図８】ＨＤＬＣ手順の電文のフォーマットを示す線図

【図９】従来のデジタルデータ受信装置の構成を示すブ
ロック図

【図１０】前記実施例あるいは前記従来例のデジタルデ
ータ受信装置における受信データＦＩＦＯへ取り込まれ
たデータ構成を示す線図

【図１１】前記従来例の受信ステータスＦＩＦＯにおけ
るビットデータの構成を示す線図

【図１２】前記実施例あるいは前記従来例に用いられる
端数情報エンコーダを示す論理回路図

【図１３】前記端数情報エンコーダの動作を示すタイム
チャート

【符号の説明】

１０…ＦＩＦＯ制御部 １２…受信データＦＩＦＯ １４…受信ステータスＦＩＦＯ １６…シリアルパラレル変換部 １８…端数情報エンコーダ １８ａ…３ビットバイナリカウンター ２２…ステータスエンコーダ ２２ｄ…補助情報データ生成手段 ２２ｅ…詳細情報データ生成手段 ２４…セレクタ ２６…ステータスデコーダ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 13/00 H04L 29/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】伝送路から順次受信される複数のデジタル
   データを、まず受信データＦＩＦＯへ一時的に記憶する
   と共に、受信されたそれぞれの前記デジタルデータ毎
   に、発生したエラー等に関する情報を表わす補助情報デ
   ータを、該当する前記デジタルデータに対応させながら
   受信ステータスＦＩＦＯへ一時的に記憶するようにした
   デジタルデータ受信装置において、 エラー発生等によって、受信された前記デジタルデータ
   が無効データとなってしまった時に、前記受信ステータ
   スＦＩＦＯへ記憶させる、該エラー発生の有無を示す前
   記補助情報データを生成する補助情報データ生成手段
   と、 前記無効データに代えて前記受信データＦＩＦＯへ記憶
   させる、発生したエラーに関する詳細情報を生成する詳
   細情報データ生成手段とを備えたことを特徴とするデジ
   タルデータ受信装置。
2. 【請求項２】請求項１において、更に、 前記補助情報データに対して、発生し得る複数のエラー
   の種類間での、発生の有無の相互の排他性に着目し、生
   成する前記補助情報データのデータ圧縮を行う補助情報
   データ圧縮手段と、 前記受信ステータスＦＩＦＯから読み出す、データ圧縮
   されている前記補助情報データのデータ伸長を、前記詳
   細情報を用いて行う補助情報復元手段とを備えたことを
   特徴とするデジタルデータ受信装置。
3. 【請求項３】請求項１又は２において、 前記伝送路から順次受信される複数の前記デジタルデー
   タが、ＨＤＬＣ手順に基づいて、ビットストリーム状態
   で受信されるものであって、 前記受信データＦＩＦＯが、一連の複数の、それぞれが
   ビット幅Ｌのワードメモリにより構成され、 更に、前記伝送路から順次受信される前記デジタルデー
   タを前記受信データＦＩＦＯへ一時的に記憶させる際、
   ビットストリーム状態の前記デジタルデータを、前記ビ
   ット幅Ｌの長さで順次分割しながら前記受信データＦＩ
   ＦＯへ書き込むデータ変換手段を備えると共に、 該データ変換手段での分割及び前記受信データＦＩＦＯ
   への書き込みの際に、ビットストリーム状態で受信され
   た前記デジタルデータの終端部での、前記ビット幅Ｌに
   満たない端数データを前記受信データＦＩＦＯへ書き込
   む端数データ発生時には、該端数データ発生有りを示す
   前記補助情報データを生成する端数情報生成手段を、前
   記補助情報データ生成手段に有し、 前記端数データ発生時に、前記詳細情報として、前記端
   数データのビット数Ｎを示す情報を生成する端数ビット
   数情報生成手段を、前記詳細情報データ生成手段に有し
   ていることを特徴とするデジタルデータ受信装置。