JP3271523B2 - Image display device - Google Patents
Image display deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は液晶パネル等のマトリク
ス表示パネルを用いた表示装置に係り、特にマトリクス
表示パネルも表示走査線本数に比べてさらに多い走査線
本数の画像を表示するのに好適な走査線数変換表示装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device using a matrix display panel such as a liquid crystal panel, and more particularly to a matrix display panel suitable for displaying an image having a larger number of scanning lines than the number of display scanning lines. The present invention relates to a scanning line number conversion display device.
【０００２】[0002]
【従来の技術】カラーテレビ方式には様々な方式があ
り、ＮＴＳＣ方式、ＰＡＬ方式、ＳＥＣＡＭ方式の３方
式が世界の主流となっている。これらの方式に加え、高
品位のハイビジョン方式も実験されるようになり、カラ
ーテレビ方式はますます多様化してきている。2. Description of the Related Art There are various color television systems, and three systems of the NTSC system, the PAL system and the SECAM system have become mainstream in the world. In addition to these systems, high-definition high-vision systems have also been experimented, and color television systems have become increasingly diverse.
【０００３】マトリクス表示パネルで正常な画像再生す
るには、各方式に合わせて信号処理を行うと同時に、上
記方式の走査線本数に合う画素数のマトリクス表示パネ
ルを用いる必要がある。すなわち、ある方式の走査線本
数に画素数を合わせたマトリクス表示パネルは異なる走
査線本数の外の方式の画像表示にそのまま使用すること
が出来ないのが通例である。In order to reproduce a normal image on a matrix display panel, it is necessary to perform signal processing in accordance with each system and use a matrix display panel having the number of pixels corresponding to the number of scanning lines in the above-described system. That is, a matrix display panel in which the number of pixels is adjusted to the number of scanning lines of a certain system cannot be used as it is for displaying an image of a system having a different number of scanning lines.
【０００４】これを可能とする手段として、特公昭６２
−５３３９８９号では、ＮＴＳＣ方式用マトリクスパネ
ルの走査電極２４０本を駆動する回路において、走査電
極につながる５段のシフトレジスタ群ごとにダミーのフ
リップフロップを１個挿入し、１フィールドの有効表示
２８７走査線をもつＰＡＬ画像を間引きして表示してい
る。ＮＴＳＣ画像の場合は、走査電極駆動回路のダミー
のフリップフロップを使わないで全２４０段のシフトレ
ジスタとして動作させ、表示している。しかし、この技
術は、ダミーのフリップフロップを有する特殊な走査電
極駆動回路（以降、垂直走査回路と呼ぶ）が必要であ
る。すなわち、ダミーフリップフロップを有しない単純
なシフトレジスタから構成される通常の垂直走査回路で
は、表示走査線数（垂直画素数）が少ないパネル上にそ
れより多い走査線で構成される画像を表示出来ないとい
う問題がある。As means for making this possible, Japanese Patent Publication No. Sho 62
In US Pat. No. 5,533,893, in a circuit for driving 240 scanning electrodes of an NTSC matrix panel, one dummy flip-flop is inserted for each of five stages of shift registers connected to the scanning electrodes, and one field of effective display 287 scanning is performed. PAL images having lines are thinned out and displayed. In the case of the NTSC image, the image is displayed by operating as a shift register of all 240 stages without using the dummy flip-flop of the scan electrode driving circuit. However, this technique requires a special scan electrode drive circuit having a dummy flip-flop (hereinafter, referred to as a vertical scan circuit). That is, a normal vertical scanning circuit composed of a simple shift register having no dummy flip-flop can display an image composed of more scanning lines on a panel having a smaller number of display scanning lines (vertical pixels). There is no problem.
【０００５】これに対し、簡易な構成で多種類のテレビ
ジョン方式に対応できる他の従来技術として、例えば特
開昭６３−１６９８８４号公報に記載されているものが
知られている。これは、垂直走査回路に供給される垂直
走査用のシフトクロックのパルスを周期的に間引いて垂
直走査回路の走査を周期的に停止させることによって、
周期的に所定ラインの画像信号を間引くものである。On the other hand, as another conventional technique capable of coping with various kinds of television systems with a simple configuration, there is known one disclosed in, for example, Japanese Patent Application Laid-Open No. 63-169888. This is achieved by periodically decimating the pulse of the vertical scanning shift clock supplied to the vertical scanning circuit and periodically stopping scanning of the vertical scanning circuit.
The image signal of a predetermined line is periodically thinned out.
【０００６】[0006]
【発明が解決しようとする問題点】しかしながら、特開
昭６３−１６９８８４号公報に記載のものは、シフトク
ロックの間引き時における走査電極に対する駆動電圧の
印加期間（選択期間）が２Ｈとなり、他の（間引きされ
ないシフトクロックに対応する）走査電極の選択期間
（１Ｈ）と大きく異なるため、表示画像が垂直方向に不
均一になる可能性がある。However, according to the method disclosed in Japanese Patent Application Laid-Open No. 63-169888, the period of application (selection period) of the drive voltage to the scan electrodes at the time of thinning out the shift clock is 2H. Since it is significantly different from the selection period (1H) of the scanning electrode (corresponding to the shift clock that is not thinned out), there is a possibility that the displayed image becomes non-uniform in the vertical direction.
【０００７】本発明の目的は、シフトクロックの間引き
によって生じる表示画像の不均一を解消し、より良好な
画像を表示することができる画像表示装置を提供するこ
とにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an image display device which can eliminate non-uniformity of a display image caused by thinning out a shift clock and display a better image.
【０００８】[0008]
【問題点を解決するための手段】上記目的を達成するた
めの本発明に係る画像表示装置は、垂直走査回路から出
力される、複数の垂直走査電極に対する駆動電圧の各々
の印加期間（選択期間）を、シフトクロックの間引き時
と非間引き時とでほぼ等しくするように構成したことを
特徴とする。In order to achieve the above object, an image display apparatus according to the present invention provides a driving voltage applied to each of a plurality of vertical scanning electrodes output from a vertical scanning circuit (selection period). ) Is configured to be substantially equal between when the shift clock is thinned and when the shift clock is not thinned.
【０００９】具体的には、シフトクロックの間引き動作
が実行される少なくとも一水平走査周期の間、複数の垂
直走査電極の各々に印加される電圧を強制的に非選択電
圧、すなわち画素トランジスタをオフ状態にするための
オフ電圧にする。More specifically, the voltage applied to each of the plurality of vertical scanning electrodes is forcibly changed to a non-selection voltage, that is, the pixel transistor is turned off during at least one horizontal scanning period in which the thinning operation of the shift clock is performed. The off-state voltage to make the state.
【００１０】[0010]
【作用】このような構成によれば、間引きされたシフト
クロックに対応する垂直走査電極の選択期間と、間引き
されないシフトクロックに対応する垂直走査電極の選択
期間とが等しくなるため（共に１Ｈ）、複数の垂直走査
電極の選択期間が垂直方向にわたって一定となり、前述
した画像表示の不均一を解消できる。According to such a configuration, the selection period of the vertical scanning electrode corresponding to the thinned shift clock is equal to the selection period of the vertical scanning electrode corresponding to the non-decimated shift clock (both are 1H). The selection period of the plurality of vertical scanning electrodes becomes constant in the vertical direction, and the above-described non-uniformity of image display can be solved.
【００１１】[0011]
【実施例】以下、本発明の一実施形態について図面を用
いて詳細に説明する。An embodiment of the present invention will be described below in detail with reference to the drawings.
【００１２】先ず、図１を参照して本発明が適用される
画像表示装置に一構成例を説明する。図１は、例えばＰ
ＡＬ方式の映像信号を受け、その映像信号に含まれる走
査線数と異なる、例えばＮＴＳＣ方式対応の液晶パネル
にＰＡＬ方式画像を再生する装置のブロック図である。
図１に示すブロック図は信号回路１９、水平走査回路
７、垂直走査回路（垂直シフトレジスタ）１０、液晶パ
ネル１２で構成される。さらに信号回路１９は映像信号
（ビデオ）の入力端子１、同期分離回路２、コントロー
ル回路３、ビデオクロマ回路４、極性切換回路５、間引
回路６で構成され、上記水平走査回路７は水平シフトレ
ジスタ１４とそのシフトクロック、データ信号等の入力
端子８、ＲＧＢビデオ信号のサンプリングホールド回路
１５とそのＲＧＢ入力端子９、サンプリングホールド信
号出力用のｎ個のバッファアンプ１１とその出力制御用
ＯＥ端子１８で構成され、上記液晶パネル１２は水平ｎ
本の水平走査電極１６、垂直ｍ本の走査電極１７、各ｎ
本信号電極１６とｍ本の走査電極１７でそれぞれドレイ
ン、ゲートが選択駆動されるｍ×ｎ個の薄膜画素トラン
ジスタ（ＴＦＴ）１３および各画素トランジスタのソー
スに接続される液晶画素１４で構成される。First, a configuration example of an image display device to which the present invention is applied will be described with reference to FIG. FIG. 1 shows, for example, P
FIG. 2 is a block diagram of an apparatus that receives a video signal of an AL system and reproduces a PAL image on a liquid crystal panel that is different from the number of scanning lines included in the video signal, for example, an NTSC system.
The block diagram shown in FIG. 1 includes a signal circuit 19, a horizontal scanning circuit 7, a vertical scanning circuit (vertical shift register) 10, and a liquid crystal panel 12. Further, the signal circuit 19 comprises an input terminal 1 for a video signal (video), a sync separation circuit 2, a control circuit 3, a video chroma circuit 4, a polarity switching circuit 5, and a thinning circuit 6. Register 14 and its input terminal 8 for shift clock, data signal, etc., sampling and holding circuit 15 for RGB video signal and its RGB input terminal 9, n buffer amplifiers 11 for sampling and holding signal output, and OE terminal 18 for its output control And the liquid crystal panel 12 has a horizontal n
Horizontal scanning electrodes 16, m vertical scanning electrodes 17, each n
The signal electrode 16 and the m scanning electrodes 17 are each composed of m × n thin film pixel transistors (TFTs) 13 whose drains and gates are selectively driven, and liquid crystal pixels 14 connected to the source of each pixel transistor. .
【００１３】図１に示すブロック図の動作は以下の通り
である。The operation of the block diagram shown in FIG. 1 is as follows.
【００１４】入力端子１に入力されたＰＡＬ信号から、
同期分離回路２において水平・垂直同期信号を分離す
る。From the PAL signal input to the input terminal 1,
A horizontal / vertical synchronization signal is separated in a synchronization separation circuit 2.
【００１５】この水平・垂直同期信号に基づき、コント
ロール回路３において、水平走査回路７、垂直走査回路
１０、および極性切換回路５を駆動するのに必要なコン
トロール信号を形成する。On the basis of the horizontal and vertical synchronizing signals, the control circuit 3 forms control signals necessary for driving the horizontal scanning circuit 7, the vertical scanning circuit 10, and the polarity switching circuit 5.
【００１６】一方、ビデオクロマ回路４において、入力
ビデオ信号に基づく画像信号を形成する。画像信号は白
黒表示で輝度信号であり、カラー表示ではＲＧＢ原色信
号あるが、以下本実施例ではカラー表示を前提とし画像
信号はＲＧＢ原色信号と等しいものとする。On the other hand, the video chroma circuit 4 forms an image signal based on the input video signal. The image signal is a luminance signal in monochrome display and an RGB primary color signal in color display. However, in this embodiment, the image signal is assumed to be equal to the RGB primary color signal on the premise of color display.
【００１７】上記画像信号の極性を極性切換回路におい
て一定周期で切り替えた後、水平走査回路７のサンプリ
ングホールド入力端子９に印加する。After the polarity of the image signal is switched at a constant period in the polarity switching circuit, the polarity is applied to the sampling hold input terminal 9 of the horizontal scanning circuit 7.
【００１８】水平走査回路７では、コントロール信号に
基づいて水平シフトレジスタ１４が動作し、そのシフト
レジスタ１４の出力に応じてサンプリングホールド回路
１５において端子９に印加される画像信号をサンプリン
グすると同時にそのデータを一定期間保持する。In the horizontal scanning circuit 7, the horizontal shift register 14 operates based on the control signal, and the sampling and holding circuit 15 samples the image signal applied to the terminal 9 according to the output of the shift register 14, and simultaneously stores the data of the image signal. For a certain period.
【００１９】１ラインの画像信号のサンプリング終了
後、サンプリングホールド回路１５のサンプリング出力
はバッファアンプ１１の入力となり、そのバッファアン
プ１１の出力は制御端子１８に印加されるＯＥ信号（Ｏ
ｕｔｐｕｔ−Ｅｎａｂｌｅ信号）に応じて液晶パネル１
２の走査電極１６に印加される（線順次駆動という）。After the sampling of the image signal of one line is completed, the sampling output of the sampling and holding circuit 15 is input to the buffer amplifier 11, and the output of the buffer amplifier 11 is supplied to the control terminal 18 by the OE signal (O
liquid crystal panel 1 according to the output-enable signal).
Is applied to the second scanning electrodes 16 (referred to as line-sequential driving).
【００２０】一方、シフトレジスタから構成される垂直
走査回路１０では、コントロール回路３からの間引き回
路６を介したコントロール信号に基づき、液晶パネル１
２のｍ本の走査電極１７を順次駆動する。On the other hand, in the vertical scanning circuit 10 composed of a shift register, the liquid crystal panel 1 is controlled based on a control signal from the control circuit 3 through the thinning circuit 6.
The two m scanning electrodes 17 are sequentially driven.
【００２１】液晶パネル１２を駆動する画素トランジス
タ１３は、ｉ番目の走査電極１７−ｉが走査されると
き、その電極にゲートが接続する横方向ｎ個の画素トラ
ンジスタ１３−ｉ，１〜１３−ｉ，ｎが一斉にＯＮす
る。このとき、水平走査回路７の出力端子１８に印加す
るＯＥ信号に同期して、信号電極１６にサンプリングホ
ールド回路１５がホールドしているサンプリング画像信
号が印加され、したがってＯＮしている画素トランジス
タ１３−ｉ，１〜１３−ｉ，ｎを介して液晶画素１４−
ｉ，１〜１３−ｉ，ｎにサンプリング画像信号が書き込
まれる。すなわち、液晶パネル１２のｉ番目のラインに
画像情報が書き込まれる。When the i-th scan electrode 17-i is scanned, the pixel transistors 13 for driving the liquid crystal panel 12 have n horizontal pixel transistors 13-i, 1 to 13- having gates connected to the i-th scan electrode 17-i. i and n are simultaneously turned on. At this time, the sampling image signal held by the sampling and holding circuit 15 is applied to the signal electrode 16 in synchronization with the OE signal applied to the output terminal 18 of the horizontal scanning circuit 7, and thus the pixel transistor 13- The liquid crystal pixels 14- through i, 1-13-i, n
The sampling image signal is written to i, 1 to 13-i, n. That is, image information is written to the i-th line of the liquid crystal panel 12.
【００２２】次に、図１にて説明した間引き回路６の動
作について図２を参照して詳しく説明する。Next, the operation of the thinning circuit 6 described with reference to FIG. 1 will be described in detail with reference to FIG.
【００２３】図２に、図１の回路動作に必要な主要信号
の波形図を示す。図２に示す信号は水平同期信号Ｈｓｙ
ｎｃ，画像信号Ｒ，水平シフトレジスタ１４のスタート
パルスＳＴＨ，そのシフトクロック（すなわちサンプリ
ングクロックに相当する）ＣＫＨ，垂直走査回路１０の
ＳＴＶ，そのシフトクロックＣＫＶおよびバッファアン
プ制御用信号ＯＥである。FIG. 2 shows a waveform diagram of main signals necessary for the operation of the circuit of FIG. The signal shown in FIG. 2 is a horizontal synchronizing signal Hsy.
nc, an image signal R, a start pulse STH of the horizontal shift register 14, its shift clock (that is, equivalent to a sampling clock) CKH, an STV of the vertical scanning circuit 10, its shift clock CKV, and a buffer amplifier control signal OE.
【００２４】垂直走査は垂直走査回路内のシフトレジス
タのスタートパルスＳＴＶの入力時における垂直シフト
クロックＣＫＶの立上りを基準に開始する。図２では、
関連する各信号のパルスに同じ番号を付している。The vertical scanning starts based on the rising edge of the vertical shift clock CKV when the start pulse STV of the shift register in the vertical scanning circuit is input. In FIG.
The same number is assigned to the pulse of each related signal.
【００２５】すなわち、ＣＫＶのパルス１の立上りで垂
直シフトレジスタ１０の第１段目から走査パルスが出力
され、液晶パネル１２の第１走査電極が駆動される。That is, a scanning pulse is output from the first stage of the vertical shift register 10 at the rise of the pulse 1 of the CKV, and the first scanning electrode of the liquid crystal panel 12 is driven.
【００２６】一方、ＣＫＶのパネル１より約１水平周期
前におけるＨｓｙｎｃのパルス１に同期するＳＴＨのパ
ルス１によって画像信号Ｒの１がサンプリングされる。
このサンプリングデータは、Ｈｓｙｎｃのパルス１より
約１水平周期後に立ち上るＯＥの１によってバッファア
ンプ１１から出力され、液晶パネル１２の第１ラインに
書き込まれる。信号電極１６−１の波形は図２の波形１
６−１となる。On the other hand, 1 of the image signal R is sampled by the STH pulse 1 which is synchronized with the Hsync pulse 1 about one horizontal cycle before the CKV panel 1.
This sampling data is output from the buffer amplifier 11 by OE1 rising about one horizontal cycle after Hsync pulse 1, and written to the first line of the liquid crystal panel 12. The waveform of the signal electrode 16-1 is the waveform 1 in FIG.
6-1.
【００２７】図１に示す間引回路６では、例えば図２に
示すように、ＣＫＶのパルス６以降順次６個に１個の間
隔で垂直シフトクロックＣＫＶを間引いている。従っ
て、ＣＫＶのパルス６に相当する時刻において垂直シフ
トレジスタ１０は動作せず、ＣＫＶパルス５の入力時の
状態に停止したままである。走査電極１７に印加される
信号波形は、図２の波形１７−１、１７−２，１７−
３，１７−４，１７−５，１７−６に示す順次選択波形
となる。すなわち、液晶パネル１２の第５ラインが選択
された状態がＣＫＶのパルス６の期間継続する。このと
き、ＯＥのパルス６も同時に停止することにより、第５
ラインに５番目の画像信号が書き込まれて保持される。
勿論、ＯＥのパルス６を出力しても画像をほぼ均一に縮
小して表示できるという本発明の効果は同じであるが、
第５ライン上の画像情報が６番目の画像信号に書き換え
られる。また、ＯＥのパルス６を出力し代わりにＯＥの
パルス５を間引いて、信号電極１６−１に図２の波形１
６−１’を得て駆動する場合は、第５ラインの画素は最
初４番目の画素信号が書き込まれ、その後６番目の画素
信号に書き換えられることになる。いずれにしても以下
の説明が複雑になるので、ＯＥのパルス６を間引くもの
として説明する。すなわち、ＣＫＶ，ＯＥの６個に１個
の割合でパルスを間引くことによって、対応する６本に
１本の走査線の割合で画像信号は液晶パネル上に表示さ
れない。In the thinning circuit 6 shown in FIG. 1, for example, as shown in FIG. 2, after the CKV pulse 6, the vertical shift clock CKV is thinned sequentially at intervals of one every six pulses. Therefore, the vertical shift register 10 does not operate at the time corresponding to the pulse 6 of the CKV, and remains stopped at the state when the CKV pulse 5 is input. The signal waveform applied to the scanning electrode 17 is the waveform 17-1, 17-2, 17- in FIG.
The waveforms are sequentially selected as shown in 3, 17-4, 17-5, and 17-6. That is, the state where the fifth line of the liquid crystal panel 12 is selected continues for the period of the pulse 6 of the CKV. At this time, the pulse 6 of the OE also stops at the same time, so that the fifth pulse
The fifth image signal is written and held in the line.
Of course, even if the OE pulse 6 is output, the effect of the present invention that the image can be reduced and displayed almost uniformly is the same,
The image information on the fifth line is rewritten to the sixth image signal. Further, the OE pulse 6 is output and the OE pulse 5 is thinned out instead of the OE pulse 6, and the waveform 1 shown in FIG.
When 6-1 'is obtained and driven, the pixel of the fifth line is written with the fourth pixel signal first, and then rewritten with the sixth pixel signal. In any case, since the following description is complicated, the description will be made assuming that the pulse 6 of the OE is thinned out. That is, by thinning out pulses at a rate of one out of every six of CKV and OE, an image signal is not displayed on the liquid crystal panel at a rate of one out of six corresponding scanning lines.
【００２８】以上の動作例において、５本目の走査電極
１７−５の選択期間が、他の走査電極の約２倍（２Ｈ）
となり、表示の不均一性の原因となることが考えられ
る。この対策回路例、すなわち本発明の一実施例につい
て、図３及びその動作波形例を示した図４を用いて説明
する。破線枠１０の部分が、図１の垂直走査回路１０と
同等の機能を持つものであり、シフトレジスタ２０１、
切換スイッチ２０２で構成されている。２０３は垂直ス
タートパルスＳＴＶが印加される垂直走査開始端子、２
０４は垂直シフトクロックＣＫＶが印加される垂直シフ
トクロック端子、２０５は走査電極非選択電位Ｖ１ が
印加されている端子、２０６は走査電極選択電位Ｖ２
が印加されている端子、２１０は電位切換スイッチであ
る。電位切換スイッチが選択電位Ｖ２ 側に倒れ続けて
いる状態が、図２の動作波形例と同じである。In the above operation example, the selection period of the fifth scan electrode 17-5 is about twice (2H) of the other scan electrodes.
, Which may cause display non-uniformity. An example of this countermeasure circuit, that is, one embodiment of the present invention, will be described with reference to FIG. 3 and FIG. A portion indicated by a broken line frame 10 has a function equivalent to that of the vertical scanning circuit 10 in FIG.
A changeover switch 202 is provided. 203, a vertical scanning start terminal to which a vertical start pulse STV is applied;
04 is a vertical shift clock terminal to which the vertical shift clock CKV is applied, 205 is a terminal to which the scan electrode non-selection potential V1 is applied, and 206 is a scan electrode selection potential V2.
Is a terminal to which is applied, and 210 is a potential changeover switch. The state where the potential changeover switch keeps falling to the selection potential V2 side is the same as the operation waveform example in FIG.
【００２９】図２の動作波形例と異なるのは、垂直シフ
トクロックを間引きした走査同期（例えば６番目のパル
ス）において、スイッチ２１０が反対側に倒れる様に制
御することにより、スイッチ２１０の出力電位ＶＧ２
は図４に示す様に走査電極非選択電位Ｖ１ となり、垂
直走査回路２０２がどの様な状態にあれ、全ての走査電
極１７に印加される電位が非選択電位Ｖ１ となるた
め、５本目の走査電極１７−５の選択期間を他の走査電
極と等しくすることができる。The operation waveform example of FIG. 2 is different from the example of the operation waveform shown in FIG. 2 in that the switch 210 is controlled so as to fall to the opposite side in the scan synchronization (for example, the sixth pulse) in which the vertical shift clock is thinned out. VG2
Is the scanning electrode non-selection potential V1 as shown in FIG. 4, and the potential applied to all the scanning electrodes 17 is the non-selection potential V1 in any state of the vertical scanning circuit 202. The selection period of the electrode 17-5 can be made equal to other scanning electrodes.
【００３０】[0030]
【発明の効果】以上説明したように、本発明によれば、
間引きされたシフトクロックに対応する垂直走査電極の
選択期間と、間引きされないシフトクロックに対応する
垂直走査電極の選択期間とが等しくなるため、複数の垂
直走査電極の選択期間が垂直方向にわたって一定とな
り、垂直走査の一時停止に起因する横すじの発生を抑制
できるという効果がある。As described above, according to the present invention,
Since the selection period of the vertical scanning electrode corresponding to the thinned shift clock is equal to the selection period of the vertical scanning electrode corresponding to the non-decimated shift clock, the selection period of the plurality of vertical scanning electrodes is constant in the vertical direction, There is an effect that the occurrence of horizontal streaks due to the suspension of vertical scanning can be suppressed.
【図１】本発明が適用される液晶パネル表示装置の回路
ブロック構成図。FIG. 1 is a circuit block diagram of a liquid crystal panel display device to which the present invention is applied.
【図２】図１の主要信号の波形図。FIG. 2 is a waveform diagram of main signals in FIG.
【図３】本発明の一実施形態を示す回路構成図。FIG. 3 is a circuit diagram showing an embodiment of the present invention.
【図４】図３の主要信号の波形図。FIG. 4 is a waveform diagram of main signals in FIG. 3;
１…ビデオ入力端子、 ２…同期分離回路、 ３…コントロール回路、 ４…ビデオクロマ回路、 ５…極性切換回路、 ６…間引回路、 ７…水平走査回路、 １０…垂直走査回路、 １２…液晶パネル、 ２０２，２１３…スイッチ。 DESCRIPTION OF SYMBOLS 1 ... Video input terminal, 2 ... Sync separation circuit, 3 ... Control circuit, 4 ... Video chroma circuit, 5 ... Polarity switching circuit, 6 ... Thinning circuit, 7 ... Horizontal scanning circuit, 10 ... Vertical scanning circuit, 12 ... Liquid crystal Panel, 202, 213 ... switch.
フロントページの続き (56)参考文献 特開 昭62−145974（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/66 102 Continuation of the front page (56) References JP-A-62-145974 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H04N 5/66 102
Claims (4)
ンジスタと、一行分の画素トランジスタを駆動させるた
めの駆動電圧が印加される列方向に配列された複数の垂
直走査電極とを有する表示パネルと、水平同期信号に同
期したシフトクロックが供給され、該シフトクロックに
応じて前記表示パネルの複数の垂直走査電極に対して各
々駆動電圧を順次印加するためのシフトレジスタを含む
垂直走査回路と、該垂直走査回路に供給される前記シフ
トクロックを所定の間隔で間引くための間引き回路とを
備えた画像表示装置において、前記シフトクロックを入力映像信号の水平同期信号周期
と実質的に同一の周期とし、 前記垂直走査回路によって
前記垂直走査電極に印加される駆動電圧の各々の印加期
間をほぼ等しくして、前記画素トランジスタの駆動期間
をほぼ一定とするように構成したことを特徴とする画像
表示装置。A display panel comprising: a plurality of pixel transistors arranged in a matrix; and a plurality of vertical scanning electrodes arranged in a column direction to which a driving voltage for driving one row of pixel transistors is applied. A vertical scanning circuit including a shift register that is supplied with a shift clock synchronized with a horizontal synchronizing signal, and sequentially applies a driving voltage to each of a plurality of vertical scanning electrodes of the display panel in accordance with the shift clock; A thinning circuit for thinning out the shift clock supplied to a vertical scanning circuit at predetermined intervals, wherein the shift clock is a horizontal synchronization signal period of an input video signal.
And the driving period of the pixel transistor is made substantially constant by making the application periods of the driving voltages applied to the vertical scanning electrodes by the vertical scanning circuit substantially equal to each other. An image display device characterized by the above-mentioned.
ンジスタと、一行分の画素トランジスタを駆動させるた
めの駆動電圧が印加される列方向に配列された複数の垂
直走査電極とを有する表示パネルと、水平同期信号に同
期したシフトクロック信号が供給され、該シフトクロッ
クに応じて前記表示パネルの複数の垂直走査電極に対し
て各々駆動電圧を順次印加するためのシフトレジスタを
含む垂直走査回路と、該垂直走査回路に供給される前記
シフトクロックを所定の間隔で間引くための間引き回路
とを備えた画像表示装置において、前記シフトクロックを入力映像信号の水平同期信号周期
と実質的に同一の周期とし、 前記複数の垂直走査電極に
対する前記駆動電圧の各々の印加期間を、前記間引き回
路によるシフトクロックの間引き時と非間引き時とでほ
ぼ等しくするように構成したことを特徴とする画像表示
装置。2. A display panel comprising: a plurality of pixel transistors arranged in a matrix; and a plurality of vertical scanning electrodes arranged in a column direction to which a driving voltage for driving one row of pixel transistors is applied. A vertical scanning circuit including a shift register that is supplied with a shift clock signal synchronized with a horizontal synchronizing signal, and sequentially applies a driving voltage to each of a plurality of vertical scanning electrodes of the display panel according to the shift clock; A thinning circuit for thinning out the shift clock supplied to the vertical scanning circuit at a predetermined interval, wherein the shift clock is a horizontal synchronization signal period of an input video signal.
And the application period of each of the drive voltages to the plurality of vertical scanning electrodes is set to be substantially equal between when the shift clock is thinned by the thinning circuit and when the shift clock is not thinned. Characteristic image display device.
ンジスタと、一行分の画素トランジスタをオン状態にさ
せるためのオン電圧及びオフ状態にさせるためのオフ電
圧が印加される列方向に配列された複数の垂直走査電極
とを有する表示パネルと、水平同期信号に同期したシフ
トクロックが供給され、該シフトクロックに応じて前記
表示パネルの複数の垂直走査電極に対して各々前記オン
電圧又はオフ電圧を切り換えて印加するためのシフトレ
ジスタを含む垂直走査回路と、該垂直走査回路に供給さ
れる前記シフトクロックを所定の間隔で間引くための間
引き回路とを備えた画像表示装置において、前記シフトクロックを入力映像信号の水平同期信号周期
と実質的に同一の周期とし、 前記間引き回路によるシフ
トクロックの間引き動作に同期して、前記複数の垂直走
査電極の各々に前記オフ電圧を印加する構成としたこと
を特徴とする画像表示装置。3. A plurality of pixel transistors arranged in a matrix and arranged in a column direction to which an on-voltage for turning on a row of pixel transistors and an off-voltage for turning off the pixel transistors in one row are applied. A display panel having a plurality of vertical scanning electrodes and a shift clock synchronized with a horizontal synchronization signal are supplied, and the ON voltage or the OFF voltage is applied to the plurality of vertical scanning electrodes of the display panel in accordance with the shift clock. an image display device comprising a vertical scanning circuit including a shift register for applying switching, and a thinning circuit for thinning out the shift clock supplied to the vertical scanning circuit at predetermined intervals, input the shift clock Horizontal sync signal period of video signal
And substantially the same period, the thinning circuit in synchronism with the thinning-out operation of the shift clock by the image display apparatus being characterized in that the arrangement for applying the off-voltage to each of the plurality of vertical scanning electrodes.
ンジスタと、一行分の画素トランジスタをオン状態にさ
せるためのオン電圧及びオフ状態にさせるためのオフ電
圧が印加される列方向に配列された複数の垂直走査電極
とを有する表示パネルと、水平同期信号に同期したシフ
トクロックが供給され、該シフトクロックに応じて前記
表示パネルの複数の垂直走査電極に対して各々前記オン
電圧又はオフ電圧を切り換えて印加するためのシフトレ
ジスタを含む垂直走査回路と、該垂直走査回路に供給さ
れる前記クロック信号を所定の間隔で間引くための間引
き回路とを備えた画像表示装置において、前記シフトクロックを入力映像信号の水平同期信号周期
と実質的に同一の周期とし、 前記間引き回路によってシ
フトクロックの間引き動作が実行される少なくとも一水
平走査周期の間、前記複数の垂直走査電極に印加される
電圧を強制的に前記オフ電圧にする構成としたことを特
徴とする画像表示装置。4. A plurality of pixel transistors arranged in a matrix and arranged in a column direction to which an on-voltage for turning on a row of pixel transistors and an off-voltage for turning off the pixel transistors in one row are applied. A display panel having a plurality of vertical scanning electrodes and a shift clock synchronized with a horizontal synchronization signal are supplied, and the ON voltage or the OFF voltage is applied to the plurality of vertical scanning electrodes of the display panel in accordance with the shift clock. an image display device comprising a vertical scanning circuit including a shift register for applying switching, and a thinning circuit for thinning out the clock signal to be supplied to the vertical scanning circuit at predetermined intervals, input the shift clock Horizontal sync signal period of video signal
And the voltage applied to the plurality of vertical scanning electrodes is forcibly set to the off-state voltage during at least one horizontal scanning period during which the thinning circuit performs the thinning operation of the shift clock. An image display device having a configuration.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20605596A JP3271523B2 (en) | 1996-08-05 | 1996-08-05 | Image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20605596A JP3271523B2 (en) | 1996-08-05 | 1996-08-05 | Image display device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251777A Division JP2714048B2 (en) | 1988-10-07 | 1988-10-07 | Image display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09121319A JPH09121319A (en) | 1997-05-06 |
| JP3271523B2 true JP3271523B2 (en) | 2002-04-02 |
Family
ID=16517125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20605596A Expired - Fee Related JP3271523B2 (en) | 1996-08-05 | 1996-08-05 | Image display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271523B2 (en) |
-
1996
- 1996-08-05 JP JP20605596A patent/JP3271523B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09121319A (en) | 1997-05-06 |
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