JP3269162B2 - Electroluminescence display panel drive circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はエレクトロルミネッセン
ス（ＥＬ）表示パネル駆動回路に関し、特にレベルシフ
ト回路を含み半導体チップへの集積化に適した低消費電
力型のこの種の駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive circuit for an electroluminescence (EL) display panel, and more particularly to a low power consumption type drive circuit including a level shift circuit and suitable for integration in a semiconductor chip.

【０００２】[0002]

【従来の技術】ＥＬ表示パネル駆動回路を構成する半導
体集積回路（ＩＣ）チップは、画像表示すべきデータ入
力の供給を低電圧の論理レベルで受け、このデータ入力
をＥＬ表示素子の駆動に十分な高電圧の論理レベルの出
力信号に変換する電圧レベルシフト回路を備える。ＥＬ
表示パネルの発光開始に必要なしきい値電圧は数百ボル
トであり通常のＩＣ製造技術によるＩＣではＥＬ表示パ
ネルの駆動回路の実現は困難である。したがって、その
ような高電圧のＥＬ素子駆動パルスを発生する高耐圧出
力回路と通常の低電圧論理レベルのデータ入力を扱う５
Ｖ電源系の制御論理回路との間のインタフェイス手段が
必要である。この高耐圧出力回路はその負荷を形成する
表示素子の充電に必要なスイッチ素子と放電を行うスイ
ッチ素子とからなるプッシュプル構成の出力回路を備え
るのが一般的である。この種の高耐圧出力回路は特開平
２−１０３０９２号公報に記載されている。この公報に
例示される高耐圧駆動回路は、高電圧が供給される第１
の電源端子と、接地電圧または負の高電圧が供給される
第２の電源端子と、５ボルトの低電圧が供給される低圧
電源端子と、外部から入力信号を受ける入力端子と、Ｅ
Ｌ表示素子に接続される出力端子と、入力端子に与えら
れる入力信号に応答してバッファ回路のＯＮ／ＯＦＦを
制御する論理回路と、論理回路から供給される制御信号
に応答して出力部のＯＮ／ＯＦＦを制御するバッファ回
路と、ＥＬ表示素子に電流を供給しＥＬ表示素子からの
放電電流を吸収する出力部とを有する。この出力部は第
１の電源端子にアノードが、出力端子にカソードがそれ
ぞれ接続されたサイリスタと、このサイリスタのカソー
ド・ゲートにカソードが前記サイリスタのカソードにア
ノードがそれぞれ接続されたダイオードと、そのコレク
タがサイリスタのカソード・ゲートにそのエミッタが低
圧スイッチング素子を介して第２の電源端子にそれぞれ
接続されたｎｐｎトランジスタとから成る。また、ｎｐ
ｎトランジスタのベースは、バッファ回路内のＰＭＯＳ
トランジスタのドレインに接続され、ＰＭＯＳトランジ
スタのソースは、低圧電源端子に接続された構成を備え
る。2. Description of the Related Art A semiconductor integrated circuit (IC) chip constituting an EL display panel driving circuit receives a data input to be displayed with an image at a low voltage logic level and receives the data input sufficiently to drive an EL display element. And a voltage level shift circuit for converting the output signal into an output signal having a high logic level. EL
The threshold voltage required for starting light emission of the display panel is several hundred volts, and it is difficult to realize a driving circuit of the EL display panel with an IC using a normal IC manufacturing technique. Therefore, a high withstand voltage output circuit for generating such a high voltage EL element drive pulse and a normal low voltage logic level data input are handled.
An interface means between the control logic circuit and the V power supply system is required. This high withstand voltage output circuit generally includes a push-pull output circuit including a switch element necessary for charging a display element forming the load and a switch element for discharging. This type of high withstand voltage output circuit is described in Japanese Patent Application Laid-Open No. Hei 2-103092. The high withstand voltage driving circuit exemplified in this publication discloses a first circuit to which a high voltage is supplied.
A second power supply terminal to which a ground voltage or a negative high voltage is supplied, a low-voltage power supply terminal to which a low voltage of 5 volts is supplied, an input terminal for receiving an external input signal,
An output terminal connected to the L display element, a logic circuit for controlling ON / OFF of the buffer circuit in response to an input signal supplied to the input terminal, and an output unit in response to a control signal supplied from the logic circuit. It has a buffer circuit for controlling ON / OFF and an output section for supplying a current to the EL display element and absorbing a discharge current from the EL display element. This output section includes a thyristor having an anode connected to a first power supply terminal and a cathode connected to an output terminal, a diode having a cathode connected to the cathode / gate of the thyristor and an anode connected to the cathode of the thyristor, and a collector for the thyristor. Comprises an npn transistor whose thyristor has its cathode and gate connected to its second power supply terminal via its low-voltage switching element. Also, np
The base of the n transistor is a PMOS in the buffer circuit.
The PMOS transistor has a configuration in which it is connected to the drain of the transistor and the source of the PMOS transistor is connected to the low-voltage power supply terminal.

【０００３】上記公報記載の構成によれば回路素子数お
よび消費電流の節減は可能となるものの非駆動状態にお
ける消費電力は大きく製造プロセスは複雑である。製造
プロセスを単純化したＣＭＯＳ構成のこの種のＥＬパネ
ル駆動回路の例は本願の譲受人であるＮＥＣ Ｃｏｒｐ
ｏｒａｔｉｏｎ １９８９年５月１０日発行のデータブ
ック“表示コントローラ／ドライバＩＣ”４０９頁に記
載されている。この刊行物に示された駆動回路は、第
１，第２の電源端子と、第１，第２の接地端子と、内部
論理回路と、出力回路とを備え、内部論理回路には第１
の電源端子から低電圧が、出力回路には第２の電源端子
から高電圧がそれぞれ供給され内部論理回路の出力が出
力回路に供給される。上記刊行物には図示されてない
が、この出力回路は、内部論理回路からの低電圧論理レ
ベルの出力を高電圧論理レベルの出力に変換するレベル
シフト回路をもち、出力回路および内部論理回路の各々
の接地配線は接地端子に共通に接続される。この駆動回
路においては、出力回路の駆動時に高圧電源側から出力
回路を経て接地線に流れる電流が接地電位（０レベル）
を変動させる。また、論理回路および出力回路の各々の
接地線を互いに独立に設けても、出力回路の接地電位が
内部論理回路の接地電位以下に低下した場合は、レベル
シフト回路を構成するトランジスタが完全なＯＦＦ状態
にならない。そのために高電圧電源から接地端子に貫通
電流が流れ、その結果レベルシフト回路の動作速度が低
下し、さらに誤動作の原因となる。According to the configuration described in the above publication, the number of circuit elements and current consumption can be reduced, but the power consumption in the non-driving state is large and the manufacturing process is complicated. An example of this type of EL panel driving circuit having a CMOS structure whose manufacturing process is simplified is NEC Corp., the assignee of the present application.
The data is described in page 409 of the data book “Display Controller / Driver IC” issued on May 10, 1989. The drive circuit disclosed in this publication includes first and second power supply terminals, first and second ground terminals, an internal logic circuit, and an output circuit.
And a high voltage from the second power supply terminal to the output circuit, and the output of the internal logic circuit is supplied to the output circuit. Although not shown in the above publication, this output circuit has a level shift circuit for converting a low-voltage logic level output from the internal logic circuit to a high-voltage logic level output. Each ground wiring is commonly connected to a ground terminal. In this drive circuit, when the output circuit is driven, the current flowing from the high voltage power supply side to the ground line via the output circuit is the ground potential (0 level).
Is varied. Further, even if the ground lines of the logic circuit and the output circuit are provided independently of each other, if the ground potential of the output circuit drops below the ground potential of the internal logic circuit, the transistors constituting the level shift circuit are completely turned off. Does not enter the state. As a result, a through current flows from the high-voltage power supply to the ground terminal. As a result, the operation speed of the level shift circuit is reduced, which further causes malfunction.

【０００４】図４および図５を参照すると、これらの図
に示した従来技術によるＥＬ表示パネル駆動回路１は、
内部論理回路２と、出力段１０１〜１４０と、入力端子
３と、第１の電源端子４と、第２の電源端子５と、接地
端子６と、高電圧出力端子４０１〜４４０とを備える。
出力段１０１はインバータＩＮＶと、第１のレベルシフ
ト回路１０と、プッシュプル構成の出力トランジスタＰ
１０３およびＮ１０３とを有する。レベルシフト回路１
０は第２の電源端子５０および接地端子６０の間に互に
並列接続されたトランジスタＰ１０１およびＮ１０１の
直列接続回路とトランジスタＰ１０２およびＮ１０２の
直列接続回路とを備える。トランジスタＰ１０１のゲー
ト電極はトランジスタＰ１０２およびＮ１０２の接続点
ｃに、トランジスタＰ１０１のゲート電極はトランジス
タＰ１０１およびＮ１０１の接続点ｄにそれぞれ接続さ
れる。Referring to FIGS. 4 and 5, the EL display panel driving circuit 1 according to the prior art shown in FIGS.
The circuit includes an internal logic circuit 2, output stages 101 to 140, an input terminal 3, a first power supply terminal 4, a second power supply terminal 5, a ground terminal 6, and high voltage output terminals 401 to 440.
The output stage 101 includes an inverter INV, a first level shift circuit 10, and an output transistor P having a push-pull configuration.
103 and N103. Level shift circuit 1
0 includes a series connection circuit of transistors P101 and N101 and a series connection circuit of transistors P102 and N102 connected in parallel between the second power supply terminal 50 and the ground terminal 60. The gate electrode of transistor P101 is connected to a connection point c between transistors P102 and N102, and the gate electrode of transistor P101 is connected to a connection point d between transistors P101 and N101.

【０００５】入力端子３０はインバータＩＮＶの入力端
子およびトラジスタＮ１０２のゲート電極に、インバー
タＩＮＶの出力端子はトランジスタＮ１０１のゲート電
極および出力トランジスタＮ１０３のゲート電極に、ト
ランジスタＰ１０２およびＮ１０２の接続点ｃは出力ト
ランジスタＰ１０３のゲート電極にそれぞれ接続され
る。さらに、インバータＩＮＶには第１の電源端子４０
から低い電源電圧ＶＤＤ１が、レベルシフト回路１０お
よび出力トランジスタＰ１０３には第２の電源端子５０
から高い電源電圧ＶＤＤ２がそれぞれ印加される。トラ
ンジスタＮ１０１、Ｎ１０２およびＮ１０３の各々のソ
ース電極およびインバータＩＮＶの接地端子はそれぞれ
接地端子６０に共通接続される。The input terminal 30 is the input terminal of the inverter INV and the gate electrode of the transistor N102, the output terminal of the inverter INV is the gate electrode of the transistor N101 and the gate electrode of the output transistor N103, and the connection point c between the transistors P102 and N102 is the output. Each is connected to a gate electrode of the transistor P103. Further, a first power supply terminal 40 is connected to the inverter INV.
From the second power supply terminal 50 to the level shift circuit 10 and the output transistor P103.
From the power supply voltage VDD2. The source electrodes of the transistors N101, N102 and N103 and the ground terminal of the inverter INV are commonly connected to a ground terminal 60, respectively.

【０００６】駆動回路１の入力端子３と、第１および第
２の電源端子４および５と、接地端子６と、出力段７０
とは図２の出力段の対応する各端子３０，４０，５０，
６０および７０にそれぞれに接続されている。なお、出
力段１０２〜１４０も出力段１０１と共通の構成を備え
ているので、以下に述べる出力段１０１の説明はこれら
出力段１０２〜１４０にも適合する。The input terminal 3 of the drive circuit 1, the first and second power supply terminals 4 and 5, the ground terminal 6, and the output stage 70
Means the corresponding terminals 30, 40, 50,
60 and 70 respectively. Since the output stages 102 to 140 have the same configuration as the output stage 101, the description of the output stage 101 described below also applies to these output stages 102 to 140.

【０００７】次に、図４および図５に併せて、図５にお
ける出力段の等価回路を示す図６およびこの出力段の動
作説明用の波形図を示す図７を参照して出力段１０１の
動作を述べると、まず、電源端子５から端子５０に供給
されている電圧ＶＤＤ２は出力トランジスタＰ１０３の
ＯＮ状態により端子７０から出力端子４０１に供給され
る。この場合は、レベルシフト回路１０の出力すなわち
接続点ｃの電圧をロウ（Ｌ）レベルにしてトランジスタ
Ｐ１０３をＯＮ状態にする。そのためにマイクロコンピ
ュータ（図示しない）により内部論理回路２が制御され
てハイ（Ｈ）レベルの入力データ信号が端子３０からイ
ンバータＩＮＶおよびトランジスタＮ１０２のゲート電
極に供給される。このときのインバータＩＮＶの電源電
圧をＶＤＤ１とすると、この入力データ信号の論理レベ
ルは電源電圧ＶＤＤ１および接地電位ＧＮＤ（０Ｖ）間
の電圧となる。すなわちＨレベル＝ＶＤＤ１，Ｌレベル
＝０となる。また、レベルシフト回路１０の上記トラン
ジスタの各々のＯＮ／ＯＦＦ状態は、トランジスタＰ１
０２およびＮ１０１がＯＮ、Ｐ１０１およびＮ１０２が
ＯＦＦの定常状態にある。この動作モードではトランジ
スタＮ１０２→Ｎ１０１→Ｐ１０１→Ｐ１０２の順に導
通／非導通状態が変化する。インバータＩＮＶで反転さ
れた入力信号はＨレベルとなってレベルシフト回路１０
のトランジスタＮ１０１および出力トランジスタＮ１０
３の各ゲート電極に供給される。この信号に応答してト
ランジスタＰ１０１およびＮ１０２がＯＮ、トランジス
タＰ１０２およびＮ１０１がＯＦＦとなり接続点ｃの電
位がＬレベルとなってトランジスタＰ１０３がＯＮ、ト
ランジスタＮ１０３がＯＦＦとなり、出力端子７０から
の出力のＨレベルは高電圧ＶＤＤ２となる。但し、トラ
ンジスタＮ１０１および１０２のしきい値電圧Ｖｔｈは
ＶＤＤ１よりも小さくし０よりも大きする。Next, referring to FIGS. 4 and 5, FIG. 6 showing an equivalent circuit of the output stage in FIG. 5, and FIG. 7 showing a waveform diagram for explaining the operation of this output stage, FIG. In operation, first, the voltage VDD2 supplied from the power supply terminal 5 to the terminal 50 is supplied from the terminal 70 to the output terminal 401 by the ON state of the output transistor P103. In this case, the output of the level shift circuit 10, that is, the voltage at the connection point c is set to the low (L) level to turn on the transistor P103. For this purpose, the microcomputer (not shown) controls the internal logic circuit 2 to supply a high (H) level input data signal from the terminal 30 to the inverter INV and the gate electrode of the transistor N102. Assuming that the power supply voltage of the inverter INV at this time is VDD1, the logic level of this input data signal is a voltage between the power supply voltage VDD1 and the ground potential GND (0 V). That is, H level = VDD1 and L level = 0. The ON / OFF state of each of the transistors of the level shift circuit 10 is determined by the transistor P1
02 and N101 are ON and P101 and N102 are OFF. In this operation mode, the conduction / non-conduction state changes in the order of transistors N102 → N101 → P101 → P102. The input signal inverted by the inverter INV becomes H level, and the level shift circuit 10
Transistor N101 and output transistor N10
3 is supplied to each gate electrode. In response to this signal, the transistors P101 and N102 are turned on, the transistors P102 and N101 are turned off, the potential at the connection point c goes low, the transistor P103 is turned on, the transistor N103 is turned off, and the output H from the output terminal 70 goes high. The level becomes the high voltage VDD2. However, the threshold voltages Vth of the transistors N101 and N102 are smaller than VDD1 and larger than 0.

【０００８】いま、トランジスタＮ１０１がＯＮからＯ
ＦＦへ、トランジスタＮ１０２がＯＦＦからＯＮへ変化
する過渡状態について図６を参照しながら述べると、定
常状態にあるレベルシフト回路１０の等価回路６１にお
いて、前述のとおりトランジスタＰ１０２およびＮ１０
１がＯＮ，トランジスタＰ１０１およびＮ１０２がＯＦ
Ｆの状態にあるとする。次に、トランジスタＮ１０１が
ＯＮからＯＦＦへ、トランジスタＮ１０２がＯＦＦから
ＯＮへ変化すると、その変化の過渡期間にはトランジス
タＰ１０２およびＮ１０２は共にＯＮ状態、トランジス
タＰ１０１およびＮ１０１は共にＯＦＦ状態となる。す
なわち電源ＶＤＤ２→Ｐ１０２→Ｎ１０２→ＧＮＤの経
路で貫通電流が流れることになる（等価回路６２）。一
方、トランジスタＰ１０２およびＮ１０２は共にＯＮ状
態にあるからトランジスタＮ１０２のドレイン・ソース
間のＯＮ抵抗がトランジスタＰ１０２のＯＮ抵抗よりも
小であれば、トランジスタＰ１０２のＯＮ抵抗による電
圧降下のため接続点ｃの電位はＬレベルに低下してい
く。このＬレベルの電圧に応答してトラジスタＰ１０１
がＯＮ状態となり、これによってトランジスタＰ１０１
およびＮ１０１の接続点ｄの電位がＨレベルに上昇す
る。この電圧をゲート電極に受けるトランジスタＰ１０
２のＯＮ抵抗が増大するので、接続点ｃの電位がＬレベ
ルよりも低いレベルに低下する。これに伴ってトラジス
タＰ１０１のＯＮ抵抗がさらに減少し、最終的には、ト
ランジスタＰ１０２がＯＮ、トランジスタＰ１０１がＯ
ＦＦ状態となって接続点ｃがＧＮＤレベルになる。この
ＧＮＤレベルに応答して出力トランジスタＰ１０３がＯ
Ｎ状態になる。一方、トランジスタＮ１０３は入力信号
ＩＮに応答してＯＦＦ状態にあるから出力端子７０には
高い電源電圧ＶＤＤ２が供給される（図示等価回路６
３）。なお、トランジスタＰ１０１を十分にＯＮ状態に
するために、トランジスタＮ１０２のＯＮ抵抗の抵抗値
はトランジスタＰ１０２のＯＮ抵抗値の１／４以下に設
定されている。トランジスタＮ１０１がＯＮ、Ｎ１０２
がＯＦＦに変化するＮ１０１→Ｎ１０２→Ｐ１０２→Ｐ
１０１の動作モード変化の過渡期間においても、上述の
説明が該当するので、トランジスタＮ１０１のＯＮ抵抗
の抵抗値はＰ１０１の抵抗値の１／４以下に設定され
る。Now, when the transistor N101 changes from ON to O
The transient state in which the transistor N102 changes from OFF to ON to the FF will be described with reference to FIG. 6. In the equivalent circuit 61 of the level shift circuit 10 in the steady state, as described above, the transistors P102 and N10
1 is ON, transistors P101 and N102 are OF
It is assumed that the state is F. Next, when the transistor N101 changes from ON to OFF and the transistor N102 changes from OFF to ON, during a transition period of the change, both the transistors P102 and N102 are turned on, and both the transistors P101 and N101 are turned off. That is, a through current flows through the path of the power supply VDD2 → P102 → N102 → GND (equivalent circuit 62). On the other hand, since both the transistors P102 and N102 are in the ON state, if the ON resistance between the drain and the source of the transistor N102 is smaller than the ON resistance of the transistor P102, a voltage drop due to the ON resistance of the transistor P102 causes a drop in the connection point c. The potential decreases to the L level. In response to this L-level voltage, transistor P101
Is turned on, which causes the transistor P101
And the potential at the connection point d of N101 rises to the H level. Transistor P10 receiving this voltage at its gate electrode
Since the ON resistance of No. 2 increases, the potential of the connection point c drops to a level lower than the L level. Accordingly, the ON resistance of the transistor P101 further decreases, and finally, the transistor P102 is turned on and the transistor P101 is turned on.
The connection point c becomes the GND level in the FF state. In response to this GND level, the output transistor P103
It becomes N state. On the other hand, since the transistor N103 is in the OFF state in response to the input signal IN, the high power supply voltage VDD2 is supplied to the output terminal 70 (the equivalent circuit 6 in the drawing).
3). Note that, in order to sufficiently turn on the transistor P101, the ON resistance of the transistor N102 is set to be 1/4 or less of the ON resistance of the transistor P102. Transistor N101 is ON, N102
Changes to OFF N101 → N102 → P102 → P
Since the above description also applies to the transition period of the operation mode change of 101, the resistance value of the ON resistance of the transistor N101 is set to １ ／ or less of the resistance value of P101.

【０００９】図７を参照すると、外部から入力端子３０
への入力信号波形７１に対し、内部論理回路２から出力
段１０１の入力端子３０に供給される内部からの入力信
号ＩＮの波形７２が示されている。すなわち、時刻ｔ１
において上記外部からの入力信号ＩＮはＨレベルにな
り、時刻ｔ２でＬレベルに、時刻ｔ３で再びＨレベルに
それぞれ変化する。この信号ＩＮのＬレベルは０Ｖ、Ｈ
レベルは低電圧電源の電圧ＶＤＤ１で変化する。出力段
１０１でレベル変換されて出力端子７０から出力端子４
０１に供給される出力信号（波形７３）は内部信号ＩＮ
と同極性の信号であり、そのＬレベルは０Ｖ、Ｈレベル
は高電圧電源電圧ＶＤＤ２となる。Referring to FIG. 7, an input terminal 30 is externally provided.
5 shows a waveform 72 of an input signal IN from the inside supplied to the input terminal 30 of the output stage 101 from the internal logic circuit 2 with respect to the input signal waveform 71 to the input stage. That is, at time t1
, The input signal IN from the outside becomes H level, and changes to L level at time t2 and H level again at time t3. The L level of this signal IN is 0 V, H
The level changes with the voltage VDD1 of the low-voltage power supply. The output stage 101 converts the level and outputs the output terminal 70 to the output terminal 4.
01 is supplied to the internal signal IN (waveform 73).
The L level is 0 V, and the H level is the high voltage power supply voltage VDD2.

【００１０】[0010]

【発明が解決しようとする課題】上述の出力段の回路に
おいては、複数の出力トランジスタＰ１０３／Ｎ１０３
のＯＮ／ＯＦＦ変化の過渡期間に高圧電源回路に流れる
電流が０ＶであるべきＧＮＤ電位を変動させる（波形７
４）。従って、このＧＮＤ電位の変動に起因するノイズ
が上記外部入力信号ＩＮに重畳され、レベルシフト回路
１０の動作の安定性を損なう。すなわち、外部入力信号
ＩＮの入力端子３においては、入力信号ＩＮのＨレベル
が時刻ｔ１で低下し、時刻ｔ２およびｔ３と入力信号Ｉ
Ｎの後縁および前縁との間にずれが生じ（入力端子３の
波形７５）、内部論理回路２に誤動作を生じる。In the above-described output stage circuit, a plurality of output transistors P103 / N103 are provided.
In the transitional period of the ON / OFF change of the voltage, the GND potential at which the current flowing through the high-voltage power supply circuit should be 0 V is varied (waveform 7).
4). Therefore, noise due to the fluctuation of the GND potential is superimposed on the external input signal IN, and the operation stability of the level shift circuit 10 is impaired. That is, at the input terminal 3 of the external input signal IN, the H level of the input signal IN decreases at the time t1, and the time t2 and t3 and the input signal I
A shift occurs between the trailing edge and the leading edge of N (waveform 75 of the input terminal 3), causing a malfunction in the internal logic circuit 2.

【００１１】図８を併せ参照すると、この図に示した従
来の駆動回路の動作説明用の一部変更回路は、低電圧外
部電源電圧ＶＤＤ１の供給を受けるインバータＩＮＶお
よび内部論理回路２の接続を受ける接地配線ＧＮＤ１
と、高電圧外部電源電圧ＶＤＤ２の供給を受けるレベル
シフト回路１０および出力トランジスタＰ１０３／Ｎ１
０３の接続を受ける接地配線ＧＮＤ２とが、節点ａおよ
びｂで切断され、ＩＣチップ（図示されない）のＧＮＤ
パッドにそれぞれ独立に接続される。この接続による
と、接点ｂにおけるＧＮＤ電位の上述の変動（波形７
４）が接点ａにそのまま直接に伝わることが避けられる
ので、内部論理回路２の上述の誤動作はある程度抑えら
れる。Referring also to FIG. 8, a partially modified circuit for explaining the operation of the conventional drive circuit shown in FIG. 8 connects the inverter INV supplied with the low voltage external power supply voltage VDD1 and the internal logic circuit 2 to each other. Receiving ground wiring GND1
And level shift circuit 10 receiving supply of high-voltage external power supply voltage VDD2 and output transistor P103 / N1
03 is grounded at the nodes a and b, and the GND wiring of the IC chip (not shown).
The pads are connected independently. According to this connection, the above-described fluctuation of the GND potential at the contact point b (waveform 7
4) is not directly transmitted to the contact a as it is, so that the above-mentioned malfunction of the internal logic circuit 2 can be suppressed to some extent.

【００１２】一方、ＥＬ表示パネル駆動電圧が約４００
Ｖの電圧変化を必要とするのに対して出力トランジスタ
Ｐ１０３／Ｎ１０３のソース・ドレイン間耐圧は２００
Ｖ程度に留まるので、高電圧ＶＤＤ２と接地配線ＧＮＤ
２との間の電位差２００Ｖを所定の切替タイミングで極
性反転する手法が通常用いられている。この極性反転時
の過渡期間に発生するノイズのレベルは正極性および負
極性とも１〜３Ｖ程度になり、負極性ノイズによって接
地配線ＧＮＤ２の電位が接地配線ＧＮＤ１の電位よりも
低下することがある。また、複数の出力段のうち１部の
出力段のスイッチングノイズがＥＬ表示パネルの配線間
の線間容量を介して接地配線ＧＮＤ２の電位に重畳され
ることにより生ずる接地配線ＧＮＤ２の電位低下もあ
る。前者は一般に出力段の出力変化とは同期しないが、
後者は同期する。この出力段の出力変化と同期しないノ
イズによる接地配線ＧＮＤ２の電位低下は次のような障
害を招来する。すなわち、レベルシフト回路１０のトラ
ンジスタＰ１０１／Ｎ１０１がそれぞれＯＮ／ＯＦＦ，
トランジスタＰ１０２／Ｎ１０２がそれぞれＯＦＦ／Ｏ
Ｎで定常状態にあるときは、トランジスタＮ１０１はそ
のゲート電極に接地配線ＧＮＤ１のＬレベルが印加され
ＯＦＦ状態にあるにもかかわらず、接地配線ＧＮＤ２の
電位が接地配線ＧＮＤ１の電位よりも低くなることによ
りトランジスタＮ１０１が半導通状態となり、トランジ
スタＰ１０１／Ｎ１０１に電流が流れる。一方、上記ノ
イズが出力段の出力変化と同期する場合の障害は次のと
おりである。すなわち、トランジスタＰ１０１／Ｎ１０
１がそれぞれＯＦＦおよびＯＮ、トランジスタＰ１０／
Ｎ１０２がそれぞれＯＮ／ＯＦＦで定常状態にあるとき
は、トランジスタＮ１０２はそのゲート電極に接地配線
ＧＮＤ１のＬレベルの印加を受けＯＦＦ状態にあるにも
かかわらず、接地配線ＧＮＤ２の電位が接地配線ＧＮＤ
１の電位よりも低くなることによりトランジスタＮ１０
２が半導通状態となり、トランジスタＰ１０２／Ｎ１０
２に電流が流れる。さらに、この半導通状態により出力
トランジスタＰ１０３／Ｎ１０３にも電流が流れる。こ
れら電流の流れる時間が長くなるとこの出力段を内蔵す
るＩＣチップの温度が上昇し、ＩＣの耐圧を決めている
内部ダイオード素子の自由電子が増加して電子なだれが
起きやすくなり、そのために内部拡散層結合の耐圧低下
が生じラッチアップや素子破壊の原因になる。On the other hand, when the EL display panel drive voltage is about 400
Although a voltage change of V is required, the breakdown voltage between the source and the drain of the output transistor P103 / N103 is 200
V, the high voltage VDD2 and the ground wiring GND
A method of inverting the polarity of a potential difference of 200 V between the two at a predetermined switching timing is generally used. The level of noise generated during the transition period during the polarity inversion is about 1 to 3 V for both the positive polarity and the negative polarity, and the potential of the ground wiring GND2 may be lower than the potential of the ground wiring GND1 due to the negative noise. In addition, there is a reduction in the potential of the ground line GND2 caused by the switching noise of one of the output stages of the plurality of output stages being superimposed on the potential of the ground line GND2 via the line capacitance between the lines of the EL display panel. . The former is generally not synchronized with the output change of the output stage,
The latter synchronizes. The drop in the potential of the ground wiring GND2 due to noise that is not synchronized with the output change of the output stage causes the following obstacle. That is, the transistors P101 / N101 of the level shift circuit 10 are turned ON / OFF,
Transistors P102 / N102 are OFF / O respectively
When the transistor N101 is in a steady state at N, the potential of the ground wiring GND2 is lower than the potential of the ground wiring GND1 even though the transistor N101 is in the OFF state because the L level of the ground wiring GND1 is applied to its gate electrode. As a result, the transistor N101 becomes semi-conductive, and a current flows through the transistors P101 / N101. On the other hand, the obstacles when the noise is synchronized with the output change of the output stage are as follows. That is, the transistor P101 / N10
1 are OFF and ON, respectively, and the transistor P10 /
When N102 is in the ON / OFF steady state, transistor N102 receives the L level of ground line GND1 at its gate electrode and is in the OFF state, so that the potential of ground line GND2 changes to ground line GND.
1 lower than the potential of transistor N10.
2 becomes semi-conductive, and the transistor P102 / N10
2, a current flows. Further, a current also flows through the output transistors P103 / N103 due to this semi-conductive state. If the time during which these currents flow becomes longer, the temperature of the IC chip containing this output stage rises, and the free electrons in the internal diode element that determines the breakdown voltage of the IC increase, making it easier for avalanches to occur. The breakdown voltage of the layer connection is reduced, which causes latch-up and element destruction.

【００１３】本発明の目的は、上述の欠点に鑑みなされ
たものであり、消費電力を節減しＩＣチップへの高密度
集積化に適したＥＬ表示パネル駆動回路を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to provide an EL display panel driving circuit suitable for high-density integration on an IC chip, saving power consumption.

【００１４】[0014]

【課題を解決するための手段】本発明によると、入力信
号端子から入力信号を受けるインバータと、一対のＰチ
ャネルＦＥＴとＮチャネルＦＥＴの直列接続回路であ
り、かつ、一方の直列接続回路のＰチャネルＦＥＴとＮ
チャネルＦＥＴの接続点が互いに他方の直列接続回路の
ＮチャネルＦＥＴのゲートに接続された補助レベルシフ
ト回路と、一対のＰチャネルＦＥＴとＮチャネルＦＥＴ
の直列接続回路であり、かつ、一方の直列接続回路のＰ
チャネルＦＥＴとＮチャネルＦＥＴの接続点が互いに他
方の直列接続回路のＰチャネルＦＥＴのゲートに接続さ
れたレベルシフト回路とＰチャネルＦＥＴとＮチャネル
ＦＥＴの直列接続回路であり、かつ、この直列接続回路
のＰチャネルＦＥＴとＮチャネルＦＥＴの接続点が高圧
出力端子となる出力回路から構成され、低圧外部電圧を
受ける第１の電源端子が、前記補助レベルシフト回路の
一対のＰチャネルＦＥＴのソースと前記インバータに接
続され、さらに第１の接地配線が前記インバータに接続
され、前記入力信号端子と前記インバータの出力端子
が、それぞれ前記補助レベルシフト回路のＰチャネルＦ
ＥＴ（Ｐ２０２）とＰチャネルＦＥＴ（Ｐ２０１）のゲ
ートに接続され、高圧外部電圧を受ける第２の電源端子
が、前記レベルシフト回路の一対のＰチャネルＦＥＴの
ソースと、前記出力回路のＰチャネルＦＥＴのソースに
接続され、前記補助レベルシフト回路のＮチャネルＦＥ
Ｔ（Ｎ２０１）のドレインが前記レベルシフト回路のＮ
チャネルＦＥＴ（Ｎ１０２）のゲートに接続され、前記
補助レベルシフト回路のＮチャネルＦＥＴ（Ｎ２０２）
のドレインが、前記レベルシフト回路のＮチャネルＦＥ
Ｔ（Ｎ１０１）のゲートと前記出力回路のＮチャネルＦ
ＥＴ（Ｎ１０３）のゲートに接続され、前記レベルシフ
ト回路のＰチャネルＦＥＴ（Ｐ１０２）のドレインが、
前記出力回路のＰチャネルＦＥＴ（Ｐ１０３）のゲート
に接続され、前記レベルシフト回路と前記補助レベルシ
フト回路および前記出力回路のそれぞれのＮチャネルＦ
ＥＴのソースが、第２の接地配線に共通接続され、かつ
前記第１の接地配線と前記第２の接地配線が独立してい
ることを特徴とするエレクトロレミネッセンス表示駆動
回路を特徴とする。According to the present invention, there is provided an inverter for receiving an input signal from an input signal terminal, a series connection circuit of a pair of P-channel FET and N-channel FET, and a P-channel FET of one of the series-connected circuits. Channel FET and N
An auxiliary level shift circuit in which the connection points of the channel FETs are connected to the gates of the N-channel FETs of the other series connection circuit, and a pair of a P-channel FET and an N-channel FET
And the P of one of the series-connected circuits
A connection point between the channel FET and the N-channel FET is a level shift circuit connected to the gate of the P-channel FET of the other series connection circuit, and a series connection circuit of the P-channel FET and the N-channel FET. A first power supply terminal for receiving a low-voltage external voltage comprises a source of a pair of P-channel FETs of the auxiliary level shift circuit and a source connected to the P-channel FET and an N-channel FET. Connected to the inverter, a first ground line is connected to the inverter, and the input signal terminal and the output terminal of the inverter are respectively connected to the P-channel F of the auxiliary level shift circuit.
A second power supply terminal connected to the gates of the ET (P202) and the P-channel FET (P201) and receiving a high-voltage external voltage includes a source of a pair of P-channel FETs of the level shift circuit and a P-channel FET of the output circuit. FE of the auxiliary level shift circuit.
The drain of T (N201) is the N of the level shift circuit.
An N-channel FET (N202) connected to the gate of the channel FET (N102),
Is the N-channel FE of the level shift circuit.
The gate of T (N101) and the N channel F of the output circuit
The drain of the P-channel FET (P102) of the level shift circuit is connected to the gate of the ET (N103).
Connected to the gate of a P-channel FET (P103) of the output circuit;
The source of ET is commonly connected to a second ground wiring, and the first ground wiring and the second ground wiring are independent of each other. .

【００１５】前記補助接地端子の電位が変動してもその
変動が上記接地端子の電位を実質的に変動させることは
ない。したがって、前記出力回路における不要な大電流
の発生を回避できる。Even if the potential of the auxiliary ground terminal changes, the change does not substantially change the potential of the ground terminal. Therefore, generation of an unnecessary large current in the output circuit can be avoided.

【００１６】[0016]

【実施例】次に、図５と共通な構成要素には共通な参照
番号を付して本発明の第１の実施例の回路図を示した図
１を参照すると、この実施例は補助レベルシフト回路２
０が図８の構成に追加された構成を備える。すなわち、
この実施例の出力段１０１は入力端子３０と、低圧外部
電圧ＶＤＤ１の供給を受ける第１の電源端子４０と、高
圧外部電圧ＶＤＤ２の供給を受ける第２の電源端子５０
と、第１の接地端子６０（接地配線ＧＮＤ１に接続）お
よび第２の接地配線６０ａ（接地配線ＧＮＤ２に接続）
と、高電圧出力端子７０とを備える。また、この出力段
１０１は入力端子３０に接続されたインバータＩＮＶ
と、このインバータＩＮＶおよび入力端子に接続された
補助レベルシフト回路２０と、この回路２０の出力を受
けるレベルシフト回路１０と、上記端子５０，７０，６
０ａに接続されたプッシュプル構成の出力トランジスタ
Ｐ１０３／Ｎ１０３とを備える。さらに、インバータＩ
ＮＶおよび補助レベルシフト回路２０は第１の電源端子
４０（電圧ＶＤＤ１）に、レベルシフト回路１０および
出力トランジスタＰ１０３は第２の電源端子５０（電圧
ＶＤＤ２）にそれぞれ接続される。また、このインバー
タＩＮＶは第１の接地配線ＧＮＤ１に、レベルシフト回
路１０，２０および出力トランジスタＮ１０３は接地配
線ＧＮＤ２に、出力トランジスタＰ１０３／Ｎ１０３の
接続点は高電圧出力端子７０にそれぞれ接続される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring now to FIG. 1, which shows a circuit diagram of a first embodiment of the present invention, in which components common to FIG. Shift circuit 2
0 has a configuration added to the configuration of FIG. That is,
The output stage 101 of this embodiment includes an input terminal 30, a first power supply terminal 40 receiving a low voltage external voltage VDD1, and a second power supply terminal 50 receiving a high voltage external voltage VDD2.
And a first ground terminal 60 (connected to the ground wiring GND1) and a second ground wiring 60a (connected to the ground wiring GND2)
And a high voltage output terminal 70. The output stage 101 is connected to the inverter INV connected to the input terminal 30.
An auxiliary level shift circuit 20 connected to the inverter INV and the input terminal; a level shift circuit 10 receiving the output of the circuit 20;
0a, and an output transistor P103 / N103 of a push-pull configuration connected to the output transistor P103. Further, the inverter I
The NV and auxiliary level shift circuit 20 are connected to a first power supply terminal 40 (voltage VDD1), and the level shift circuit 10 and the output transistor P103 are connected to a second power supply terminal 50 (voltage VDD2). The inverter INV is connected to the first ground wiring GND1, the level shift circuits 10, 20 and the output transistor N103 are connected to the ground wiring GND2, and the connection point of the output transistors P103 / N103 is connected to the high voltage output terminal 70.

【００１７】補助レベルシフト回路２０は第１の電源端
子４０および第２の接地端子６０ａの間にそれぞれ並列
に挿入されたトランジスタＰ２０１／Ｎ２０１の直列接
続回路およびＰ２０２／Ｎ２０２の直列接続回路を備
え、トランジスタＮ２０１のゲート電極をトランジスタ
Ｐ２０２／Ｎ２０２の接続点ｅにトランジスタＮ２０２
のゲート電極をトランジスタＰ２０１／Ｎ２０１の接続
点ｆにそれぞれ接続して構成される。入力端子３０から
の入力信号ＩＮはトランジスタＰ２０２のゲート電極に
直接に、また、インバータＩＮＶを経てトラジスタＰ２
０１ゲート電極にそれぞれ供給される。さらに上記接続
点ｆはレベルシフト回路１０のトランジスタＮ１０２の
ゲート電極に接続され、接続点ｅはレベルシフト回路１
０のトランジスタＮ１０１のゲート電極および出力トラ
ンジスタＮ１０３のゲート電極に接続される。レベルシ
フト回路１０のトランジスタＰ１０２／Ｎ１０２の接続
点ｃは出力トランジスタＰ１０３のゲート電極に接続さ
れる。The auxiliary level shift circuit 20 includes a series connection circuit of transistors P201 / N201 and a series connection circuit of P202 / N202 inserted in parallel between the first power supply terminal 40 and the second ground terminal 60a, respectively. The gate electrode of the transistor N201 is connected to the connection point e of the transistors P202 / N202.
Are connected to the connection point f of the transistors P201 / N201, respectively. An input signal IN from the input terminal 30 is supplied directly to the gate electrode of the transistor P202 and to the transistor P2 via the inverter INV.
01 are respectively supplied to the gate electrodes. Further, the connection point f is connected to the gate electrode of the transistor N102 of the level shift circuit 10, and the connection point e is connected to the level shift circuit 1
0 and the gate electrode of the output transistor N103. The connection point c of the transistors P102 / N102 of the level shift circuit 10 is connected to the gate electrode of the output transistor P103.

【００１８】次に、本実施例における出力段の等価回路
を示す図２およびその動作説明用波形図を示す図３を併
せ参照してこの実施例における出力段１０１の動作を述
べる。初期状態において、出力トランジスタＰ１０３／
Ｎ１０３がそれぞれＯＮ／ＯＦＦの状態にあるものとす
る。 （イ）出力端子７０から電圧０Ｖを発生する場合 出力トランジスタが上記初期状態にあるから、レベルシ
フト回路１０および２０のトランジスタＰ１０１／Ｎ１
０２、Ｐ２０１／Ｎ２０２はそれぞれＯＮ状態、Ｐ１０
２／Ｎ１０１、Ｐ２０２／Ｎ２０１はそれぞれＯＦＦ状
態にある（等価回路２６）。入力信号ＩＮのＬレベルに
応答してトランジスタＰ２０１がＯＮへ、Ｐ２０２がＯ
ＦＦへ変化する。その変化の過渡期間ではトランジスタ
Ｐ２０２／Ｎ２０２が共にＯＮ状態、トランジスタＰ２
０１／Ｎ２０１が共にＯＦＦ状態となる。すなわち電源
ＶＤＤ１→Ｐ２０２→Ｎ２０２→ＧＮＤの経路で貫通電
流が流れることになる（等価回路２１）。このときトラ
ンジスタＰ２０１／Ｎ２０１は共にＯＦＦ状態で接続点
ｆはＨレベルを保持したままであるから、トランジスタ
Ｎ２０２もＯＮ状態を保つ。トランジスタＰ２０２／Ｎ
２０２は共にＯＮ状態であるから、トランジスタＰ２０
２のＯＮ抵抗がトランジスタＮ２０２のＯＮ抵抗よりも
小であると、トランジスタＰ２０２のＯＮ抵抗による電
圧降下が小さいので接続点ｅの電位は上昇してＨレベル
に近づく。この電圧がＨレベルに達すると、トラジスタ
Ｎ２０１がＯＮする（等価回路２２）。これにより接続
点ｆの電位がＬレベルに下降するのでこの電圧をゲート
電極に受るトランジスタＮ２０２のＯＮ抵抗が増大する
ことによって、接続点ｅの電位がさらに上昇してＨレベ
ルに、これに伴ってトラジスタＮ２０１のＯＮ抵抗がさ
らに減少する。最終的にはトランジスタＰ２０２がＯ
Ｎ、トランジスタＮ２０２がＯＦＦとなって接続点ｅが
ＶＤＤ１レベルになる（等価回路２３）。Next, the operation of the output stage 101 in this embodiment will be described with reference to FIG. 2 showing an equivalent circuit of the output stage in this embodiment and FIG. 3 showing a waveform diagram for explaining the operation thereof. In the initial state, the output transistor P103 /
It is assumed that N103 is in an ON / OFF state. (A) In the case where a voltage of 0 V is generated from the output terminal 70 Since the output transistor is in the initial state, the transistors P101 / N1 of the level shift circuits 10 and 20 are used.
02, P201 / N202 are ON, P10
2 / N101 and P202 / N201 are in the OFF state (equivalent circuit 26). In response to the L level of the input signal IN, the transistor P201 is turned on and the transistor P202 is turned on.
Change to FF. In the transition period of the change, both the transistors P202 / N202 are in the ON state, and the transistor P2
01 / N201 are both turned off. That is, a through current flows through the path of the power supply VDD1 → P202 → N202 → GND (equivalent circuit 21). At this time, the transistors P201 / N201 are both OFF, and the connection point f remains at the H level, so that the transistor N202 also keeps the ON state. Transistor P202 / N
202 are both ON, the transistor P20
If the ON resistance of the transistor 2 is smaller than the ON resistance of the transistor N202, the voltage drop due to the ON resistance of the transistor P202 is small, so the potential at the connection point e rises and approaches the H level. When this voltage reaches the H level, the transistor N201 turns on (equivalent circuit 22). As a result, the potential at the connection point f falls to the L level, and the ON resistance of the transistor N202 receiving this voltage at the gate electrode increases. As a result, the potential at the connection point e further rises to the H level. Thus, the ON resistance of the transistor N201 further decreases. Eventually, transistor P202 becomes O
N, the transistor N202 is turned off, and the connection point e becomes the VDD1 level (equivalent circuit 23).

【００１９】上述の接続点ｅのＨレベルに応答してトラ
ンジスタＮ１０１がＯＮ状態になると、この接続点の論
理レベルの反転の度ごとにＯＮ状態はＮ１０２→Ｎ１０
１→Ｐ１０２→Ｐ１０１の順にシフトしていく。これら
ＯＮ状態のシフトの過渡期間においてトランジスタＰ１
０１／Ｎ１０１が共にＯＮ状態、トランジスタＰ１０２
／Ｎ１０２が共にＯＦＦ状態となる。すなわち、電源Ｖ
ＤＤ２→Ｐ１０１→Ｎ１０１→ＧＮＤ２の経路で電流が
流れることになる（等価回路２２）。この過渡期間にお
いてトランジスタＰ１０２／Ｎ１０２は共にＯＦＦ状態
で接続点ｃは前述の定常状態のときのＬレベルを保持し
ているからトランジスタＰ１０１もＯＮ状態（等価回路
２２）を保つ。また、トランジスタＰ１０１／Ｎ１０１
は共にＯＮ状態であり、一方、トランジスタＮ１０１の
ＯＮ抵抗はトランジスタＰ１０１のＯＮ抵抗よりも小さ
く設定してあるから、トランジスタＰ１０１のＯＮ抵抗
による電圧降下により接続点ｄの電位は下降してＬレベ
ルに近づき、トラジスタＰ１０２をＯＮにし、接続点ｃ
の電位をＨレベルにし、トランジスタＰ１０１のＯＮ抵
抗を更に増大させ、トランジスタＰ１０１／Ｎ１０１の
接続点ｄの電位をさらに下降させてＬレベルに近づけ、
トラジスタＰ１０２のＯＮ抵抗をさらに減少させるよう
に帰還がかかる。その結果、トランジスタＰ１０２がＯ
Ｎ、トランジスタＮ１０２がＯＦＦとなって接続点ｃが
Ｈレベルになる。この接続点ｃがＨレベルになることに
よって、出力トランジスタＰ１０３がＯＦＦになる。同
時に出力トランジスタＮ１０３は接続点ｅのＨレベルを
受けてＯＮ状態にあるから、出力端子７０は０Ｖとなる
（等価回路２３）。なお、上述のレベルシフト回路１０
と同様に、レベルシフト回路２０においても、トランジ
スタＮ２０１／Ｎ２０２のＯＮ状態への遷移の高速化お
よびそれによる過渡期間の上記不要電流の軽減のため
に、トランジスタＰ２０１／Ｐ２０２の各々のＯＮ抵抗
の値はＮ２０１／Ｎ２０２の対応値の１／４以下程度に
それぞれ設定されている。 （ロ）出力端子７０（ＯＵＴ）から高電圧ＶＤＤ２と同
じ電圧を発生する場合 この高電圧発生動作前のレベルシフト回路１０および２
０のトラジスタのＯＮ／ＯＦＦ状態は、Ｐ１０１／Ｎ１
０２はＯＦＦ、Ｐ１０２／Ｎ１０１はＯＮ、Ｐ２０１／
Ｎ２０２はＯＦＦ、Ｐ２０２／Ｎ２０１はＯＮの各定常
状態（等価回路２３）にある。入力信号ＩＮのＨレベル
に応答してトランジスタＰ２０１がＯＮへ、Ｐ２０２が
ＯＦＦへ変化する。その変化の過渡期間ではトランジス
タＰ２０１／Ｎ２０１が共にＯＮ状態、トランジスタＰ
２０２／Ｎ２０２が共にＯＦＦ状態となる。すなわち電
源ＶＤＤ１→Ｐ２０１→Ｎ２０１→ＧＮＤ２の経路で電
流が流れる（図示等価回路２４）。このときトランジス
タＰ２０２／Ｎ２０２は共にＯＦＦ状態で接続点ｆは前
述の定常状態のＬレベルを保持しているから、トランジ
スタＮ２０２もＯＦＦ状態を保つ。トランジスタＰ２０
１／Ｎ２０１は共にＯＮ状態にあり、一方トランジスタ
Ｐ２０１のＯＮ抵抗はトランジスタＮ２０１のＯＮ抵抗
よりも小さく設定されているから、トランジスタＰ２０
１のＯＮ抵抗による電圧降下の方が小さく、接続点ｅの
電位は上昇してＨレベルに近づく。このＨレベルの電圧
を受けてトラジスタＮ２０２がＯＮする（等価回路２
５）。これにより接続点ｅの電位が下降してＬレベルに
近づく。この電圧をゲート電極に受けるトランジスタＮ
２０１のＯＮ抵抗が増大することによって、接続点ｆの
電位がさらに上昇してＨレベルに近づく。これに伴って
トラジスタＮ２０２のＯＮ抵抗がさらに減少するように
帰還がかかる。最終的にはトランジスタＰ２０２がＯＦ
Ｆ、Ｎ２０２がＯＮとなって接続点ｅがＧＮＤ２レベル
に、トランジスタＰ２０１がＯＮ、Ｎ２０１がＯＦＦと
なって接続点ｆがＶＤＤ１レベルになる（等価回路２
６）。When the transistor N101 is turned on in response to the H level of the connection point e, the ON state changes from N102 to N10 every time the logic level of this connection point is inverted.
It shifts in the order of 1 → P102 → P101. In the transitional period of these ON state shifts, the transistor P1
01 / N101 are both ON, transistor P102
/ N102 are both OFF. That is, the power supply V
A current flows through the path of DD2 → P101 → N101 → GND2 (equivalent circuit 22). In this transition period, both the transistors P102 / N102 are in the OFF state and the connection point c holds the L level in the above-described steady state, so that the transistor P101 also maintains the ON state (the equivalent circuit 22). Also, transistors P101 / N101
Are both in the ON state. On the other hand, since the ON resistance of the transistor N101 is set smaller than the ON resistance of the transistor P101, the potential of the connection point d drops to L level due to the voltage drop due to the ON resistance of the transistor P101. When approaching, the transistor P102 is turned ON and the connection point c
Is set to the H level, the ON resistance of the transistor P101 is further increased, and the potential of the connection point d of the transistor P101 / N101 is further decreased to approach the L level.
Feedback is applied so as to further reduce the ON resistance of the transistor P102. As a result, the transistor P102 becomes O
N, the transistor N102 is turned off, and the connection point c becomes H level. When the connection point c becomes H level, the output transistor P103 is turned off. At the same time, the output transistor N103 receives the H level of the connection point e and is in the ON state, so that the output terminal 70 becomes 0V (equivalent circuit 23). Note that the above-described level shift circuit 10
Similarly, in the level shift circuit 20, in order to speed up the transition of the transistors N201 / N202 to the ON state and thereby reduce the unnecessary current during the transition period, the value of the ON resistance of each of the transistors P201 / P202 is reduced. Is set to about 1/4 or less of the corresponding value of N201 / N202. (B) When the same voltage as the high voltage VDD2 is generated from the output terminal 70 (OUT) The level shift circuits 10 and 2 before the high voltage generation operation
0 transistor ON / OFF state is P101 / N1
02 is OFF, P102 / N101 is ON, P201 /
N202 is OFF and P202 / N201 is ON in each steady state (equivalent circuit 23). In response to the H level of the input signal IN, the transistor P201 changes to ON and P202 changes to OFF. In the transition period of the change, both the transistors P201 / N201 are in the ON state,
Both 202 / N202 are turned off. That is, a current flows through the path of the power supply VDD1, P201, N201, and GND2 (equivalent circuit 24 in the figure). At this time, the transistors P202 / N202 are both OFF, and the connection point f holds the L level in the steady state, so that the transistor N202 also keeps the OFF state. Transistor P20
1 / N201 are both ON, while the ON resistance of the transistor P201 is set smaller than the ON resistance of the transistor N201.
The voltage drop due to the ON resistance of 1 is smaller, and the potential at the connection point e rises and approaches the H level. Upon receiving this H-level voltage, the transistor N202 turns on (equivalent circuit 2).
5). As a result, the potential at the connection point e decreases and approaches the L level. A transistor N receiving this voltage at the gate electrode
As the ON resistance of 201 increases, the potential at node f further rises and approaches the H level. Along with this, feedback is performed so that the ON resistance of the transistor N202 further decreases. Eventually, the transistor P202 becomes OF
F and N202 are turned on, the connection point e is at the GND2 level, the transistor P201 is turned on, N201 is off, and the connection point f is at the VDD1 level (equivalent circuit 2).
6).

【００２０】上述の接続点ｆのＨレベルに応答してトラ
ンジスタＮ１０２がＯＮすると、トランジスタＮ１０２
のＯＮ状態への転換の過渡期間においてトランジスタＰ
１０２／Ｎ１０２が共にＯＮ状態、トランジスタＰ１０
１／Ｎ１０１が共にＯＦＦ状態となる。したがって、電
圧ＶＤＤ２の電源端子５０→Ｐ１０２→Ｎ１０２→ＧＮ
Ｄ２の経路で電流が流れることになる（図示等価回路２
５）。このときトランジスタＰ１０１／Ｎ１０１は共に
ＯＦＦ状態で接続点ｄは前の状態（等価回路２４）のＬ
レベルを保持しているから、トランジスタＰ１０２もＯ
Ｎ状態を保つ。トランジスタＰ１０２／Ｎ１０２は共に
ＯＮ状態にあり、一方トランジスタＮ１０２のＯＮ抵抗
はトランジスタＰ１０２のそれよりも小さく設定してあ
るから、トランジスタＰ１０２のＯＮ抵抗による電圧降
下のため接続点ｃの電位は下降してＬレベルに近づき、
トラジスタＰ１０１をＯＮにし、接続点ｄの電位を上昇
させてＨレベルに近づけ、トランジスタＰ１０２のＯＮ
抵抗を更に増大させ、接続点ｃの電位をさらに下降させ
てＬレベルに近づけ、トラジスタＰ１０１のＯＮ抵抗を
さらに減少させるように帰還する。その結果、トランジ
スタＰ１０２がＯＦＦ、Ｎ１０２がＯＮとなって接続点
ｃがＧＮＤ２レベルになる（等価回路２６）。この接続
点ｃがＬレベルになることによって、出力トランジスタ
Ｐ１０３がＯＮ、Ｎ１０３がＯＦＦとなって出力端子７
０に高電圧ＶＤＤ２を供給する（等価回路２６）。When the transistor N102 is turned on in response to the H level at the connection point f, the transistor N102
During the transitional period of the switching to the ON state, the transistor P
102 / N102 are both ON, transistor P10
1 / N101 are both OFF. Therefore, the power supply terminal 50 of the voltage VDD2 → P102 → N102 → GN
A current flows through the path of D2 (equivalent circuit 2 shown).
5). At this time, the transistors P101 / N101 are both in the OFF state, and the connection point d is the L in the previous state (equivalent circuit 24).
Since the level is maintained, the transistor P102
Keep N state. Both the transistors P102 / N102 are in the ON state, while the ON resistance of the transistor N102 is set smaller than that of the transistor P102. Therefore, the potential at the connection point c decreases due to the voltage drop due to the ON resistance of the transistor P102. Approaching the L level,
The transistor P101 is turned on, the potential at the connection point d is raised to approach the H level, and the transistor P102 is turned on.
The resistance is further increased, the potential at the connection point c is further lowered to approach the L level, and feedback is performed so as to further reduce the ON resistance of the transistor P101. As a result, the transistor P102 is turned off and the transistor N102 is turned on, and the connection point c becomes the GND2 level (equivalent circuit 26). When the connection point c becomes L level, the output transistor P103 is turned on, the N103 is turned off, and the output terminal 7 is turned off.
0 is supplied with the high voltage VDD2 (equivalent circuit 26).

【００２１】図３を併せて参照すると、内部論理回路２
から入力端子３０への内部信号ＩＮは波形３１で示すと
おり、時刻ｔ１でＨレベルに、ｔ２でＬレベルに、ｔ３
で再びＨレベルにそれぞれなる変化を繰り返すパルスで
あり、Ｌレベルは０Ｖ、低電圧電源ＶＤＤ１の値をと
る。出力段１０１以外の出力段（１０２〜１４０）の動
作により生じる接地配線ＧＮＤ２に重畳されたノイズ
（波形３２）によりレベルシフト回路２０の接続点ｅの
電位は波形３３のとおり変化する。上述の動作によって
出力端子７０には波形３４の出力が得られる。Referring also to FIG. 3, the internal logic circuit 2
, The internal signal IN from the input terminal 30 to the input terminal 30 becomes the H level at the time t1, the L level at the time t2, and the t3
Is a pulse that repeatedly changes to the H level again, and the L level takes the value of 0 V and the low voltage power supply VDD1. The potential at the connection point e of the level shift circuit 20 changes as shown by the waveform 33 due to the noise (waveform 32) superimposed on the ground wiring GND2 generated by the operation of the output stages (102 to 140) other than the output stage 101. By the above operation, the output of the waveform 34 is obtained at the output terminal 70.

【００２２】上述のとおり、上記実施例の出力段１０に
おける補助レベルシフト回路２０は入力信号ＩＮに応答
してトランジスタＰ２０１およびＰ２０２を相補的にＯ
Ｎ／ＯＦＦ制御するので接地配線ＧＮＤ２の電位の変動
の影響を受けにくい。すなわち、接地配線ＧＮＤ２の電
位が接地配線ＧＮＤ１の電位よりも低くなった場合で
も、ＧＮＤ１の電位との差がＶＤＤ１−（Ｖｔｈの絶対
値）（但し、ＶｔｈはトランジスタＰ２０１／Ｐ２０２
のしきい値）の範囲内であれば入力信号ＩＮのＬレベル
をＨレベルと混同することはない。したがって、上記先
行技術の構成におけるトランジスタＮ２０１／Ｎ２０２
の半導通状態およびそれに伴う不要電流の発生は避けら
れる。接続点ｅの電位のＨレベルからＬレベルへの変化
の過程で電圧ＶＤＤ２のレベル変動により発生する可能
性のあるノイズの影響は、接地配線ＧＮＤ２による共通
接続により回避できる。すなわち、接続点ｅのＬレベル
電位もこのノイズに追従してシフトし、さらにこの信号
の供給を受けるトランジスタＮ１０１／１０２のしきい
値も接地配線ＧＮＤ２の電位レベルのノイズの変動に追
従して同一方向にシフトするのでトランジスタＮ１０１
／Ｎ１０２が誤ってＯＮ状態になることはない。As described above, the auxiliary level shift circuit 20 in the output stage 10 of the above embodiment complements the transistors P201 and P202 in response to the input signal IN.
Since the N / OFF control is performed, it is hardly affected by the fluctuation of the potential of the ground wiring GND2. That is, even when the potential of the ground wiring GND2 becomes lower than the potential of the ground wiring GND1, the difference from the potential of GND1 is VDD1- (the absolute value of Vth) (where Vth is the transistor P201 / P202
(The threshold value of the input signal IN) is not confused with the L level of the input signal IN. Therefore, the transistors N201 / N202 in the configuration of the prior art described above are used.
And the generation of unnecessary currents associated therewith is avoided. The influence of noise that may occur due to the level change of the voltage VDD2 in the process of changing the potential of the connection point e from the H level to the L level can be avoided by the common connection by the ground wiring GND2. That is, the L level potential of the connection point e also shifts following this noise, and the threshold value of the transistor N101 / 102 receiving this signal also follows the fluctuation of the noise of the potential level of the ground line GND2 and is the same. The transistor N101
/ N102 is not accidentally turned on.

【００２３】上述の実施例において、電圧ＶＤＤ１と接
地配線ＧＮＤ１の電位との高低関係、および電圧ＶＤＤ
２と接地配線ＧＮＤ２の電圧との高低関係をそれぞれ逆
にすることも可能である。その場合はレベルシフト回路
１０および２０をそれぞれ構成するトランジスタＰ１０
１／Ｎ１０１、Ｐ１０２／Ｎ１０２、Ｐ２０１／Ｎ２０
１、およびＰ２０２／Ｎ２０２の直列接続回路の配置を
それぞれ互いに入れ換えた構成をとる。In the above embodiment, the relationship between the level of the voltage VDD1 and the potential of the ground line GND1, and the level of the voltage VDD
2 and the voltage of the ground wiring GND2 can be reversed in height. In that case, transistors P10 forming level shift circuits 10 and 20, respectively,
1 / N101, P102 / N102, P201 / N20
1, and the arrangement of the series connection circuits of P202 / N202 are interchanged with each other.

【００２４】この回路構成によれば、トランジスタＮ２
０１／Ｎ２０２（接続は図１のＮ２０１／Ｎ２０２に対
応）のＯＮ抵抗はトランジスタＰ２０１／Ｐ２０２（接
続は図１のＮ２０１／Ｎ２０２に対応）のＯＮ抵抗より
も小さいので、これらＯＮ抵抗の比を所望の値に設定す
るようにこれらレベルシフト回路２０を構成すると、上
述の実施例よりもＩＣチップ表面上の専有面積を小さく
することができる。According to this circuit configuration, the transistor N2
Since the ON resistance of 01 / N202 (connection corresponds to N201 / N202 in FIG. 1) is smaller than the ON resistance of transistors P201 / P202 (connection corresponds to N201 / N202 in FIG. 1), the ratio of these ON resistances is desired. When these level shift circuits 20 are configured to set the value to the above value, the occupied area on the IC chip surface can be made smaller than that in the above-described embodiment.

【００２５】[0025]

【発明の効果】上述のとおり本発明によれば、レベルシ
フト回路と実質的に相補的な回路構成を備え入力信号に
応答してそのレベルシフト回路に１対の制御信号を供給
する補助レベルシフト回路をさらに備えることと、レベ
ルシフト回路、補助レベルシフト回路、および出力回路
が接地端子とは別個の補助接地端子に接続されているこ
ととにより、前記補助接地端子の電位が変動してもその
変動が上記接地端子の電位を実質的に変動させることは
ない。したがって、高圧側のレベルシフト回路の誤駆動
が回避でき出力トランジスタにおける不要な電流が回避
できる。As described above, according to the present invention, an auxiliary level shifter having a circuit configuration substantially complementary to a level shift circuit and supplying a pair of control signals to the level shift circuit in response to an input signal. Circuit, and the level shift circuit, the auxiliary level shift circuit, and the output circuit are connected to an auxiliary ground terminal separate from the ground terminal, so that even if the potential of the auxiliary ground terminal fluctuates, The fluctuation does not substantially change the potential of the ground terminal. Accordingly, erroneous driving of the level shift circuit on the high voltage side can be avoided and unnecessary current in the output transistor can be avoided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明によるＥＬ表示パネル駆動回路の出力段
の回路図である。FIG. 1 is a circuit diagram of an output stage of an EL display panel drive circuit according to the present invention.

【図２】図１の出力段の等価回路図である。FIG. 2 is an equivalent circuit diagram of the output stage of FIG.

【図３】図１の出力段の動作説明用波形図である。FIG. 3 is a waveform chart for explaining the operation of the output stage of FIG. 1;

【図４】従来のＥＬ表示パネル駆動回路のブロック図で
ある。FIG. 4 is a block diagram of a conventional EL display panel drive circuit.

【図５】図４の駆動回路の出力段の回路図である。FIG. 5 is a circuit diagram of an output stage of the drive circuit of FIG.

【図６】図５の出力段の等価回路図である。FIG. 6 is an equivalent circuit diagram of the output stage of FIG.

【図７】図５の出力段の動作説明用の波形図である。FIG. 7 is a waveform chart for explaining the operation of the output stage in FIG. 5;

【図８】図４の駆動回路の動作説明用の一部変更回路図
である。FIG. 8 is a partially modified circuit diagram for explaining the operation of the drive circuit of FIG. 4;

【符号の説明】[Explanation of symbols]

１０ レベルシフト回路 ２０ 補助レベルシフト回路 ３０ 入力端子 ４０ 第１の電源端子 ５０ 第２の電源端子 ６０ 第１の接地端子 ６０ａ 第２の接地端子 ７０ 高電圧出力端子（ＯＵＴ） １０１ 出力段 ＧＮＤ１ 第１の接地配線 ＧＮＤ２ 第２の接地配線 ＩＮ 入力信号 ＩＮＶ インバータ ＶＤＤ１ 低圧外部電圧 ＶＤＤ２ 高圧外部電圧 Ｐ１０１，１０２，１０３，２０１，２０２ Ｐチャ
ネルＦＥＴ Ｎ１０１，１０２，１０３，２０１，２０２ Ｎチャ
ネルＦＥＴDESCRIPTION OF SYMBOLS 10 Level shift circuit 20 Auxiliary level shift circuit 30 Input terminal 40 1st power supply terminal 50 2nd power supply terminal 60 1st ground terminal 60a 2nd ground terminal 70 High voltage output terminal (OUT) 101 Output stage GND1 1st Ground wiring GND2 Second ground wiring IN Input signal INV Inverter VDD1 Low voltage external voltage VDD2 High voltage external voltage P101, 102, 103, 201, 202 P-channel FET N101, 102, 103, 201, 202 N-channel FET

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力信号端子から入力信号を受けるイン
バータと、 一対のＰチャネルＦＥＴとＮチャネルＦＥＴの直列接続
回路であり、かつ、一方の直列接続回路のＰチャネルＦ
ＥＴとＮチャネルＦＥＴの接続点が互いに他方の直列接
続回路のＮチャネルＦＥＴのゲートに接続された補助レ
ベルシフト回路と、 一対のＰチャネルＦＥＴとＮチャネルＦＥＴの直列接続
回路であり、かつ、一方の直列接続回路のＰチャネルＦ
ＥＴとＮチャネルＦＥＴの接続点が互いに他方の直列接
続回路のＰチャネルＦＥＴのゲートに接続されたレベル
シフト回路とＰチャネルＦＥＴとＮチャネルＦＥＴの直
列接続回路であり、かつ、この直列接続回路のＰチャネ
ルＦＥＴとＮチャネルＦＥＴの接続点が高圧出力端子と
なる出力回路から構成され、 低圧外部電圧を受ける第１の電源端子が、前記補助レベ
ルシフト回路の一対のＰチャネルＦＥＴのソースと前記
インバータに接続され、さらに第１の接地配線が前記イ
ンバータに接続され、 前記入力信号端子と前記インバータの出力端子が、それ
ぞれ前記補助レベルシフト回路のＰチャネルＦＥＴ（Ｐ
２０２）とＰチャネルＦＥＴ（Ｐ２０１）のゲートに接
続され、 高圧外部電圧を受ける第２の電源端子が、前記レベルシ
フト回路の一対のＰチャネルＦＥＴのソースと、前記出
力回路のＰチャネルＦＥＴのソースに接続され、前記補
助レベルシフト回路のＮチャネルＦＥＴ（Ｎ２０１）の
ドレインが前記レベルシフト回路のＮチャネルＦＥＴ
（Ｎ１０２）のゲートに接続され、 前記補助レベルシフト回路のＮチャネルＦＥＴ（Ｎ２０
２）のドレインが、前記レベルシフト回路のＮチャネル
ＦＥＴ（Ｎ１０１）のゲートと前記出力回路のＮチャネ
ルＦＥＴ（Ｎ１０３）のゲートに接続され、 前記レベルシフト回路のＰチャネルＦＥＴ（Ｐ１０２）
のドレインが、前記出力回路のＰチャネルＦＥＴ（Ｐ１
０３）のゲートに接続され、 前記レベルシフト回路と前記補助レベルシフト回路およ
び前記出力回路のそれぞれのＮチャネルＦＥＴのソース
が、第２の接地配線に共通接続され、かつ前記第 １の接
地配線と前記第２の接地配線が独立していることを特徴
とするエレクトロレミネッセンス表示駆動回路。 An input terminal for receiving an input signal from an input signal terminal.
A series connection of a converter and a pair of P-channel FET and N-channel FET
And a P-channel F of one of the series-connected circuits
The connection point between ET and N-channel FET is
Auxiliary relay connected to the gate of the N-channel FET
Bell shift circuit and a series connection of a pair of P-channel FET and N-channel FET
And a P-channel F of one of the series-connected circuits
The connection point between ET and N-channel FET is
Level connected to the gate of the P-channel FET in the continuation circuit
Shift circuit, P-channel FET and N-channel FET
Column connection circuit, and the P channel of this series connection circuit.
The connection point between the FET and the N-channel FET is
A first power supply terminal configured to receive a low-voltage external voltage is connected to the auxiliary level.
Source of a pair of P-channel FETs of the
Connected to an inverter, and further provided with a first ground wiring.
And the input signal terminal and the output terminal of the inverter are connected to the inverter.
The P-channel FET (P
202) and the gate of the P-channel FET (P201).
And a second power supply terminal for receiving a high-voltage external voltage is connected to the level switch.
Source of a pair of P-channel FETs of the
Connected to the source of the P-channel FET of the power circuit.
Of the N-channel FET (N201) of the auxiliary level shift circuit
The drain is an N-channel FET of the level shift circuit.
(N102) connected to the gate of the auxiliary level shift circuit.
The drain of 2) is an N-channel of the level shift circuit.
The gate of the FET (N101) and the N channel of the output circuit
P-channel FET (P102) connected to the gate of the
Is the P-channel FET (P1) of the output circuit.
03), and the level shift circuit, the auxiliary level shift circuit,
And the source of each N-channel FET of the output circuit
Are commonly connected to a second ground wiring, and the first connection
The ground wiring and the second ground wiring are independent.
And an electroluminescence display driving circuit. 【請求項２】 前記第１および第２の電源端子の電圧が
前記接地配線からの基準電圧を基準にして負の極性をも
ち、前記直列接続回路の各々をを構成する前記Ｐチャネ
ルＦＥＴおよびＮチャネルＦＥＴの接続関係が前記基準
電圧について逆転していることをとを特徴とする請求項
１のエレクトロレミネッセンス表示駆動回路。 2. The voltage of said first and second power supply terminals is
The connection relationship between the P-channel FET and the N-channel FET that have a negative polarity with respect to the reference voltage from the ground wiring and constitute each of the series-connected circuits is reversed with respect to the reference voltage; The electroluminescence display drive circuit according to claim 1, wherein: