JP3267281B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板にトラ
ンジスタなどの複数の素子を形成した半導体装置および
その製造方法に係り、特に複数の金属配線層が設けてあ
る多層配線構造を有する半導体装置およびその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a plurality of elements such as transistors formed on a semiconductor substrate and a method of manufacturing the same, and more particularly to a semiconductor device having a multi-layer wiring structure having a plurality of metal wiring layers. It relates to the manufacturing method.
【０００２】[0002]
【従来の技術】半導体装置は、集積度が急速に向上して
おり、これに伴って素子や配線の微細化が図られるとと
もに、素子を上下方向に多層に形成することが行われ、
金属配線も上下方向に多層に配線されるようになってい
る。そして、下層の配線と上層の配線とを接続する場
合、下層の素子と上層の素子とを分離している層間絶縁
膜に形成したコンタクトホールを介して行われる。図４
は、このような多層配線構造を有する半導体装置の製造
方法に係る工程を示す部分断面図である。2. Description of the Related Art The degree of integration of a semiconductor device has been rapidly improved, and accordingly, elements and wirings have been miniaturized, and elements have been formed in multiple layers in a vertical direction.
Metal wiring is also arranged in multiple layers in the vertical direction. When the lower wiring and the upper wiring are connected to each other, the lower wiring and the upper wiring are connected through a contact hole formed in an interlayer insulating film separating the lower element and the upper element. FIG.
FIG. 4 is a partial cross-sectional view showing a process relating to a method for manufacturing a semiconductor device having such a multilayer wiring structure.
【０００３】図４（１）において、シリコンからなる半
導体基板１０の上部には、図示しないＭＯＳトランジス
タや抵抗、容量などの素子が形成してある。そして、半
導体基板１０の上部全面に、素子を覆ってシリコン酸化
膜（ＳｉＯ2膜）からなる絶縁層１２が熱ＣＶＤなどに
よって形成される。その後、絶縁層１２の上部にアルミ
またはアルミ合金からなる金属膜をスパッタなどによっ
て堆積し、この金属膜をエッチングして所定形状の１層
目の金属配線１４を形成する。この１層目の金属配線１
４は、絶縁層１２に形成した図示しない貫通孔を介して
前記した素子に接続してある。In FIG. 4A, elements such as MOS transistors and resistors and capacitors (not shown) are formed on a semiconductor substrate 10 made of silicon. Then, an insulating layer 12 made of a silicon oxide film (SiO 2 film) is formed on the entire upper surface of the semiconductor substrate 10 so as to cover the elements by thermal CVD or the like. Thereafter, a metal film made of aluminum or an aluminum alloy is deposited on the insulating layer 12 by sputtering or the like, and the metal film is etched to form a first-layer metal wiring 14 having a predetermined shape. This first layer metal wiring 1
Reference numeral 4 is connected to the above-described element through a through hole (not shown) formed in the insulating layer 12.
【０００４】次に、図４（２）に示したように、半導体
基板１０の上部全体を覆って層間絶縁膜１６を形成す
る。この層間絶縁膜１６の形成は、プラズマＣＶＤ法に
よって第１のＳｉＯ2膜１８を半導体基板１０の上部全
体を覆って堆積したのち、層間絶縁膜１６の上面の平坦
化を図るためのＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）
膜２０をスピンコート法によって塗布して形成し、さら
にＳｉＯ2膜１８とＳＯＧ膜２０とを覆って第２のＳｉ
Ｏ2膜２２をプラズマＣＶＤ法によって堆積することに
より行われる。[0006] Next, as shown in FIG. 4 (2), an interlayer insulating film 16 is formed so as to cover the entire upper portion of the semiconductor substrate 10. This interlayer insulating film 16 is formed by depositing a first SiO 2 film 18 over the entire upper portion of the semiconductor substrate 10 by a plasma CVD method, and then flattening the upper surface of the interlayer insulating film 16 by SOG (Spin). On Glass)
A film 20 is formed by applying a film by spin coating, and further covers the SiO 2 film 18 and the SOG film 20 to form a second Si film.
This is performed by depositing the O 2 film 22 by a plasma CVD method.
【０００５】その後、図示しないレジスト膜をマスクと
してドライエッチングを行い、図４（３）に示したよう
に、１層目の金属配線１４の上部の層間絶縁膜１６を貫
通したコンタクトホール２４と、開口部となる接続用パ
ッド３２とを形成する。なおコンタクトホール２４は、
上下層に形成される金属配線同士の導通を図るために設
けられるものであり、一方接続用パッド３２はＬＳＩチ
ップをパッケージに組み立てるためのアルミの薄膜から
なるワイヤボンディング用の引出し部であり、金線（ワ
イヤボンディング）をボンディングさせるために設けら
れたものである。After that, dry etching is performed using a resist film (not shown) as a mask, and as shown in FIG. 4C, a contact hole 24 penetrating through the interlayer insulating film 16 above the first-layer metal wiring 14 is formed. A connection pad 32 serving as an opening is formed. The contact hole 24 is
The connection pad 32 is a lead-out portion for wire bonding made of an aluminum thin film for assembling an LSI chip into a package. It is provided for bonding a wire (wire bonding).
【０００６】さらに次段の工程では図４（４）に示すよ
うに、第２のＳｉＯ2膜２２の上部にＣＶＤにより導電
性金属となるタングステン２８を形成し、このＣＶＤに
よりコンタクトホール２４をタングステン２８で埋める
ようにする。In the next step, as shown in FIG. 4D, a tungsten 28 serving as a conductive metal is formed on the second SiO 2 film 22 by CVD, and the contact hole 24 is formed by CVD. Fill with 28.
【０００７】そしてコンタクトホール２４をタングステ
ン２８で埋めた後、図５（１）に示すように第２のＳｉ
Ｏ2膜２２の上部にエッチバックを施し、当該第２のＳ
ｉＯ2膜２２の上部および接続用パッド３２から堆積し
たタングステン２８を除去し、当該タングステン２８
は、コンタクトホール２４だけに残留させ、タングステ
ンプラグを形成させる。After filling the contact hole 24 with tungsten 28, as shown in FIG.
Etchback is performed on the upper part of the O 2 film 22, and the second S
The tungsten 28 deposited from the upper portion of the iO 2 film 22 and the connection pads 32 is removed, and the tungsten 28 is removed.
Is left only in the contact hole 24 to form a tungsten plug.
【０００８】こうしてタングステン２８を、コンタクト
ホール２４に残留させた後は、半導体基板１０の上部全
体にアルミまたはアルミ合金などの金属膜をスパッタな
どによって堆積し、これを所定の形状にエッチングして
図５（２）に示したように２層目の金属配線３０と接続
用パッド３２を形成する。この２層目の金属配線３０と
接続用パッド３２は、コンタクトホール２４および接続
用パッド３２を介して１層目の金属配線１４に接続され
る。After the tungsten 28 is left in the contact hole 24, a metal film such as aluminum or an aluminum alloy is deposited on the entire upper portion of the semiconductor substrate 10 by sputtering or the like, and is etched into a predetermined shape. As shown in FIG. 5 (2), the second-layer metal wiring 30 and the connection pad 32 are formed. The second-layer metal wiring 30 and the connection pad 32 are connected to the first-layer metal wiring 14 via the contact hole 24 and the connection pad 32.
【０００９】そして図５（３）に示すように２層目の金
属配線３０と接続用パッド３２を形成した後は、その上
部から第３のＳｉＯ2膜３４を形成するとともにマスク
工程により接続用パッド３２の上方の第３のＳｉＯ2膜
３４を除去し、接続用パッド３２を露出させる。After forming the second-layer metal wiring 30 and the connection pad 32 as shown in FIG. 5 (3), a third SiO 2 film 34 is formed from above and a connection step is performed by a mask process. The third SiO 2 film 34 above the pad 32 is removed to expose the connection pad 32.
【００１０】[0010]
【発明が解決しようとする課題】ところで、上記のごと
くして形成される従来の半導体装置においては、エッチ
バックを施しコンタクトホール２４の内側だけにタング
ステンプラグを残留させようとするが、タングステン２
８が他の場所にも残留してしまう問題があった。図６
は、第２のＳｉＯ2膜２２の上部および接続用パッド３
２に堆積したタングステン２８を除去した後の状態を示
す断面図を示す。すなわち同図に示すように、第２のＳ
ｉＯ2膜２２の上部にＣＶＤによりタングステン２８を
形成し、このＣＶＤによりコンタクトホール２４をタン
グステン２８で埋めた後、ウェハ全面にエッチバックを
施し、当該第２のＳｉＯ2膜２２の上部および接続用パ
ッド３２から堆積したタングステン２８を除去しようと
するが、接続用パッド３２を形成する壁面３２Ａのタン
グステン２８がサイドウォール３６として残留する場合
があった。ところで半導体基板１０はタングステン２８
のエッチバック工程後、タングステンプラグのストレス
を除去するため、および１層目の金属配線とタングステ
ンとの界面の安定化のためにアニール工程に投入させる
が、当該アニール工程への投入により、サイドウォール
３６が脱落し、当該サイドウォール３６が塵埃となるお
それがあった。In the conventional semiconductor device formed as described above, the tungsten plug is left only inside the contact hole 24 by etching back.
8 remains in other places. FIG.
Are the upper part of the second SiO 2 film 22 and the connection pads 3
2 is a cross-sectional view showing a state after tungsten 28 deposited on No. 2 is removed. That is, as shown in FIG.
Tungsten 28 is formed on top of the iO 2 film 22 by CVD, and the contact hole 24 is filled with tungsten 28 by CVD. Then, the whole surface of the wafer is etched back, and the top of the second SiO 2 film 22 and the connection An attempt is made to remove the tungsten 28 deposited from the pad 32, but the tungsten 28 on the wall surface 32 </ b> A forming the connection pad 32 sometimes remains as the sidewall 36. The semiconductor substrate 10 is made of tungsten 28
After the etch-back step, an annealing step is performed to remove the stress of the tungsten plug and to stabilize the interface between the first-layer metal wiring and tungsten. 36 may fall off and the sidewall 36 may become dust.
【００１１】本発明は上記従来の問題点に着目し、タン
グステン２８のエッチバック工程にて接続用パッド３２
を形成する壁面３２Ａに堆積したタングステンを完全に
除去することのできる半導体装置およびその製造方法を
提供することを目的とする。The present invention focuses on the above-mentioned conventional problems, and the connection pads 32 are formed in an etch-back process of tungsten 28.
It is an object of the present invention to provide a semiconductor device capable of completely removing tungsten deposited on a wall surface 32A forming a semiconductor device, and a method for manufacturing the same.
【００１２】[0012]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板の上方に、第１及び第２の配
線パターンを備えた第１金属配線を形成する工程と、前
記第１金属配線上に層間絶縁膜を形成する工程と、前記
第１配線パターン上の前記層間絶縁膜にコンタクトホー
ルを形成する第１エッチング工程と、前記第２配線パタ
ーン上の前記層間絶縁膜に、側面にテーパ形状を有する
開口部を形成する第２エッチング工程と、前記コンタク
トホール及び前記開口部に導電性金属を形成する工程
と、前記コンタクトホール内に形成された前記導電性金
属を残すとともに前記開口部内に形成された前記導電性
金属を除去する工程と、前記コンタクトホール内に残さ
れた前記導電性金属上と前記開口部内とに第２金属配線
を形成する工程と、を備えることを特徴とする。また、
本発明の半導体装置の製造方法は、前記第２配線パター
ンは、パッド電極と電気的に接続される配線であること
を特徴とする。また、本発明の半導体装置の製造方法
は、前記開口部の径は前記コンタクトホールの径に比し
て大であることを特徴とする。また、本発明の半導体装
置の製造方法は、前記コンタクトホールの側面はほぼ垂
直であることを特徴とする。また、本発明の半導体装置
の製造方法は、前記第１エッチング工程と前記第２エッ
チング工程は、ＣＨＦ３ガスを用いたドライエッチング
工程であって、前記第２エッチング工程時のＣＨＦ３ガ
スの比率は前記第１エッチング工程時のＣＨＦ３ガスの
比率に比して大であることを特徴とする。さらに、本発
明の半導体装置の製造方法は、前記第１エッチング工程
と前記第２エッチング工程時に、ＣＦ４、ＣＨＦ３、Ａ
ｒの混合ガスを用いることを特徴とする。According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first metal wiring having first and second wiring patterns above a semiconductor substrate; A step of forming an interlayer insulating film on the metal wiring, a first etching step of forming a contact hole in the interlayer insulating film on the first wiring pattern, and a side face on the interlayer insulating film on the second wiring pattern. A second etching step of forming an opening having a tapered shape, a step of forming a conductive metal in the contact hole and the opening, leaving the conductive metal formed in the contact hole and the opening Removing the conductive metal formed in the portion, and forming a second metal wiring on the conductive metal left in the contact hole and in the opening, Characterized in that it comprises. Also,
In the method for manufacturing a semiconductor device according to the present invention, the second wiring pattern is a wiring electrically connected to a pad electrode. Further, in the method of manufacturing a semiconductor device according to the present invention, the diameter of the opening is larger than the diameter of the contact hole. Further, in the method for manufacturing a semiconductor device according to the present invention, a side surface of the contact hole is substantially vertical. A method of manufacturing a semiconductor device of the present invention, the first etching step and the second etching step, a dry etching process using a CHF 3 gas, the ratio of the CHF 3 gas in the second etching step Is larger than the ratio of the CHF 3 gas in the first etching step. Further, in the method of manufacturing a semiconductor device according to the present invention, CF 4 , CHF 3 , and A may be used during the first etching step and the second etching step.
It is characterized by using a mixed gas of r.
【００１３】このように構成した本発明では、大径な開
口部の壁面にテーパを形成したことから、エッチバック
時にサイドウォールが形成されることがない。In the present invention having the above-described structure, the taper is formed on the wall surface of the large-diameter opening, so that the sidewall is not formed at the time of etch back.
【００１４】ところで上記半導体装置において、垂直な
壁面を有するコンタクトホールの形成条件は、 ＣＦ4：ＣＨＦ3＝１：Ａ（０．３≦Ａ＜０．７） で設定される。By the way, in the above-mentioned semiconductor device, the condition for forming a contact hole having a vertical wall surface is set as follows: CF 4 : CHF 3 = 1: A (0.3 ≦ A <0.7).
【００１５】一方、大径な開口部の壁面にテーパを（エ
ッチングにより）形成する条件は、 ＣＦ4：ＣＨＦ3＝１：Ｘ（０．３＜Ｘ≦０．７、但しＡ
＜Ｘ） で示される。On the other hand, the conditions for forming a taper (by etching) on the wall surface of the large-diameter opening are as follows: CF 4 : CHF 3 = 1: X (0.3 <X ≦ 0.7, where A
<X).
【００１６】このためエッチバック後の壁面にはサイド
ウォールが形成されることがなく、エッチバック後に半
導体基板をアニール工程に投入してもサイドウォールが
壁面から剥離し、当該サイドウォールが塵埃となるのを
防止することができる。なお半導体基板の水平方向に対
しての壁面の傾斜角度（いわゆるテーパ角度）は８０度
以下であればよりエッチバックが容易となり、さらにア
スペクト比が１以上のコンタクトホールであれば当該コ
ンタクトホールに容易に進入することのできるタングス
テンを導電性金属として用いることが望ましい。また第
２金属配線と導電性金属の下部にバリアメタルを形成す
れば、第２金属配線を構成する金属膜の付着をより改善
することができるとともに、金属膜に切断部が生じた場
合であっても、バリアメタルによって電気的導通を確保
することができ、信頼性を向上することができる。Therefore, no sidewall is formed on the wall surface after the etch back, and even if the semiconductor substrate is put into the annealing step after the etch back, the sidewall is separated from the wall surface, and the sidewall becomes dust. Can be prevented. If the inclination angle (so-called taper angle) of the wall surface with respect to the horizontal direction of the semiconductor substrate is 80 degrees or less, etch back becomes easier, and if the contact hole has an aspect ratio of 1 or more, the contact hole becomes easier. It is desirable to use tungsten capable of entering the metal as the conductive metal. Further, if a barrier metal is formed below the second metal wiring and the conductive metal, the adhesion of the metal film constituting the second metal wiring can be further improved, and a case where a cut portion occurs in the metal film can be obtained. Even so, electrical conduction can be ensured by the barrier metal, and reliability can be improved.
【００１７】なお、この発明において、金属配線とは、
アルミ（Ａｌ）またはアルミ合金などの導電性金属また
はその化合物によって形成したものをいう。In the present invention, the metal wiring is
It is formed of a conductive metal such as aluminum (Al) or an aluminum alloy or a compound thereof.
【００１８】[0018]
【００１９】[0019]
【００２０】[0020]
【発明の実施の形態】以下に本発明に係る半導体装置お
よびその製造方法に係る具体的実施の形態を図面を参照
して詳細に説明する。なお、前記従来技術において説明
した部分に対応する部分については、その説明を省略す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, specific embodiments of a semiconductor device according to the present invention and a method of manufacturing the same will be described in detail with reference to the drawings. The description of the portions corresponding to the portions described in the related art will be omitted.
【００２１】図１は本実施の形態に係る半導体装置の構
成を示す断面説明図を示す。同図に示すように、半導体
装置５０は、第１金属配線（１層目の金属配線）５２が
絶縁層５４を介して半導体基板５６の上部に形成してあ
る。絶縁層５４は、例えばＳｉＯ2膜からなり、半導体
基板５６の上部に形成した図示しないトランジスタや抵
抗、容量などの素子を覆っている。そして、第１金属配
線５２（５２Ａ、５２Ｂ）は、例えばＡｌまたはＡｌ−
ＣｕやＡｌ−Ｓｉ−Ｃｕなどのアルミまたはアルミ合金
から形成してあって、絶縁層５４に形成した接続孔（図
示せず）を介して素子に接続してある。FIG. 1 is an explanatory sectional view showing the structure of the semiconductor device according to the present embodiment. As shown in the figure, in the semiconductor device 50, a first metal wiring (first-layer metal wiring) 52 is formed above a semiconductor substrate 56 via an insulating layer 54. The insulating layer 54 is made of, for example, a SiO 2 film, and covers elements such as a transistor, a resistor, and a capacitor (not shown) formed on the semiconductor substrate 56. The first metal wiring 52 (52A, 52B) is made of, for example, Al or Al-
It is made of aluminum or an aluminum alloy such as Cu or Al-Si-Cu, and is connected to the element via a connection hole (not shown) formed in the insulating layer 54.
【００２２】絶縁層５４を覆って設けた層間絶縁膜５５
には、第１金属配線５２の上部の部分に垂直に拡開した
一辺が約１μm程度のコンタクトホール５８と、一辺が
約１００μm程度の開口部となるボンディングパッド６
０が形成されている。そしてコンタクトホール５８の内
側およびボンディングパッド６０の内側には、バリアメ
タル層６２が設けられている。当該バリアメタル層６２
は、図１（２）に示したように、高融点金属であるチタ
ン（Ｔｉ）からなるＴｉ層６４と、その上に形成したＴ
ｉＮ（窒化チタン）層６６とからなっている。ところで
コンタクトホール５８におけるバリアメタル層６２の内
側には導電性金属となるタングステン６７が埋め込ま
れ、第１金属配線５２Ａとの導通をバリアメタル層６２
を介して行うようにしている。なお図１（２）は同図
（１）におけるＥ部の拡大図である。An interlayer insulating film 55 provided to cover the insulating layer 54
A contact hole 58 having a side of about 1 μm, which extends vertically to an upper portion of the first metal wiring 52, and a bonding pad 6 having an opening of about 100 μm on a side.
0 is formed. A barrier metal layer 62 is provided inside the contact hole 58 and inside the bonding pad 60. The barrier metal layer 62
As shown in FIG. 1B, a Ti layer 64 made of titanium (Ti), which is a high melting point metal, and a T
An iN (titanium nitride) layer 66 is provided. By the way, tungsten 67 serving as a conductive metal is buried inside the barrier metal layer 62 in the contact hole 58, and conduction with the first metal wiring 52A is established.
To do it through. FIG. 1B is an enlarged view of a portion E in FIG.
【００２３】バリアメタル層６２におけるＴｉＮ層６６
の上部には、配線本体６８（６８Ａ、６８Ｂ）が形成さ
れている。この配線本体６８は、アルミまたはＡｌ−Ｃ
ｕ、Ａｌ−Ｓｉ−Ｃｕなどのアルミ合金によって形成さ
れており、さらに配線本体６８の上部には例えばＴｉＮ
からなる反射防止膜６９が形成されている。そして配線
本体６８、反射防止膜６９からなる第２金属配線７２
は、バリアメタル層６２およびタングステン６７を介し
て、あるいはバリアメタル層６２だけを介して第１金属
配線５２に接触していてこれと電気的に接続してあると
ともに、層間絶縁膜５５の上部に延在している。TiN layer 66 in barrier metal layer 62
The wiring main body 68 (68A, 68B) is formed on the upper part of. The wiring body 68 is made of aluminum or Al-C
u, Al—Si—Cu, etc., and an aluminum alloy such as TiN
An anti-reflection film 69 is formed. Then, the second metal wiring 72 made of the wiring main body 68 and the antireflection film 69
Is in contact with and electrically connected to the first metal wiring 52 through the barrier metal layer 62 and the tungsten 67 or only through the barrier metal layer 62, and on the upper surface of the interlayer insulating film 55. Extending.
【００２４】このように構成した実施形態の半導体装置
５０は、第２金属配線７２を構成する配線本体６８の下
部にバリアメタル層６２が設けられていることから金属
膜の付着性を改善できるとともに、仮に配線本体６８に
切断部が生じたとしても、バリアメタル層６２によって
電気的導通を確保することができる。In the semiconductor device 50 of the embodiment configured as described above, since the barrier metal layer 62 is provided below the wiring main body 68 constituting the second metal wiring 72, the adhesion of the metal film can be improved. Even if a cut portion occurs in the wiring main body 68, electrical conduction can be ensured by the barrier metal layer 62.
【００２５】なお、前記実施の形態においては、バリア
メタル層６２を構成する高融点金属としてＴｉ、ＴｉＮ
を用いた場合について説明したが、バリアメタル層６２
はＴｉ単層もしくはモリブデン（Ｍｏ）やタングステン
（Ｗ）などの他の高融点金属、あるいはこれらのシリサ
イドを用いて形成してもよい。また、配線本体６８は、
銅や銅合金などの他の導電性金属やその化合物によって
形成してもよい。また第２金属配線７２の上部には層間
絶縁膜７１が形成され、第２金属配線の保護をなすよう
にしている。In the above embodiment, Ti and TiN are used as the refractory metal constituting the barrier metal layer 62.
Has been described, but the barrier metal layer 62
May be formed using a Ti single layer, another refractory metal such as molybdenum (Mo) or tungsten (W), or a silicide thereof. In addition, the wiring body 68
It may be formed of another conductive metal such as copper or a copper alloy or a compound thereof. An interlayer insulating film 71 is formed above the second metal wiring 72 to protect the second metal wiring.
【００２６】図２および図３は、上記した半導体装置５
０の主要な製造工程を示したものである。図２（１）に
示した半導体基板５６の上面または上部には、トランジ
スタなどの素子が従来と同様の方法によって形成してあ
る。そして、素子を形成した半導体基板５６の上部に８
０００〜１００００オングストロームの厚さの絶縁膜５
４を形成する。この絶縁膜５４は、例えばＣＶＤ法によ
って堆積したＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ−
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）によって形成してあ
る。FIGS. 2 and 3 show the semiconductor device 5 described above.
0 shows the main manufacturing steps. On the upper or upper surface of the semiconductor substrate 56 shown in FIG. 2A, elements such as transistors are formed by a method similar to the conventional method. Then, 8 is formed on the semiconductor substrate 56 on which the element is formed.
Insulating film 5 having a thickness of 000 to 10000 angstroms
4 is formed. The insulating film 54 is formed of, for example, BPSG (Boron-Phospho-
(Silicate Glass).
【００２７】その後、絶縁膜５４が設けられた半導体基
板５６を圧力２〜５ｍＴｏｒｒ、温度１５０〜３００℃
のアルゴン雰囲気中に配置し、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ
−Ｃｕ、Ａｌ−Ｓｉなどをターゲットとし、ＤＣ９〜１
２ｋＷの入力電力でスパッタを行い、これらのターゲッ
トと同じ組成を有する第１金属配線５２を形成するため
の金属膜７０を４０００〜６０００オングストローム堆
積する。次に、金属膜７０の上部にフォトレジスト膜７
６を塗布し、フォトリソグラフィーによってパターニン
グし、第１金属配線５２を形成する部分以外のフォトレ
ジスト膜７６を除去する。Thereafter, the semiconductor substrate 56 on which the insulating film 54 is provided is subjected to a pressure of 2 to 5 mTorr and a temperature of 150 to 300 ° C.
Al-Cu, Al-Si
-DC, 9 to 1 targeting Cu, Al-Si, etc.
Sputtering is performed at an input power of 2 kW, and a metal film 70 for forming the first metal wiring 52 having the same composition as these targets is deposited at 4000 to 6000 angstroms. Next, a photoresist film 7 is formed on the metal film 70.
6 is applied and patterned by photolithography, and the photoresist film 76 other than the portion where the first metal wiring 52 is formed is removed.
【００２８】その後、フォトレジスト膜７６をマスクと
して金属膜７０をエッチングし、図２（２）に示したよ
うに、第１金属配線５２を形成する。そして、フォトレ
ジスト膜７６を除去したのち、第１金属配線５２を覆っ
て半導体基板５６の上部全体に層間絶縁膜５５を構成す
る第１ＳｉＯ2膜５５Ａを１０００〜２０００オングス
トローム形成する。この第１ＳｉＯ2膜５５Ａは、例え
ば減圧したアルゴン雰囲気中にテトラエトキシシラン
（ＴＥＯＳ）と酸素ガスとを導入したプラズマＣＶＤ法
によって形成される。次に、層間絶縁膜５５の表面の平
坦化を図るため、無機ＳＯＧをスピンコートして第１Ｓ
ｉＯ2膜５５Ａの低い部分に配置し、これを固化させて
１５００〜２０００オングストロームのＳＯＧ膜５５Ｂ
を形成する。さらに、第１ＳｉＯ2膜５５ＡとＳＯＧ膜
５５Ｂとを覆って厚さ４０００〜５０００オングストロ
ームの第２ＳｉＯ2膜５５Ｃを半導体基板５６の上部全
体に設け、層間絶縁膜５５を形成する。この第２のＳｉ
Ｏ2膜５５Ｃは、第１ＳｉＯ2膜５５Ａと同様に、ＴＥＯ
Ｓと酸素ガスとを用いたプラズマＣＶＤ法によって形成
される。Thereafter, the metal film 70 is etched using the photoresist film 76 as a mask to form the first metal wiring 52 as shown in FIG. Then, after removing the photoresist film 76, a first SiO 2 film 55 </ b> A constituting the interlayer insulating film 55 is formed on the entire upper surface of the semiconductor substrate 56 so as to cover the first metal wiring 52, and form a 1000-2000 Å film. The first SiO 2 film 55A is formed by, for example, a plasma CVD method in which tetraethoxysilane (TEOS) and oxygen gas are introduced into a reduced-pressure argon atmosphere. Next, in order to planarize the surface of the interlayer insulating film 55, an inorganic SOG is spin-coated and the first S
The SOG film 55B having a thickness of 1500 to 2000 angstroms is disposed on a lower portion of the iO 2 film 55A and solidified.
To form Further, overlying the second 1SiO 2 film 55A and the SOG film 55B provided first 2SiO 2 film 55C with a thickness of 4000-5000 angstroms on the entire structure of the semiconductor substrate 56, an interlayer insulating film 55. This second Si
The O 2 film 55C is made of TEO like the first SiO 2 film 55A.
It is formed by a plasma CVD method using S and oxygen gas.
【００２９】次に、第２ＳｉＯ2膜５５Ｃの上部全体に
フォトレジスト膜７６を塗布し、コンタクトホール５８
を形成するために、これをパターニングして第１金属配
線５２Ａの上方のフォトレジスト膜７６を除去する。そ
してフォトレジスト膜７６をマスクとして層間絶縁膜５
５をドライエッチング、すなわちＣＦ4とＣＨＦ3とＡｒ
との混合ガスを用いた反応性イオンドライエッチングを
第１金属配線５２Ａに達するまで行い、図２（４）に示
R>したような垂直孔部となるコンタクトホール５８を完
成させる。なお層間絶縁膜５５をドライエッチングする
混合ガスにおいては、ＣＦ4とＣＨＦ3との混合比率を調
整し、ドライエッチングにより形成される層間絶縁膜５
５の側壁、すなわちコンタクトホール５８の側壁にポリ
マーからなる保護膜（Ｃ2Ｆy）の量を調整し垂直形状の
コンタクトホール５８を形成する。Next, a photoresist film 76 is applied to the entire upper portion of the second SiO 2 film 55C, and a contact hole 58 is formed.
Is formed, and the photoresist film 76 above the first metal wiring 52A is removed by patterning. Then, using the photoresist film 76 as a mask, the interlayer insulating film 5 is formed.
5 is dry-etched, ie, CF 4 , CHF 3 and Ar
2A is performed until the first metal wiring 52A is reached.
The contact hole 58 which becomes a vertical hole as shown in FIG. In the mixed gas for dry etching the interlayer insulating film 55, the mixing ratio of CF 4 and CHF 3 is adjusted, and the interlayer insulating film 5 formed by dry etching is formed.
The amount of the protective film (C 2 F y ) made of a polymer is adjusted on the side wall of the contact hole 5, that is, on the side wall of the contact hole 58, to form the vertical contact hole 58.
【００３０】このようにコンタクトホール５８を形成し
た後は、再び第２ＳｉＯ2膜５５Ｃの上部全体にフォト
レジスト膜７６を塗布し、今度はボンディングパッド６
０の形成を行う。第２ＳｉＯ2膜５５Ｃの上部全体にフ
ォトレジスト膜７６を塗布した後は、ボンディングパッ
ド６０を形成するために、これをパターンニングして第
１金属配線５２Ｂの上方のフォトレジスト膜７６を除去
する。この状態を図２（３）に示す。そしてコンタクト
ホール５８と同様に、フォトレジスト膜７６をマスクと
して層間絶縁膜５５をドライエッチング、すなわちＣＦ
4とＣＨＦ3とＡｒとの混合ガスを用いた反応性イオンド
ライエッチングを第１金属配線５２Ｂに達するまで行
い、図２（４）に示したように壁面にテーパのついた壁
面が形成されるボンディングパッド６０を完成させる。
なお層間絶縁膜５５をドライエッチングする混合ガスに
おいては、ＣＦ4とＣＨＦ3との混合比率を前記コンタク
トホール５８形成時のドライエッチング時のＣＨＦ3量
よりも増加させることで側壁保護膜の形成量が増え、テ
ーパー形状にボンディングパッドを形成することができ
る。このため上記の比率の混合ガスを用いれば層間絶縁
膜５５を貫通させるとともにその周囲にテーパ斜面を有
したボンディングパッド６０を形成することができる。
なおテーパー斜面の傾斜角度は８０度以下であることが
望ましい（図２（４）参照）。After the contact holes 58 are formed in this manner, a photoresist film 76 is applied again on the entire upper portion of the second SiO 2 film 55C, and this time, the bonding pads 6 are formed.
0 is formed. After a photoresist film 76 is applied over the entire upper portion of the second SiO 2 film 55C, the photoresist film 76 above the first metal wiring 52B is removed by patterning the photoresist film 76 to form the bonding pad 60. This state is shown in FIG. Then, like the contact hole 58, the interlayer insulating film 55 is dry-etched using the photoresist film 76 as a mask, that is, CF
Reactive ion dry etching using 4 and CHF 3 and a gas mixture of Ar performed until reaching the first metal wiring 52B, with wall surfaces tapered is formed on the wall surface as shown in FIG. 2 (4) The bonding pad 60 is completed.
In the mixed gas for dry etching the interlayer insulating film 55, the mixing ratio of CF 4 and CHF 3 is set to be larger than the amount of CHF 3 in the dry etching when the contact hole 58 is formed, so that the formation amount of the sidewall protective film is increased. And the bonding pad can be formed in a tapered shape. Therefore, if the mixed gas having the above ratio is used, it is possible to form the bonding pad 60 that penetrates the interlayer insulating film 55 and has a tapered slope around the interlayer insulating film 55.
Note that the inclination angle of the tapered slope is desirably 80 degrees or less (see FIG. 2 (4)).
【００３１】こうして層間絶縁膜５５にコンタクトホー
ル５８をボンディングパッド６０とを形成した後は、図
３（１）に示すようにフォトレジスト膜７６を除去する
とともに、ボンディングパット６０および層間絶縁膜５
５の表面、さらにコンタクトホール５８の内面にバリア
メタル層６２をスパッタにより堆積させる。そしてバリ
アメタル層６２を堆積させた後は、同範囲にタングステ
ン６７をＣＶＤにより堆積させる。なおＣＶＤ時の圧
力、温度、入力電圧、時間等の条件は、当該ＣＶＤ工程
にてコンタクトホール５８がタングステン６７により埋
まる条件に設定しておく。なおタングステンＣＶＤは２
段の工程からなり、最初の工程ではＷＦ6とＳｉＨ4とＡ
ｒの雰囲気中で行われ、最後の工程ではＷＦ6とＨ2の雰
囲気中で行われる。After the contact holes 58 and the bonding pads 60 are formed in the interlayer insulating film 55 in this way, as shown in FIG. 3A, the photoresist film 76 is removed, and the bonding pads 60 and the interlayer insulating film 5 are removed.
The barrier metal layer 62 is deposited on the surface of the contact hole 5 and the inner surface of the contact hole 58 by sputtering. After depositing the barrier metal layer 62, tungsten 67 is deposited in the same area by CVD. Note that conditions such as pressure, temperature, input voltage, and time during CVD are set so that the contact hole 58 is filled with tungsten 67 in the CVD process. Note that tungsten CVD is 2
WF 6 , SiH 4 and A
r, and the last step is performed in an atmosphere of WF 6 and H 2 .
【００３２】スパッタにてバリアメタル層６２と、ＣＶ
Ｄにてタングステン６７を堆積させた後は、図３（２）
に示すようにエッチバックを施し、タングステン６７を
コンタクトホール５８だけに残留させようとする。ここ
でボンディングパッド６０における壁面６２Ａにはサイ
ドエッチングが施され、テーパーが形成されていること
から、エッチバックが確実に行われ、壁面６２Ａにタン
グステン６７がサイドウォールとして残留することがな
い。このためエッチバック工程後に半導体基板５６をア
ニール工程に投入しても、サイドウォールが脱落し、塵
埃となることを防止することができる。The barrier metal layer 62 and the CV
After tungsten 67 is deposited at D, FIG.
Then, an etch-back is performed as shown in FIG. Here, side etching is performed on the wall surface 62A of the bonding pad 60 to form a taper, so that the etch back is reliably performed, and the tungsten 67 does not remain as a side wall on the wall surface 62A. Therefore, even if the semiconductor substrate 56 is put into the annealing step after the etch-back step, it is possible to prevent the sidewalls from falling off and becoming dust.
【００３３】そしてタングステン６７をコンタクトホー
ル５８だけに残留させた後は、図３（３）に示すよう
に、まずＡｌ−Ｃｕ、Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓ
ｉをターゲットとしたスパッタを行い、ＴｉＮ層６６の
上に配線本体６８を形成するための本体層（図示せず）
を８０００〜１００００オングストローム形成する。な
おこのスパッタ条件は、圧力２〜５ｍＴｏｒｒ、温度１
５０〜３００℃のＡｒ雰囲気中においてＡｌ−Ｃｕ、Ａ
ｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉをターゲットとし、ス
パッタ入力電力ＤＣ９〜１２ｋＷで行う。さらに、Ｔｉ
Ｎ層６６を形成したと同じスパッタ条件により、ＴｉＮ
をターゲットとしたスパッタまたはＡｒとＮ2との混合
ガスの雰囲気中におけるＴｉターゲットを用いた反応性
スパッタを行い、本体層の上部全体にＴｉＮを５００〜
１０００オングストローム堆積して反射防止膜６９を形
成する。その後、反射防止膜６９の上にフォトレジスト
膜を塗布して所定の形状にパターニングし、フォトレジ
スト膜をマスクとしたウエットエッチングまたはドライ
エッチングを行い、反射防止膜６９、配線本体層を所定
の配線形状にエッチングして第２金属配線７２を形成す
る。そして第２金属配線７２を形成した後は、図３
（４）に示すようにその上部に層間絶縁膜７１を形成
し、第２金属配線の保護をなす。また本実施の形態では
導電性金属をタングステンとしたがコンタクトホールの
アスペクト比が１より小さければ前記タングステンの代
わりに他の金属、例えばアルミ合金等を用いるようにし
てもよい。After the tungsten 67 is left only in the contact hole 58, first, as shown in FIG. 3 (3), Al-Cu, Al-Si-Cu or Al-S
A main layer (not shown) for forming a wiring main body 68 on the TiN layer 66 by performing sputtering using i as a target.
From 8000 to 10000 angstroms. The sputtering conditions were as follows: pressure 2 to 5 mTorr, temperature 1
Al—Cu, A in an Ar atmosphere at 50 to 300 ° C.
The target is l-Si-Cu or Al-Si, and the sputtering is performed with a DC input power of 9 to 12 kW. Furthermore, Ti
Under the same sputtering conditions as when the N layer 66 was formed, TiN
Or a reactive sputtering using a Ti target in an atmosphere of a mixed gas of Ar and N 2 is performed.
An anti-reflection film 69 is formed by depositing 1000 angstroms. Thereafter, a photoresist film is applied on the anti-reflection film 69 and patterned into a predetermined shape, and wet etching or dry etching is performed using the photoresist film as a mask, and the anti-reflection film 69 and the wiring main body layer are subjected to predetermined wiring. The second metal wiring 72 is formed by etching into a shape. After forming the second metal wiring 72, FIG.
As shown in (4), an interlayer insulating film 71 is formed thereon to protect the second metal wiring. In this embodiment, the conductive metal is tungsten. However, if the aspect ratio of the contact hole is smaller than 1, another metal such as an aluminum alloy may be used instead of the tungsten.
【００３４】[0034]
【発明の効果】以上説明したように本発明によれば、半
導体基板上に絶縁層を介して設けた第１金属配線と、こ
の第１金属配線を覆って前記半導体基板の上部全体に設
けられた層間絶縁膜と、前記第１金属配線の上部の前記
層間絶縁膜を貫通して設けられ、前記半導体基板の面に
ほぼ垂直な壁面を有するコンタクトホールと、このコン
タクトホールに埋め込まれ前記第１金属配線との導通を
なす導電性金属と、前記第１金属配線の上部の前記層間
絶縁膜を貫通して設けられ、前記半導体基板の面に対し
て傾斜した壁面を有する前記コンタクトホールより大径
な開口部と、前記導電性金属の上部と、前記開口部より
露出する前記第１金属配線の上部に設けられ前記第１金
属配線に導通する第２金属配線と、を有したことから、
その製造工程において開口部の壁面に導電性金属のサイ
ドウォールが形成されず、塵埃の発生を防止することが
できる。As described above, according to the present invention, a first metal wiring provided on a semiconductor substrate via an insulating layer, and a first metal wiring provided over the first metal wiring so as to cover the first metal wiring. A contact hole provided through the interlayer insulating film above the first metal wiring and having a wall surface substantially perpendicular to the surface of the semiconductor substrate; A conductive metal that conducts with the metal wiring, and a diameter larger than the contact hole that is provided through the interlayer insulating film above the first metal wiring and has a wall surface inclined with respect to the surface of the semiconductor substrate. An opening, an upper part of the conductive metal, and a second metal wiring provided on the first metal wiring exposed from the opening and electrically connected to the first metal wiring.
In the manufacturing process, the conductive metal sidewall is not formed on the wall surface of the opening, so that generation of dust can be prevented.
【図１】本実施の形態に係る半導体装置の構成を示す断
面説明図を示す。FIG. 1 is an explanatory cross-sectional view illustrating a configuration of a semiconductor device according to an embodiment.
【図２】半導体装置５０の主要な製造工程を示す図であ
る。FIG. 2 is a view showing main manufacturing steps of the semiconductor device 50.
【図３】半導体装置５０の主要な製造工程を示す図であ
る。FIG. 3 is a diagram showing main manufacturing steps of the semiconductor device 50.
【図４】多層配線構造を有する半導体装置の製造方法に
係る工程を示す部分断面図である。FIG. 4 is a partial cross-sectional view showing a process relating to a method for manufacturing a semiconductor device having a multilayer wiring structure.
【図５】多層配線構造を有する半導体装置の製造方法に
係る工程を示す部分断面図である。FIG. 5 is a partial cross-sectional view showing a process relating to a method for manufacturing a semiconductor device having a multilayer wiring structure.
【図６】第２のＳｉＯ2膜２２の上部および接続用パッ
ド３２に堆積したタングステン２８を除去した後の状態
を示す断面図を示す。FIG. 6 is a cross-sectional view showing a state after the tungsten 28 deposited on the upper part of the second SiO 2 film 22 and the connection pad 32 is removed.
１０ 半導体基板 １２ 絶縁層 １６ 層間絶縁膜 １８ 第１シリコン酸化膜（第１ＳｉＯ2膜） ２０ ＳＯＧ膜 ２２ 第２シリコン酸化膜（第２ＳｉＯ2膜） ２４ コンタクトホール ２８ タングステン ３０ 金属配線 ３２ 接続用パッド ３２Ａ 壁面 ３４ 第３シリコン酸化膜（第３ＳｉＯ2膜） ３６ サイドウォール ５０ 半導体装置 ５２ 第１金属配線 ５４ 絶縁膜 ５５ 層間絶縁膜 ５６ 半導体基板 ５８ コンタクトホール ６０ ボンディングパッド ６２ バリアメタル層 ６２Ａ 壁面 ６４ Ｔｉ層 ６６ ＴｉＮ（窒化チタン）層 ６７ タングステン ６８ 配線本体 ６９ 反射防止膜 ７１ 層間絶縁膜 ７２ 第２金属配線 ７６ フォトレジスト膜Reference Signs List 10 semiconductor substrate 12 insulating layer 16 interlayer insulating film 18 first silicon oxide film (first SiO 2 film) 20 SOG film 22 second silicon oxide film ( second SiO 2 film) 24 contact hole 28 tungsten 30 metal wiring 32 connection pad 32A Wall surface 34 Third silicon oxide film (third SiO 2 film) 36 Side wall 50 Semiconductor device 52 First metal wiring 54 Insulating film 55 Interlayer insulating film 56 Semiconductor substrate 58 Contact hole 60 Bonding pad 62 Barrier metal layer 62A Wall surface 64 Ti layer 66 TiN (titanium nitride) layer 67 tungsten 68 wiring body 69 antireflection film 71 interlayer insulating film 72 second metal wiring 76 photoresist film
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/3065 H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768
Claims (6)
線パターンを備えた第１金属配線を形成する工程と、 前記第１金属配線上に層間絶縁膜を形成する工程と、 前記第１配線パターン上の前記層間絶縁膜にコンタクト
ホールを形成する第１エッチング工程と、 前記第２配線パターン上の前記層間絶縁膜に、側面にテ
ーパ形状を有する開口部を形成する第２エッチング工程
と、 前記コンタクトホール及び前記開口部に導電性金属を形
成する工程と、 前記コンタクトホール内に形成された前記導電性金属を
残すとともに前記開口部内に形成された前記導電性金属
を除去する工程と、 前記コンタクトホール内に残された前記導電性金属上と
前記開口部内とに第２金属配線を形成する工程と、を備
えることを特徴とする半導体装置の製造方法。A step of forming a first metal wiring having first and second wiring patterns above a semiconductor substrate; a step of forming an interlayer insulating film on the first metal wiring; A first etching step of forming a contact hole in the interlayer insulating film on one wiring pattern; and a second etching step of forming an opening having a tapered side surface in the interlayer insulating film on the second wiring pattern. Forming a conductive metal in the contact hole and the opening; removing the conductive metal formed in the opening while leaving the conductive metal formed in the contact hole; Forming a second metal wiring on the conductive metal left in the contact hole and in the opening.
れる配線であることを特徴とする半導体装置の製造方
法。2. The method according to claim 1, wherein the second wiring pattern is a wiring electrically connected to a pad electrode.
であることを特徴とする半導体装置の製造方法。3. The method according to claim 1, wherein the diameter of the opening is larger than the diameter of the contact hole.
徴とする半導体装置の製造方法。4. The method according to claim 1, wherein a side surface of the contact hole is substantially vertical.
ＣＨＦ３ガスを用いたドライエッチング工程であって、
前記第２エッチング工程時のＣＨＦ３ガスの比率は前記
第１エッチング工程時のＣＨＦ３ガスの比率に比して大
であることを特徴とする半導体装置の製造方法。5. The method according to claim 1, wherein the first etching step and the second etching step include:
A dry etching process using CHF 3 gas,
The method of manufacturing a semiconductor device according to claim 1, wherein a ratio of the CHF 3 gas in the second etching step is larger than a ratio of the CHF 3 gas in the first etching step.
に、ＣＦ４、ＣＨＦ３、Ａｒの混合ガスを用いることを
特徴とする半導体装置の製造方法。6. The method for manufacturing a semiconductor device according to claim 5, wherein a mixed gas of CF 4 , CHF 3 , and Ar is used in the first etching step and the second etching step.
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