JP3265178B2 - Semiconductor memory device and method of manufacturing the same - Google Patents
Semiconductor memory device and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にビット線先作り方式の積層型キャパシタを
有する半導体記憶装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a stacked capacitor of a bit line prefabricated type and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、ＤＲＡＭの高集積化のため、スタ
ックセルやトレンチセルなどの３次元構造のキャパシタ
を持ったメモリセルが開発されている。しかし、これと
共に製造プロセスが大幅に複雑化し、開発，製造のため
の費用，時間が拡大し、これまでと同様の手法を今後と
も取り続けることは困難を極めるものと予想される。そ
こで、既存のプロセス技術でより高い集積度を実現でき
るものとして、ＮＡＮＤ型セル構造を有するＤＲＡＭが
提案されている。2. Description of the Related Art In recent years, memory cells having three-dimensionally structured capacitors such as stack cells and trench cells have been developed for higher integration of DRAMs. However, the manufacturing process is greatly complicated along with this, and the cost and time for development and manufacturing are increased, and it is expected that it will be extremely difficult to continue using the same method as before. Therefore, a DRAM having a NAND cell structure has been proposed as a device that can achieve a higher degree of integration using existing process technology.
【０００３】図１４に、従来のスタック型キャパシタを
用いたＮＡＮＤ型ＤＲＡＭセルの構造例を示す。図中の
２はビット線、４は素子領域、５は素子分離絶縁膜、７
はワード線、８はソース・ドレイン拡散層、９は層間絶
縁膜、１０はビット線コンタクト、１３は蓄積電極、１
４はキャパシタ絶縁膜、１５はプレート電極を示してい
る。FIG. 14 shows an example of the structure of a NAND type DRAM cell using a conventional stacked capacitor. In the figure, 2 is a bit line, 4 is an element region, 5 is an element isolation insulating film, 7
Is a word line, 8 is a source / drain diffusion layer, 9 is an interlayer insulating film, 10 is a bit line contact, 13 is a storage electrode,
Reference numeral 4 denotes a capacitor insulating film, and 15 denotes a plate electrode.
【０００４】この種のＮＡＮＤ型セルでは、読み出し／
書き込みノードとしてのビット線コンタクトに、１個の
トランジスタと１個のキャパシタからなるメモリセルが
複数個（図１４では破線で囲んだ４個）直列接続されて
いる。直列接続された複数のメモリセルに対してビット
線コンタクトが１個で済むため、メモリセル１個にビッ
ト線コンタクトが１個必要な従来のメモリセルに比べ、
この分の集積化が成される。In this type of NAND type cell, read / write
A plurality of memory cells (four enclosed by broken lines in FIG. 14) are connected in series to a bit line contact as a write node, the memory cell including one transistor and one capacitor. Since only one bit line contact is required for a plurality of memory cells connected in series, compared to a conventional memory cell that requires one bit line contact for each memory cell,
This integration is achieved.
【０００５】しかしながら、ＮＡＮＤ型ＤＲＡＭでは、
セル面積が縮小される分、キャパシタ面積も縮小される
ため、従来のメモリセルに比べ、キャパシタ容量の確保
が一段と厳しくなる。このため、キャパシタ容量を増大
させるために、蓄積電極の構造を工夫したり、誘電率の
大きなキャパシタ絶縁膜を用いたりすることが必須とな
る。このとき、図１４のような、キャパシタの後にビッ
ト線を形成する、いゆわるビット線後作りスタックセル
では、キャパシタ容量の確保が困難となる。However, in a NAND type DRAM,
As the cell area is reduced, the capacitor area is also reduced, so that securing of the capacitor capacity becomes more strict as compared with the conventional memory cell. Therefore, in order to increase the capacitance of the capacitor, it is necessary to devise the structure of the storage electrode and use a capacitor insulating film having a large dielectric constant. At this time, it is difficult to secure the capacitor capacitance in a so-called post-bit line stack cell in which a bit line is formed after a capacitor as shown in FIG.
【０００６】これは、キャパシタ容量を確保するため
に、蓄積電極の高さを高くしていく場合、その後に形成
するビット線コンタクトの深さが深くなり、コンタクト
形成が困難となるためである。また、キャパシタ絶縁膜
として一般に高温工程に弱い高誘電体膜を用いる場合、
キャパシタ形成後の熱工程が大きく限定され、例えばビ
ット線に従来用いているポリサイド構造は配線とコンタ
クトの低抵抗化のために８００℃程度以上の熱工程が必
要であり使用できない。This is because when the height of the storage electrode is increased in order to secure the capacitance of the capacitor, the depth of the bit line contact formed thereafter becomes deep, and it becomes difficult to form the contact. Also, when a high dielectric film that is generally weak to a high temperature process is used as a capacitor insulating film,
The heat process after forming the capacitor is greatly limited. For example, a polycide structure conventionally used for a bit line requires a heat process of about 800 ° C. or more in order to reduce the resistance of wiring and contacts, and cannot be used.
【０００７】以上のことから、ビット線をキャパシタよ
りも先に形成するいわゆるビット線先作りスタックセル
構造にする必要があった。ビット線先作りの場合、蓄積
電極コンタクト形成時にビット線が邪魔にならないよう
に、素子領域とビット線とを半ピッチずらす必要があ
る。このためには、基本的には、素子領域かビット線パ
ターンを一部斜めに曲げて形成するか、ビット線コンタ
クト部に引き出し電極を設けてビット線コンタクトとビ
ット線を半ピッチずらす方法がある。[0007] In view of the above, it is necessary to form a so-called bit line forming stack cell structure in which a bit line is formed before a capacitor. In the case of forming the bit line tip, it is necessary to shift the element region and the bit line by a half pitch so that the bit line does not hinder the formation of the storage electrode contact. To this end, there is basically a method in which the element region or the bit line pattern is partially bent obliquely or a lead electrode is provided in the bit line contact portion to shift the bit line contact and the bit line by a half pitch. .
【０００８】しかしながら、ＮＡＮＤ型ＤＲＡＭのパタ
ーンは、無駄がなく詰められているため、パターンを斜
めに曲げるとすると、デザインルールが厳しくなり加工
が困難となってしまう。図１５に素子領域４をビット線
コンタクト部で曲げた例を示した。図中の矢印で示した
曲げた部分の素子領域パターンスペースが細くなってし
まうのである。また、この場合は、ビット線コンタクト
１０の両隣トランジスタのチャネル領域が曲げられるこ
とになり、トランジスタ特性の劣化が考えられる。However, since the pattern of the NAND type DRAM is packed without waste, if the pattern is bent obliquely, the design rules become strict and processing becomes difficult. FIG. 15 shows an example in which the element region 4 is bent at the bit line contact portion. The element region pattern space in the bent portion indicated by the arrow in the figure becomes thin. Further, in this case, the channel regions of the transistors on both sides of the bit line contact 10 are bent, and the transistor characteristics may be degraded.
【０００９】また、引き出し電極を形成しようとしても
パターンに余裕がなく、例えば図１６に示したように引
き出し電極コンタクト１７につながる引き出し電極１８
を２層に分けて形成することが必要となるが、これによ
り工程数が大幅に増大してしまう。さらに、引き出し電
極同士がショートしないような新たな技術が必要であ
る。Further, there is no room in the pattern for forming the extraction electrode, and for example, the extraction electrode 18 connected to the extraction electrode contact 17 as shown in FIG.
Need to be formed in two layers, but this greatly increases the number of steps. Further, a new technique is required to prevent the extraction electrodes from being short-circuited.
【００１０】[0010]
【発明が解決しようとする課題】このように、従来のビ
ット線後作りスタック構造によるＮＡＮＤ型ＤＲＡＭで
は、キャパシタ容量確保が困難となる。また、ビット線
先作り構造にすると、トランジスタ特性の劣化や工程数
の増大を招く問題があった。As described above, it is difficult to secure the capacitance of the capacitor in the conventional NAND type DRAM having the stack structure after the bit line. In addition, when the bit line tip forming structure is used, there is a problem that the transistor characteristics are deteriorated and the number of steps is increased.
【００１１】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、トランジスタ特性の劣
化や工程数の著しい増大を招くことなくビット線先作り
のセル構造を実現し得る半導体記憶装置及びその製造方
法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to realize a cell structure for forming a bit line without deteriorating transistor characteristics and significantly increasing the number of steps. An object of the present invention is to provide an obtained semiconductor memory device and a method of manufacturing the same.
【００１２】[0012]
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
ビット線先作り方式の半導体記憶装置において、基板上
に絶縁膜が形成され、該絶縁膜上の半導体層に、トラン
ジスタとキャパシタからなるメモリセルが形成され、前
記絶縁膜の下にビット線が形成され、前記半導体層から
前記ビット線より深く素子分離用のトレンチが形成され
てなることを特徴とする。(Structure) In order to solve the above problem, the present invention employs the following structure. That is, the present invention (claim 1)
In a semiconductor memory device of the bit line prefabricated type, an insulating film is formed on a substrate, a memory cell including a transistor and a capacitor is formed in a semiconductor layer on the insulating film, and a bit line is formed under the insulating film. And a trench for element isolation is formed from the semiconductor layer deeper than the bit line.
【００１３】また、本発明（請求項２）は、基板上に絶
縁膜が形成され、該絶縁膜上の半導体層に、ＭＯＳトラ
ンジスタとキャパシタからなるメモリセルが形成され、
前記絶縁膜の下にビット線が形成され、前記半導体層か
ら前記ビット線に達するコンタクトが形成され、該コン
タクトに前記ＭＯＳトランジスタのソース・ドレインの
一方と前記ビット線とを電気的に接続するストラップが
形成され、前記半導体層から前記ビット線より深く素子
分離用のトレンチが形成されてなることを特徴とする半
導体記憶装置。また、本発明（請求項３）は、上記半導
体記憶装置の製造方法において、上面に導電層が形成さ
れた半導体基板上に絶縁膜を介して半導体層が形成され
たＳＯＩ基板に対し、前記半導体層側から前記導電層よ
り深くライン状のトレンチを形成して、前記半導体層か
らなる素子領域と前記導電層からなるビット線を同時形
成する工程と、前記素子領域上にゲート絶縁膜を介して
ＭＯＳトランジスタのゲート電極となるワード線を形成
する工程と、前記ワード線に覆われていない素子領域上
にＭＯＳトランジスタのソース・ドレインとなる拡散層
を形成する工程と、前記拡散層と前記ビット線とを電気
的に接続するストラップを形成する工程と、前記ビット
線と接続した以外の拡散層上にコンタクトを介して、蓄
積電極，キャパシタ絶縁膜及びプレート電極からなるキ
ャパシタを形成する工程とを含むことを特徴とする。Further , the present invention (Claim 2) has a
An edge film is formed, and a MOS transistor is formed on the semiconductor layer on the insulating film.
A memory cell consisting of a transistor and a capacitor is formed,
A bit line is formed under the insulating film, and the
A contact is formed to reach the bit line from the
Tact of the source and drain of the MOS transistor
A strap for electrically connecting one and the bit line is
Formed from the semiconductor layer to an element deeper than the bit line.
Characterized in that a separating trench is formed.
Conductor storage. Further, according to the present invention (claim 3 ), in the method for manufacturing a semiconductor memory device, the semiconductor memory device may further include a semiconductor substrate having a conductive layer formed on an upper surface, and an SOI substrate having a semiconductor layer formed thereon via an insulating film. Forming a line-shaped trench deeper than the conductive layer from the layer side, and simultaneously forming an element region made of the semiconductor layer and a bit line made of the conductive layer, with a gate insulating film interposed on the element region Forming a word line serving as a gate electrode of a MOS transistor; forming a diffusion layer serving as a source / drain of a MOS transistor on an element region not covered with the word line; Forming a strap for electrically connecting the storage electrode, the capacitor insulating film and the plug via a contact on a diffusion layer other than the connection to the bit line. Forming a capacitor comprising a rate electrode.
【００１４】また、本発明（請求項４）は、ビット線と
ワード線が交差配置され、これらの交差部にＭＯＳトラ
ンジスタとキャパシタからなるメモリセルを接続し、か
つビット線の上にキャパシタを形成した半導体記憶装置
であって、前記ワード線上に絶縁膜を介して形成された
引き出し電極と、この引き出し電極と前記ＭＯＳトラン
ジスタのソース・ドレイン拡散層とを電気的に接続する
ストラップと、前記引き出し電極上に接続されたビット
線コンタクトとを具備してなることを特徴とする。Further, according to the present invention (claim 4 ), a bit line and a word line are arranged so as to intersect, a memory cell comprising a MOS transistor and a capacitor is connected to the intersection, and a capacitor is formed on the bit line. A lead electrode formed on the word line via an insulating film; a strap for electrically connecting the lead electrode to a source / drain diffusion layer of the MOS transistor; And a bit line contact connected above.
【００１５】また、本発明（請求項５）は、半導体基板
上にビット線とワード線が交差配置され、これらの交差
部にＭＯＳトランジスタとキャパシタからなるメモリセ
ルを接続し、かつビット線の上にキャパシタを形成した
半導体記憶装置であって、前記ＭＯＳトランジスタのソ
ース・ドレイン拡散層と前記ビット線とを、前記基板表
面と垂直な方向から傾いたビット線コンタクトにより接
続してなることを特徴とする。According to the present invention (claim 5 ), a bit line and a word line are arranged to cross each other on a semiconductor substrate, a memory cell including a MOS transistor and a capacitor is connected to the intersection, and the bit line and the word line are connected to each other. A source / drain diffusion layer of the MOS transistor and the bit line are connected by a bit line contact inclined from a direction perpendicular to the substrate surface. I do.
【００１６】また、本発明（請求項６）は、半導体基板
上にビット線とワード線が交差配置され、これらの交差
部にＭＯＳトランジスタとキャパシタからなるメモリセ
ルを接続し、かつビット線の上にキャパシタを形成した
半導体記憶装置であって、交互に平行配置された素子領
域とビット線の一部を共に曲げて重ね合わせ、その重な
り部分にビット線コンタクトを形成してなることを特徴
とする。 （作用） 本発明（請求項１〜３）によれば、ビット線を素子領域
の下に形成するため、素子領域とビット線パターンを重
ねてあっても、ビット線先作りスタックが実現できる。
特に、ＮＡＮＤ型ＤＲＡＭでは、素子領域がビット線と
同様にラインパターンであるため、素子領域分離のため
のトレンチにより、下方のビット線もセルフアライン的
に同時形成できるメリットがある。According to the present invention (claim 6 ), a bit line and a word line are arranged on a semiconductor substrate so as to intersect with each other, a memory cell including a MOS transistor and a capacitor is connected to these intersections, and Wherein a capacitor is formed in the semiconductor memory device, wherein a part of the bit lines and the element regions alternately arranged in parallel are bent and overlapped, and a bit line contact is formed in the overlapping portion. . ( Operation ) According to the present invention (claims 1 to 3 ), the bit line is formed below the element region, so that even if the element region and the bit line pattern are overlapped, a bit line pre-forming stack can be realized.
Particularly, in the NAND type DRAM, since the element region has a line pattern similarly to the bit line, there is an advantage that the lower bit line can be simultaneously formed in a self-aligned manner by the trench for separating the element region.
【００１７】また、本発明（請求項４）によれば、これ
まで用いなかったワード線の上を引き出し電極とするこ
とで、引き出し電極のパターンに余裕ができ、２層に分
ける必要がなくなる。Further, according to the present invention (claim 4 ), by forming a lead electrode on a word line which has not been used until now, the pattern of the lead electrode can be spared and it is not necessary to divide it into two layers.
【００１８】また、本発明（請求項５）によれば、ビッ
ト線コンタクトを斜めに開口するため、素子領域又はビ
ット線パターンを曲げることなく半ピッチずらすことが
できる。Further, according to the present invention (claim 5 ), since the bit line contact is obliquely opened, the element region or the bit line pattern can be shifted by a half pitch without bending.
【００１９】また、本発明（請求項６）によれば、素子
領域とビット線の双方を曲げることにより、素子領域の
みを曲げることに比べパターン曲り角度を小さくするこ
とができ、これにより素子領域パターンの細りやトラン
ジスタ特性の劣化を抑えることが可能となる。Further, according to the present invention (claim 6 ), by bending both the element region and the bit line, the pattern bending angle can be reduced as compared with the case where only the element region is bent. It becomes possible to suppress the thinning of the pattern and the deterioration of the transistor characteristics.
【００２０】[0020]
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面パターン図、（ｂ）（ｃ）はそれぞれ
（ａ）のＡ−Ａ′，Ｂ−Ｂ′に沿った断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The details of the present invention will be described below with reference to the illustrated embodiments. (First Embodiment) FIG. 1 shows an example of the structure of a NAND type DRAM according to a first embodiment of the present invention.
(A) is a plane pattern diagram, and (b) and (c) are cross-sectional views along AA 'and BB' of (a), respectively.
【００２１】ＳＯＩ基板を用い、ライン状のトレンチを
形成することにより、埋め込み酸化膜３の下にビット線
２が形成されると共に、埋め込み酸化膜（絶縁膜）３の
上に素子領域４が形成されている。このような構成であ
れば、キャパシタの形成に際し邪魔なビット線がないた
め、その形成が非常に簡単となる。By forming a linear trench using an SOI substrate, a bit line 2 is formed below the buried oxide film 3 and an element region 4 is formed on the buried oxide film (insulating film) 3. Have been. With such a configuration, there is no bit line obstructing the formation of the capacitor, so that the formation is very simple.
【００２２】図２〜図４は、本実施形態の製造工程を示
す図である。いずれの図においても（ａ）は平面パター
ン図、（ｂ）（ｃ）はそれぞれ（ａ）のＡ−Ａ′，Ｂ−
Ｂ′に沿った断面図である。FIGS. 2 to 4 are views showing the manufacturing process of the present embodiment. In each figure, (a) is a plane pattern diagram, and (b) and (c) are AA ′ and B− in (a), respectively.
It is sectional drawing along B '.
【００２３】図２に示すように、張り合わせＳＯＩ基板
或いはＳＩＭＯＸ−ＳＯＩ基板を用いる。ＳＯＩの下地
基板１はｐ型或いはイントリンジック型とし、その表面
に後でビット線２となるｎ型拡散層を形成する。これ
は、張り合わせＳＯＩ基板では張り合わせ前にドーピン
グして形成でき、ＳＩＭＯＸ−ＳＯＩ基板では高加速イ
オン注入等により形成できる。そして、素子領域４及び
ビット線２をセルフアライン形成するためのトレンチ分
離５を形成する。このトレンチ分離５は、素子領域４と
なるＳＯＩシリコン層と埋め込み酸化膜３、更にビット
線２となるｎ型拡散層を貫くように形成する。このよう
なセルフアライン形成が可能なのは、素子領域４がライ
ンパターンで形成されるＮＡＮＤ型ＤＲＡＭセル固有の
特徴と言える。トレンチ分離５には、ＣＶＤ法による酸
化膜を埋め込む。As shown in FIG. 2, a bonded SOI substrate or a SIMOX-SOI substrate is used. The SOI base substrate 1 is of a p-type or intrinsic type, and an n-type diffusion layer which will later become the bit line 2 is formed on the surface thereof. This can be formed by doping before bonding in a bonded SOI substrate, and can be formed by high acceleration ion implantation or the like in a SIMOX-SOI substrate. Then, a trench isolation 5 for self-aligning the element region 4 and the bit line 2 is formed. The trench isolation 5 is formed so as to penetrate the SOI silicon layer and the buried oxide film 3 that will become the element region 4 and the n-type diffusion layer that will become the bit line 2. The fact that such a self-alignment can be formed can be said to be a unique feature of the NAND type DRAM cell in which the element region 4 is formed in a line pattern. An oxide film is buried in the trench isolation 5 by a CVD method.
【００２４】次いで、図３に示すように、従来方法によ
りトランジスタを形成する。即ち、酸化やＣＶＤ法によ
るゲート絶縁膜６を形成し、燐をドーピングした多結晶
シリコンを形成したのち、これをパターニングしてビッ
ト線２及び素子領域４と直交する方向にワード線７を形
成する。そして、燐イオン注入等によりソース・ドレイ
ンとなるｎ型拡散層８を形成し、更に層間絶縁膜９を形
成する。Next, as shown in FIG. 3, a transistor is formed by a conventional method. That is, a gate insulating film 6 is formed by oxidation or CVD, phosphorus-doped polycrystalline silicon is formed, and then this is patterned to form a word line 7 in a direction orthogonal to the bit line 2 and the element region 4. . Then, an n-type diffusion layer 8 serving as a source / drain is formed by phosphorus ion implantation or the like, and an interlayer insulating film 9 is further formed.
【００２５】次いで、図４に示すように、ビット線コン
タクト１０、ビット線２とソース・ドレイン拡散層８と
のストラップ１１を形成する。即ち、ビット線２まで到
達するビット線コンタクト１０を形成し、例えば燐をド
ーピングした多結晶シリコンを埋め込んでストラップ１
１を形成する。ビット線コンタクト１０とワード線７の
形成を逆にしても構わない。Next, as shown in FIG. 4, a bit line contact 10, a strap 11 between the bit line 2 and the source / drain diffusion layer 8 are formed. That is, a bit line contact 10 reaching the bit line 2 is formed, and the strap 1
Form one. The formation of the bit line contact 10 and the word line 7 may be reversed.
【００２６】その後、再び層間絶縁膜９を形成した後、
従来の方法で蓄積電極コンタクト１２，蓄積電極１３，
キャパシタ絶縁膜１４，プレート電極１５を形成するこ
とにより、前記図１に示す構造のメモリセルが出来上が
る。Then, after the interlayer insulating film 9 is formed again,
The storage electrode contact 12, storage electrode 13,
By forming the capacitor insulating film 14 and the plate electrode 15, a memory cell having the structure shown in FIG. 1 is completed.
【００２７】本実施形態では、ビット線２を拡散層で形
成しているが、シリサイド等の低抵抗材を用いても構わ
ない。この場合は、例えば張り合わせ基板としてシリサ
イドを埋め込み絶縁膜の下に形成したものを用いる。或
いは、図５に示すように、ビット線２を２つの埋め込み
絶縁膜３，３′で挟んでもよい。これも張り合わせ等に
より得られるが、こうすることでビット線２が全て絶縁
膜で覆われるため、ビット線間の絶縁が確実となると共
に、特に絶縁膜３′を厚くすることによりビット線容量
の低減がはかられ、セル動作マージンとアクセススピー
ドの増大が実現できる。In this embodiment, the bit line 2 is formed of a diffusion layer, but a low resistance material such as silicide may be used. In this case, for example, a bonded substrate formed by embedding silicide under an insulating film is used. Alternatively, as shown in FIG. 5, the bit line 2 may be sandwiched between two buried insulating films 3, 3 '. This can also be obtained by laminating or the like, but this ensures that the bit lines 2 are entirely covered with the insulating film, so that the insulation between the bit lines is ensured and the bit line capacitance is particularly increased by increasing the thickness of the insulating film 3 '. Reduction is achieved, and an increase in cell operation margin and access speed can be realized.
【００２８】このように本実施形態によれば、ビット線
２を素子領域４の下に形成するため、素子領域４とビッ
ト線パターンを重ねてあっても、ビット線先作りスタッ
ク構造を実現することができる。つまり、トランジスタ
特性の劣化や工程数の著しい増大を招くことなく、ビッ
ト線先作りのセル構造を実現することができる。また、
本実施形態のようなＮＡＮＤ型ＤＲＡＭでは、素子領域
４がビット線２と同様にラインパターンであるため、素
子領域分離のためのトレンチにより、下方のビット線２
もセルフアライン的に同時形成できる利点がある。 （第２の実施形態）図６は、本発明の第２の実施形態に
係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面図、（ｂ）（ｃ）（ｄ）は（ａ）中のＡ−
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′に沿った断面図である。As described above, according to the present embodiment, since the bit line 2 is formed below the element region 4, even if the element region 4 and the bit line pattern are overlapped, a bit line pre-formed stack structure is realized. be able to. That is, a cell structure in which a bit line is formed can be realized without deteriorating transistor characteristics or significantly increasing the number of steps. Also,
In the NAND type DRAM of this embodiment, since the element region 4 has a line pattern like the bit line 2, the lower bit line 2 is formed by the trench for separating the element region.
Also has the advantage that it can be formed simultaneously in a self-aligned manner. (Second Embodiment) FIG. 6 shows an example of the structure of a NAND-type DRAM according to a second embodiment of the present invention.
(A) is a plan view, (b), (c) and (d) are A- in FIG.
It is sectional drawing along A ', BB', and CC '.
【００２９】本実施形態では、ビット線２は、ワード線
７とキャパシタとの間に形成している。ビット線２を半
ピッチずらすために、引き出し電極１８を用いている。
引き出し電極１８をビット線コンタクト部両側のワード
線７上に互い違い形成することにより、引き出し電極１
８を同一層で形成している。In this embodiment, the bit line 2 is formed between the word line 7 and the capacitor. To shift the bit line 2 by a half pitch, an extraction electrode 18 is used.
By forming the lead electrodes 18 alternately on the word lines 7 on both sides of the bit line contact portion, the lead electrodes 1 are formed.
8 are formed in the same layer.
【００３０】図７〜図１０は、本実施形態の製造工程を
示す図である。いずれの図においても（ａ）は平面パタ
ーン図、（ｂ）（ｃ）（ｄ）はそれぞれ（ａ）のＡ−
Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′に沿った断面図である。FIGS. 7 to 10 are views showing the manufacturing process of the present embodiment. In each figure, (a) is a plane pattern diagram, and (b), (c) and (d) are A-
It is sectional drawing along A ', BB', and CC '.
【００３１】まず、図７に示すように、素子分離とワー
ド線上の引き出し電極のためのパターニングを行う。即
ち、ｐ型シリコン基板１′にトレンチ分離５を形成した
後、ゲート酸化膜６を介してワード線となる燐をドーピ
ングした多結晶シリコン７′を形成し、さらにシリコン
酸化膜等のゲート上絶縁膜１６を全面に堆積する。そし
て、その上に引き出し電極となる燐をドーピングした多
結晶シリコン１８′を堆積し、（ａ）の破線で囲まれた
領域について多結晶シリコン１８′をエッチング除去す
る。First, as shown in FIG. 7, element isolation and patterning for a lead electrode on a word line are performed. That is, after a trench isolation 5 is formed in a p-type silicon substrate 1 ', phosphorus-doped polycrystalline silicon 7' serving as a word line is formed via a gate oxide film 6, and a gate insulating film such as a silicon oxide film is formed. A film 16 is deposited on the entire surface. Then, phosphorus-doped polycrystalline silicon 18 'serving as an extraction electrode is deposited thereon, and the polycrystalline silicon 18' is etched away in a region surrounded by a broken line in FIG.
【００３２】次いで、図８に示すように、多結晶シリコ
ン７′をパターニングしてワード線７を形成する。この
とき、ビット線コンタクトの両側のワード線７上に引き
出し電極１８を同時形成する。これは、ワード線のため
の異方性エッチングをまず引き出し電極用多結晶シリコ
ン１８′を選択的にエッチングする条件で行い、次に絶
縁膜１６を選択エッチングし、さらにワード線用多結晶
シリコン７′をエッチングしていく。このとき、前もっ
ての引き出し電極用多結晶シリコン１８′のパターニン
グにより、ワード線７上にセルフアラインに引き出し電
極１８が、互い違いに形成される。Next, as shown in FIG. 8, the word line 7 is formed by patterning the polycrystalline silicon 7 '. At this time, the extraction electrodes 18 are simultaneously formed on the word lines 7 on both sides of the bit line contacts. In this case, the anisotropic etching for the word line is first performed under the condition of selectively etching the extraction electrode polycrystalline silicon 18 ′, then the insulating film 16 is selectively etched, and the word line polycrystalline silicon 7 ′ is further etched. 'Is etched. At this time, the extraction electrodes 18 are alternately formed on the word lines 7 in a self-aligned manner by patterning the extraction electrode polycrystalline silicon 18 ′ in advance.
【００３３】次いで、図９に示すように、ソース・ドレ
インｎ型拡散層８，層間絶縁膜９を形成する。さらに、
引き出し電極１８とコンタクトすべきｎ型拡散層８をス
トラップするため、ストラップ用コンタクト１９を形成
し、続いて燐をドーピングした多結晶シリコン等を埋め
込みストラップ１１を形成する。Next, as shown in FIG. 9, a source / drain n-type diffusion layer 8 and an interlayer insulating film 9 are formed. further,
In order to strap the n-type diffusion layer 8 to be brought into contact with the extraction electrode 18, a strap contact 19 is formed, followed by burying phosphorus-doped polysilicon or the like to form a strap 11.
【００３４】次いで、図１０に示すように、再び層間絶
縁膜９を形成し、引き出し電極１８上にビット線コンタ
クト１０を形成した後、ビット線２を形成する。その
後、再び層間絶縁膜９を形成し、蓄積電極用コンタクト
１２，蓄積電極１３，キャパシタ絶縁膜１４，プレート
電極１５を形成することにより、前記図６に示したメモ
リセル構造が完成する。Next, as shown in FIG. 10, the interlayer insulating film 9 is formed again, the bit line contact 10 is formed on the lead electrode 18, and then the bit line 2 is formed. Thereafter, the interlayer insulating film 9 is formed again, and the storage electrode contact 12, the storage electrode 13, the capacitor insulating film 14, and the plate electrode 15 are formed, thereby completing the memory cell structure shown in FIG.
【００３５】このように本実施形態によれば、ワード線
７の上にビット線コンタクトのための引き出し電極１８
を形成することにより、引き出し電極１８のパターンに
余裕ができ、引き出し電極１８を２層に分ける必要がな
くなる。従って、工程数の増加を抑制することができ、
ビット線先作りのセル構造を簡易に実現することができ
る。 （第３の実施形態）図１１は、本発明の第３の実施形態
に係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面図、（ｂ）（ｃ）は（ａ）のＡ−Ａ′，Ｂ
−Ｂ′に沿った断面図である。As described above, according to the present embodiment, the extraction electrode 18 for the bit line contact is provided on the word line 7.
Is formed, the pattern of the extraction electrode 18 has a margin, and it is not necessary to divide the extraction electrode 18 into two layers. Therefore, an increase in the number of steps can be suppressed,
It is possible to easily realize a cell structure for forming a bit line. Third Embodiment FIG. 11 shows an example of the structure of a NAND type DRAM according to a third embodiment of the present invention.
(A) is a plan view, (b) and (c) are AA 'and B in (a).
It is sectional drawing in alignment with -B '.
【００３６】本実施形態では、素子領域４やビット線２
を曲げることなく、また引き出し電極も用いていない。
その代わり、ビット線コンタクト１０を（ｃ）に示すよ
うに斜めに形成している。これは、例えばＲＩＥによる
異方性エッチング時にシリコン基板を傾けることによっ
て可能となる。In this embodiment, the element region 4 and the bit line 2
Without bending, and no extraction electrode is used.
Instead, the bit line contacts 10 are formed obliquely as shown in FIG. This can be achieved, for example, by tilting the silicon substrate during anisotropic etching by RIE.
【００３７】これにより、（ａ）で分るように、ビット
線コンタクト１０の孔の表面パターンが素子領域４から
半ピッチずれた位置にあっても、素子領域へのビット線
コンタクトが可能となる。他の工程については、従来の
方法をそのまま適用することができる。As a result, even if the surface pattern of the hole of the bit line contact 10 is shifted from the element region 4 by a half pitch as shown in FIG. . For other steps, a conventional method can be applied as it is.
【００３８】なお、本実施形態では、素子領域とビット
線とを全く曲げていない極端な例を示したが、例えばど
ちらか、或いは双方を少し曲げて近付け、残った分を斜
め加工で形成するようにすることも可能である。これに
よって、パターンを曲げる角度、孔の斜め加工精度を低
減できるため、より加工マージンが増大できる。 （第４の実施形態）図１２は、本発明の第４の実施形態
に係わるＮＡＮＤ型ＤＲＡＭの構造例を示すもので、
（ａ）は平面図、（ｂ）（ｃ）は（ａ）のＡ−Ａ′，Ｂ
−Ｂ′に沿った断面図である。In this embodiment, an extreme example in which the element region and the bit line are not bent at all is shown. For example, one or both of them are slightly bent and approached, and the remaining portion is formed by oblique processing. It is also possible to do so. As a result, the angle at which the pattern is bent and the oblique processing accuracy of the holes can be reduced, so that the processing margin can be further increased. (Fourth Embodiment) FIG. 12 shows an example of the structure of a NAND type DRAM according to a fourth embodiment of the present invention.
(A) is a plan view, (b) and (c) are AA 'and B in (a).
It is sectional drawing in alignment with -B '.
【００３９】本実施形態では、ビット線コンタクト部に
おいて、素子領域４とビット線２の両者をそれぞれ１／
４ピッチ曲げて形成している。これにより、素子領域４
（図中のａ），ビット線２（図中のｂ）のパターンの厳
しさを緩和しつつ、半ピッチずらしを行っている。In this embodiment, in the bit line contact portion, both the element region 4 and the bit line 2 are divided by 1 /
It is formed by bending four pitches. Thereby, the element region 4
(A in the figure) and bit lines 2 (b in the figure) are shifted by half a pitch while reducing the severity of the pattern.
【００４０】図１３は、パターンの曲り角度とパターン
縮小度との関係を示している。パターンが曲がっていな
い時に対し、曲がり角度θを増すに従って、パターン縮
小度は cosθのカーブで加速的に厳しくなっており、パ
ターンの角度をできるだけ小さくすることが非常に重要
となる。FIG. 13 shows the relationship between the pattern bending angle and the pattern reduction degree. As the bend angle θ increases, the pattern reduction degree becomes increasingly strict with the curve of cos θ as compared with when the pattern is not bent, and it is very important to make the pattern angle as small as possible.
【００４１】図１３から分るように、従来例（図１５）
に対し本実施形態（図１２の例）では、コンタクト部に
おけるパターンが約３０％緩くなる。従って、素子領域
パターンの細りやトランジスタ特性の劣化を抑えること
ができる。As can be seen from FIG. 13, the conventional example (FIG. 15)
On the other hand, in the present embodiment (the example in FIG. 12), the pattern in the contact portion is loosened by about 30%. Therefore, thinning of the element region pattern and deterioration of transistor characteristics can be suppressed.
【００４２】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではＤＲＡＭのセル構造
をＮＡＮＤ型としたが、これに限らず各種のセル構造に
適用することが可能である。また、各実施形態における
製造工程は一例を示したに過ぎず、仕様に応じて適宜変
更可能である。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。The present invention is not limited to the embodiments described above. In the embodiment, the cell structure of the DRAM is a NAND type. However, the present invention is not limited to this and can be applied to various cell structures. Further, the manufacturing process in each embodiment is merely an example, and can be appropriately changed according to specifications. In addition, various modifications can be made without departing from the scope of the present invention.
【００４３】[0043]
【発明の効果】以上詳述したように本発明によれば、Ｄ
ＲＡＭ等の半導体記憶装置において、ＳＯＩ基板を用い
て絶縁膜の下にビット線を形成する、ワード線の上にビ
ット線コンタクトのための引き出し電極を形成する、ビ
ット線コンタクトを斜めに開口する、又は素子領域とビ
ット線の双方を曲げてビット線コンタクトを形成するこ
とにより、トランジスタ特性の劣化や工程数の著しい増
大を招くことなく、ビット線先作りのセル構造を実現す
ることができる。As described in detail above, according to the present invention, D
In a semiconductor memory device such as a RAM, a bit line is formed below an insulating film using an SOI substrate, a lead electrode for a bit line contact is formed on a word line, and a bit line contact is obliquely opened. Alternatively, by forming a bit line contact by bending both the element region and the bit line, a cell structure in which a bit line is formed can be realized without deteriorating transistor characteristics or significantly increasing the number of steps.
【図１】第１の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。FIG. 1 is a diagram showing a memory cell structure of a NAND type DRAM according to a first embodiment.
【図２】第１の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。FIG. 2 is a view showing a manufacturing process of the NAND type DRAM according to the first embodiment;
【図３】第１の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。FIG. 3 is a view showing a manufacturing process of the NAND type DRAM according to the first embodiment;
【図４】第１の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。FIG. 4 is a view showing a manufacturing process of the NAND type DRAM according to the first embodiment;
【図５】第１の実施形態の変形例を示す図。FIG. 5 is a diagram showing a modification of the first embodiment.
【図６】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。FIG. 6 is a diagram showing a memory cell structure of a NAND type DRAM according to a second embodiment.
【図７】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。FIG. 7 is a view showing a manufacturing process of the NAND type DRAM according to the second embodiment;
【図８】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。FIG. 8 is a view showing a manufacturing process of the NAND type DRAM according to the second embodiment;
【図９】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭの
製造工程を示す図。FIG. 9 is a view showing a manufacturing process of the NAND type DRAM according to the second embodiment;
【図１０】第２の実施形態に係わるＮＡＮＤ型ＤＲＡＭ
の製造工程を示す図。FIG. 10 is a NAND type DRAM according to a second embodiment;
FIG.
【図１１】第３の実施形態に係わるＮＡＮＤ型ＤＲＡＭ
のメモリセル構造を示す図。FIG. 11 is a NAND DRAM according to a third embodiment;
FIG. 2 is a diagram showing a memory cell structure of FIG.
【図１２】第４の実施形態に係わるＮＡＮＤ型ＤＲＡＭ
のメモリセル構造を示す図。FIG. 12 is a NAND DRAM according to a fourth embodiment;
FIG. 2 is a diagram showing a memory cell structure of FIG.
【図１３】パターンの曲り角度とパターン縮小度との関
係を示す図。FIG. 13 is a diagram showing a relationship between a pattern bending angle and a pattern reduction degree.
【図１４】従来のビット線後作りＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。FIG. 14 is a diagram showing a memory cell structure of a conventional NAND type DRAM manufactured after a bit line.
【図１５】従来のビット線先作りＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。FIG. 15 is a diagram showing a memory cell structure of a conventional NAND-type DRAM in which bit lines are first formed.
【図１６】従来のビット線先作りＮＡＮＤ型ＤＲＡＭの
メモリセル構造を示す図。FIG. 16 is a diagram showing a memory cell structure of a conventional NAND-type DRAM in which bit lines are first formed.
１…下地基板 ２…ビット線 ３…絶縁膜 ４…素子領域 ５…トレンチ分離 ６…ゲート絶縁膜 ７…ワード線 ８…ｎ型拡散層 ９…層間絶縁膜 １０…ビット線コンタクト １１…ストラップ １２…蓄積電極コンタクト １３…蓄積電極 １４…キャパシタ絶縁膜 １５…プレート電極 １６…ゲート上絶縁膜 １７…引き出し電極コンタクト １８…引き出し電極 １９…ストラップ用コンタクト DESCRIPTION OF SYMBOLS 1 ... Undersubstrate 2 ... Bit line 3 ... Insulating film 4 ... Element region 5 ... Trench isolation 6 ... Gate insulating film 7 ... Word line 8 ... N-type diffusion layer 9 ... Interlayer insulating film 10 ... Bit line contact 11 ... Strap 12 ... Storage electrode contact 13 ... Storage electrode 14 ... Capacitor insulating film 15 ... Plate electrode 16 ... Gate insulating film 17 ... Extraction electrode contact 18 ... Extraction electrode 19 ... Strap contact
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/76 H01L 27/108 H01L 29/786 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/8242 H01L 21/76 H01L 27/108 H01L 29/786
Claims (6)
半導体層に、トランジスタとキャパシタからなるメモリ
セルが形成され、前記絶縁膜の下にビット線が形成さ
れ、前記半導体層から前記ビット線より深く素子分離用
のトレンチが形成されてなることを特徴とする半導体記
憶装置。An insulating film is formed on a substrate, a memory cell including a transistor and a capacitor is formed in a semiconductor layer on the insulating film, and a bit line is formed below the insulating film. A semiconductor memory device, wherein a trench for element isolation is formed deeper than the bit line.
半導体層に、ＭＯＳトランジスタとキャパシタからなる
メモリセルが形成され、前記絶縁膜の下にビット線が形
成され、前記半導体層から前記ビット線に達するコンタ
クトが形成され、該コンタクトに前記ＭＯＳトランジス
タのソース・ドレインの一方と前記ビット線とを電気的
に接続するストラップが形成され、前記半導体層から前
記ビット線より深く素子分離用のトレンチが形成されて
なることを特徴とする半導体記憶装置。 2. An insulating film is formed on a substrate, and the insulating film is formed on the insulating film.
The semiconductor layer consists of MOS transistors and capacitors
A memory cell is formed, and a bit line is formed under the insulating film.
Formed from the semiconductor layer to the bit line.
Is formed, and the MOS transistor is connected to the contact.
Electrical connection between one of the source / drain of the
A strap is formed to connect to the semiconductor layer.
A trench for element isolation is formed deeper than the bit line.
A semiconductor memory device characterized in that:
絶縁膜を介して半導体層が形成されたＳＯＩ基板に対
し、前記半導体層側から前記導電層より深くライン状の
トレンチを形成して、前記半導体層からなる素子領域と
前記導電層からなるビット線を同時形成する工程と、前
記素子領域上にゲート絶縁膜を介してＭＯＳトランジス
タのゲート電極となるワード線を形成する工程と、前記
ワード線に覆われていない素子領域上にＭＯＳトランジ
スタのソース・ドレインとなる拡散層を形成する工程
と、前記拡散層と前記ビット線とを電気的に接続するス
トラップを形成する工程と、前記ビット線と接続した以
外の拡散層上にコンタクトを介して、蓄積電極，キャパ
シタ絶縁膜及びプレート電極からなるキャパシタを形成
する工程とを含むことを特徴とする半導体記憶装置の製
造方法。3. An SOI substrate in which a semiconductor layer is formed via an insulating film on a semiconductor substrate having a conductive layer formed on an upper surface, a linear trench is formed deeper than the conductive layer from the semiconductor layer side. Forming a device region comprising the semiconductor layer and a bit line comprising the conductive layer simultaneously; and forming a word line serving as a gate electrode of a MOS transistor on the device region via a gate insulating film. Forming a diffusion layer serving as a source / drain of a MOS transistor on an element region not covered by the word line; forming a strap for electrically connecting the diffusion layer to the bit line; Forming a capacitor consisting of a storage electrode, a capacitor insulating film, and a plate electrode via a contact on a diffusion layer other than that connected to the bit line. Method of manufacturing a semiconductor memory device according to claim.
らの交差部にＭＯＳトランジスタとキャパシタからなる
メモリセルを接続し、かつビット線の上にキャパシタを
形成した半導体記憶装置であって、 前記ワード線上に絶縁膜を介して形成された引き出し電
極と、この引き出し電極と前記ＭＯＳトランジスタのソ
ース・ドレイン拡散層とを電気的に接続するストラップ
と、前記引き出し電極上に接続されたビット線コンタク
トとを具備してなることを特徴とする半導体記憶装置。4. A semiconductor memory device in which a bit line and a word line intersect, a memory cell including a MOS transistor and a capacitor is connected to the intersection, and a capacitor is formed on the bit line. A lead electrode formed on a word line via an insulating film; a strap for electrically connecting the lead electrode to a source / drain diffusion layer of the MOS transistor; and a bit line contact connected to the lead electrode. A semiconductor memory device comprising:
配置され、これらの交差部にＭＯＳトランジスタとキャ
パシタからなるメモリセルを接続し、かつビット線の上
にキャパシタを形成した半導体記憶装置であって、 前記ＭＯＳトランジスタのソース・ドレイン拡散層と前
記ビット線とを、前記基板表面と垂直な方向から傾いた
ビット線コンタクトにより接続してなることを特徴とす
る半導体記憶装置。5. A semiconductor memory device in which a bit line and a word line are intersected on a semiconductor substrate, a memory cell comprising a MOS transistor and a capacitor is connected to the intersection, and a capacitor is formed on the bit line. A semiconductor memory device comprising: a source / drain diffused layer of the MOS transistor and the bit line connected by a bit line contact inclined from a direction perpendicular to the substrate surface.
配置され、これらの交差部にＭＯＳトランジスタとキャ
パシタからなるメモリセルを接続し、かつビット線の上
にキャパシタを形成した半導体記憶装置であって、 交互に平行配置された素子領域とビット線の一部を共に
曲げて重ね合わせ、その重なり部分にビット線コンタク
トを形成してなることを特徴とする半導体記憶装置。6. A semiconductor memory device in which a bit line and a word line intersect on a semiconductor substrate, a memory cell composed of a MOS transistor and a capacitor is connected to the intersection, and a capacitor is formed on the bit line. A semiconductor memory device comprising: an element region and a part of a bit line which are alternately arranged in parallel, are bent and overlapped together, and a bit line contact is formed in the overlapping portion.
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