JP3260700B2 - 4-level input buffer circuit - Google Patents
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Description
【０００１】[0001]
【従来の技術】近年、半導体素子の微細化技術が急速に
進展してきているが、それに伴いこれら半導体素子で構
成される半導体装置の集積度も大規模化が進んできた。
この半導体装置が搭載される応用装置においてもそのセ
ットのコンパクト化、低価格化が進んでおり、当然、半
導体装置に対しても大容量化は勿論のこと、同様にコン
パクト化、低価格化が要求されている。2. Description of the Related Art In recent years, the miniaturization technology of semiconductor elements has been rapidly developed, and accordingly, the degree of integration of a semiconductor device composed of these semiconductor elements has been increased.
In the application equipment on which this semiconductor device is mounted, the set is becoming more compact and lower in price. Naturally, the semiconductor device is not only required to have a larger capacity but also to be more compact and lower in price. Has been requested.
【０００２】上述した半導体装置の大容量化、コンパク
ト化、低価格化の一環として、１ビットのデータが複数
個のレベル値をとれるようにした多値データ化がある。[0002] As part of the above-mentioned increase in capacity, compactness, and cost reduction of semiconductor devices, there is multivalued data in which 1-bit data can take a plurality of level values.
【０００３】この種の多値データ化のうち、例えば多値
レベルを扱う半導体装置の入力バッファ回路として、こ
こでは４値レベル入力バッファ回路について述べる。デ
ジタル値を扱う半導体装置においては、扱うデータは２
進法であり、一般的には電源電位ＶＤＤレベル（以下、
ハイレベルと称す）および接地電位レベル（以下、ロウ
レベルと称す）の２値で表現される。In this type of multi-level data conversion, for example, a four-level input buffer circuit will be described as an input buffer circuit of a semiconductor device that handles multi-level levels. In a semiconductor device that handles digital values, the data to be handled is 2
In general, the power supply potential VDD level (hereinafter, referred to as the power supply potential VDD level)
It is expressed in two values: a high level) and a ground potential level (hereinafter, referred to as a low level).
【０００４】このような２値を扱う半導体装置では、ま
ず入力バッファ回路が、与えられたデータがハイレベル
であるかロウレベルであるかを、入力バッファ回路のし
きい値によって識別する。つまり、入力バッファ回路を
構成する例えばＣＭＯＳ（相補型ＭＯＳトランジスタ）
構成であれば、製造時に、ｎチャネル型ＭＯＳトランジ
スタのしきい値は１／２ＶＤＤ、ｐチャネル型ＭＯＳト
ランジスタのしきい値は｜ＶＤＤ−１／２ＶＤＤ｜にな
るように設定されているので、このしきい値を超えたデ
ータはハイレベル、しきい値以下のデータはロウレベル
と判定するものである。当然入力バッファ回路からデー
タを受ける内部回路も同様にデータを識別して所定の機
能が実現される。In such a semiconductor device that handles binary data, the input buffer circuit first determines whether the applied data is at a high level or a low level based on the threshold value of the input buffer circuit. That is, for example, a CMOS (complementary MOS transistor) constituting the input buffer circuit
With the configuration, the threshold value of the n-channel type MOS transistor is set to 1/2 VDD and the threshold value of the p-channel type MOS transistor is set to | VDD-1 / 2VDD | Data exceeding the threshold value is determined as high level, and data below the threshold value is determined as low level. Naturally, an internal circuit receiving data from the input buffer circuit also identifies data and implements a predetermined function.
【０００５】このような２値を扱う場合は、電源電圧が
たとえば５Ｖであるとすると、しきい値は２．５Ｖあ
り、ハイレベルは２．５Ｖから５Ｖまでの範囲、ロウレ
ベルは２．５Ｖから０Ｖまでの範囲にあればよいことに
なり、データのレベル変動があっても２．５Ｖの許容値
内であれば識別は容易である。When such a binary value is handled, assuming that the power supply voltage is, for example, 5V, the threshold value is 2.5V, the high level is in the range from 2.5V to 5V, and the low level is from 2.5V. It is sufficient that the data is within the range up to 0 V. Even if the level of the data fluctuates, it can be easily identified if the fluctuation is within the allowable value of 2.5 V.
【０００６】一方、４値の場合は、電源電位ＶＤＤおよ
び接地電位ＧＮＤ間の電位が４等分され、上位から順に
第１基準電位３／４ＶＤＤレベルと、第２基準電位２／
４ＶＤＤレベルと、第３基準電位１／４ＶＤＤレベルと
を設定し、電源電位ＶＤＤおよび３／４ＶＤＤレベル間
の電位と、３／４ＶＤＤレベルおよび２／４ＶＤＤレベ
ル間の電位と、２／４ＶＤＤレベルおよび１／４ＶＤＤ
レベル間の電位と、１／４ＶＤＤレベルおよび接地電位
ＧＮＤ間の電位との４値レベルである。On the other hand, in the case of four values, the potential between the power supply potential VDD and the ground potential GND is divided into four equal parts, and the first reference potential 3/4 VDD level and the second reference potential 2 /
A 4VDD level and a third reference potential 1 / 4VDD level are set, and a potential between the power supply potential VDD and the 3 / 4VDD level, a potential between the 3 / 4VDD level and the 2 / 4VDD level, and a 2 / 4VDD level and 1 / 4VDD
This is a quaternary level of a potential between levels and a potential between the １ ／ VDD level and the ground potential GND.
【０００７】すなわち、電源電位が５Ｖとすると、デー
タの識別範囲がそれぞれ５／４Ｖ以内に狭められること
になる。That is, assuming that the power supply potential is 5 V, the data identification ranges are narrowed to within 5/4 V, respectively.
【０００８】上述した４値レベル入力バッファ回路の一
例の回路図を示した図５を参照すると、この４値レベル
入力バッファ回路は、基準電圧３／４ＶＤＤと２／４Ｖ
ＶＤＤと１／４ＶＤＤとを発生する基準電圧発生部２ｃ
と、これらの基準電圧により入力データの４値レベルを
識別するコンパレータ４ｃ、４ｄ、４ｅと、これらのコ
ンパレータの出力を２ビットのデジタル値に変換するデ
コーダ９とを備え、コンパレータ４ｃの（＋）入力端は
３／４ＶＤＤ出力接点Ｎ４に、コンパレータ４ｄの
（＋）入力端は２／４ＶＤＤ出力接点Ｎ５に、コンパレ
ータ４ｅの（＋）入力端は１／４ＶＤＤ出力接点Ｎ６に
それぞれ接続され、各コンパレータ４ｃ、４ｄ、４ｅの
（−）入力端は４値レベル信号の入力端子１に共通接続
される。Referring to FIG. 5 which shows a circuit diagram of an example of the above-mentioned quaternary level input buffer circuit, the quaternary level input buffer circuit has a reference voltage of 3/4 VDD and 2/4 V
Reference voltage generator 2c for generating VDD and 1/4 VDD
And comparators 4c, 4d, and 4e for identifying the quaternary levels of the input data based on these reference voltages, and a decoder 9 for converting the outputs of these comparators to 2-bit digital values. The input terminal is connected to the 3/4 VDD output contact N4, the (+) input terminal of the comparator 4d is connected to the 2/4 VDD output contact N5, and the (+) input terminal of the comparator 4e is connected to the 1/4 VDD output contact N6. The (-) input terminals of 4c, 4d, and 4e are commonly connected to the input terminal 1 of the quaternary level signal.
【０００９】各コンパレータ４ｃ、４ｄ、４ｅの出力端
はそれぞれデコーダ９の入力端である接続点Ｎ７，Ｎ
８，Ｎ９に接続され、デコーダ９の出力端である接続点
Ｎ１０，Ｎ１１はそれぞれ出力端子６、７に接続されて
構成される。Output terminals of the comparators 4c, 4d and 4e are connected to connection points N7 and N7 which are input terminals of the decoder 9, respectively.
The connection points N10 and N11, which are connected to the output terminals 8 and N9 and are the output terminals of the decoder 9, are connected to the output terminals 6 and 7, respectively.
【００１０】基準電圧発生部２ｃは、電源電位ＶＤＤお
よび接地電位ＧＮＤ間に抵抗素子Ｒ６、Ｒ７、Ｒ８、Ｒ
９が直列接続され、抵抗素子Ｒ６およびＲ７の直列接続
点を３／４ＶＤＤレベルの出力接点とし、抵抗素子Ｒ７
およびＲ８の直列接続点を２／４ＶＤＤレベルの出力接
点とし、抵抗素子Ｒ８およびＲ９の直列接続点を１／４
ＶＤＤレベルの出力接点として構成される。The reference voltage generating section 2c includes resistance elements R6, R7, R8, R between power supply potential VDD and ground potential GND.
9 are connected in series, and the series connection point of the resistance elements R6 and R7 is set as an output contact of the 3/4 VDD level.
And the series connection point of R8 is an output contact of 2/4 VDD level, and the series connection point of resistance elements R8 and R9 is 1/4.
It is configured as a VDD level output contact.
【００１１】コンパレータ４の回路図を示した図６を参
照すると、このコンパレータ４（４ａ〜ａｅは同じ構
成）は、電源電位ＶＤＤに抵抗素子Ｒ１０を介してコレ
クタ電極を接続するトランジスタＱ１および電源電位Ｖ
ＤＤに抵抗素子Ｒ１１を介してコレクタ電極を接続する
トランジスタＱ２のトランジスタ対のエミッタ電極を、
接地電位に接続された定電流源１０にそれぞれ共通接続
し、トランジスタＱ１のベース電極は（＋）入力端に、
トランジスタＱ２のベース電極は（−）入力端にそれぞ
れ接続される。トランジスタＱ２のコレクタ電極にはエ
ミッタフォロアの出力トランジスタＱ３のベース電極に
接続され、出力トランジスタＱ３のコレクタ電極は抵抗
素子Ｒ１２を介して電源電位ＶＤＤに接続され、エミッ
タ電極は出力端子７と接地電位ＧＮＤに接続された定電
流源１１とにそれぞれ接続されて構成される。Referring to FIG. 6 showing a circuit diagram of the comparator 4, the comparator 4 (4a to ae have the same configuration) includes a transistor Q1 connecting a collector electrode to a power supply potential VDD via a resistor R10 and a power supply potential. V
The emitter electrode of the transistor pair of the transistor Q2 that connects the collector electrode to the DD via the resistance element R11,
Commonly connected to a constant current source 10 connected to the ground potential, the base electrode of the transistor Q1 is connected to the (+) input terminal,
The base electrode of the transistor Q2 is connected to the (-) input terminal. The collector electrode of the transistor Q2 is connected to the base electrode of the output transistor Q3 of the emitter follower, the collector electrode of the output transistor Q3 is connected to the power supply potential VDD via the resistor R12, and the emitter electrode is connected to the output terminal 7 and the ground potential GND. Are connected to the constant current source 11 connected to the power supply.
【００１２】デコーダ９の回路図を示した図７を参照す
ると、このデコーダ９は、接続点Ｎ８がＮ１０に直接接
続され、かつインバータ１２を介してＡＮＤ１３および
ＡＮＤ１４の一方の入力端にもそれぞれ接続される。Ａ
ＮＤ１３の他方の入力端は接続点Ｎ７に接続され、ＡＮ
Ｄ１４の他方の入力端は接続点Ｎ９に接続される。ＡＮ
Ｄ１３およびＡＮＤ１４の出力端はＮＯＲ１５の２入力
端にそれぞれ接続され、ＮＯＲ１５の出力端は接続点Ｎ
１１に接続されて構成される。Referring to FIG. 7 which shows a circuit diagram of the decoder 9, the connection point N8 of the decoder 9 is directly connected to N10 and also connected to one input terminal of AND13 and AND14 via an inverter 12. Is done. A
The other input terminal of the ND13 is connected to the connection point N7,
The other input terminal of D14 is connected to the connection point N9. AN
The output terminals of D13 and AND14 are respectively connected to two input terminals of NOR15, and the output terminal of NOR15 is connected to connection point N.
11 is connected.
【００１３】このデコーダ９の真理値は、コンパレータ
４ｃ、４ｄ、４ｅの出力が０００のとき出力端子６が
０、出力端子７が１、コンパレータ４ｃ、４ｄ、４ｅの
出力が１００のとき出力端子６が０、出力端子７が０、
コンパレータ４ｃ、４ｄ、４ｅの出力が１１０のとき出
力端子６が１、出力端子７が１、コンパレータ４ｃ、４
ｄ、４ｅの出力が１１１のとき出力端子６が１、出力端
子７が０となるようになる。The truth value of the decoder 9 is that the output terminal 6 is 0 when the outputs of the comparators 4c, 4d and 4e are 000, the output terminal 7 is 1 and the output terminal 6 is 1 when the outputs of the comparators 4c, 4d and 4e are 100. Is 0, the output terminal 7 is 0,
When the outputs of the comparators 4c, 4d and 4e are 110, the output terminal 6 is 1, the output terminal 7 is 1, and the comparators 4c, 4e
When the outputs of d and 4e are 111, the output terminal 6 becomes 1 and the output terminal 7 becomes 0.
【００１４】この回路の動作を図８に示したタイミング
チャートを参照しながら説明する。タイミングｔ０〜ｔ
１期間ではコンパレータ４ｃ、４ｄ、４ｅの（−）入力
端にはそれぞれ４値レベル信号としてＶＤＤレベルが供
給され、コンパレータ４ｃ、４ｄ、４ｅの（＋）入力端
にはそれぞれ基準電圧発生部２ｃから３／４ＶＤＤレベ
ル、２／４ＶＤＤレベル、１／４ＶＤＤレベルがそれぞ
れ供給されている。The operation of this circuit will be described with reference to the timing chart shown in FIG. Timing t0-t
In one period, the VDD level is supplied as a quaternary level signal to the (−) input terminals of the comparators 4c, 4d, and 4e, respectively, and the (+) input terminals of the comparators 4c, 4d, and 4e are supplied from the reference voltage generator 2c. A ／ VDD level, a ／ VDD level, and a ４ VDD level are supplied, respectively.
【００１５】したがって、４値レベル信号のＶＤＤレベ
ルはコンパレータ４ｃ、４ｄ、４ｅの基準電圧レベルよ
りもハイレベルにあるので、コンパレータ４ｃ、４ｄ、
４ｅの出力は全てロウレベルを出力する。これら３つの
コンパレータのロウレベル出力はデコーダ９でデコード
され、出力端子６がロウレベル、出力端子７がハイレベ
ルになる。Therefore, the VDD level of the quaternary level signal is higher than the reference voltage level of the comparators 4c, 4d and 4e, so that the comparators 4c, 4d,
The outputs 4e all output a low level. The low level outputs of these three comparators are decoded by the decoder 9, and the output terminal 6 goes low and the output terminal 7 goes high.
【００１６】次に、タイミング期間ｔ１〜ｔ２では、コ
ンパレータ４ｃ、４ｄ、４ｅの（−）入力端にはそれぞ
れ４値レベルの入力信号として、３／４ＶＤＤレベルか
ら２／４ＶＤＤレベルの範囲にあるレベルが供給されて
いる。Next, in the timing periods t1 to t2, the (-) input terminals of the comparators 4c, 4d, and 4e are provided as quaternary input signals each having a level in the range of 3/4 VDD level to 2/4 VDD level. Is supplied.
【００１７】この場合、４値レベルの入力信号である３
／４ＶＤＤレベルから２／４ＶＤＤレベルの範囲は、コ
ンパレータ４ｃの基準電圧よりも低いので、コンパレー
タ４ｃはハイレベルを出力し、コンパレータ４ｄ、４ｅ
の基準電圧レベルよりもハイレベルにあるので、コンパ
レータ４ｄ、４ｅの出力は全てロウレベルを出力する。
これら３つのコンパレータの出力はデコーダ９でデコー
ドされ、出力端子６がロウレベル、出力端子７もロウレ
ベルになる。In this case, the quaternary level input signal 3
Since the range from the ４VDD level to the ／ VDD level is lower than the reference voltage of the comparator 4c, the comparator 4c outputs a high level and the comparators 4d and 4e
Is higher than the reference voltage level, the outputs of the comparators 4d and 4e all output a low level.
The outputs of these three comparators are decoded by the decoder 9, and the output terminal 6 goes low and the output terminal 7 goes low.
【００１８】次に、タイミング期間ｔ２〜ｔ３では、コ
ンパレータ４ｃ、４ｄ、４ｅの（−）入力端にはそれぞ
れ４値レベルの入力信号として、２／４ＶＤＤレベルか
ら１／４ＶＤＤレベルの範囲にあるレベルが供給されて
いる。Next, in the timing period t2 to t3, the (-) input terminals of the comparators 4c, 4d, and 4e are input as 4-level input signals, respectively, to a level in the range of 2/4 VDD level to 1/4 VDD level. Is supplied.
【００１９】この場合は、４値レベルの入力信号である
２／４ＶＤＤレベルから１／４ＶＤＤレベルの範囲は、
コンパレータ４ｃ，４ｄの基準電圧よりも低いので、コ
ンパレータ４ｃ，４ｄはハイレベルを出力し、コンパレ
ータ４ｅの基準電圧レベルよりもハイレベルにあるの
で、コンパレータ４ｅの出力のみがロウレベルを出力す
る。これら３つのコンパレータの出力はデコーダ９でデ
コードされ、出力端子６がハイレベル、出力端子７もハ
イレベルになる。In this case, the range from the 2/4 VDD level to the 1/4 VDD level, which is a 4-level input signal, is:
Since they are lower than the reference voltages of the comparators 4c and 4d, the comparators 4c and 4d output a high level, and since they are at a higher level than the reference voltage level of the comparator 4e, only the output of the comparator 4e outputs a low level. The outputs of these three comparators are decoded by the decoder 9, and the output terminal 6 goes high and the output terminal 7 goes high.
【００２０】次に、タイミング期間ｔ３〜ｔ４では、コ
ンパレータ４ｃ、４ｄ、４ｅの（−）入力端にはそれぞ
れ４値レベルの入力信号はロウレベルが供給されてい
る。Next, in the timing period t3 to t4, the low level of the quaternary input signal is supplied to the (-) input terminals of the comparators 4c, 4d and 4e.
【００２１】したがって、４値レベルの入力信号である
ロウレベルは、コンパレータ４ｃ，４ｄ、４ｅの基準電
圧よりも低いので、コンパレータ４ｃ，４ｄ、４ｅは全
てハイレベルを出力する。これら３つのコンパレータの
出力はデコーダ９でデコードされ、出力端子６がハイレ
ベル、出力端子７はロウレベルになる。Accordingly, since the low level which is the quaternary level input signal is lower than the reference voltage of the comparators 4c, 4d, 4e, all the comparators 4c, 4d, 4e output high level. The outputs of these three comparators are decoded by the decoder 9, and the output terminal 6 goes high and the output terminal 7 goes low.
【００２２】[0022]
【発明が解決しようとする課題】上述した従来の４値レ
ベル入力バッファ回路は、４値レベル信号をコンパレー
タ４ｃ、コンパレータ４ｄ、４ｅの（−）入力端にそれ
ぞれ供給され、コンパレータ４ｃ、４ｄ、４ｅの（＋）
入力端にはそれぞれ基準電圧として３／４ＶＤＤレベ
ル、２／４ＶＤＤレベル、１／４ＶＤＤレベルがそれぞ
れ供給されて比較しているので、精度のよい識別ができ
るが、電圧識別手段としてコンパレータを３個とデコー
ダが必要であるため、回路規模が大きくなるという問題
を有している。In the conventional quaternary level input buffer circuit described above, the quaternary level signal is supplied to the (-) input terminals of the comparators 4c, 4d and 4e, respectively. (+)
The input terminals are supplied with 3/4 VDD level, 2/4 VDD level, and 1/4 VDD level as reference voltages, respectively, for comparison, so that accurate identification can be performed. However, three comparators are used as voltage identification means. Since a decoder is required, there is a problem that the circuit scale becomes large.
【００２３】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、回路の素子数を低減した４値レ
ベル入力バッファ回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a four-level input buffer circuit in which the number of circuit elements is reduced in view of the above-mentioned conventional disadvantages.
【００２４】[0024]
【課題を解決するための手段】本発明の４値レベル入力
バッファ回路の特徴は、電源電位の３／４電位である第
１基準電位、電源電位の１／２電位である第２基準電位
および電源電位の１／４電位である第３基準電位を発生
する手段を有し、電源電位および接地電位間の任意の４
電位が合成された４値レベル信号を対応する前記第１、
前記第２および前記第３の基準電位で識別してそれぞれ
デジタル信号に変換するとともに、これら変換された複
数のデジタル信号を２ビットのデジタル信号にデコード
して内部回路へ出力する４値レベル入力バッファ回路に
おいて、前記第１基準電位を発生する第１の分圧手段と
前記第３基準電位を発生する第２の分圧手段と前記第１
および前記第２の分圧手段が共有する１つの共用出力接
点と予め定める所定の１ビットデジタル信号に応答して
前記分圧手段の分圧比を切り替えて前記第１または前記
第３の基準電位を前記共用出力接点から発生させる可変
制御手段とをもつ基準電圧発生手段と、前記４値レベル
信号を直接入力し前記第２基準電位と同電位で識別する
とともに前記２ビットのうちの一方の１ビットデジタル
信号として前記可変制御手段および前記内部回路へ出力
する第１レベル判定手段と、前記可変制御手段で制御さ
れた前記第１基準電位および前記第３基準電位に応答し
て前記４値レベル信号を識別しシリアル状態で前記２ビ
ットのうちの他方の１ビットデジタル信号として前記内
部回路へ出力する第２レベル判定手段とを有することに
ある。A feature of the quaternary level input buffer circuit of the present invention is that the quaternary level input buffer circuit has a potential of 3/4 of the power supply potential.
One reference potential, a second reference potential that is half the power supply potential
And a third reference potential that is 1/4 of the power supply potential
Means between the power supply potential and the ground potential.
The first, corresponding to the quaternary level signal whose potential has been synthesized ,
Converts the digital signals to identify in the second and the third reference potential, they converted to a plurality of 4 values level digital signal by decoding the 2-bit digital signal and outputs it to the internal circuit A first voltage dividing means for generating the first reference potential in the input buffer circuit;
A second voltage dividing means for generating the third reference potential;
And one shared output connection shared by the second voltage dividing means.
In response to a point and a predetermined 1-bit digital signal
By switching the partial pressure ratio of said partial pressure means, said first or said
A reference voltage generating means having a variable control means for generating a third reference potential from the common output contact, enter the 4 value level signals direct the 2 bits as well as identified by the second reference potential and the same potential A first level judging means for outputting one of the one-bit digital signals to the variable control means and the internal circuit, and a response to the first reference potential and the third reference potential controlled by the variable control means. A second level determining means for identifying the quaternary level signal and outputting the same as a 1-bit digital signal of the other of the two bits to the internal circuit in a serial state.
【００２５】また、前記第１レベル判定手段として前記
第２基準電位をしきい値とするインバータを、前記第２
レベル判定手段としてコンパレータを１個だけ用いて構
成することができる。The first level determining means may include an inverter having the second reference potential as a threshold value.
The level determination means can be configured using only one comparator.
【００２６】さらに、デコードされた前記２ビットのデ
ジタル信号に代えて、前記第１レベル判定手段および前
記第２レベル判定手段のデジタル信号をそれぞれ直接出
力することができる。Further, instead of the decoded 2-bit digital signal, the digital signals of the first level judging means and the second level judging means can be directly output.
【００２７】さらにまた、前記基準電圧発生手段が、前
記第１および前記第３基準電位を出力する接点を共有す
ることもできる。Further, the reference voltage generating means may share a contact for outputting the first and third reference potentials.
【００２８】また、前記４電位の識別用基準電位の出力
手段として、前記基準電圧発生手段が１接点のみを有す
る。The reference voltage generating means has only one contact as an output means for the four potential reference potentials.
【００２９】さらに、電源電位および接地電位間に第
１、第２、第３の抵抗素子が直列接続され、前記第３の
抵抗素子に前記可変制御手段となるｎチャネル型ＭＯＳ
トランジスタが並列接続され、前記第１、前記第２の抵
抗素子の直列接続点を前記第１基準電位および前記第３
基準電位の共用出力接点とした前記基準電圧発生手段
と、前記４値レベル信号の入力端子に入力端が接続され
出力端が前記第１レベル判定手段の出力端子および前記
ｎチャネル型ＭＯＳトランジスタのゲート電極にそれぞ
れ接続される前記第１レベル判定手段のインバータと、
（＋）入力端が前記４値レベル信号の入力端子に接続さ
れ（−）入力端が前記共用出力接点に接続され出力端が
前記第２レベル判定手段の出力端子に接続される前記第
２レベル判定手段の第１のコンパレータとから構成する
ことができる。Further, first, second, and third resistance elements are connected in series between a power supply potential and a ground potential, and the third resistance element is connected to the n-channel type MOS as the variable control means.
A transistor is connected in parallel, and a series connection point of the first and second resistance elements is connected to the first reference potential and the third connection point.
A reference voltage generating means serving as a common output contact for a reference potential; an input terminal connected to the input terminal of the quaternary level signal; an output terminal connected to an output terminal of the first level determining means and a gate of the n-channel MOS transistor; An inverter of the first level determination means connected to each of the electrodes;
The (+) input terminal is connected to the input terminal of the quaternary level signal, the (-) input terminal is connected to the common output contact, and the output terminal is connected to the output terminal of the second level determination means. And a first comparator of the determination means.
【００３０】さらにまた、前記第１、第２、第３の抵抗
素子は、前記第３基準電位が得られる抵抗値に設定する
ことができる。Further, the first, second, and third resistance elements can be set to have resistance values that provide the third reference potential.
【００３１】また、デコードされた前記２ビットのデジ
タル信号に代えて、一方のデジタル信号を、前記４値レ
ベル信号を前記第２基準電位で判定するコンパレータに
よる第１レベル判定手段の出力とし、他方のデジタル信
号を、前記コンパレータとは異なる他のコンパレータに
よる前記第２レベル判定手段の出力とすることができ
る。In place of the decoded 2-bit digital signal, one digital signal is used as an output of a first level determining means by a comparator which determines the quaternary level signal based on the second reference potential. Can be used as the output of the second level determining means by another comparator different from the comparator.
【００３２】さらに、前記基準電圧発生手段が、電源電
位および接地電位間に第４、第５の抵抗素子が直列接続
され、この第４、第５の抵抗素子の直列接続点を前記第
２基準電位の出力接点とする直列接続体をさらに有し、
かつ前記インバータに代えて、第２のコンパレータを有
し、このコンパレータの（−）入力端が前記４値レベル
信号の入力端子に接続され（＋）入力端が前記第２基準
電位の出力接点に接続され出力端が前記第１レベル判定
手段の出力端子に接続する構成でもよい。Further, the reference voltage generating means has a fourth and a fifth resistance element connected in series between a power supply potential and a ground potential, and connects the series connection point of the fourth and fifth resistance elements to the second reference point. Further comprising a series connection body serving as an output contact of the potential,
And a second comparator in place of the inverter, wherein a (-) input terminal of the comparator is connected to an input terminal of the quaternary level signal, and a (+) input terminal is connected to an output contact of the second reference potential. A configuration may be employed in which a connected output terminal is connected to an output terminal of the first level determination means.
【００３３】さらにまた、前記第４および前記第５の抵
抗素子は、前記第２基準電位が得られる抵抗値に設定す
ることもできる。Further, the fourth and fifth resistance elements can be set to have a resistance value at which the second reference potential is obtained.
【００３４】[0034]
【発明の実施の形態】まず本発明の実施の形態を図面を
参照しながら説明する。図１は本発明の第１の実施の形
態を示す４値レベル入力バッファ回路の回路図である。
前述したように、ここで述べる４値レベルとは、電源電
位ＶＤＤおよび接地電位ＧＮＤ間の電位が４等分され、
上位から順に第１基準電位３／４ＶＤＤレベル（以下、
Ｈレベルと称す）と、第２基準電位２／４ＶＤＤレベル
（以下、ＭＨレベルと称す）と、第３基準電位１／４Ｖ
ＤＤレベルとを設定し、電源電位ＶＤＤおよび３／４Ｖ
ＤＤレベル間の電位（以下、Ｈレベルと称す）と、３／
４ＶＤＤレベルおよび２／４ＶＤＤレベル間の電位（以
下、ＭＨレベルと称す）と、２／４ＶＤＤレベルおよび
１／４ＶＤＤレベル間の電位（以下、ＭＬレベルと称
す）と、１／４ＶＤＤレベルおよび接地電位ＧＮＤ間の
電位（以下、Ｌレベルと称す）との値のことである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described first with reference to the drawings. FIG. 1 is a circuit diagram of a quaternary level input buffer circuit according to a first embodiment of the present invention.
As described above, the quaternary level described here means that the potential between the power supply potential VDD and the ground potential GND is divided into four equal parts,
The first reference potential 3/4 VDD level (hereinafter, referred to as the highest level)
H level), second reference potential 2/4 VDD level (hereinafter referred to as MH level), and third reference potential 1/4 V
And the power supply potential VDD and 3/4 V
The potential between the DD levels (hereinafter referred to as H level), 3 /
The potential between the 4VDD level and the 2/4 VDD level (hereinafter referred to as MH level), the potential between the 2/4 VDD level and the 1/4 VDD level (hereinafter referred to as the ML level), the 1/4 VDD level and the ground potential GND It is the value of the potential between them (hereinafter, referred to as L level).
【００３５】図１を参照すると、この４値レベル入力バ
ッファ回路は、電源電位ＶＤＤおよび接地電位ＧＮＤ間
に第１、第２、第３の抵抗素子Ｒ１、Ｒ２、Ｒ３が直列
接続され、第３の抵抗素子Ｒ３に可変制御手段となるｎ
チャネル型ＭＯＳトランジスタ５が並列接続され、抵抗
素子Ｒ１、Ｒ２の直列接続点を第１基準電位および第３
基準電位の共用出力接点とした基準電圧発生部２ａと、
４値レベル信号の入力端子１に入力端が接続され出力端
が第１レベル判定手段の出力端子６およびｎチャネル型
ＭＯＳトランジスタ５のゲート電極にそれぞれ接続され
るインバータ３と、（＋）入力端が４値レベル信号の入
力端子１に接続され（−）入力端が共用出力接点Ｎ１に
接続され、識別結果を出力する出力端が出力端子７に接
続された第２レベル判定手段である第１のコンパレータ
４ａとから構成されている。Referring to FIG. 1, this quaternary level input buffer circuit has a first, second, and third resistance elements R1, R2, and R3 connected in series between a power supply potential VDD and a ground potential GND. N as variable control means for the resistance element R3
The channel type MOS transistor 5 is connected in parallel, and the series connection point of the resistance elements R1 and R2 is connected to the first reference potential and the third reference potential.
A reference voltage generator 2a serving as a common output contact for the reference potential;
An inverter 3 whose input terminal is connected to the input terminal 1 of the quaternary level signal and whose output terminal is connected to the output terminal 6 of the first level judging means and the gate electrode of the n-channel MOS transistor 5, respectively; Is connected to the input terminal 1 of the quaternary level signal, the (-) input terminal is connected to the shared output contact N1, and the output terminal for outputting the identification result is connected to the output terminal 7, the first level determination means being the first level determination means. And a comparator 4a.
【００３６】なお、入力端子１から入力される４値レベ
ル信号はＨレベル、ＭＨレベル、ＭＬレベル、Ｌレベ
ル、およびインバータ３のしきい値電圧を１／２ＶＤＤ
レベルの場合として考える。The quaternary level signal inputted from the input terminal 1 is H level, MH level, ML level, L level and the threshold voltage of the inverter 3 is set to 1/2 VDD.
Think of it as a level case.
【００３７】また、基準電圧はｎチャネル型ＭＯＳトラ
ンジスタ５が非導通状態の場合 ＶＤＤ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）‥‥‥
‥‥‥‥‥‥（１）ｎ チャネル型ＭＯＳトランジスタ５が導通状態の場合 ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２）‥‥‥‥‥‥‥‥‥‥‥
‥‥‥‥‥‥（２）で表すことができ、（１）式の場合
の基準電圧を３／４ＶＤＤ、（２）式の場合の基準電圧
を１／４ＶＤＤとなる様に抵抗Ｒ１、Ｒ２、Ｒ３の抵抗
値をあらかじめ設定しておくものとする。Further, when the reference voltage is an n-channel type MOS transistors 5 non-conductive state VDD × (R2 + R3) / (R1 + R2 + R3) ‥‥‥
{(1) When the n-channel MOS transistor 5 is conducting: VDD × R2 / (R1 + R2)}
抵抗 (2), and the resistors R1 and R2 are set so that the reference voltage in the case of the expression (1) is ／ VDD and the reference voltage in the case of the expression (2) is １ ／ VDD. , R3 are set in advance.
【００３８】次に上記構成からなる４値レベル入力バッ
ファ回路の動作を説明する。Next, the operation of the four-level input buffer circuit having the above configuration will be described.
【００３９】図１および第１の実施形態の動作説明用タ
イミングチャートを示した図２を併せて参照すると、タ
イミングｔ０〜ｔ１の期間は、４値レベル信号がＨレベ
ルの範囲にあるから、しきい値１／２ＶＤＤのインバー
タ３の出力信号（ここではレベル判定信号と称す）はロ
ウレベルとなり、出力端子６から出力される。Referring to FIG. 1 and FIG. 2 showing a timing chart for explaining the operation of the first embodiment, the quaternary level signal is in the range of the H level during the period from timing t0 to t1. The output signal of the inverter 3 having a threshold value of 1/2 VDD (hereinafter referred to as a level determination signal) becomes low level and is output from the output terminal 6.
【００４０】このロウレベルがゲート電極に供給される
ｎチャネル型ＭＯＳトランジスタ５は非導通状態にな
り、基準電圧発生部２ａは抵抗素子Ｒ１、Ｒ２、Ｒ３で
分圧された電圧を発生する。したがって、共用出力接点
Ｎ１の電圧は（１）式で決まる電圧３／４ＶＤＤとな
り、この電圧を（−）入力端に入力し、（＋）入力端に
４値レベル入力信号ＭＨレベルを入力するコンパレータ
４ａは、これら２つの電圧を比較し、４値レベル入力信
号が基準電圧以上であるからハイレベルを出力端子７に
出力する。The n-channel MOS transistor 5 whose low level is supplied to the gate electrode is turned off, and the reference voltage generator 2a generates a voltage divided by the resistance elements R1, R2 and R3. Therefore, the voltage of the shared output contact N1 becomes 3/4 VDD determined by the equation (1), and this voltage is inputted to the (-) input terminal and the quaternary level input signal MH level is inputted to the (+) input terminal. 4a compares these two voltages and outputs a high level to the output terminal 7 because the quaternary level input signal is equal to or higher than the reference voltage.
【００４１】次にタイミングｔ１〜ｔ２の期間は、４値
レベル信号がＭＨレベルの範囲にあるから、しきい値１
／２ＶＤＤのインバータ３の出力信号はロウレベルのま
まであり出力端子６から出力される。Next, during the period between timings t1 and t2, since the quaternary level signal is within the range of the MH level,
The / 2VDD output signal of the inverter 3 remains at the low level and is output from the output terminal 6.
【００４２】インバータ３のロウレベルがゲート電極に
供給されるｎチャネル型ＭＯＳトランジスタ５は非導通
状態を維持し、基準電圧発生部２ａも抵抗素子Ｒ１、Ｒ
２、Ｒ３で分圧された電圧を発生し続ける。したがっ
て、共用出力接点Ｎ１の電圧も（１）式で決まる電圧３
／４ＶＤＤのままであるが、この電圧を、コンパレータ
４ａは（＋）入力端に入力した４値レベル信号ＭＨレベ
ルと比較すると、４値レベル信号ＭＨレベルが基準電圧
３／４ＶＤＤ以下であるからロウレベルを出力端子７に
出力する。The n-channel MOS transistor 5 whose gate electrode is supplied with the low level of the inverter 3 maintains the non-conductive state, and the reference voltage generator 2a also has the resistance elements R1, R
2. Continue generating the voltage divided by R3. Therefore, the voltage of the common output contact N1 is also the voltage 3 determined by the equation (1).
However, when the comparator 4a compares this voltage with the quaternary level signal MH level input to the (+) input terminal, the level of the quaternary level signal MH is lower than or equal to the reference voltage 3/4 VDD. Is output to the output terminal 7.
【００４３】次に、タイミングｔ２〜ｔ３の期間は、４
値レベル信号がＭＬレベルの範囲にあるから、しきい値
１／２ＶＤＤのインバータ３はこのレベルをロウレベル
と判断し、ハイレベルの出力信号を出力端子６へ出力す
る。Next, the period between timings t2 and t3 is 4
Since the value level signal is in the range of the ML level, the inverter 3 of the threshold value 1/2 VDD determines this level as the low level, and outputs a high-level output signal to the output terminal 6.
【００４４】このインバータ３のハイレベルがゲート電
極に供給されるｎチャネル型ＭＯＳトランジスタ５は導
通状態となり、基準電圧発生部２ａの接続点Ｎ２を接地
する。The n-channel MOS transistor 5 supplied with the high level of the inverter 3 to the gate electrode is turned on, and the connection point N2 of the reference voltage generator 2a is grounded.
【００４５】そのため、基準電圧としては抵抗素子Ｒ
１、Ｒ２のみで分圧された（２）式で決まる電圧１／４
ＶＤＤを発生する。なお、ｎチャネル型ＭＯＳトランジ
スタ５の導通状態における抵抗は抵抗素子Ｒ１、Ｒ２の
抵抗値に比べ格段に低く設定しておき、無視できるもの
とする。Therefore, as the reference voltage, the resistance element R
1, 1/4 voltage determined by equation (2) divided by R2 only
Generate VDD. The resistance of the n-channel MOS transistor 5 in the conductive state is set to be much lower than the resistance values of the resistance elements R1 and R2, and can be ignored.
【００４６】したがって、共用出力接点Ｎ１の電圧は
（１）式で決まる電圧１／４ＶＤＤとなり、この電圧
を、コンパレータ４ａは（＋）入力端に入力した４値レ
ベル信号ＭＬレベルと比較すると、４値レベル信号ＭＬ
レベルが基準電圧１／４ＶＤＤ以上であるからハイレベ
ルを出力端子７に出力する。Therefore, the voltage of the shared output contact N1 becomes 1/4 VDD determined by the equation (1). When this voltage is compared with the quaternary level signal ML level inputted to the (+) input terminal, the comparator 4a Value level signal ML
Since the level is equal to or higher than the reference voltage １ ／ VDD, a high level is output to the output terminal 7.
【００４７】次にタイミングｔ３〜ｔ４の期間は、４値
レベル信号がＬレベルの範囲にあるから、しきい値１／
２ＶＤＤのインバータ３はこのレベルをロウレベルと判
断し、ハイレベルの出力信号を出力端子６へ出力する。Next, during the period from timing t3 to t4, since the quaternary level signal is in the L level range, the threshold value 1 /
The 2VDD inverter 3 determines this level to be a low level, and outputs a high-level output signal to the output terminal 6.
【００４８】インバータ３のハイレベルがゲート電極に
供給されるｎチャネル型ＭＯＳトランジスタ５は導通状
態を維持し、基準電圧発生部２ａも抵抗素子Ｒ１、Ｒ２
のみで分圧された電圧を発生し続ける。したがって、共
用出力接点Ｎ１の電圧も（１）式で決まる電圧１／４Ｖ
ＤＤのままであるが、この電圧を、コンパレータ４ａは
（＋）入力端に入力した４値レベル信号Ｌレベルと比較
すると、４値レベル信号Ｌレベルが基準電圧１／４ＶＤ
Ｄ以下であるからロウレベルを出力端子７に出力する。The n-channel MOS transistor 5 to which the high level of the inverter 3 is supplied to the gate electrode keeps the conductive state, and the reference voltage generating section 2a also has the resistance elements R1, R2
Only keep generating the divided voltage. Therefore, the voltage of the shared output contact N1 is also 1/4 V determined by the equation (1).
However, when the comparator 4a compares this voltage with the four-level signal L level input to the (+) input terminal, the four-level signal L level becomes equal to the reference voltage １ ／ VD
Since it is less than D, a low level is output to the output terminal 7.
【００４９】上述したように、入力端子１に４値レベル
信号を入力することにより、４通りの信号を作り出すこ
とが可能となる。As described above, by inputting the quaternary level signal to the input terminal 1, it is possible to generate four types of signals.
【００５０】すなわち、共用出力接点Ｎ１の基準電圧を
切替えるｎチャネル型ＭＯＳトランジスタ５を内蔵する
ことにより、入力する４値レベル信号が１／２ＶＤＤよ
りも高いか低いかをインバータ３でまず判断し、その判
断結果に応じて基準電圧発生部２ａのｎチャネル型ＭＯ
Ｓトランジスタ５を制御することによって基準電圧を３
／４ＶＤＤか１／４ＶＤＤに切り換え、基準電圧１／２
ＶＤＤ（ここではインバータ３がその役割を果たす）以
上の範囲であれば基準電圧３／４ＶＤＤよりも高いか低
いかをコンパレータ４に判断させる。また、１／２ＶＤ
Ｄ以下の範囲であれば基準電圧１／４ＶＤＤよりも高い
か低いかをコンパレータ４に判断させる。That is, by incorporating the n-channel MOS transistor 5 for switching the reference voltage of the common output contact N1, the inverter 3 first determines whether the input quaternary level signal is higher or lower than 1/2 VDD, According to the result of the determination, the n-channel type MO of the reference voltage generator 2a
By controlling the S transistor 5, the reference voltage becomes 3
Switch to ４VDD or ４VDD and set the reference voltage to １ ／
If the range is equal to or higher than VDD (in this case, the inverter 3 plays the role), the comparator 4 determines whether it is higher or lower than the reference voltage ３VDD. Also, 1 / 2VD
If it is in the range of D or less, the comparator 4 determines whether it is higher or lower than the reference voltage ４VDD.
【００５１】このように、コンパレータ４に供給される
基準電圧の切替えを可能にしたことで、従来の４値レベ
ル入力バッファ回路と同等の機能をより少ない素子で構
成することができる。As described above, since the switching of the reference voltage supplied to the comparator 4 is enabled, the function equivalent to that of the conventional four-level input buffer circuit can be configured with fewer elements.
【００５２】ここで上述した第１の実施形態の４値レベ
ル入力バッファ回路と従来の４値レベル入力バッファ回
路との素子数を比較した図３を参照すると、制御用のｎ
チャネル型ＭＯＳトランジスタを１素子とし、定電流源
をトランジスタ１素子および抵抗１素子で構成した場
合、２８素子の削減ができる。Here, referring to FIG. 3, which compares the number of elements of the quaternary level input buffer circuit of the first embodiment described above with the conventional quaternary level input buffer circuit,
When the channel type MOS transistor is one element and the constant current source is one transistor and one resistor, 28 elements can be reduced.
【００５３】第２の実施の形態の４値レベル入力バッフ
ァ回路の構成を示した図４を参照すると、基準電圧発生
部２ｂにおける第１の電圧発生手段として、電源電位Ｖ
ＤＤおよび接地電位ＧＮＤ間に第１、第２、第３の抵抗
素子Ｒ１、Ｒ２、Ｒ３が直列接続され、第３の抵抗素子
Ｒ３に可変制御手段となるｎチャネル型ＭＯＳトランジ
スタ５が並列接続され、抵抗素子Ｒ１、Ｒ２の直列接続
点を第１基準電位および第３基準電位の共用出力接点Ｎ
１とした基準電圧発生用の抵抗分圧回路と、４値レベル
信号の入力端子１に入力端が接続され出力端が第１レベ
ル判定手段であるインバータ３の出力端子およびｎチャ
ネル型ＭＯＳトランジスタ５のゲート電極にそれぞれ接
続されるインバータ３と、（＋）入力端が４値レベル信
号の入力端子１に接続され（−）入力端が共用出力接点
Ｎ１に接続され、識別結果を出力する出力端が出力端子
７に接続された第２レベル判定手段である第１のコンパ
レータ４と、第２の電圧発生手段として、電源電位ＶＤ
Ｄおよび接地電位ＧＮＤ間に第４、第５の抵抗素子Ｒ
４、Ｒ５が直列接続され、この抵抗素子Ｒ４、Ｒ５の直
列接続点を第２基準電位の出力接点Ｎ３とする直列接続
体をさらに有し、かつ第１の実施形態におけるインバー
タ３に代えて、第２のコンパレータ４ｂを有し、このコ
ンパレータ４ｂの（−）入力端が４値レベル信号の入力
端子１に接続され、（＋）入力端が第２基準電位の出力
接点Ｎ３に接続され出力端が第１レベル判定手段の出力
端子６に接続されて構成されている。Referring to FIG. 4 showing the configuration of the quaternary level input buffer circuit according to the second embodiment, the power supply potential V is used as the first voltage generation means in the reference voltage generation section 2b.
First, second, and third resistance elements R1, R2, and R3 are connected in series between DD and ground potential GND, and an n-channel MOS transistor 5 serving as variable control means is connected in parallel to the third resistance element R3. , The series connection point of the resistance elements R1 and R2 is connected to a shared output contact N for the first reference potential and the third reference potential.
A resistor voltage dividing circuit for generating a reference voltage of 1; an input terminal connected to the input terminal 1 of the quaternary level signal; an output terminal of which is an output terminal of the inverter 3 serving as first level determination means; And an (+) input terminal is connected to the input terminal 1 of the quaternary level signal and a (-) input terminal is connected to the common output contact N1 to output an identification result. Are connected to the output terminal 7, the first comparator 4 is a second level determining means, and the power supply potential VD is a second voltage generating means.
D and the fourth resistance element R between the ground potential GND.
4 and R5 are further connected in series, and further provided is a series connection body in which the series connection point of the resistance elements R4 and R5 is used as the output contact N3 of the second reference potential, and instead of the inverter 3 in the first embodiment, The second comparator 4b has a (-) input terminal connected to the input terminal 1 of the quaternary level signal, a (+) input terminal connected to the output contact N3 of the second reference potential, and an output terminal. Are connected to the output terminal 6 of the first level determination means.
【００５４】すなわち、入力端子１にインバータ３のし
きい値電圧（第１の実施形態では１／２ＶＤＤとしてい
る）付近の電圧が供給されると、インバータを構成する
ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型Ｍ
ＯＳトランジスタが同時に導通状態になり、電源電位Ｖ
ＤＤから接地電位ＧＮＤにこれらのトランジスタを通っ
て貫通電流が流れるため、必ず使用不可能な供給電圧が
生じてしまうことになる。この問題を解決した回路構成
である。That is, when a voltage near the threshold voltage of the inverter 3 (1/2 VDD in the first embodiment) is supplied to the input terminal 1, the p-channel MOS transistor and the n-channel Type M
The OS transistor is simultaneously turned on, and the power supply potential V
Since a through current flows from DD to the ground potential GND through these transistors, an unusable supply voltage always occurs. This is a circuit configuration that solves this problem.
【００５５】図４を参照すると、インバータ３をコンパ
レータ４ｂに置き換えることで上述の問題は解消される
ことを示している。すなわち、コンパレータ４ｂは出力
接点Ｎ３の基準電圧１／２ＶＤＤと４値レベル信号とを
比較するときに、４値レベルが１／２ＶＤＤ近辺であっ
ても、コンパレータ４ｂ自身の回路で貫通電流が流れる
ことはないからである。Referring to FIG. 4, it is shown that the above problem is solved by replacing the inverter 3 with the comparator 4b. That is, when the comparator 4b compares the reference voltage 1 / 2VDD of the output node N3 with the four-level signal, a through current flows in its own circuit even when the four-level level is near 1 / 2VDD. Because there is no.
【００５６】このとき、コンパレータ４ｂの基準電圧Ｎ
３を１／２ＶＤＤにするため、抵抗値の等しい抵抗素子
Ｒ４、Ｒ５が必要になる。At this time, the reference voltage N of the comparator 4b
In order to reduce 3 to Ｖ VDD, resistance elements R4 and R5 having the same resistance value are required.
【００５７】この回路の動作は基本的に第１の実施形態
と同様に、４値レベル信号がＨレベルの場合、コンパレ
ータ４ｂの基準電圧１／２ＶＤＤよりも高いのでコンパ
レータ４ｂの出力がロウレベルであり、このロウレベル
によりｎチャネル型ＭＯＳトランジスタ５は非導通状態
にある。よって、基準電圧発生部２ｂの基準電圧Ｎ１は
３／４ＶＤＤであるため、端子７の出力はハイレベル、
端子６の出力はロウレベルになる。The operation of this circuit is basically the same as in the first embodiment, when the quaternary level signal is at the H level, the output of the comparator 4b is at the low level because it is higher than the reference voltage 1/2 VDD of the comparator 4b. Due to this low level, n-channel MOS transistor 5 is non-conductive. Therefore, since the reference voltage N1 of the reference voltage generating unit 2b is 3/4 VDD, the output of the terminal 7 is at a high level,
The output of the terminal 6 becomes low level.
【００５８】４値レベル信号がＭＨレベルの場合、コン
パレータ４ｂの基準電圧１／２ＶＤＤよりも高いのでそ
の出力はロウレベルでｎチャネル型ＭＯＳトランジスタ
５は非導通状態のままとなり、基準電圧発生部２ｂの基
準電圧Ｎ１は３／４ＶＤＤであるため、端子７の出力は
ロウレベルになり、端子６の出力もロウレベルになる。When the quaternary level signal is at the MH level, the output is low and the n-channel MOS transistor 5 remains non-conductive because it is higher than the reference voltage 1/2 VDD of the comparator 4b. Since the reference voltage N1 is 3/4 VDD, the output of the terminal 7 goes low and the output of the terminal 6 goes low.
【００５９】次に４値レベル信号がＭＬレベルの場合、
コンパレータ４ｂの基準電圧１／２ＶＤＤよりも低いの
でその出力はハイレベルに変化し、これによってｎチャ
ネル型ＭＯＳトランジスタ５は導通状態になる。よっ
て、基準電圧発生部２ｂの基準電圧Ｎ１は１／４ＶＤＤ
に変化し、端子７の出力はＨレベル、端子６の出力もＨ
レベルになる。Next, when the quaternary level signal is at the ML level,
Since the output of the comparator 4b is lower than the reference voltage Ｖ VDD, the output of the comparator 4b changes to a high level, whereby the n-channel MOS transistor 5 is turned on. Therefore, the reference voltage N1 of the reference voltage generator 2b is １ ／ VDD.
, The output of the terminal 7 is at the H level, and the output of the terminal 6 is also at the H level.
Become a level.
【００６０】最後に４値レベル信号がＬレベルの場合、
コンパレータ４ｂの基準電圧１／２ＶＤＤよりも低いの
で、その出力はハイレベルとなりｎチャネル型ＭＯＳト
ランジスタ５は導通状態で、基準電圧Ｎ１は１／４ＶＤ
Ｄのため、端子７の出力はＬレベルになり、端子６の出
力はＨレベルになる。Finally, when the quaternary level signal is at L level,
Since the output of the comparator 4b is lower than the reference voltage １ ／ VDD, the output of the comparator 4b is at a high level, the n-channel MOS transistor 5 is conducting, and the reference voltage N1 is １ ／ VDD.
Because of D, the output at terminal 7 goes low and the output at terminal 6 goes high.
【００６１】上述したように、入力端子１に４値レベル
信号を入力することで４通りの信号を作り出すことがで
きる。As described above, by inputting the quaternary level signal to the input terminal 1, four kinds of signals can be generated.
【００６２】なお、上述した基準電圧発生部の抵抗分圧
回路は、電源電位および接地電位間に直列接続されてい
るので常時電流が流れるが、抵抗分圧回路を構成する抵
抗素子の抵抗値を大きく設定することで極力少なくする
ことができる。他の方法としては、電源電位と抵抗素子
Ｒ１の間および電源電位と抵抗素子Ｒ４の間にｐチャネ
ル型トランジスタまたはｐチャネル型トランジスタおよ
びｎチャネル型トランジスタを組み合わせたトランスフ
ァーゲートを挿入し、クロック等で導通、非導通を制御
するようにしてもよい。Although the above-mentioned resistance voltage dividing circuit of the reference voltage generating section is connected in series between the power supply potential and the ground potential, a current always flows, but the resistance value of the resistance element constituting the resistance voltage dividing circuit is reduced. Setting it as large as possible can reduce it as much as possible. As another method, a p-channel transistor or a transfer gate combining a p-channel transistor and an n-channel transistor is inserted between the power supply potential and the resistance element R1 and between the power supply potential and the resistance element R4, and a clock or the like is used. Conduction and non-conduction may be controlled.
【００６３】[0063]
【発明の効果】以上説明したように本発明の４値レベル
入力バッファ回路は、電源電位および接地電位間の電位
が４等分され上位から順に設定した第１基準電位と第２
基準電位と第３基準電位とを個別に発生する第１の電圧
発生手段と、電源電位および接地電位間の任意の４値が
合成された４値レベル信号を電圧発生手段の基準電位で
判別してそれぞれデジタル信号に変換出力する複数の電
圧比較手段と、これら変換出力されたデジタル信号を２
ビットのデジタル信号に変換出力するデコード手段とを
有する４値レベル入力バッファ回路であって、４値レベ
ル信号を直接入力し第２基準電位と同電位でのみ判定し
デジタル信号として出力する第１レベル判定手段と、こ
の第１レベル判定手段の出力するデジタル信号に応答し
て第１基準電位を第３基準電位にレベル変位させる可変
制御手段を有する第２の電圧発生手段と、可変制御手段
で制御された第１基準電位および第３基準電位に応答し
て４値レベル信号を判定しシリアル状態でデジタル信号
として出力する第２レベル判定手段とを備え、基準電圧
を切替える可変制御手段としてｎチャネル型ＭＯＳトラ
ンジスタを内蔵するので、入力電圧に応じてコンパレー
タの基準電圧の切替えができる。したがって、制御用の
ｎチャネル型ＭＯＳトランジスタを１素子とし、定電流
源をトランジスタ１素子および抵抗１素子で構成した場
合、２８素子の削減となり、従来の４値レベル入力バッ
ファー回路と同等の機能をより少ない素子で構成でき、
この４値レベル入力バッファー回路を搭載した半導体装
置の価格低減に寄与する。As described above, the quaternary level input buffer circuit according to the present invention comprises a first reference potential and a second reference potential which are set in order from the upper half by dividing the potential between the power supply potential and the ground potential into four.
First voltage generation means for individually generating a reference potential and a third reference potential, and a four-level signal obtained by combining any four values between a power supply potential and a ground potential are determined by the reference potential of the voltage generation means. A plurality of voltage comparing means for converting and outputting the converted digital signals, respectively,
A four-level input buffer circuit having decoding means for converting and outputting a 4-bit digital signal, wherein the first level outputs a 4-level signal directly, determines only at the same potential as the second reference potential, and outputs as a digital signal A second voltage generating means having a determining means, a variable control means for level-displacing the first reference potential to a third reference potential in response to the digital signal output from the first level determining means, and a variable control means. A second level determining means for determining a quaternary level signal in response to the first reference potential and the third reference potential and outputting the signal as a digital signal in a serial state, and an n-channel type variable control means for switching the reference voltage Since the MOS transistor is built in, the reference voltage of the comparator can be switched according to the input voltage. Therefore, when the control n-channel MOS transistor is one element and the constant current source is composed of one transistor and one resistor, the number of elements is reduced by 28 and the function equivalent to that of the conventional four-level input buffer circuit is achieved. Can be configured with fewer elements,
This contributes to a reduction in the price of a semiconductor device equipped with the four-level input buffer circuit.
【００６４】[0064]
【図１】第１の実施形態における４値レベル入力バッフ
ァー回路の回路図である。FIG. 1 is a circuit diagram of a quaternary level input buffer circuit according to a first embodiment.
【図２】第１の実施形態を説明するためのタイミングチ
ャートである。FIG. 2 is a timing chart for explaining the first embodiment.
【図３】第１の実施形態の４値レベル入力バッファー回
路と従来例との素子数を比較した図である。FIG. 3 is a diagram comparing the number of elements of a quaternary level input buffer circuit of the first embodiment and a conventional example.
【図４】第２の実施形態における４値レベル入力バッフ
ァー回路の回路図である。FIG. 4 is a circuit diagram of a quaternary level input buffer circuit according to a second embodiment.
【図５】従来の４値レベル入力バッファー回路の一例を
示す回路図である。FIG. 5 is a circuit diagram showing an example of a conventional quaternary level input buffer circuit.
【図６】図１および図５におけるコンパレータの回路図
である。FIG. 6 is a circuit diagram of the comparator in FIGS. 1 and 5;
【図７】図５におけるデコーダの回路図である。FIG. 7 is a circuit diagram of the decoder in FIG. 5;
【図８】従来の４値レベル入力バッファー回路の動作説
明用タイミングチャートである。FIG. 8 is a timing chart for explaining the operation of a conventional quaternary level input buffer circuit.
１ 入力端子 ２ａ，２ｂ，２ｃ 基準電圧発生部 ３，１２ インバータ ４ａ，４ｂ，４ｃ，４ｄ，４ｅ コンパレータ ５ ｎチャネル型ＭＯＳトランジスタ ６，７ 出力端子 ９ デコーダ １３，１４ ＡＮＤ １５ ＮＯＲ Ｒ１〜Ｒ１２ 抵抗素子 Ｎ１ 共用出力接点 Ｎ３ 出力接点 Ｎ２，Ｎ４〜Ｎ１１ 接続点 DESCRIPTION OF SYMBOLS 1 Input terminal 2a, 2b, 2c Reference voltage generation part 3,12 Inverter 4a, 4b, 4c, 4d, 4e Comparator 5 N-channel type MOS transistor 6,7 Output terminal 9 Decoder 13,14 AND 15 NOR R1-R12 Resistance element N1 Shared output contact N3 Output contact N2, N4 to N11 Connection point
Claims (10)
位、電源電位の１／２電位である第２基準電位および電
源電位の１／４電位である第３基準電位を発生する手段
を有し、電源電位および接地電位間の任意の４電位が合
成された４値レベル信号を対応する前記第１、前記第２
および前記第３の基準電位で識別してそれぞれデジタル
信号に変換するとともに、これら変換された複数のデジ
タル信号を２ビットのデジタル信号にデコードして内部
回路へ出力する４値レベル入力バッファ回路において、 前記第１基準電位を発生する第１の分圧手段と前記第３
基準電位を発生する第２の分圧手段と前記第１および前
記第２の分圧手段が共有する１つの共用出力接点と予め
定める所定の１ビットデジタル信号に応答して前記分圧
手段の分圧比を切り替えて前記第１または前記第３の基
準電位を前記共用出力接点から発生させる可変制御手段
とをもつ基準電圧発生手段と、前記４値レベル信号を直
接入力し前記第２基準電位と同電位で識別するとともに
前記２ビットのうちの一方の１ビットデジタル信号とし
て前記可変制御手段および前記内部回路へ出力する第１
レベル判定手段と、前記可変制御手段で制御された前記
第１基準電位および前記第３基準電位に応答して前記４
値レベル信号を識別しシリアル状態で前記２ビットのう
ちの他方の１ビットデジタル信号として前記内部回路へ
出力する第２レベル判定手段とを有することを特徴とす
る４値レベル入力バッファ回路。A means for generating a first reference potential which is 3/4 of the power supply potential, a second reference potential which is 1/2 of the power supply potential, and a third reference potential which is 1/4 of the power supply potential. And the first and second signals corresponding to a quaternary level signal obtained by combining any four potentials between a power supply potential and a ground potential.
And a four-level input buffer circuit that identifies each of the plurality of converted digital signals and decodes the converted plurality of digital signals into a 2-bit digital signal and outputs the digital signal to an internal circuit. A first voltage dividing means for generating the first reference potential;
A second voltage dividing means for generating a reference potential, one shared output contact shared by the first and second voltage dividing means, and a voltage dividing means in response to a predetermined 1-bit digital signal in advance. A reference voltage generator having variable control means for switching the voltage ratio to generate the first or third reference potential from the common output contact; and directly inputting the quaternary level signal and providing the same as the second reference potential. A first signal that is identified by a potential and output to the variable control means and the internal circuit as a one-bit digital signal of one of the two bits
Level determining means, and the fourth control means responding to the first reference potential and the third reference potential controlled by the variable control means.
A four-level input buffer circuit, comprising: a second level determining means for identifying a value level signal and outputting it as a 1-bit digital signal of the other of the two bits to the internal circuit in a serial state.
基準電位をしきい値とするインバータを、前記第２レベ
ル判定手段としてコンパレータを１個だけ用いて構成す
る請求項１記載の４値レベル入力バッファ回路。2. The method according to claim 1, wherein the first level determining means includes the second level determining means.
2. The four-level input buffer circuit according to claim 1, wherein an inverter having a reference potential as a threshold value is constituted by using only one comparator as said second level determining means.
信号に代えて、前記第１レベル判定手段および前記第２
レベル判定手段のデジタル信号をそれぞれ直接出力する
請求項１記載の４値レベル入力バッファ回路。3. The method according to claim 1, wherein the first level determining unit and the second level determining unit replace the decoded 2-bit digital signal.
2. The quaternary level input buffer circuit according to claim 1, wherein the digital signals of the level determination means are directly output.
び前記第３基準電位を出力する接点を共有する請求項１
記載の４値レベル入力バッファ回路。4. The reference voltage generating means shares a contact for outputting the first and third reference potentials.
The quaternary level input buffer circuit as described in the above.
として、前記基準電圧発生手段が１接点のみを有する請
求項１記載の４値レベル入力バッファ回路。5. The quaternary level input buffer circuit according to claim 1, wherein said reference voltage generating means has only one contact as an output means of said four potential identifying reference potentials.
２、第３の抵抗素子が直列接続され、前記第３の抵抗素
子に前記可変制御手段となるｎチャネル型ＭＯＳトラン
ジスタが並列接続され、前記第１、前記第２の抵抗素子
の直列接続点を前記第１基準電位および前記第３基準電
位の共用出力接点とした前記基準電圧発生手段と、前記
４値レベル信号の入力端子に入力端が接続され出力端が
前記第１レベル判定手段の出力端子および前記ｎチャネ
ル型ＭＯＳトランジスタのゲート電極にそれぞれ接続さ
れる前記第１レベル判定手段のインバータと、（＋）入
力端が前記４値レベル信号の入力端子に接続され（−）
入力端が前記共用出力接点に接続され出力端が前記第２
レベル判定手段の出力端子に接続される前記第２レベル
判定手段の第１のコンパレータとから構成される請求項
１記載の４値レベル入力バッファ回路。6. A first resistance element, a second resistance element, and a third resistance element are connected in series between a power supply potential and a ground potential, and an n-channel MOS transistor serving as the variable control means is connected in parallel to the third resistance element. The reference voltage generating means having a series connection point of the first and second resistance elements as a common output contact for the first reference potential and the third reference potential, and an input to the input terminal of the quaternary level signal And an output terminal connected to the output terminal of the first level determination unit and the gate electrode of the n-channel MOS transistor, respectively, and an (+) input terminal connected to the quaternary value. Connected to the input terminal of the level signal (-)
An input terminal is connected to the common output contact and an output terminal is connected to the second output contact.
2. The quaternary level input buffer circuit according to claim 1, further comprising a first comparator of said second level determining means connected to an output terminal of the level determining means.
記第３基準電位が得られる抵抗値に設定する請求項６記
載の４値レベル入力バッファ回路。7. The four-level input buffer circuit according to claim 6, wherein said first, second, and third resistance elements are set to have a resistance value at which said third reference potential is obtained.
信号に代えて、一方のデジタル信号を、前記４値レベル
信号を前記第２基準電位で判定するコンパレータによる
第１レベル判定手段の出力とし、他方のデジタル信号
を、前記コンパレータとは異なる他のコンパレータによ
る前記第２レベル判定手段の出力とする請求項１記載の
４値レベル入力バッファ回路。8. In place of the decoded 2-bit digital signal, one digital signal is used as an output of a first level determining means by a comparator which determines the quaternary level signal based on the second reference potential. 4. The four-level input buffer circuit according to claim 1, wherein the digital signal is output from the second level determining means by another comparator different from the comparator.
び接地電位間に第４、第５の抵抗素子が直列接続され、
この第４、第５の抵抗素子の直列接続点を前記第２基準
電位の出力接点とする直列接続体をさらに有し、かつ前
記インバータに代えて、第２のコンパレータを有し、こ
のコンパレータの（−）入力端が前記４値レベル信号の
入力端子に接続され（＋）入力端が前記第２基準電位の
出力接点に接続され出力端が前記第１レベル判定手段の
出力端子に接続される請求項６記載の４値レベル入力バ
ッファ回路。9. The reference voltage generating means, wherein fourth and fifth resistance elements are connected in series between a power supply potential and a ground potential,
The semiconductor device further includes a series-connected body having a series connection point of the fourth and fifth resistance elements as an output contact of the second reference potential, and further includes a second comparator instead of the inverter. The (-) input terminal is connected to the input terminal of the quaternary level signal, the (+) input terminal is connected to the output contact of the second reference potential, and the output terminal is connected to the output terminal of the first level determination means. 7. The quaternary level input buffer circuit according to claim 6.
は、前記第２基準電位が得られる抵抗値に設定する請求
項９記載の４値レベル入力バッファ回路。10. The four-level input buffer circuit according to claim 9, wherein said fourth and fifth resistance elements are set to a resistance value at which said second reference potential is obtained.
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