JP3257057B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体基板内に素子分離
をして複数の二重拡散ＭＯＳ電界効果トランジスタを形
成した半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a plurality of double-diffused MOS field-effect transistors formed by separating elements in a semiconductor substrate.
【０００２】[0002]
【従来の技術】近年、モータを正逆駆動するＨブリッジ
（図２）の二重拡散ＭＯＳ電界効果トランジスタ（ＤＭ
ＯＳ）１Ａ，１Ｂ，２Ａ，２Ｂを、図３に示す如く１チ
ップの半導体基板３上にモノリシック形成することが試
みられており、この場合の素子分離を図に示すＪＩ（Ｊ
ｕｎｃｔｉｏｎ Ｉｓｏｌａｔｉｏｎ）方式により行っ
たものが知られている（日刊工業新聞刊 電子技術 １
９８９−６）。2. Description of the Related Art In recent years, a double-diffused MOS field-effect transistor (DM) of an H-bridge (FIG.
OS) 1A, 1B, 2A and 2B are monolithically formed on a one-chip semiconductor substrate 3 as shown in FIG. 3, and element isolation in this case is shown by JI (J
In this case, the method performed by the “union isolation” method is known (Nikkan Kogyo Shimbun, Electronic Technology 1).
989-6).
【０００３】このＪＩ方式はＳＩ（Ｓｅｌｆ Ｉｓｏｌ
ａｔｉｏｎ）方式等に比して良好な素子分離を実現する
ことができるが、その原理は基本的にＰＮ接合に逆バイ
アス電圧を印加することによって素子間を電気的に分離
するものである。[0003] This JI system is based on SI (Self Isol).
The device isolation can be better than that of the device or the like, but the principle is to electrically isolate the devices by applying a reverse bias voltage to the PN junction.
【０００４】[0004]
【発明が解決しようとする課題】ところで、かかるＪＩ
方式で素子分離をしたＨブリッジ駆動回路でモータを駆
動すると、そのインダクタンスにより生じる逆起電力に
よって、図３の出力１端子がアース電位より低下するこ
とがあり、素子分離のために拡散形成したＰ層とこれを
挟むＮ層により生じる寄生トランジスタＴｒが導通して
誤作動を生じるという問題がある。By the way, such JI
When the motor is driven by the H-bridge drive circuit in which the elements are separated by the system, the output 1 terminal of FIG. 3 may be lower than the ground potential due to the back electromotive force generated by the inductance. There is a problem that a parasitic transistor Tr generated by the layer and the N layer sandwiching the layer conducts to cause a malfunction.
【０００５】また、上記方式により半導体基板内に形成
される電界効果トランジスタ（ＦＥＴ）は横型（Ｌａｔ
ｅｒａｌ）二重拡散ＭＯＳＦＥＴであるため導通抵抗
（ＲON）が比較的高く、所定の出力電流を確保するため
にはチップ面積を大きくする必要がある。A field effect transistor (FET) formed in a semiconductor substrate by the above method is a lateral type (Lat).
eal) Since it is a double diffused MOSFET, the conduction resistance (R ON ) is relatively high, and it is necessary to increase the chip area in order to secure a predetermined output current.
【０００６】本発明はかかる課題を解決するもので、寄
生トランジスタが導通して誤作動することがなく、かつ
チップ面積を小さくできる半導体装置を提供することを
目的とする。An object of the present invention is to solve the above-mentioned problem, and an object of the present invention is to provide a semiconductor device which does not malfunction due to conduction of a parasitic transistor and can reduce a chip area.
【０００７】[0007]
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板内において基板の一面に開放する箱形の
絶縁層が形成され、該箱形絶縁層にてその底部及び側部
を囲まれた半導体層内に横型二重拡散ＭＯＳ電界効果ト
ランジスタが形成されるとともに、上記箱形絶縁層外の
半導体層内に縦型二重拡散ＭＯＳ電界効果トランジスタ
が形成されており、この縦型二重拡散ＭＯＳ電界効果ト
ランジスタにてハイサイドスイッチを構成するととも
に、上記横型二重拡散ＭＯＳ電界効果トランジスタにて
ローサイドスイッチを構成し、前記横型二重拡散ＭＯＳ
電界効果トランジスタが形成された前記箱形絶縁層をチ
ップ周辺に配置するものである。In a semiconductor device according to the present invention, an open box-shaped insulating layer is formed in a semiconductor substrate on one side of the substrate, and the box-shaped insulating layer surrounds the bottom and sides thereof. A lateral double-diffused MOS field-effect transistor is formed in the separated semiconductor layer, and a vertical double-diffused MOS field-effect transistor is formed in the semiconductor layer outside the box-shaped insulating layer. The high-side switch is constituted by the heavy diffusion MOS field-effect transistor, and the low-side switch is constituted by the lateral double diffusion MOS field-effect transistor.
Check the box-shaped insulating layer on which the field-effect transistor is formed.
It is placed around the top of the box .
【０００８】[0008]
【作用】上記構成においては、ハイサイドスイッチ，ロ
ーサイドスイッチを各々構成する各トランジスタ素子を
箱形の絶縁層により電気的に分離しているから、寄生ト
ランジスタが生じることはなく、誘導負荷駆動時に上記
トランジスタが導通して誤作動するという問題は生じな
い。In the above construction, the transistor elements constituting the high-side switch and the low-side switch are electrically separated by the box-shaped insulating layer. Therefore, no parasitic transistor is generated, and the above-mentioned structure is realized when the inductive load is driven. There is no problem that the transistor is turned on and malfunctions.
【０００９】また、ハイサイドスイッチを構成するトラ
ンジスタ素子をＲONの小さい縦型二重拡散ＭＯＳ電界効
果トランジスタとしているため、特にＨブリッジ駆動回
路のハイサイド側にこれを使用すれば基板面積を小さく
しても充分な出力電流を得ることができる。また、チッ
プ内への縦型二重拡散ＭＯＳ電界効果トランジスタおよ
び横型二重拡散ＭＯＳ電界効果トランジスタの配置に関
しても、箱形絶縁層にてその底部及び側部を囲まれて熱
のこもりやすい横型二重拡散ＭＯＳ電界効果トランジス
タをチップ周辺に配置することで、より熱を逃がしやす
くすることができる。 Further, since the transistor element constituting the high-side switch is a vertical double-diffused MOS field-effect transistor having a small R ON, the use of the vertical double-diffused MOS field-effect transistor on the high side of the H-bridge driving circuit reduces the substrate area. Thus, a sufficient output current can be obtained. In addition,
Vertical double-diffused MOS field-effect transistor and
And lateral double-diffused MOS field-effect transistor layout
Even if the bottom and sides are surrounded by a box-shaped insulating layer, heat
Horizontal Double Diffusion MOS Field-Effect Transistor
The heat around the chip to allow more heat to escape
Can be done.
【００１０】[0010]
【実施例】以下本発明を図に示す実施例に従って説明す
る。図１はＨブリッジに適用した本発明一実施例の半導
体装置の断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to an embodiment shown in the drawings. FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention applied to an H-bridge.
【００１１】図１において、半導体基板３内には基板上
面に開放する箱形の絶縁層４が形成され、絶縁層４の縦
壁によって互いに区画された３つの半導体層内には各
々、論理回路あるいはゲート駆動回路等を構成する制御
回路部（図１には一例としてＣ−ＭＯＳ回路を図示して
いる）５，及びその左右位置に各々横型二重拡散ＭＯＳ
ＦＥＴ（Ｌ−ＤＭＯＳ）２Ａ，２Ｂが形成されている。
これらＬ−ＤＭＯＳ２Ａ，２Ｂは不純物拡散により、水
平方向へ離れた位置にソース２１とドレイン２２が形成
されており、各Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース２１は
基板表面からの二重拡散（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓ
ｉｏｎ）で形成されるとともにアースされている。In FIG. 1, a box-shaped insulating layer 4 is formed on a top surface of a semiconductor substrate 3 and is opened on the upper surface of the substrate. Each of the three semiconductor layers partitioned by vertical walls of the insulating layer 4 has a logic circuit. Alternatively, a control circuit unit (C-MOS circuit is shown as an example in FIG. 1) 5 constituting a gate drive circuit and the like, and horizontal double diffusion MOS
FETs (L-DMOS) 2A and 2B are formed.
The L-DMOSs 2A and 2B have a source 21 and a drain 22 formed at positions separated in the horizontal direction by impurity diffusion, and the sources 21 of the L-DMOSs 2A and 2B are double-diffused from the substrate surface (Double Diffus).
ion) and grounded.
【００１２】上記箱形絶縁層４外には左右位置にそれぞ
れ縦型二重拡散ＭＯＳＦＥＴ（Ｖ−ＤＭＯＳ）１Ａ，１
Ｂが形成されており、これらＶ−ＤＭＯＳ１Ａ，１Ｂは
半導体基板３の上面からの不純物の二重拡散によりソー
ス１１が形成されているとともに、基板３の下面を共通
のドレイン１２として電源（＋Ｂ）に接続されている。
なお、図中１３，２３はゲートである。Outside the box-shaped insulating layer 4, vertical double-diffused MOSFETs (V-DMOS) 1A, 1
B, a source 11 is formed in these V-DMOSs 1A and 1B by the double diffusion of impurities from the upper surface of the semiconductor substrate 3, and a power supply (+ B) is formed by using the lower surface of the substrate 3 as a common drain 12. It is connected to the.
In the figures, reference numerals 13 and 23 are gates.
【００１３】半導体基板３内の絶縁層４は、例えば特開
平２−９６３５０号公報に示されるように、一方の鏡面
に溝を設けた二枚の半導体基板を互いの鏡面で接着した
後、溝表面に絶縁性酸化膜を形成し、必要な場合にはさ
らに多結晶シリコン等によって溝を埋めて形成する。As shown in, for example, Japanese Patent Application Laid-Open No. 2-96350, an insulating layer 4 in a semiconductor substrate 3 is formed by bonding two semiconductor substrates provided with a groove on one mirror surface by mirror surfaces of each other. An insulating oxide film is formed on the surface, and if necessary, the groove is filled with polycrystalline silicon or the like.
【００１４】上記Ｖ−ＤＭＯＳ１Ａのソース１１はＬ−
ＤＭＯＳ２Ｂのドレイン２２に接続され、また、Ｖ−Ｄ
ＭＯＳ１Ｂのソース１１はＬ−ＤＭＯＳ２Ａのドレイン
２２に接続されて図２に示すＨブリッジを構成してお
り、各ソース１１とドレイン２２の接続部が出力１，２
端子となってモータに接続されている。The source 11 of the V-DMOS 1A is L-
Connected to the drain 22 of the DMOS 2B.
The source 11 of the MOS 1B is connected to the drain 22 of the L-DMOS 2A to form the H bridge shown in FIG.
It is connected to the motor as a terminal.
【００１５】上記構成の半導体装置において、Ｖ−ＤＭ
ＯＳ１Ａ，Ｌ−ＤＭＯＳ２ＡおよびＶ−ＤＭＯＳ１Ｂ，
Ｌ−ＤＭＯＳ２Ｂの各組を選択的に導通させると、モー
タへの出力電流が反転してこれが正逆転する。この正逆
転切替時にモータに生じる逆起電力により、出力１，２
端子の電位がアース電位を下回ることがあるが、素子分
離を絶縁層によりなしているから寄生トランジスタは形
成されておらず、これが導通して誤作動を生じることは
ない。In the semiconductor device having the above structure, the V-DM
OS1A, L-DMOS2A and V-DMOS1B,
When the respective sets of the L-DMOSs 2B are selectively made conductive, the output current to the motor is reversed, and this is reversed. Due to the back electromotive force generated in the motor at the time of the forward / reverse switching, the outputs 1, 2
Although the potential of the terminal may be lower than the ground potential, no parasitic transistor is formed because the element isolation is performed by the insulating layer, and the transistor does not conduct to cause a malfunction.
【００１６】また、Ｈブリッジのハイサイド側のＭＯＳ
ＦＥＴを縦型としたから、導通抵抗ＲONを充分小さくす
ることができ、チップ面積を小さくしても充分な出力電
流を確保できる。The MOS on the high side of the H bridge
Since the FET is of a vertical type, the conduction resistance R ON can be sufficiently reduced, and a sufficient output current can be ensured even if the chip area is reduced.
【００１７】次に、基板上へのハイサイド側Ｖ−ＤＭＯ
Ｓとローサイド側Ｌ−ＤＭＯＳの配分方法について説明
する。図２に示すようなＨブリッジを構成する場合、ハ
イサイド側Ｖ−ＤＭＯＳ１Ａ（１Ｂ）とローサイド側Ｌ
−ＤＭＯＳ２Ａ（２Ｂ）のオン抵抗比を最適化すること
により、１チップ化した際のＶ−ＤＭＯＳ，Ｌ−ＤＭＯ
Ｓ合計面積を最小にすることができる。Next, on the high-side V-DMO
A method of distributing S and the low-side L-DMOS will be described. When an H bridge as shown in FIG. 2 is formed, the high-side V-DMOS 1A (1B) and the low-side L
By optimizing the on-resistance ratio of the DMOS 2A (2B), the V-DMOS and the L-DMO when integrated into one chip
S total area can be minimized.
【００１８】ブリッジとしての導通抵抗ＲONはＶ−ＤＭ
ＯＳのオン抵抗ＲONとＬ−ＤＭＯＳのオン抵抗ＲONの和
として与えられるため、その目標値をＡ（ｍΩ），Ｖ−
ＤＭＯＳのオン抵抗ＲONをｘ（ｍΩ），Ｌ−ＤＭＯＳの
導通抵抗ＲONをｙ（ｍΩ）とすれば、ブリッジとしての
導通抵抗ＲONは次式であらわされる。The conduction resistance R ON as a bridge is V-DM
Since the target value is given as the sum of the ON resistance R ON of the OS and the ON resistance R ON of the L-DMOS, the target values are A (mΩ) and V−
If the ON resistance R ON of the DMOS is x (mΩ) and the conduction resistance R ON of the L-DMOS is y (mΩ), the conduction resistance R ON as a bridge is expressed by the following equation.
【００１９】[0019]
【数１】ｘ＋ｙ＝Ａ （一定値） また、Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ合計面積Ｓ（ｍ
ｍ2 ）は、Ｖ−ＤＭＯＳの単位面積当たりのオン抵抗ａ
（ｍΩ・ｍｍ2 ），Ｌ−ＤＭＯＳの単位面積当たりのオ
ン抵抗ｂ（ｍΩ・ｍｍ2 ）を用いて次式であらわされ
る。X + y = A (constant value) Further, the total area S (m) of the V-DMOS and the L-DMOS
m 2 ) is the on-resistance a per unit area of the V-DMOS
(MΩ · mm 2 ), and the on-resistance b (mΩ · mm 2 ) per unit area of the L-DMOS is expressed by the following equation.
【００２０】[0020]
【数２】ａ／ｘ＋ｂ／ｙ＝Ｓ 従って、数１の制約条件の下で、数２の面積Ｓが最小と
なるような（ｘ，ｙ）の最適値を求めてＶ−ＤＭＯＳ，
Ｌ−ＤＭＯＳ各々の面積配分を決定するようにしてやれ
ばよい。Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各々のオン抵抗を
等しく設計するようにしても両トランジスタ素子をＬ−
ＤＭＯＳで構成した場合よりチップ面積の縮小化は図れ
るが、Ｖ−ＤＭＯＳ側のオン抵抗分をＬ−ＤＭＯＳ側の
それより小さく設計し、Ｖ−ＤＭＯＳ，Ｌ−ＤＭＯＳ各
々のオン抵抗を等しく設計した場合よりＶ−ＤＭＯＳの
占有面積を大きくしても、全体としてのチップ面積をさ
らに縮小化させることが可能である。A / x + b / y = S Therefore, under the constraint condition of Expression 1, an optimum value of (x, y) that minimizes the area S of Expression 2 is obtained, and V-DMOS,
What is necessary is just to determine the area distribution of each L-DMOS. Even if the on-resistances of the V-DMOS and the L-DMOS are designed to be equal, both transistor elements are connected to the L-DMOS.
Although the chip area can be reduced as compared with the case of using the DMOS, the on-resistance of the V-DMOS is designed to be smaller than that of the L-DMOS, and the on-resistance of each of the V-DMOS and the L-DMOS is designed to be equal. Even if the occupied area of the V-DMOS is made larger than in the case, it is possible to further reduce the overall chip area.
【００２１】また、チップ内へのＶ−ＤＭＯＳ１Ａ，１
ＢおよびＬ−ＤＭＯＳ２Ａ，２Ｂの配置に関しても、図
４に示すレイアウトのように熱のこもりやすいＬ−ＤＭ
ＯＳ２Ａ，２Ｂをチップ周辺に配置して、より熱を逃が
しやすくするようにするとよい。図４においては、Ｖ−
ＤＭＯＳ１Ａの表面電極（ソース電極）はＬ−ＤＭＯＳ
２Ｂのドレインとチップ表面にて接続されているととも
に、出力１端子となるパッド部Ｐ１を構成している。ま
た、Ｖ−ＤＭＯＳ１Ｂの表面電極（ソース電極）はＬ−
ＤＭＯＳ２Ａのドレインとチップ表面にて接続されてい
るとともに、出力２端子となるパッド部Ｐ２を構成して
いる。そして、Ｌ−ＤＭＯＳ２Ａ，２Ｂのソース電極は
共通とされ、アース電位の設定されるパッド部Ｐ３を構
成している。なお、論理回路，ゲート駆動回路等を構成
する制御回路部５はローサイド側のＬ−ＤＭＯＳ２Ａ，
２Ｂより遠い位置に配置されて、回路への影響が最小限
となるようにされている。また、図４において、Ｌ−Ｄ
ＭＯＳ２Ｂ，２Ａ間にＶ−ＤＭＯＳ１Ａ，１Ｂの一部領
域を延在させるようにレイアウトすることによりＬ−Ｄ
ＭＯＳ２Ｂ，２Ａを離し、さらに熱のこもりにくい構造
としてもよい。The V-DMOS 1A, 1
B and L-DMOSs 2A and 2B are also arranged in an L-DM that is likely to contain heat as shown in the layout of FIG.
It is preferable to dispose the OSs 2A and 2B around the chip so that heat can be easily released. In FIG. 4, V-
The surface electrode (source electrode) of DMOS1A is L-DMOS
The pad portion P1 is connected to the drain of 2B on the chip surface and serves as an output 1 terminal. The surface electrode (source electrode) of the V-DMOS 1B is L-
The drain portion of the DMOS 2A is connected to the chip surface and constitutes a pad portion P2 serving as an output 2 terminal. The source electrodes of the L-DMOSs 2A and 2B are common, and constitute a pad portion P3 to which a ground potential is set. The control circuit unit 5 that constitutes a logic circuit, a gate drive circuit, and the like includes a low-side L-DMOS 2A,
It is arranged at a position farther than 2B so that the influence on the circuit is minimized. Also, in FIG.
By laying out a part of V-DMOS 1A, 1B between MOSs 2B, 2A, L-D
The MOSs 2B and 2A may be separated from each other so that the heat is hardly retained.
【００２２】なお、本発明は上記Ｈブリッジへの適用に
限られず、ハイサイドマルチチャンネルの如く複数の出
力を有するドライバの１チップ化へも適用できる。すな
わち１チップマルチチャンネルで、ハイサイドとローサ
イドの組み合わせが可能である。また、１チップＨブリ
ッジにおいて、ハイサイド側のＭＯＳＦＥＴのいずれも
縦型とする必要はなく、いずれか一方のみでも効果があ
る。さらにＨブリッジを構成する場合に、絶縁分離され
たＶ−ＤＭＯＳとＬ−ＤＭＯＳを各組にして２チップで
構成しても良い。The present invention is not limited to the application to the H-bridge, but can also be applied to a one-chip driver having a plurality of outputs such as a high-side multi-channel. That is, a combination of the high side and the low side is possible with one chip multi-channel. Further, in the one-chip H bridge, it is not necessary to make any of the high-side MOSFETs vertical, and only one of them is effective. Further, when an H-bridge is configured, the insulated V-DMOS and the L-DMOS may be configured as a pair and configured as two chips.
【００２３】[0023]
【発明の効果】以上の如く、本発明の半導体装置によれ
ば、誘導負荷を駆動した際に誤作動を生じることはな
く、また、コンパクトな形状で充分な出力電流を供給す
ることができる。As described above, according to the semiconductor device of the present invention, a malfunction does not occur when an inductive load is driven, and a sufficient output current can be supplied in a compact shape.
【図１】半導体装置の断面図である。FIG. 1 is a cross-sectional view of a semiconductor device.
【図２】Ｈブリッジの回路図である。FIG. 2 is a circuit diagram of an H-bridge.
【図３】従来装置の断面図である。FIG. 3 is a sectional view of a conventional device.
【図４】チップレイアウトを示す図である。FIG. 4 is a diagram showing a chip layout.
１Ａ，１Ｂ 縦型二重拡散ＭＯＳ電界効果トランジスタ ２Ａ，２Ｂ 横型二重拡散ＭＯＳ電界効果トランジスタ ３ 半導体基板 ４ 絶縁層 1A, 1B Vertical double diffused MOS field effect transistor 2A, 2B Horizontal double diffused MOS field effect transistor 3 Semiconductor substrate 4 Insulating layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 治 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 平３−129765（ＪＰ，Ａ) 特開 平２−96350（ＪＰ，Ａ) 特開 平２−58372（ＪＰ，Ａ) 特開 平２−370（ＪＰ，Ａ) 特開 昭63−299265（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 656 H01L 21/8234 H01L 27/088 H01L 27/08 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Osamu Ishihara 1-1-1 Showa-cho, Kariya-shi, Aichi Japan Inside Denso Co., Ltd. (56) References JP-A-3-129765 (JP, A) JP-A-2- 96350 (JP, A) JP-A-2-58372 (JP, A) JP-A-2-370 (JP, A) JP-A-63-299265 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/78 656 H01L 21/8234 H01L 27/088 H01L 27/08
Claims (3)
する箱形に絶縁層が形成され、該箱形絶縁層にてその底
部及び側部を囲まれた半導体層内に横型二重拡散ＭＯＳ
電界効果トランジスタが形成されるとともに、上記箱形
絶縁層外の半導体層内に縦型二重拡散ＭＯＳ電界効果ト
ランジスタが形成されており、上記縦型二重拡散ＭＯＳ
電界効果トランジスタにてハイサイドスイッチを構成す
るとともに、上記横型二重拡散ＭＯＳ電界効果トランジ
スタにてローサイドスイッチを構成し、前記横型二重拡
散ＭＯＳ電界効果トランジスタが形成された前記箱形絶
縁層をチップ周辺に配置したことを特徴とする半導体装
置。An insulating layer is formed in a semiconductor substrate in a box shape open to one side of a substrate, and a lateral double diffusion MOS is formed in a semiconductor layer surrounded by the box-shaped insulating layer at the bottom and sides.
A field-effect transistor is formed, and a vertical double-diffused MOS field-effect transistor is formed in a semiconductor layer outside the box-shaped insulating layer.
Thereby constituting a high-side switch at the field-effect transistors, constitute a low-side switch in the lateral double diffused MOS field effect transistor, the lateral double expansion
The box-shaped isolation device having a diffusion MOS field-effect transistor formed therein.
A semiconductor device having an edge layer disposed around a chip .
拡散ＭＯＳ電界効果トランジスタが形成された前記箱形
絶縁層から離れた位置に他の箱形絶縁層が配置されてお
り、該他の箱形絶縁層内の半導体層内には制御回路部が
形成されていることを特徴とする請求項１記載の半導体
装置。2. The semiconductor device according to claim 1, wherein another box-shaped insulating layer is disposed in the semiconductor substrate at a position away from the box-shaped insulating layer in which the lateral double-diffused MOS field-effect transistor is formed. 2. The semiconductor device according to claim 1, wherein a control circuit portion is formed in the semiconductor layer in the insulating layer.
拡散ＭＯＳ電界効果トランジスタが形成された前記箱形
絶縁層と前記制御回路部が形成された前記他の箱形絶縁
層との間の領域に、前記縦型二重拡散ＭＯＳ電界効果ト
ランジスタが配置されることを特徴とする請求項２記載
の半導体装置。3. In the semiconductor substrate, a region between the box-shaped insulating layer in which the lateral double-diffused MOS field-effect transistor is formed and the other box-shaped insulating layer in which the control circuit is formed is provided. 3. The semiconductor device according to claim 2, wherein said vertical double-diffused MOS field effect transistor is arranged.
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| Publication number | Publication date |
|---|---|
| JPH05198758A (en) | 1993-08-06 |
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