JP3256633B2 - Data latch device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、たとえば液晶表示装置
におけるセグメント駆動回路等に好適に実施されるデー
タラッチ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data latch device suitably implemented in, for example, a segment drive circuit in a liquid crystal display device.

【０００２】[0002]

【従来の技術】図７は、従来技術における典型的なデー
タラッチ装置１の概略的なブロック図である。データラ
ッチ装置１は、たとえば液晶表示装置におけるセグメン
ト駆動回路などに用いられる。FIG. 7 is a schematic block diagram of a typical data latch device 1 in the prior art. The data latch device 1 is used for, for example, a segment drive circuit in a liquid crystal display device.

【０００３】データラッチ装置１は、制御回路２と、８
ｂｉｔラッチ回路群３と、１６０ｂｉｔラインラッチ回
路４と、１６０ｂｉｔシフトレジスタ５と、ラッチアド
レスコントローラ６とを含んで構成されている。The data latch device 1 includes a control circuit 2 and a control circuit 8.
It is configured to include a bit latch circuit group 3, a 160-bit line latch circuit 4, a 160-bit shift register 5, and a latch address controller 6.

【０００４】制御回路２は、データラッチ装置１の各回
路にクロック信号ＣＫ，ＬＰやデータ信号Ｄを供給して
いる。各信号は制御回路２内で同期をとって出力され
る。クロック信号ＣＫは、ラッチ回路群３を構成してい
る各ラッチ回路に書込み動作を指示する。クロック信号
ＬＰは、ラインラッチ回路４において保持されているデ
ータの出力を指示する。制御回路２は、８本の信号線で
構成されるライン７を介してデータ信号Ｄをラッチ回路
群３の各ラッチ回路に入力する。データ信号Ｄは、液晶
表示装置の１水平表示ラインを構成する複数個の画素に
それぞれ１ビットずつ対応する複数ビットの表示データ
であって、１水平表示期間毎に予め定めるクロック信号
に同期して、８ビットのデータを１組として出力され
る。[0006] The control circuit 2 supplies clock signals CK and LP and a data signal D to each circuit of the data latch device 1. Each signal is output synchronously in the control circuit 2. The clock signal CK instructs each latch circuit forming the latch circuit group 3 to perform a write operation. Clock signal LP instructs output of data held in line latch circuit 4. The control circuit 2 inputs the data signal D to each latch circuit of the latch circuit group 3 via a line 7 composed of eight signal lines. The data signal D is a plurality of bits of display data corresponding to a plurality of pixels constituting one horizontal display line of the liquid crystal display device, one bit at a time. The data signal D is synchronized with a predetermined clock signal for each horizontal display period. , And 8 bits of data are output as one set.

【０００５】ラッチアドレスコントローラ６は、クロッ
ク信号ＣＫ，ＬＰが入力されることで、ラッチ回路群３
において、どのラッチ回路にデータ信号Ｄを書込むのか
指示する。[0005] The latch address controller 6 receives the clock signals CK and LP, and thereby the latch circuit group 3
At which latch circuit the data signal D is to be written.

【０００６】ラッチ回路群３は、複数のラッチ回路によ
って構成されており、ラッチアドレスコントローラ６に
よって指定されたラッチ回路に、データ信号Ｄをクロッ
ク信号ＣＫが立下がるタイミングで書込む。ラッチ回路
群３のすべてのラッチ回路に書込みが行われると、すべ
てのデータをラインラッチ回路４へ出力する。各ラッチ
回路とラインラッチ回路４とは、それぞれ８本の信号線
によって接続されている。The latch circuit group 3 is composed of a plurality of latch circuits, and writes the data signal D to the latch circuit specified by the latch address controller 6 at the timing when the clock signal CK falls. When writing is performed on all the latch circuits of the latch circuit group 3, all data is output to the line latch circuit 4. Each latch circuit and the line latch circuit 4 are connected by eight signal lines, respectively.

【０００７】ラインラッチ回路４に保持されたデータ
は、クロック信号ＬＰによって指示されるタイミングで
シフトレジスタ５に入力される。The data held in the line latch circuit 4 is input to the shift register 5 at a timing specified by the clock signal LP.

【０００８】図８は、図７に示したデータラッチ装置１
において、８ｂｉｔラッチ回路群３に含まれるラッチ回
路が、データをラッチする際のデータ信号Ｄとシフトク
ロック信号ＣＫのタイミングチャートである。FIG. 8 shows the data latch device 1 shown in FIG.
9 is a timing chart of the data signal D and the shift clock signal CK when the latch circuits included in the 8-bit latch circuit group 3 latch data.

【０００９】図８（１）に示すデータ信号Ｄは、周期Ｔ
毎に８ｂｉｔのデータを１組としてデータを伝達してい
る。図８（２）に示すシフトクロック信号ＣＫは、周期
Ｔに予め定められた電圧値を持つパルスを含んでいる。
データ伝送期間である期間Ｔにおいて、期間ｔｓは、デ
ータ信号Ｄが送られているがラッチ回路はデータ信号Ｄ
をラッチしていない。引き続く期間Ｗで、シフトクロッ
ク信号ＣＫが立下ることによって、各ラッチ回路はデー
タ信号Ｄをラッチする。ラッチされたデータは期間ｔｈ
の間、各ラッチ回路に保持される。The data signal D shown in FIG.
The data is transmitted as a set of 8-bit data every time. The shift clock signal CK illustrated in FIG. 8B includes a pulse having a predetermined voltage value in the cycle T.
In a period T which is a data transmission period, during a period ts, the data signal D is transmitted, but the latch circuit
Not latched. In the subsequent period W, each latch circuit latches the data signal D when the shift clock signal CK falls. The latched data is in the period th
During this period, each latch circuit holds.

【００１０】上述のように構成されたデータラッチ装置
１では、入力されるデータ信号を各ラッチ回路に書込む
動作は、クロック信号ＣＫの立下りのタイミングでしか
行われないために、同じ期間内でデータの量が増加する
と、クロック信号ＣＫの周波数を高くして、クロック信
号ＣＫの立下る回数を増やさなければならない。クロッ
ク信号ＣＫの周波数が上がるとともに、不要輻射による
影響が生じるようになる。不要輻射が生じることによっ
て、データラッチ装置１の各回路や、データラッチ装置
１を具備する装置の回路などが誤動作して、装置の故障
の原因となるおそれがある。In the data latch device 1 configured as described above, the operation of writing an input data signal to each latch circuit is performed only at the falling timing of the clock signal CK, and therefore, is performed within the same period. When the amount of data increases, the frequency of the clock signal CK must be increased to increase the number of times the clock signal CK falls. As the frequency of the clock signal CK increases, the influence of the unnecessary radiation occurs. When the unnecessary radiation occurs, each circuit of the data latch device 1 or a circuit of the device including the data latch device 1 may malfunction and cause a failure of the device.

【００１１】不要輻射による影響を防止する技術が、特
開平３−１５３２１２号公報と、特開昭６２−２２９１
７９号公報とに開示されている。前記公報では、不要輻
射を含むＥＭＩ（Electro Magnetic Interference；電
磁波妨害）対策として、表示パネルに導電部材を設け、
金属のシールドケースに接続することによって、表示画
面上の電位をアースレベルおよび所定の電位にしてい
る。Techniques for preventing the effects of unnecessary radiation are disclosed in Japanese Patent Application Laid-Open Nos. 3-153212 and 62-2291.
No. 79 gazette. In the publication, a conductive member is provided on a display panel as a measure against EMI (Electro Magnetic Interference) including unnecessary radiation,
By connecting to a metal shield case, the potential on the display screen is set to the ground level and a predetermined potential.

【００１２】[0012]

【発明が解決しようとする課題】上述のような構造につ
いてのみのＥＭＩ対策では、画面サイズが大型化した場
合や、液晶表示パネルの駆動周波数が高くなる場合にお
いてシフトクロックの周波数が非常に高くなり、対策が
不充分となるおそれがある。また前述のような状況にお
いてシフトクロックの周波数を低く抑えようとすると、
データを供給する信号線の数を増加させたり、高速動作
が可能なＬＳＩを使用しなければならず、ＥＭＩ対策の
ためのコストが増加する。In the EMI countermeasures for only the above structure, the shift clock frequency becomes extremely high when the screen size is increased or when the driving frequency of the liquid crystal display panel is increased. However, there is a risk that the measures may be insufficient. Also, when trying to keep the shift clock frequency low in the situation described above,
The number of signal lines for supplying data must be increased, or an LSI capable of high-speed operation must be used, and the cost for EMI measures increases.

【００１３】本発明の目的は、不要輻射の原因となるシ
フトクロックの周波数の上昇を、処理するデータの量が
増加しても、抑えることができるデータラッチ装置を提
供することである。An object of the present invention is to provide a data latch device which can suppress an increase in the frequency of a shift clock which causes unnecessary radiation even if the amount of data to be processed increases.

【００１４】[0014]

【課題を解決するための手段】本発明は、表示装置の１
水平表示ラインを構成する複数個の画素にそれぞれ１ビ
ットずつ対応する複数ビットの表示データを、１水平走
査期間毎に予め定めるクロック信号に同期して予め定め
る数のビット数から成るデータ群単位で出力するデータ
発生源と、前記クロック信号の２倍の周期の信号であっ
て、隣接する立上り波形および立下り波形が前記データ
群の隣接する伝送期間内にそれぞれ位置するラッチ指令
信号を出力するラッチ指令信号発生手段と、前記ラッチ
指令信号を反転して出力する反転回路と、前記データ群
の数と同数のラッチ回路からなり、前記複数ビットの表
示データをデータ群単位でラッチするラッチ回路群と、
前記データ群をラッチするラッチ回路を指定するアドレ
ス信号を、前記データ群の伝送タイミングに同期して出
力するラッチアドレス制御手段とを含んで構成され、前
記ラッチ回路群を構成する複数のラッチ回路のうち、偶
数番目に与えられるデータ群をラッチするラッチ回路
は、前記アドレス信号によって指定されている期間内
に、前記ラッチ指令信号の立上り波形または立下り波形
のいずれか一方に応答して、データ群をラッチし、奇数
番目に与えられるデータ群をラッチするラッチ回路は、
前記アドレス信号によって指定されている期間内に、前
記ラッチ指令信号の反転信号の立上り波形または立下り
波形の前記いずれか一方に応答して、データ群をラッチ
することを特徴とするデータラッチ装置である。また本
発明は、表示装置の１水平表示ラインを構成する複数個
の画素にそれぞれ１ビットずつ対応する複数ビットの表
示データを、１水平走査期間毎に予め定めるクロック信
号に同期して予め定める数のビット数から成るデータ群
単位で出力するデータ発生源と、前記クロック信号の２
倍の周期の信号であって、隣接する立上り波形および立
下り波形が前記データ群の隣接する伝送期間内にそれぞ
れ位置するラッチ指令信号を出力するラッチ指令信号発
生手段と、前記データ群の数と同数のラッチ回路からな
り、前記複数ビットの表示データをデータ群単位でラッ
チするラッチ回路群と、前記データ群をラッチするラッ
チ回路を指定するアドレス信号を、前記データ群の伝送
タイミングに同期して出力するラッチアドレス制御手段
とを含んで構成され、前記ラッチ回路群を構成する複数
のラッチ回路のうち、偶数番目に与えられるデータ群を
ラッチするラッチ回路は、前記アドレス信号によって指
定されている期間内に、前記ラッチ指令信号の立上り波
形または立下り波形のいずれか一方に応答して、データ
群をラッチし、奇数番目に与えられるデータ群をラッチ
するラッチ回路は、前記アドレス信号によって指定され
ている期間内に、前記ラッチ指令信号の立上り波形また
は立下り波形のいずれか他方に応答して、データ群をラ
ッチすることを特徴とするデータラッチ装置である。The present invention relates to a display device.
A plurality of bits of display data, one bit each corresponding to a plurality of pixels constituting a horizontal display line, are synchronized with a predetermined clock signal every one horizontal scanning period in units of a data group consisting of a predetermined number of bits. A data generating source to be output, and a latch for outputting a latch command signal which is a signal having a cycle twice as long as the clock signal, wherein adjacent rising and falling waveforms are respectively located in adjacent transmission periods of the data group. Command signal generating means, an inverting circuit for inverting and outputting the latch command signal, and a latch circuit group comprising latch circuits of the same number as the number of data groups, and latching the plurality of bits of display data in data group units. ,
And latch address control means for outputting an address signal designating a latch circuit for latching the data group in synchronization with the transmission timing of the data group. The latch circuit that latches the even-numbered data group responds to one of a rising waveform and a falling waveform of the latch command signal within a period designated by the address signal. And a latch circuit that latches an odd-numbered data group,
A data latch device for latching a data group in response to one of a rising waveform and a falling waveform of an inverted signal of the latch command signal within a period designated by the address signal. is there. In addition, the present invention provides a method in which a plurality of bits of display data corresponding to a plurality of pixels constituting one horizontal display line of a display device, each bit corresponding to one bit, are synchronized with a predetermined clock signal every one horizontal scanning period. A data generation source that outputs in units of a data group having the number of bits of
A latch command signal generating means for outputting a latch command signal which is a signal having a double cycle, and adjacent rising waveforms and falling waveforms are respectively located in adjacent transmission periods of the data group; and A latch circuit group comprising the same number of latch circuits and latching the plurality of bits of display data in data group units, and an address signal designating a latch circuit for latching the data group, in synchronization with the transmission timing of the data group. And a latch address control means for outputting the data. The latch circuit that latches an even-numbered data group among the plurality of latch circuits that form the latch circuit group has a period designated by the address signal. The data group is latched in response to one of the rising waveform and the falling waveform of the latch command signal. A latch circuit that latches a data group given first latches the data group in response to one of the rising waveform and the falling waveform of the latch command signal within a period specified by the address signal. A data latch device characterized in that:

【００１５】[0015]

【作用】本発明に従えば、データ発生源からデータ群単
位で与えられる表示データは、ラッチ回路群を構成する
ラッチ回路によってデータ群毎にラッチされる。このと
き、偶数番目に与えられるデータ群をラッチするラッチ
回路は、アドレス信号によって指定されている期間内
に、ラッチ指令信号のたとえば立上り波形に応答してデ
ータ群をラッチし、奇数番目に与えられるデータ群をラ
ッチするラッチ回路は、アドレス信号によって指定され
ている期間内に、ラッチ指令信号の反転信号の立上り波
形に応答してデータ群をラッチする。したがって、デー
タ群は、ラッチ指令信号の立上り波形とラッチ指令信号
の反転信号の立上り波形において、すなわちラッチ指令
信号の立上りタイミングと立下りタイミングとにおいて
それぞれラッチされるため、ラッチ指令信号の立上り波
形のみ、もしくは立下り波形のみでデータをラッチする
よりも同じ期間内で２倍のデータをラッチすることがで
きる。According to the present invention, display data provided from a data source in data group units is latched for each data group by a latch circuit constituting a latch circuit group. At this time, the latch circuit that latches the even-numbered data group latches the data group in response to, for example, a rising waveform of the latch command signal within the period specified by the address signal, and is applied to the odd-numbered data group. The latch circuit that latches the data group latches the data group in response to the rising waveform of the inverted signal of the latch command signal within the period specified by the address signal. Therefore, the data group is latched at the rising waveform of the latch command signal and the rising waveform of the inverted signal of the latch command signal, that is, at the rising timing and the falling timing of the latch command signal. Alternatively, double data can be latched within the same period as compared with latching data only with the falling waveform.

【００１６】また本発明に従えば、データ発生源からデ
ータ群単位で与えられる表示データは、ラッチ回路群を
構成するラッチ回路によってデータ群毎にラッチされ
る。このとき、偶数番目に与えられるデータ群をラッチ
するラッチ回路は、アドレス信号によって指定されてい
る期間内に、ラッチ指令信号のたとえば立上り波形に応
答してデータ群をラッチし、奇数番目に与えられるデー
タ群をラッチするラッチ回路は、アドレス信号によって
指定されている期間内に、ラッチ指令信号の立下り波形
に応答してデータ群をラッチする。したがって、データ
群は、ラッチ指令信号の立上り波形と立下り波形とにお
いてそれぞれラッチされるため、ラッチ指令信号の立上
り波形のみ、もしくは立下り波形のみでデータをラッチ
するよりも同じ期間内で２倍のデータをラッチすること
ができる。Further, according to the present invention, the display data provided from the data source in units of data groups is latched for each data group by the latch circuits constituting the latch circuit group. At this time, the latch circuit that latches the even-numbered data group latches the data group in response to, for example, a rising waveform of the latch command signal within the period specified by the address signal, and is applied to the odd-numbered data group. The latch circuit that latches the data group latches the data group in response to the falling waveform of the latch command signal within a period specified by the address signal. Therefore, since the data group is latched in the rising waveform and the falling waveform of the latch command signal, respectively, the data group is doubled in the same period than when data is latched only by the rising waveform or the falling waveform of the latch command signal. Can be latched.

【００１７】[0017]

【実施例】図１は、本発明の一実施例であるデータラッ
チ装置３１の概略的な構成を示すブロック図である。デ
ータラッチ装置３１は、図２に示すような液晶表示装置
７１の構成要素であるセグメント駆動回路７２などに設
けられる。セグメント駆動回路７２は、表示データに基
づいて液晶表示パネル７３上の電極に電圧を印加し、画
像を表示させる。データラッチ装置３１は、セグメント
駆動装置７２において表示データを一定量保持し、定め
られたタイミングで同時に表示データをセグメント駆動
回路７２の他の回路に出力する。FIG. 1 is a block diagram showing a schematic configuration of a data latch device 31 according to one embodiment of the present invention. The data latch device 31 is provided in a segment driving circuit 72 which is a component of the liquid crystal display device 71 as shown in FIG. The segment drive circuit 72 applies a voltage to the electrodes on the liquid crystal display panel 73 based on the display data to display an image. The data latch device 31 holds a certain amount of display data in the segment driving device 72 and outputs the display data to other circuits of the segment driving circuit 72 at a predetermined timing.

【００１８】図１において、データラッチ装置３１は、
制御回路３２と、８ｂｉｔラッチ回路群３３と、１６０
ｂｉｔラインラッチ回路３４と、１６０ｂｉｔシフトレ
ジスタ回路３５と、奇数ラッチアドレスコントローラ３
６と、偶数ラッチアドレスコントローラ３７と、反転回
路３８，３９とを含んで構成されている。In FIG. 1, a data latch device 31 is
Control circuit 32, 8-bit latch circuit group 33, 160
bit line latch circuit 34, 160-bit shift register circuit 35, and odd-numbered latch address controller 3
6, an even-numbered latch address controller 37, and inverting circuits 38 and 39.

【００１９】制御回路３２は、データ発生源４１と、シ
フトクロック発生源４２と、ラッチパルス発生源４３と
を含む。データ発生源４１は、液晶表示装置７１の１水
平表示ラインを構成する複数個の画素にそれぞれ１ビッ
トずつ対応する複数ビットの表示データを、１水平表示
期間毎に予め定めるクロック信号に同期してデータを８
本のラインＬ０〜Ｌ７（総称するときは参照符Ｌを用い
る）を介して、一度に８ビットずつラッチ回路群３３に
供給する。シフトクロック発生源４２は、データ発生源
４１と同期して動作し、データ発生源４１が発生するデ
ータの周期の２倍の周期でシフトクロック信号ＣＫを発
生する。シフトクロック信号ＣＫは、ラッチ回路群３３
にラッチ動作を指示するラッチ指令信号として入力され
る。ラッチパルス発生源４３は、シフトクロック発生源
４２と同期して信号を出力し、一定の周期で各ラッチア
ドレスコントローラ３６，３７およびラインラッチ回路
３４にラッチパルス信号ＬＰを供給する。The control circuit 32 includes a data generation source 41, a shift clock generation source 42, and a latch pulse generation source 43. The data source 41 synchronizes a plurality of bits of display data, one bit each corresponding to a plurality of pixels constituting one horizontal display line of the liquid crystal display device 71, with a clock signal predetermined for each horizontal display period. 8 data
The data is supplied to the latch circuit group 33 eight bits at a time via the lines L0 to L7 (the reference numeral L is used when collectively referred to). The shift clock generation source 42 operates in synchronization with the data generation source 41, and generates the shift clock signal CK at a period twice as long as the period of the data generated by the data generation source 41. The shift clock signal CK is supplied to the latch circuit group 33
Is input as a latch command signal for instructing a latch operation. The latch pulse generation source 43 outputs a signal in synchronization with the shift clock generation source 42 and supplies a latch pulse signal LP to each of the latch address controllers 36 and 37 and the line latch circuit 34 at a fixed cycle.

【００２０】ラッチ回路群３３は、８ｂｉｔラッチ回路
Ａ０，Ａ１，Ａ２，…，Ａ１９（総称するときは参照符
Ａを用いる）とシフトクロック入力部５１とを含んで構
成されている。シフトクロック入力部５１は、偶数アド
レスクロック入力端子５２と、奇数アドレスクロック入
力端子５３とを備える。偶数アドレスクロック入力端子
５２には、シフトクロック信号ＣＫが入力され、奇数ア
ドレスクロック入力端子５３には、反転回路３８によっ
てシフトクロック信号ＣＫが反転された信号である、反
転シフトクロック信号ＩＣＫが入力される。The latch circuit group 33 includes 8-bit latch circuits A 0, A 1, A 2,..., A 19 (the reference numeral A is used when collectively referred to) and a shift clock input unit 51. The shift clock input unit 51 includes an even address clock input terminal 52 and an odd address clock input terminal 53. The even address clock input terminal 52 receives a shift clock signal CK, and the odd address clock input terminal 53 receives an inverted shift clock signal ICK, which is a signal obtained by inverting the shift clock signal CK by the inverting circuit 38. You.

【００２１】図３は、ラッチ回路群３３の概略的な構成
を示した図である。図３においては、８ｂｉｔラッチ回
路Ａ０，Ａ１，およびＡ２についてのみ説明している
が、他の８ｂｉｔラッチ回路Ａ３〜Ａ１９についても、
偶数番目のラッチ回路はラッチ回路Ａ０，Ａ２と同様で
あり、奇数番目のラッチ回路はラッチ回路Ａ１と同様で
ある。偶数番目のラッチ回路Ａ０，Ａ２，…には、ラッ
チアドレスコントローラ３６から偶数ラッチアドレス指
定信号ＥＬがそれぞれ入力される。奇数番目のラッチ回
路Ａ１，Ａ３，…には、ラッチアドレスコントローラ３
７から奇数ラッチアドレス指定信号ＯＬがそれぞれ入力
される。FIG. 3 is a diagram showing a schematic configuration of the latch circuit group 33. As shown in FIG. In FIG. 3, only the 8-bit latch circuits A0, A1, and A2 are described, but the other 8-bit latch circuits A3 to A19 are also described.
The even-numbered latch circuits are similar to the latch circuits A0 and A2, and the odd-numbered latch circuits are similar to the latch circuit A1. To the even-numbered latch circuits A0, A2,..., An even-numbered latch address designation signal EL is input from the latch address controller 36. The odd-numbered latch circuits A1, A3,.
7, an odd-numbered latch address designation signal OL is input.

【００２２】ラッチ回路Ａ０には、ラッチセル４６ａと
同様のラッチセル４６が、ラッチセル４６ａを含めて８
個設けられている。ラッチセル４６は１ビットのラッチ
回路であり、シフトクロック信号ＣＫまたは反転シフト
クロック信号ＩＣＫの立下りに応答してデータをラッチ
する。ラッチセル４６ａには、データ発生源４１からラ
インＬ０を介してデータＤが入力される。以下同様にし
て、ラッチセル４６ｂにはラインＬ１を介して、ラッチ
セル４６ｃにはラインＬ２を介して、ラッチセル４６ｄ
にはラインＬ７を介してデータ発生源４１からデータＤ
がそれぞれ入力される。他のラッチセル４６についても
それぞれ対応するラインＬを介してデータＤが入力され
る。また、ラッチセル４６ａ〜４６ｄは、それぞれのＣ
Ｋ入力端子にシフトクロック信号ＣＫである偶数アドレ
スクロック信号が入力され、シフトクロック信号ＣＫの
立下りタイミングで、データのラッチが行われる。ラッ
チセル４６ａ〜４６ｄの出力は、個別的にラインラッチ
回路３４に入力される。ラッチ回路Ａ１に含まれるラッ
チセル４６ｅは、ラッチセル４６ａと同様にデータ発生
源４１からラインＬ０を介してデータＤが入力される。
ラッチ回路Ａ１においても、ラインＬの１本に対して１
つのラッチセル４６がそれぞれ対応する。In the latch circuit A0, a latch cell 46 similar to the latch cell 46a includes eight latch cells including the latch cell 46a.
Are provided. The latch cell 46 is a 1-bit latch circuit, and latches data in response to a fall of the shift clock signal CK or the inverted shift clock signal ICK. Data D is input from the data source 41 to the latch cell 46a via the line L0. Similarly, the latch cell 46d is connected to the latch cell 46b via the line L1 and the latch cell 46c is connected to the latch cell 46d via the line L2.
From the data source 41 via the line L7
Are respectively input. Data D is input to the other latch cells 46 via the corresponding lines L. In addition, the latch cells 46a to 46d
An even address clock signal, which is the shift clock signal CK, is input to the K input terminal, and data is latched at the falling timing of the shift clock signal CK. Outputs of the latch cells 46a to 46d are individually input to the line latch circuit 34. The data D is input to the latch cell 46e included in the latch circuit A1 from the data source 41 via the line L0 in the same manner as the latch cell 46a.
Also in the latch circuit A1, one line L
Two latch cells 46 correspond to each other.

【００２３】ラッチセル４６ｅのＣＫ入力端子には、反
転回路３８によって反転されたシフトクロック信号Ｃ
Ｋ、すなわち反転シフトクロック信号ＩＣＫである奇数
アドレスクロック信号が入力され、反転シフトクロック
信号ＩＣＫの立下り波形に応答してデータのラッチが行
われる。すなわち、シフトクロック信号ＣＫの立上り波
形に応答してデータのラッチを行う。The shift clock signal C inverted by the inverting circuit 38 is applied to the CK input terminal of the latch cell 46e.
K, that is, an odd address clock signal that is the inverted shift clock signal ICK is input, and data is latched in response to the falling waveform of the inverted shift clock signal ICK. That is, data is latched in response to the rising waveform of shift clock signal CK.

【００２４】１６０ｂｉｔラインラッチ回路３４は、ラ
ッチパルス発生源４３から供給されるラッチパルス信号
ＬＰが入力されており、予め定める周期で１６０ｂｉｔ
シフトレジスタ３５へデータを出力する。図１におい
て、１６０ｂｉｔラインラッチ回路３４は、８ｂｉｔラ
ッチ回路群３３に含まれるラッチ回路Ａ０〜Ａ１９と、
単一本のラインで接続されているように描かれている
が、実際には８本ずつのラインを介してデータが入力さ
れる。The 160-bit line latch circuit 34 receives the latch pulse signal LP supplied from the latch pulse generation source 43, and receives a 160-bit signal at a predetermined cycle.
The data is output to the shift register 35. 1, a 160-bit line latch circuit 34 includes latch circuits A0 to A19 included in an 8-bit latch circuit group 33,
Although it is depicted as being connected by a single line, data is actually input through eight lines.

【００２５】１６０ｂｉｔシフトレジスタ３５は、１６
０ｂｉｔラインラッチ回路３４と実際には１６０本の信
号線によって接続され、信号が入力される。１６０ｂｉ
ｔシフトレジスタ３５の出力は、データラッチ装置３１
の外部へと出力される。The 160-bit shift register 35 has 16 bits.
The 0-bit line latch circuit 34 is actually connected by 160 signal lines and receives a signal. 160bi
The output of the t shift register 35 is the data latch device 31
Is output to the outside of.

【００２６】偶数ラッチアドレスコントローラ３６は、
ラッチパルス信号ＬＰが入力されている。偶数ラッチア
ドレスコントローラ３６のＣＫ入力端子には、シフトク
ロック信号ＣＫが入力され、シフトクロック信号ＣＫの
立下りタイミングに同期して、偶数番目のラッチ回路Ａ
０，Ａ２，Ａ４，…のいずれの回路に書込みを行うのか
指示する信号ＥＬを出力する。The even latch address controller 36
The latch pulse signal LP is input. The shift clock signal CK is input to the CK input terminal of the even-numbered latch address controller 36, and the even-numbered latch circuit A is synchronized with the falling timing of the shift clock signal CK.
A signal EL indicating which of 0, A2, A4,... Is to be written is output.

【００２７】奇数ラッチアドレスコントローラ３７は、
偶数ラッチアドレスコントローラ３６と同一の構造であ
る。ただし、奇数ラッチアドレスコントローラ３７のＣ
Ｋ入力端子には、反転回路３９によって反転されたシフ
トクロック信号ＣＫ、すなわち反転シフトクロック信号
ＩＣＫが入力され、反転シフトクロック信号ＩＣＫの立
下りタイミング、すなわちシフトクロック信号ＣＫの立
上りタイミングに同期して、奇数番目のラッチ回路Ａ
１，Ａ３，Ａ５，…のいずれの回路に書込みを行うのか
指示する信号ＯＬを出力する。The odd latch address controller 37
The structure is the same as that of the even-numbered latch address controller 36. However, the odd latch address controller 37 C
The shift clock signal CK inverted by the inverting circuit 39, that is, the inverted shift clock signal ICK is input to the K input terminal, and is synchronized with the falling timing of the inverted shift clock signal ICK, that is, the rising timing of the shift clock signal CK. , Odd-numbered latch circuit A
, A3, A5,..., And outputs a signal OL instructing which circuit is to be written.

【００２８】図４は、各ラッチアドレスコントローラ３
６，３７の動作を示したタイミングチャートである。図
４（１）に示すラッチパルス信号ＬＰは、予め定める周
期毎にラインラッチ回路３４に入力されるデータの書込
みを指示し、また各ラッチアドレスコントローラ３６，
３７に入力され計数値をリセットする。図４（２）に示
すシフトクロック信号ＣＫは、周期Ｔに予め定められた
電圧値を持つパルスを含んでいる。また期間Ｔ／２にお
いて、立上り、もしくは立下りのいずれか一方の波形を
含み、期間Ｗでそれぞれ立上り、立下り動作を行う。図
４（３）に示す反転シフトクロック信号ＩＣＫは、反転
回路３８もしくは反転回路３９によってシフトクロック
信号ＣＫを反転させたものである。反転シフトクロック
信号ＩＣＫは、位相がずれている他はシフトクロック信
号ＣＫと同一の信号である。FIG. 4 shows each latch address controller 3
6 is a timing chart showing the operations of Nos. 6 and 37. The latch pulse signal LP shown in FIG. 4A instructs writing of data input to the line latch circuit 34 at predetermined cycles, and the latch address controllers 36,
The count value is input to 37 and reset. The shift clock signal CK illustrated in FIG. 4B includes a pulse having a predetermined voltage value in the cycle T. Further, in the period T / 2, either the rising or the falling waveform is included, and the rising and falling operations are performed in the period W, respectively. The inverted shift clock signal ICK shown in FIG. 4C is obtained by inverting the shift clock signal CK by the inverting circuit 38 or the inverting circuit 39. The inverted shift clock signal ICK is the same signal as the shift clock signal CK except that the phase is shifted.

【００２９】ラッチパルス信号ＬＰが時刻ｔ０において
立上ってハイレベルになると、各ラッチアドレスコント
ローラ３６，３７の計数値がリセットされ、偶数ラッチ
アドレスコントローラ３６はラッチ回路Ａ０を選択し、
奇数ラッチ回路アドレスコントローラ３７はラッチ回路
Ａ１を選択する。時刻ｔ１においてシフトクロック信号
ＣＫが立上ると、偶数ラッチアドレスコントローラ３６
はラッチ回路Ａ２を選択する。同様に時刻ｔ３ではラッ
チ回路Ａ４を選択し、シフトクロック信号ＣＫが立上る
度にラッチ回路を指定する値を１つおきに増やしてい
く。When the latch pulse signal LP rises to a high level at time t0, the count values of the latch address controllers 36 and 37 are reset, and the even latch address controller 36 selects the latch circuit A0,
The odd-numbered latch circuit address controller 37 selects the latch circuit A1. When shift clock signal CK rises at time t1, even-numbered latch address controller 36
Selects the latch circuit A2. Similarly, at time t3, the latch circuit A4 is selected, and every time the shift clock signal CK rises, the value designating the latch circuit is increased every other one.

【００３０】また、時刻ｔ２において反転シフトクロッ
ク信号ＩＣＫが立上ると、奇数ラッチアドレスコントロ
ーラ３７はラッチ回路Ａ３を選択する。同様に時刻ｔ４
では、ラッチ回路Ａ５を選択し、反転シフトクロック信
号ＩＣＫが立上る度にラッチ回路を指定する値を１つお
きに増やしていく。偶数ラッチアドレスコントローラ３
６のラッチ回路指定値がＡ１８になり、奇数ラッチアド
レスコントローラ３７のラッチ回路指定値がＡ１９にな
ると、時刻ｔ５で再びラッチパルス信号ＬＰが立上り、
各ラッチアドレスコントローラ３６，３７の計数値がリ
セットされる。以後、時刻ｔ１以降の動作が繰返され
る。When the inverted shift clock signal ICK rises at time t2, the odd-numbered latch address controller 37 selects the latch circuit A3. Similarly, at time t4
Then, the latch circuit A5 is selected, and every time the inverted shift clock signal ICK rises, the value designating the latch circuit is increased every other one. Even latch address controller 3
When the latch circuit designation value of No. 6 becomes A18 and the latch circuit designation value of the odd-numbered latch address controller 37 becomes A19, the latch pulse signal LP rises again at time t5,
The count value of each latch address controller 36, 37 is reset. Thereafter, the operation after time t1 is repeated.

【００３１】反転回路３８，３９は、それぞれシフトク
ロック信号ＣＫを反転して反転シフトクロック信号ＩＣ
Ｋを出力する。The inverting circuits 38 and 39 invert the shift clock signal CK, respectively, and invert the inverted shift clock signal IC.
Output K.

【００３２】図５は、上述のように構成されたデータラ
ッチ装置３１において、８ｂｉｔラッチ回路群３３にデ
ータをラッチする際のタイミングチャートである。FIG. 5 is a timing chart when data is latched in the 8-bit latch circuit group 33 in the data latch device 31 configured as described above.

【００３３】図５（１）に示すシフトクロック信号ＣＫ
と、図５（３）に示す反転シフトクロック信号ＩＣＫと
は、図４（２），（３）に示した各信号と同一の信号で
ある。図５（２）は、データ発生源４１から出力され、
ラッチ回路群３３に入力されるデータ信号Ｄの波形図で
ある。データ信号Ｄは、周期Ｔ／２で出力される。デー
タ信号Ｄは、周期Ｔ／２の間に必ず図５（１）に示す期
間Ｗを含むように制御回路３２内で同期をとり、データ
発生源４１より出力されている。図５（４）は、ラッチ
アドレスコントローラ３６から出力される信号ＥＬの波
形図であり、ラッチ回路群３３のうち偶数番目のどのラ
ッチ回路に入力の許可を指示するのか示している。図５
（５）は、ラッチアドレスコントローラ３７から出力さ
れる信号ＯＬの波形図であり、ラッチ回路群３３のうち
奇数番目のどのラッチ回路に入力の許可を指示するのか
を示している。時刻ｔ１１からの期間Ｗにおいて、シフ
トクロック信号ＣＫが立下っているので、ラッチアドレ
スコントローラ３６の出力信号ＥＬによってラッチ回路
Ａ０を選択する。また、シフトクロック入力部５１によ
って、ラッチ回路Ａ０にデータ信号Ｄ０の書込みが指示
される。時刻ｔ１２からの期間Ｗでは、反転シフトクロ
ック信号ＩＣＫが立下っているので、ラッチアドレスコ
ントローラ３７の出力信号ＯＬによってラッチ回路Ａ１
を選択する。また、シフトクロック入力部５１によって
ラッチ回路Ａ１にデータ信号Ｄ１の書込みが指示され
る。The shift clock signal CK shown in FIG.
And the inverted shift clock signal ICK shown in FIG. 5 (3) is the same signal as each signal shown in FIGS. 4 (2) and (3). FIG. 5 (2) shows an output from the data source 41,
FIG. 4 is a waveform diagram of a data signal D input to a latch circuit group 33. Data signal D is output at cycle T / 2. The data signal D is synchronized in the control circuit 32 so as to always include the period W shown in FIG. 5A during the period T / 2, and is output from the data source 41. FIG. 5D is a waveform diagram of the signal EL output from the latch address controller 36, and shows which even-numbered latch circuit of the latch circuit group 33 is instructed to permit input. FIG.
(5) is a waveform diagram of the signal OL output from the latch address controller 37, and shows which of the odd-numbered latch circuits of the latch circuit group 33 is instructed to permit input. Since the shift clock signal CK falls during the period W from the time t11, the latch circuit A0 is selected by the output signal EL of the latch address controller 36. The shift clock input unit 51 instructs the latch circuit A0 to write the data signal D0. In the period W from the time t12, the inverted shift clock signal ICK falls, so that the latch signal A1 is output by the output signal OL of the latch address controller 37.
Select The shift clock input unit 51 instructs the latch circuit A1 to write the data signal D1.

【００３４】図６は、データ信号Ｄとシフトクロック信
号ＣＫについて示したタイミングチャートである。時刻
ｔ１６からの期間Ｔ／２で供給されるデータ信号Ｄ０と
して同時に送られるデータＥ００〜Ｅ０７は、ラインＬ
０〜Ｌ７を介して出力される。また時刻ｔ１７からの期
間Ｔ／２で供給されるデータ信号Ｄ１として同時に送ら
れるデータＥ１０〜Ｅ１７は、ラインＬ０〜Ｌ７を介し
て出力される。図６（１）〜（４）に示すデータ信号Ｓ
Ｌ０〜ＳＬ７は、それぞれラインＬ０〜Ｌ７を介してラ
ッチ回路群３３に供給される信号である。図６（５）に
示すシフトクロック信号ＣＫは、図５（１）に示すシフ
トクロック信号ＣＫと同一の信号である。データ信号Ｓ
Ｌ０〜ＳＬ７のデータ転送期間内である期間Ｗの間に、
それぞれ対応するラッチセル４６にデータがラッチされ
る。FIG. 6 is a timing chart showing the data signal D and the shift clock signal CK. The data E00 to E07 transmitted simultaneously as the data signal D0 supplied in the period T / 2 from the time t16 correspond to the line L
Output via 0-L7. Data E10 to E17 simultaneously transmitted as the data signal D1 supplied in the period T / 2 from the time t17 are output via the lines L0 to L7. The data signal S shown in FIGS.
L0 to SL7 are signals supplied to the latch circuit group 33 via the lines L0 to L7, respectively. The shift clock signal CK shown in FIG. 6 (5) is the same signal as the shift clock signal CK shown in FIG. 5 (1). Data signal S
During a period W which is within the data transfer period of L0 to SL7,
Data is latched in the corresponding latch cells 46, respectively.

【００３５】以上のように本実施例によれば、ラッチ回
路群３３に入力されるデータは、シフトクロック信号Ｃ
Ｋの立下り波形と、シフトクロック信号ＣＫの立上り波
形である反転クロック信号ＩＣＫの立下り波形との２つ
の信号の立下り波形によってラッチされるので、単一の
信号の立上りもしくは立下り波形のみでラッチする場合
よりも、データ量の増加によるシフトクロック信号ＣＫ
の周波数の上昇を抑えることができる。As described above, according to the present embodiment, the data input to the latch circuit group 33 is the shift clock signal C
Since the signal is latched by the falling waveforms of two signals, that is, the falling waveform of K and the falling waveform of the inverted clock signal ICK which is the rising waveform of the shift clock signal CK, only the rising or falling waveform of a single signal is latched. Shift clock signal CK due to an increase in the amount of data
Can be suppressed from increasing.

【００３６】なお、本実施例では、反転回路３８を用い
てシフトクロック信号ＣＫを反転した信号ＩＣＫを用意
することによって、８ｂｉｔラッチ回路群３３を構成す
るラッチ回路を、すべてシフトクロック信号ＣＫの立下
り波形のみに応答する同一のラッチ回路とし、ラッチ回
路の構成を共通化したけれども、本発明の他の実施例と
して、８ｂｉｔラッチ回路群３３の奇数番目のラッチ回
路Ａ１，Ａ３，Ａ５，…を入力信号の立上り波形によっ
て動作するように、シフトクロック信号ＣＫを反転する
反転回路を奇数番目のラッチ回路Ａ１，Ａ３，Ａ５，…
のもとに個別的に設け、偶数番目のラッチ回路Ａ０，Ａ
２，Ａ４，…を入力信号の立下り波形によって動作する
上述した実施例と同様に用いる。こうして２種類のラッ
チ回路を用いることによっても第１の実施例と同様の効
果が得られ、本実施例では図１における反転回路３９は
用いられない。In this embodiment, the signal ICK obtained by inverting the shift clock signal CK using the inverting circuit 38 is prepared, so that all the latch circuits constituting the 8-bit latch circuit group 33 are set up in response to the shift clock signal CK. Although the same latch circuit responds only to the down waveform and the configuration of the latch circuit is shared, as another embodiment of the present invention, the odd-numbered latch circuits A1, A3, A5,. The inverting circuit for inverting the shift clock signal CK so as to operate according to the rising waveform of the input signal includes odd-numbered latch circuits A1, A3, A5,.
, And the even-numbered latch circuits A0, A
2, A4,... Are used in the same manner as in the above-described embodiment which operates according to the falling waveform of the input signal. By using two types of latch circuits in this manner, the same effect as in the first embodiment can be obtained. In this embodiment, the inverting circuit 39 in FIG. 1 is not used.

【００３７】[0037]

【発明の効果】以上のように本発明によれば、データの
書込みをラッチ回路に指示するラッチ指令信号におい
て、その立上り波形と立下り波形の両方のタイミングで
ラッチ回路にデータを書込めるようにしたために、ラッ
チ指令信号の周波数を上昇させることなく、データの処
理量を今までの２倍にすることができる。そのため、ラ
ッチ指令信号の発振周波数を低く抑えることができ、回
路に悪影響を及ぼす不要な電磁波の発生が抑制される。
また、ラッチ指令信号を反転する回路を用いることで、
ラッチ指令信号と、極性の反転したラッチ指令信号との
２種類の信号が準備されるので、ラッチ回路はラッチ指
令信号の立上り波形、立下り波形のいずれか一方にのみ
応答する１種類の構成で済む。As described above, according to the present invention, in a latch command signal for instructing a latch circuit to write data, data can be written to the latch circuit at both the rising waveform and the falling waveform. Therefore, the data processing amount can be doubled without increasing the frequency of the latch command signal. Therefore, the oscillation frequency of the latch command signal can be suppressed low, and the generation of unnecessary electromagnetic waves that adversely affect the circuit is suppressed.
Also, by using a circuit that inverts the latch command signal,
Since two types of signals, a latch command signal and a latch command signal with inverted polarity, are prepared, the latch circuit has one type of configuration that responds to only one of the rising waveform and the falling waveform of the latch command signal. I'm done.

【００３８】また本発明によれば、立上り波形、立下り
波形のそれぞれでデータの書込みを行う２種類のラッチ
回路を用いたために、上述した効果と同様の効果が得ら
れるとともに、反転回路を省略することができるため
に、データラッチ装置の構造を簡略化することができ
る。Further, according to the present invention, since two types of latch circuits for writing data with each of the rising waveform and the falling waveform are used, the same effect as that described above can be obtained, and the inverting circuit is omitted. Therefore, the structure of the data latch device can be simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例であるデータラッチ装置３１
の概略的な構成を示すブロック図である。FIG. 1 shows a data latch device 31 according to an embodiment of the present invention.
FIG. 3 is a block diagram showing a schematic configuration of the.

【図２】データラッチ装置３１の使用例である液晶表示
装置７１の概略的な構成を示すブロック図である。FIG. 2 is a block diagram showing a schematic configuration of a liquid crystal display device 71 as an example of using the data latch device 31.

【図３】ラッチ回路群３３の概略的な構成を示すブロッ
ク図である。FIG. 3 is a block diagram showing a schematic configuration of a latch circuit group 33;

【図４】各ラッチアドレスコントローラ３６，３７の動
作を示すタイミングチャートである。FIG. 4 is a timing chart showing the operation of each of the latch address controllers 36 and 37.

【図５】データラッチ装置３１の動作を示すタイミング
チャートである。FIG. 5 is a timing chart showing the operation of the data latch device 31.

【図６】データ信号Ｄとシフトクロック信号ＣＫについ
て示したタイミングチャートである。FIG. 6 is a timing chart showing a data signal D and a shift clock signal CK.

【図７】従来技術における典型的なデータラッチ装置１
の概略的なブロック図である。FIG. 7 shows a typical data latch device 1 in the prior art.
It is a schematic block diagram of.

【図８】従来技術におけるデータ信号Ｄとシフトクロッ
ク信号ＣＫについて示したタイミングチャートである。FIG. 8 is a timing chart showing a data signal D and a shift clock signal CK according to the related art.

【符号の説明】[Explanation of symbols]

３１ データラッチ装置 ３２ 制御回路 ３３ ８ｂｉｔラッチ回路群 ３４ １６０ｂｉｔラインラッチ回路 ３５ １６０ｂｉｔシフトレジスタ回路 ３６ 奇数ラッチアドレスコントローラ ３７ 偶数ラッチアドレスコントローラ ３８，３９ 反転回路 ４１ データ発生源 ４２ シフトクロック発生源 ４３ ラッチパルス発生源 ４６ａ〜４６ｅ ラッチセル REFERENCE SIGNS LIST 31 data latch device 32 control circuit 33 8-bit latch circuit group 34 160-bit line latch circuit 35 160-bit shift register circuit 36 odd-numbered latch address controller 37 even-numbered latch address controller 38, 39 inverting circuit 41 data source 42 shift clock source 43 latch pulse generation Source 46a-46e latch cell

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 表示装置の１水平表示ラインを構成する
複数個の画素にそれぞれ１ビットずつ対応する複数ビッ
トの表示データを、１水平走査期間毎に予め定めるクロ
ック信号に同期して予め定める数のビット数から成るデ
ータ群単位で出力するデータ発生源と、 前記クロック信号の２倍の周期の信号であって、隣接す
る立上り波形および立下り波形が前記データ群の隣接す
る伝送期間内にそれぞれ位置するラッチ指令信号を出力
するラッチ指令信号発生手段と、 前記ラッチ指令信号を反転して出力する反転回路と、 前記データ群の数と同数のラッチ回路からなり、前記複
数ビットの表示データをデータ群単位でラッチするラッ
チ回路群と、 前記データ群をラッチするラッチ回路を指定するアドレ
ス信号を、前記データ群の伝送タイミングに同期して出
力するラッチアドレス制御手段とを含んで構成され、 前記ラッチ回路群を構成する複数のラッチ回路のうち、
偶数番目に与えられるデータ群をラッチするラッチ回路
は、前記アドレス信号によって指定されている期間内
に、前記ラッチ指令信号の立上り波形または立下り波形
のいずれか一方に応答して、データ群をラッチし、 奇数番目に与えられるデータ群をラッチするラッチ回路
は、前記アドレス信号によって指定されている期間内
に、前記ラッチ指令信号の反転信号の立上り波形または
立下り波形の前記いずれか一方に応答して、データ群を
ラッチすることを特徴とするデータラッチ装置。1. A display apparatus comprising: a plurality of bits of display data corresponding to a plurality of pixels forming one horizontal display line of a display device, each bit corresponding to one bit; A data source that is output in data group units consisting of the number of bits of the data group, and a signal having a cycle twice as long as the clock signal, and adjacent rising waveforms and falling waveforms respectively within adjacent transmission periods of the data group. A latch command signal generating unit that outputs a latch command signal that is positioned; an inverting circuit that inverts and outputs the latch command signal; and a latch circuit that has the same number as the number of the data groups. A latch circuit group for latching the data group; and an address signal for designating a latch circuit for latching the data group. Is configured to include a latch address control means for synchronizing and outputting, among the plurality of latch circuits constituting the latch circuit group,
A latch circuit that latches an even-numbered data group latches the data group in response to one of a rising waveform and a falling waveform of the latch command signal within a period designated by the address signal. The latch circuit that latches the odd-numbered data group responds to either one of the rising waveform or the falling waveform of the inverted signal of the latch command signal within a period designated by the address signal. And a data latch device for latching a data group. 【請求項２】 表示装置の１水平表示ラインを構成する
複数個の画素にそれぞれ１ビットずつ対応する複数ビッ
トの表示データを、１水平走査期間毎に予め定めるクロ
ック信号に同期して予め定める数のビット数から成るデ
ータ群単位で出力するデータ発生源と、 前記クロック信号の２倍の周期の信号であって、隣接す
る立上り波形および立下り波形が前記データ群の隣接す
る伝送期間内にそれぞれ位置するラッチ指令信号を出力
するラッチ指令信号発生手段と、 前記データ群の数と同数のラッチ回路からなり、前記複
数ビットの表示データをデータ群単位でラッチするラッ
チ回路群と、 前記データ群をラッチするラッチ回路を指定するアドレ
ス信号を、前記データ群の伝送タイミングに同期して出
力するラッチアドレス制御手段とを含んで構成され、 前記ラッチ回路群を構成する複数のラッチ回路のうち、
偶数番目に与えられるデータ群をラッチするラッチ回路
は、前記アドレス信号によって指定されている期間内
に、前記ラッチ指令信号の立上り波形または立下り波形
のいずれか一方に応答して、データ群をラッチし、 奇数番目に与えられるデータ群をラッチするラッチ回路
は、前記アドレス信号によって指定されている期間内
に、前記ラッチ指令信号の立上り波形または立下り波形
のいずれか他方に応答して、データ群をラッチすること
を特徴とするデータラッチ装置。2. A method according to claim 1, wherein a plurality of bits of display data each corresponding to a plurality of pixels constituting one horizontal display line of the display device are synchronized with a predetermined clock signal for each horizontal scanning period. A data source that is output in data group units consisting of the number of bits of the data group, and a signal having a cycle twice as long as the clock signal, and adjacent rising waveforms and falling waveforms respectively within adjacent transmission periods of the data group. A latch command signal generating unit that outputs a latch command signal that is located; a latch circuit group that includes the same number of latch circuits as the number of the data groups; and a latch circuit group that latches the plurality of bits of display data in data group units; Latch address control means for outputting an address signal designating a latch circuit to be latched in synchronization with the transmission timing of the data group. And a plurality of latch circuits constituting the latch circuit group.
A latch circuit that latches an even-numbered data group latches the data group in response to one of a rising waveform and a falling waveform of the latch command signal within a period designated by the address signal. The latch circuit that latches the odd-numbered data group responds to the other of the rising waveform and the falling waveform of the latch command signal within a period designated by the address signal. A data latch device for latching data.