JP3255973B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、半導体装置に係り、特
に、III-Ｖ族化合物半導体を用いた電界効果トランジス
タおよびバイポーラトランジスタに適用するのに好適な
技術に関する。The present invention relates to relates to a semiconductor equipment, in particular, a technique suitable for application to field effect transistors and bipolar transistors using a group III-V compound semiconductor.

【０００２】[0002]

【従来の技術】例えば、ＧａＡｓ／ＡｌＧａＡｓヘテロ
接合電界効果トランジスタを高性能化するためにはソー
ス抵抗の低減が必要である。そこで、ソース電極と半導
体層のコンタクト部に選択成長技術で形成した高濃度コ
ンタクト層を用いることによりソース抵抗を低減する方
法が考案されている。2. Description of the Related Art For example, in order to improve the performance of a GaAs / AlGaAs heterojunction field effect transistor, it is necessary to reduce the source resistance. Therefore, a method of reducing source resistance by using a high-concentration contact layer formed by a selective growth technique in a contact portion between a source electrode and a semiconductor layer has been devised.

【０００３】例えば、特願平２−２６８３６１号には、
次のような方法が記載されている。For example, Japanese Patent Application No. 2-268361 discloses that
The following method is described.

【０００４】図２は、この従来の電界効果トランジスタ
の断面図である。半絶縁性ＧａＡｓ基板１上にｎ型Ｇａ
Ａｓチャネル層１０５を有する能動層をエピタキシャル
成長した後、コンタクト部の能動層をエッチング除去
し、続いてコンタクト部にＭＯＣＶＤ法により高濃度ｎ
型ＧａＡｓコンタクト層８を選択成長する。この方法で
は、チャネル層１０５とコンタクト層８が直接接触した
構造によりソース抵抗が低減されている。FIG. 2 is a sectional view of the conventional field effect transistor. N-type Ga on a semi-insulating GaAs substrate 1
After epitaxially growing the active layer having the As channel layer 105, the active layer in the contact portion is removed by etching.
The type GaAs contact layer 8 is selectively grown. In this method, the source resistance is reduced by the structure in which the channel layer 105 and the contact layer 8 are in direct contact.

【０００５】また、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合
バイポーラトランジスタを高性能化するためにはベース
抵抗の低減が必要である。ここでも、選択成長技術で形
成した高濃度コンタクト層による抵抗低減法が考案され
ている。（例えば、信学技報ＥＤ９０−１３６、２５
頁）In order to improve the performance of a GaAs / AlGaAs heterojunction bipolar transistor, it is necessary to reduce the base resistance. Also here, a method of reducing resistance by using a high-concentration contact layer formed by a selective growth technique has been devised. (For example, IEICE Technical Report ED90-136, 25
page)

【０００６】[0006]

【発明が解決しようとする課題】上記従来技術ではチャ
ネル層またはベース層の材料にＧａＡｓを用いている
が、それに代わりＩｎＧａＡｓを用いれば、電子飽和速
度の向上やドーピングの高濃度化が可能となり、性能向
上が期待できる。In the above prior art, GaAs is used for the material of the channel layer or the base layer. However, if InGaAs is used instead, it is possible to improve the electron saturation speed and increase the concentration of doping. Performance improvement can be expected.

【０００７】しかし、ＩｎＧａＡｓをチャネル層または
ベース層に用いる場合には、チャネル層またはベース層
とコンタクト層との接触抵抗が増大してしまうという問
題がある。However, when InGaAs is used for the channel layer or the base layer, there is a problem that the contact resistance between the channel layer or the base layer and the contact layer increases.

【０００８】本発明は、チャネル層またはベース層等の
導電層とこれとは別体のコンタクト層との接触抵抗が小
さいコンタクト部を有する半導体装置を提供することを
目的とする。[0008] The present invention includes a conductive layer such as the channel layer or the base layer from this and to provide a semiconductor equipment comprising a contact portion contact resistance is small with separate contact layer.

【０００９】[0009]

【課題を解決するための手段】上記目的は、キャリアの
バンドレベルが導電層の材料と連続な材料から成る半導
体層（以下、キャリア廻り込み経路形成層と称す）を導
電層に接触し、かつコンタクト層と導電層を介して或い
は導電層を介さずに直接接触するように形成した半導体
装置の構造により達成できる。ここで、バンドレベルが
導電層の材料と連続な材料とは、導電層がｎ型の場合は
導電層の材料と電子親和力が等しい半導体層を指し、導
電層がｐ型の場合は導電層の材料と電子親和力とバンド
ギャップの和が等しい半導体層を指す。The object of the present invention is to provide a semiconductor layer (hereinafter, referred to as a carrier circulating path forming layer) in which the band level of a carrier is made of a material continuous with the material of the conductive layer, and This can be achieved by a structure of a semiconductor device formed so as to be in direct contact with a contact layer via a conductive layer or without a conductive layer. Here, the material whose band level is continuous with the material of the conductive layer refers to a semiconductor layer having the same electron affinity as the material of the conductive layer when the conductive layer is n-type, and the conductive layer when the conductive layer is p-type. A semiconductor layer in which the sum of the material, the electron affinity, and the band gap is equal.

【００１０】[0010]

【００１１】[0011]

【作用】以下に本発明の作用を説明する。図３（ａ）お
よび図３（ｂ）は、電界効果トランジスタにおいて接触
抵抗が増大する原因を説明するための図で、各々ＧａＡ
ｓチャネル層の場合およびＩｎＧａＡｓチャネル層の場
合のコンタクト部の断面図である。The operation of the present invention will be described below. FIGS. 3A and 3B are diagrams for explaining the cause of an increase in contact resistance in a field-effect transistor.
It is sectional drawing of the contact part in the case of an s channel layer and the case of an InGaAs channel layer.

【００１２】接触抵抗が増大する第１の原因は、アンド
ープＡｌＧａＡｓ層６とｎ型ＧａＡｓコンタクト層８の
接触部に高濃度の界面準位が生成して、チャネル層１０
５，５とコンタクト層８との接触部付近を空乏化する効
果のためであると考えられる。The first cause of the increase in the contact resistance is that a high-concentration interface state is generated at the contact portion between the undoped AlGaAs layer 6 and the n-type GaAs contact layer 8, and the channel layer 10
This is considered to be due to the effect of depleting the vicinity of the contact portion between the contact layers 5 and 5 and the contact layer 8.

【００１３】第２の原因は次の如くである。空乏化の効
果は、ＧａＡｓチャネル１０５およびＩｎＧａＡｓチャ
ネル５の両方共に存在する。しかし、図３（ａ）のよう
に、ｎ型ＧａＡｓチャネル１０５の場合は、チャネル層
１０５の基板側が、同じくＧａＡｓから成るバッファ層
３なので、空乏化した領域２０２の基板側をキャリアが
容易に廻り込み、バッファ層３中に形成されるキャリア
の廻り込み経路２０３を通ってチャネル層１０５に達す
る。したがって、接触部は低抵抗であり問題ない。これ
に対して、図３（ｂ）のように、チャネル層５にｎ型Ｉ
ｎＧａＡｓを用いた場合には、ｎ型ＩｎＧａＡｓチャネ
ル層５の基板側のバッファ層３がＧａＡｓから成るた
め、両者の接合面はヘテロ接合面２０４であり、バンド
図の伝導帯は不連続となる。その結果、基板側からのキ
ャリアの廻り込みはＩｎＧａＡｓ／ＧａＡｓヘテロ界面
２０４で阻害され、接触部が高抵抗化してしまう（例え
ば、１ｋ〜１００ｋΩ）。したがって、接触抵抗増大の
第２の原因は、チャネル層に接して存在する層がチャネ
ル層とヘテロ接合（バンド不連続）を形成することにあ
る。The second cause is as follows. The depletion effect exists for both the GaAs channel 105 and the InGaAs channel 5. However, as shown in FIG. 3A, in the case of the n-type GaAs channel 105, since the substrate side of the channel layer 105 is the buffer layer 3 also made of GaAs, carriers easily flow around the substrate side of the depleted region 202. The carrier reaches the channel layer 105 through the carrier wraparound path 203 formed in the buffer layer 3. Therefore, the contact portion has a low resistance and poses no problem. On the other hand, as shown in FIG.
When nGaAs is used, since the buffer layer 3 on the substrate side of the n-type InGaAs channel layer 5 is made of GaAs, the junction surface between them is the hetero junction surface 204, and the conduction band in the band diagram is discontinuous. As a result, the carrier wraparound from the substrate side is hindered at the InGaAs / GaAs hetero interface 204, and the contact portion becomes high in resistance (for example, 1 k to 100 kΩ). Therefore, the second cause of the increase in contact resistance is that a layer existing in contact with the channel layer forms a heterojunction (band discontinuity) with the channel layer.

【００１４】ここで、生成される界面準位の濃度は、材
料によって異なる。ＩＩＩ−Ｖ族化合物半導体の中でも
Ａｌを含むＡｌＧａＡｓは他に比べ界面準位濃度が高
い。Here, the concentration of the generated interface state differs depending on the material. Among the III-V compound semiconductors, AlGaAs containing Al has a higher interface state concentration than others.

【００１５】また、ＧａＡｓ／ＡｌＧａＡｓヘテロ接合
バイポーラトランジスタの場合も、電界効果トランジス
タの場合と同様の原因で接触抵抗が増大する。この場
合、電界効果トランジスタのチャネル層とバッファ層
を、各々バイポーラトランジスタのベース層とコレクタ
層に置き換えれて考えればよい。Also, in the case of a GaAs / AlGaAs heterojunction bipolar transistor, the contact resistance increases for the same reason as in the case of the field effect transistor. In this case, the channel layer and the buffer layer of the field effect transistor may be replaced with the base layer and the collector layer of the bipolar transistor, respectively.

【００１６】さらに、本発明の対象は上記コンタクト不
良の発生する半導体装置であれば、電界効果トランジス
タやバイポーラトランジスタに限らない。Further, the subject of the present invention is not limited to a field effect transistor or a bipolar transistor as long as the above-mentioned contact failure occurs in a semiconductor device.

【００１７】本発明では、キャリアに関するバンドが導
電層と連続なキャリア廻り込み経路形成層を設けたの
で、コンタクト層中のキャリアはキャリア廻り込み経路
形成層を介して、導電層中へ流入する。或いは逆に、導
電層中のキャリアがキャリア廻り込み経路形成層を介し
て、コンタクト層中に流出する。その結果、ヘテロ接合
面のバンド不連続によるキャリアの廻り込み阻害を緩和
することができ、低抵抗の接触部を得ることができる。
図１は、本発明による電界効果トランジスタの一例の断
面図、図４は、図１の電界効果トランジスタのバンド構
造を示す図である。例えば、ＩｎＧａＡｓチャネル層５
の基板側にＩｎＧａＡｓ層４またはＩｎＧａＡｓからＧ
ａＡｓまでＩｎ組成を変化させたグレーデッド層４を挿
入する（図１、図４参照）。これにより、ＩｎＧａＡｓ
／ＧａＡｓヘテロ接合面（符号５と３の層の接合面）の
バンド不連続によるキャリアの廻り込み阻害が緩和さ
れ、チャネル層としてＧａＡｓを用いた場合と同様に低
抵抗の接触部となる。In the present invention, the carrier in the contact layer flows into the conductive layer through the carrier wrapping path forming layer because the band relating to the carrier has the carrier wrapping path forming layer continuous with the conductive layer. Or, conversely, carriers in the conductive layer flow out into the contact layer via the carrier wraparound path forming layer. As a result, it is possible to alleviate the inhibition of carrier wraparound due to band discontinuity at the heterojunction surface, and to obtain a low-resistance contact portion.
FIG. 1 is a cross-sectional view of an example of the field-effect transistor according to the present invention, and FIG. 4 is a diagram showing a band structure of the field-effect transistor of FIG. For example, the InGaAs channel layer 5
From the InGaAs layer 4 or InGaAs to the substrate side of
The graded layer 4 in which the In composition is changed up to aAs is inserted (see FIGS. 1 and 4). Thereby, InGaAs
Inhibition of carrier wraparound due to band discontinuity at the / GaAs heterojunction surface (the junction surface of layers 5 and 3) is reduced, and a low-resistance contact portion is formed as in the case of using GaAs as the channel layer.

【００１８】なお、キャリア廻り込み経路形成層の形成
場所は、図１、図４では導電層に対し基板側であるが、
基板と反対側でも良いことは、本発明の技術思想から明
らかである。In FIG. 1 and FIG. 4, the formation site of the carrier wraparound path forming layer is on the substrate side with respect to the conductive layer.
It is clear from the technical idea of the present invention that the opposite side to the substrate may be used.

【００１９】また、本発明の技術思想からすれば、Ｇａ
Ａｓ層３がなくても良いこと、およびコンタクト層と導
電層とは接触していなくても良いことは明らかである。According to the technical idea of the present invention, Ga
It is clear that the As layer 3 does not need to be provided, and that the contact layer and the conductive layer need not be in contact with each other.

【００２０】さらに、アンドープＡｌＧａＡｓ層６は、
特に界面準位の発生が多いが、ＩｎＧａＡｓチャネル層
５でも界面準位は発生し、それによって生じる空乏層が
存在する。したがって、アンドープＡｌＧａＡｓ層６を
有していない構造の半導体装置に対しても、本発明は効
果がある。Further, the undoped AlGaAs layer 6
In particular, although interface states frequently occur, interface states also occur in the InGaAs channel layer 5, and there is a depletion layer caused by the interface states. Therefore, the present invention is also effective for a semiconductor device having a structure not having the undoped AlGaAs layer 6.

【００２１】[0021]

【実施例】実施例１ 本実施例は電界効果トランジスタへの適用例で、図１
は、本発明の第１の実施例の電界効果トランジスタの断
面図である。その作製方法を以下に示す。Embodiment 1 This embodiment is an example of application to a field effect transistor.
1 is a sectional view of a field effect transistor according to a first embodiment of the present invention. The manufacturing method is described below.

【００２２】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンド−プＧａＡｓ層（厚さ３００ｎｍ）２、ｐ型
ＧａＡｓ層（Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ３０
０ｎｍ）３、ｐ型ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｂ
ｅ不純物濃度３×１０¹⁶/cm³、厚さ１５ｎｍ）４、ｎ型
ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｓｉ不純物濃度１×
１０¹⁹/cm³、厚さ５ｎｍ）５、アンド−プＡｌＧａＡｓ
層（Ａｌ組成０.３、厚さ１０ｎｍ）６、アンドープＧ
ａＡｓ層（厚さ３５ｎｍ）７を順次成長する。成長時の
基板温度は４８０度から５４０度とし、キャリアの補償
とＩｎの再蒸発および不純物の拡散を抑止した。The semi-insulating GaAs substrate 1 is formed by the MBE method.
An undoped GaAs layer (thickness: 300 nm) 2, a p-type GaAs layer (Be impurity concentration: 3 × 10 ¹⁶ / cm ³ , thickness: 30)
0 nm) 3, p-type InGaAs layer (In composition 0.2, B
e impurity concentration 3 × 10 ¹⁶ / cm ³ , thickness 15 nm) 4, n-type InGaAs layer (In composition 0.2, Si impurity concentration 1 ×)
10 ¹⁹ / cm ³ , thickness 5 nm) 5, undoped AlGaAs
Layer (Al composition 0.3, thickness 10 nm) 6, undoped G
An aAs layer (thickness: 35 nm) 7 is sequentially grown. The substrate temperature during the growth was set to 480 to 540 degrees, and carrier compensation, re-evaporation of In and diffusion of impurities were suppressed.

【００２３】ここで、ｐ型ＩｎＧａＡｓ層４とｎ型Ｉｎ
ＧａＡｓ層５はそれらの下側のＧａＡｓと格子定数が異
なるため、それらの層が厚すぎると（臨界膜厚を超える
と）それらの層に結晶欠陥が入る。したがって、それら
の層の厚さの総和を臨界膜厚以下に設定する必要があ
る。本実施例では、それらの層の厚さの総和を２０ｎｍ
に設定して結晶欠陥が入るのを防いでいる。Here, the p-type InGaAs layer 4 and the n-type InGaAs
Since the GaAs layer 5 has a different lattice constant from that of the underlying GaAs, if these layers are too thick (exceeding the critical film thickness), they will have crystal defects. Therefore, it is necessary to set the total of the thicknesses of those layers to be equal to or less than the critical film thickness. In this embodiment, the total thickness of those layers is 20 nm.
Is set to prevent crystal defects from entering.

【００２４】次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラ
ズマエッチング法により、コンタクト部の半導体層を表
面から５０ないし１５０ｎｍエッチングし、続いて、Ｍ
ＯＣＶＤ法により、コンタクト部にｎ型ＧａＡｓ層（Ｓ
ｉ不純物濃度１×１０¹⁹/cm³、厚さ７００ｎｍ）８を選
択成長する。選択成長時の基板温度は５４０度とし、Ｉ
ｎＧａＡｓチャネル層の不純物の拡散を抑止した。Next, the semiconductor layer of the contact portion is etched from the surface by 50 to 150 nm by ECR plasma etching using SiCl ₄ gas.
By an OCVD method, an n-type GaAs layer (S
An i impurity concentration of 1 × 10 ¹⁹ / cm ³ and a thickness of 700 nm) 8 is selectively grown. The substrate temperature during the selective growth was 540 degrees, and I
The diffusion of impurities in the nGaAs channel layer was suppressed.

【００２５】次に、リフトオフ法により、ｎ型ＧａＡｓ
層８上にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、
ドレイン電極１０を形成し、４００度で合金化処理す
る。ＣＣｌ₂Ｆ₂ガスを用いた反応性イオンエッチング法
により、ゲート電極形成部のアンドープＧａＡｓ７をエ
ッチング除去し、続いて、リフトオフ法により、Ｔｉ／
Ｐｔ／Ａｕ積層膜のゲ−ト電極１１を形成する。Next, n-type GaAs is formed by a lift-off method.
A source electrode 9 of an AuGe / Ni / Au laminated film on the layer 8;
A drain electrode 10 is formed and alloying is performed at 400 degrees. The undoped GaAs 7 at the gate electrode forming portion is etched away by a reactive ion etching method using a CCl ₂ F ₂ gas, and subsequently, Ti /
A gate electrode 11 of a Pt / Au laminated film is formed.

【００２６】以上の工程で作製した電界効果トランジス
タでは、ｎ型ＩｎＧａＡｓチャネル層５の基板側にキャ
リア伝導補助層として働くｐ型ＩｎＧａＡｓ層４を挿入
した効果により、ｎ型ＩｎＧａＡｓ層５とｎ型ＧａＡｓ
層８の接触抵抗を幅１０μm当たり１０Ωまで低減でき
た。その結果、ソース抵抗が幅１０μm当たり２５Ωと
小さいため相互コンダクタンス係数Ｋの値が幅１０μm
当たり１４ｍＡ/Ｖ²と大きく、相互コンダクタンスが大
きい良好なトランジスタ特性を実現できた。In the field effect transistor manufactured in the above steps, the n-type InGaAs layer 5 and the n-type GaAs are formed by the effect of inserting the p-type InGaAs layer 4 serving as a carrier conduction auxiliary layer on the substrate side of the n-type InGaAs channel layer 5.
The contact resistance of the layer 8 could be reduced to 10Ω per 10 μm width. As a result, since the source resistance is as small as 25Ω per 10 μm width, the value of the transconductance coefficient K is 10 μm width.
As a result, good transistor characteristics with a large mutual conductance of 14 mA / V ² were realized.

【００２７】また、本実施例では、キャリア伝導補助層
をチャネル層に対し基板側に設けたが、基板と反対側に
設けても本発明の効果があることはいうまでもない。た
だし、ゲートからチャネル層までの距離が長くなり電界
効果トランジスタとして実用性が低下する。Further, in this embodiment, the carrier conduction auxiliary layer is provided on the substrate side with respect to the channel layer, but it goes without saying that the effect of the present invention can be obtained even if it is provided on the side opposite to the substrate. However, the distance from the gate to the channel layer increases, and the practicability as a field-effect transistor decreases.

【００２８】実施例２ 本発明の第２の実施例について、図５の断面図を用いて
説明する。本実施例も電界効果トランジスタへの適用例
である。その作製方法を以下に示す。Embodiment 2 A second embodiment of the present invention will be described with reference to the sectional view of FIG. This embodiment is also an example of application to a field effect transistor. The manufacturing method is described below.

【００２９】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンド−プＧａＡｓ層（厚さ３００ｎｍ）２、ｐ型
ＧａＡｓ層（Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ３０
０ｎｍ）３、ｐ型ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｂ
ｅ不純物濃度３×１０¹⁶/cm³、厚さ１５ｎｍ）４、ｎ型
ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｓｉ不純物濃度１×
１０¹⁹/cm³、厚さ５ｎｍ）５、アンド−プＡｌＧａＡｓ
層（Ａｌ組成０.３、厚さ１０ｎｍ）６を順次成長す
る。成長時の基板温度は４８０度から５４０度とし、キ
ャリアの補償とＩｎの再蒸発および不純物の拡散を抑止
した。The semi-insulating GaAs substrate 1 is formed by the MBE method.
An undoped GaAs layer (thickness: 300 nm) 2, a p-type GaAs layer (Be impurity concentration: 3 × 10 ¹⁶ / cm ³ , thickness: 30)
0 nm) 3, p-type InGaAs layer (In composition 0.2, B
e impurity concentration 3 × 10 ¹⁶ / cm ³ , thickness 15 nm) 4, n-type InGaAs layer (In composition 0.2, Si impurity concentration 1 ×)
10 ¹⁹ / cm ³ , thickness 5 nm) 5, undoped AlGaAs
A layer (Al composition 0.3, thickness 10 nm) 6 is sequentially grown. The substrate temperature during the growth was set to 480 to 540 degrees, and carrier compensation, re-evaporation of In and diffusion of impurities were suppressed.

【００３０】次に、ＮＦ₃ガスを用いたドライエッチン
グ法により、アンドープＡｌＧａＡｓ層６上にＷＳｉ／
Ｗ積層膜のゲ−ト電極１１を形成する。Next, WSi / WSi / NSi is deposited on the undoped AlGaAs layer 6 by dry etching using NF ₃ gas.
A gate electrode 11 of a W laminated film is formed.

【００３１】ＳｉＣｌ₄ガスを用いたＥＣＲプラズマエ
ッチング法により、コンタクト部の半導体層を表面から
１５ないし５０ｎｍエッチングする。続いて、ＣＨ₃Ｂ
ｒガスを用いた光ドライエッチング法により、アンドー
プＡｌＧａＡｓ層６にたいしてｐ型ＧａＡｓ層３、ｐ型
ＩｎＧａＡｓ層４、ｎ型ＩｎＧａＡｓ層５を選択的に１
００ｎｍ等方性エッチングし、アンドープＡｌＧａＡｓ
層６の下側にアンダーカットを施す。続いて、ＭＯＣＶ
Ｄ法により、コンタクト部にｎ型ＧａＡｓ層（Ｓｉ不純
物濃度１×１０¹⁹/cm³、厚さ７００ｎｍ）８を選択成長
する。選択成長時の基板温度は５４０度とし、ＩｎＧａ
Ａｓチャネル層５の不純物の拡散を抑止した。The semiconductor layer at the contact portion is etched from the surface by 15 to 50 nm by ECR plasma etching using SiCl ₄ gas. Then, CH ₃ B
The p-type GaAs layer 3, the p-type InGaAs layer 4, and the n-type InGaAs layer 5 are selectively removed from the undoped AlGaAs layer 6 by an optical dry etching method using r gas.
00nm isotropically etched, undoped AlGaAs
An undercut is made below layer 6. Next, MOCV
An n-type GaAs layer (Si impurity concentration: 1 × 10 ¹⁹ / cm ³ , thickness: 700 nm) 8 is selectively grown on the contact portion by the D method. The substrate temperature during the selective growth was 540 degrees, and InGa
The diffusion of the impurity in the As channel layer 5 was suppressed.

【００３２】リフトオフ法により、ｎ型ＧａＡｓ層８上
にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、ドレイ
ン電極１０を形成し、４００度で合金化処理する。The source electrode 9 and the drain electrode 10 of the AuGe / Ni / Au laminated film are formed on the n-type GaAs layer 8 by the lift-off method, and are alloyed at 400 degrees.

【００３３】以上の工程で作製した電界効果トランジス
タでは、ｎ型ＩｎＧａＡｓ層５の基板側にｐ型ＩｎＧａ
Ａｓ層４を挿入した効果により、ｎ型ＩｎＧａＡｓ層５
とｎ型ＧａＡｓ層８の接触抵抗を幅１０μm当たり１０
Ωまで低減できた。また、本実施例ではアンダーカット
を施すことによりｎ型ＧａＡｓ層８をゲート電極１１に
近づけたため、アンドープＡｌＧａＡｓ層６の下側の寄
生抵抗を２Ωまで低減できた。その結果、ソース抵抗は
幅１０μm当たり１７Ωまで低減できた。In the field-effect transistor manufactured by the above-described steps, the p-type InGa
Due to the effect of inserting the As layer 4, the n-type InGaAs layer 5 is formed.
And n-type GaAs layer 8 with a contact resistance of 10 per 10 μm width.
Ω could be reduced. Further, in this embodiment, the n-type GaAs layer 8 was brought closer to the gate electrode 11 by performing undercut, so that the parasitic resistance under the undoped AlGaAs layer 6 could be reduced to 2Ω. As a result, the source resistance could be reduced to 17Ω per 10 μm width.

【００３４】実施例３ 本発明の第３の実施例について、図６の断面図を用いて
説明する。本実施例も電界効果トランジスタへの適用例
である。Embodiment 3 A third embodiment of the present invention will be described with reference to the sectional view of FIG. This embodiment is also an example of application to a field effect transistor.

【００３５】本実施例ではコンタクト層として、第１の
実施例のｎ型ＧａＡｓ層８に代わり、ｎ型ＩｎＧａＡｓ
層（Ｉｎ組成０.２、Ｓｉ不純物濃度１×１０¹⁹/cm³、
厚さ２０ｎｍ）１３とｎ型ＧａＡｓ層（Ｓｉ不純物濃度
１×１０¹⁹/cm³、厚さ６８０ｎｍ）８の積層構造を用い
る。その他の構造および製造方法は、第１の実施例と同
様である。In this embodiment, n-type InGaAs is used as the contact layer instead of the n-type GaAs layer 8 of the first embodiment.
Layer (In composition 0.2, Si impurity concentration 1 × 10 ¹⁹ / cm ³ ,
A laminated structure of 8 (thickness: 20 nm) 13 and n-type GaAs layer (Si impurity concentration: 1 × 10 ¹⁹ / cm ³ , thickness: 680 nm) 8 is used. Other structures and manufacturing methods are the same as in the first embodiment.

【００３６】第１の実施例では、接触面積の小さいｎ型
ＩｎＧａＡｓ層５とｎ型ＧａＡｓ層８の接触部がヘテロ
接合であり、接合部のバンド構造に生ずるノッチが接触
抵抗に悪影響している。本実施例では、接触面積が小さ
いｎ型ＩｎＧａＡｓ層５とｎ型ＩｎＧａＡｓ層１３の接
触部はホモ接合であり、また、ヘテロ接合となるｎ型Ｉ
ｎＧａＡｓ層１３とｎ型ＧａＡｓ層８の接触部は接触面
積が大きいため、バンド構造のノッチによる接触抵抗の
増加は無視できる。In the first embodiment, the contact portion between the n-type InGaAs layer 5 and the n-type GaAs layer 8 having a small contact area is a heterojunction, and the notch generated in the band structure of the junction adversely affects the contact resistance. . In this embodiment, the contact portion between the n-type InGaAs layer 5 and the n-type InGaAs layer 13 having a small contact area is a homojunction, and the n-type IGaAs is a heterojunction.
Since the contact area between the nGaAs layer 13 and the n-type GaAs layer 8 has a large contact area, an increase in contact resistance due to the notch of the band structure can be ignored.

【００３７】本実施例では、ｎ型ＩｎＧａＡｓ層５の基
板側にｐ型ＩｎＧａＡｓ層４を挿入した効果とｎ型Ｇａ
Ａｓ層８の基板側にｎ型ＩｎＧａＡｓ１３を挿入した効
果により、ｎ型ＩｎＧａＡｓ層５とｎ型ＧａＡｓ層８の
接触抵抗を幅１０μm当たり６Ωまで低減できた。その
結果、ソース抵抗が幅１０μm当たり２１Ω、Ｋ値が幅
１０μm当たり１５ｍＡ/Ｖ²と、良好なトランジスタ特
性を実現できた。In this embodiment, the effect of inserting the p-type InGaAs layer 4 on the substrate side of the n-type InGaAs layer 5 and the effect of n-type Ga
Due to the effect of inserting the n-type InGaAs 13 on the substrate side of the As layer 8, the contact resistance between the n-type InGaAs layer 5 and the n-type GaAs layer 8 could be reduced to 6Ω per 10 μm width. As a result, good transistor characteristics were realized with a source resistance of 21Ω per 10 μm width and a K value of 15 mA / V ² per 10 μm width.

【００３８】実施例４ 本発明の第４の実施例について、図７の断面図を用いて
説明する。本実施例も電界効果トランジスタへの適用例
である。その作製工程を以下に示す。Embodiment 4 A fourth embodiment of the present invention will be described with reference to the sectional view of FIG. This embodiment is also an example of application to a field effect transistor. The manufacturing process is described below.

【００３９】ＭＢＥ法により、半絶縁性ＩｎＰ基板１４
上にアンド−プＩｎＡｌＡｓ層（Ｉｎ組成０.５３、厚
さ３００ｎｍ）１５、ｐ型ＩｎＡｌＡｓ層（Ｉｎ組成
０.５３、Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ３００
ｎｍ）１６、ｐ型ＩｎＧａＡｓ層（Ｉｎ組成０.５３、
Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ５０ｎｍ）４、ｎ
型ＩｎＧａＡｓ層（Ｉｎ組成０.５３、Ｓｉ不純物濃度
１×１０¹⁹/cm³、厚さ５ｎｍ）５、アンド−プＩｎＡｌ
Ａｓ層（Ｉｎ組成０.５３、厚さ１０ｎｍ）１７、アン
ドープＩｎＧａＡｓ層（Ｉｎ組成０.５３、厚さ３５ｎ
ｍ）１８を順次成長する。成長時の基板温度は４８０度
から５４０度とし、キャリアの補償とＩｎの再蒸発およ
び不純物の拡散を抑止した。The semi-insulating InP substrate 14 is formed by the MBE method.
An undoped InAlAs layer (In composition 0.53, thickness 300 nm) 15 and a p-type InAlAs layer (In composition 0.53, Be impurity concentration 3 × 10 ¹⁶ / cm ³ , thickness 300)
nm) 16, a p-type InGaAs layer (In composition 0.53,
Be impurity concentration 3 × 10 ¹⁶ / cm ³ , thickness 50 nm) 4, n
Type InGaAs layer (In composition 0.53, Si impurity concentration 1 × 10 ¹⁹ / cm ³ , thickness 5 nm) 5, undoped InAl
As layer (In composition 0.53, thickness 10 nm) 17, undoped InGaAs layer (In composition 0.53, thickness 35 n)
m) grow 18 sequentially. The substrate temperature during the growth was set to 480 to 540 degrees, and carrier compensation, re-evaporation of In and diffusion of impurities were suppressed.

【００４０】次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラ
ズマエッチング法により、コンタクト部の半導体層を表
面から５０ないし１５０ｎｍエッチングし、続いて、Ｍ
ＯＣＶＤ法により、コンタクト部にｎ型ＩｎＧａＡｓ層
（Ｉｎ組成０.５３、Ｓｉ不純物濃度１×１０¹⁹/cm³、
厚さ７００ｎｍ）１９を選択成長する。選択成長時の基
板温度は５４０度とし、ＩｎＧａＡｓチャネル層５の不
純物の拡散を抑止した。Next, the semiconductor layer of the contact portion is etched from the surface by 50 to 150 nm by ECR plasma etching using SiCl ₄ gas.
By an OCVD method, an n-type InGaAs layer (In composition 0.53, Si impurity concentration 1 × 10 ¹⁹ / cm ³ ,
(Thickness: 700 nm) 19 is selectively grown. The substrate temperature during the selective growth was 540 ° C., and the diffusion of impurities in the InGaAs channel layer 5 was suppressed.

【００４１】リフトオフ法により、ｎ型ＩｎＧａＡｓ層
１９上にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、
ドレイン電極１０を形成し、４００度で合金化処理す
る。The source electrode 9 of the AuGe / Ni / Au laminated film is formed on the n-type InGaAs layer 19 by the lift-off method.
A drain electrode 10 is formed and alloying is performed at 400 degrees.

【００４２】ＣＨ₃Ｂｒガスを用いた光ドライエッチン
グ法により、ゲート電極形成部のアンドープＩｎＧａＡ
ｓ層１８をエッチング除去し、続いて、リフトオフ法に
より、Ｔｉ／Ｐｔ／Ａｕ積層膜のゲ−ト電極１１を形成
する。The undoped InGaAs of the gate electrode forming portion is formed by an optical dry etching method using CH ₃ Br gas.
The s layer 18 is removed by etching, and then a gate electrode 11 of a Ti / Pt / Au laminated film is formed by a lift-off method.

【００４３】以上の工程で作製した電界効果トランジス
タでは、ｎ型ＩｎＧａＡｓ層５の基板側にｐ型ＩｎＧａ
Ａｓ層４を挿入した効果により、ｎ型ＩｎＧａＡｓ層５
とｎ型ＩｎＧａＡｓ層１９の接触抵抗を幅１０μm当た
り６Ωまで低減できた。その結果、ソース抵抗が幅１０
μm当たり２１Ωまで低減できた。In the field-effect transistor manufactured by the above steps, the p-type InGa
Due to the effect of inserting the As layer 4, the n-type InGaAs layer 5 is formed.
And the contact resistance of the n-type InGaAs layer 19 could be reduced to 6Ω per 10 μm width. As a result, the source resistance becomes 10 width.
It could be reduced to 21Ω per μm.

【００４４】実施例５ 本発明の第５の実施例について、図８の断面図を用いて
説明する。本実施例はバイポ−ラトランジスタへの適用
例である。その作製工程を以下に示す。Embodiment 5 A fifth embodiment of the present invention will be described with reference to the sectional view of FIG. This embodiment is an example of application to a bipolar transistor. The manufacturing process is described below.

【００４５】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にｎ型ＧａＡｓ層（厚さ６００ｎｍ、Ｓｉ不純物濃度
５×１０¹⁸／ｃｍ³）２０、アンド−プＧａＡｓ層（厚
さ４００ｎｍ）２１、アンド−プＩｎＧａＡｓ層（Ｉｎ
組成比０．２、厚さ１５ｎｍ）２２、ｐ型ＩｎＧａＡｓ
層（Ｉｎ組成比０．２、Ｂｅ不純物濃度６×１０¹⁹／ｃ
ｍ³、厚さ５ｎｍ）２３、ｎ型ＡｌＧａＡｓ層（Ａｌ組
成比０．３、Ｓｉ不純物濃度１×１０¹⁸／ｃｍ³、厚さ
１００ｎｍ）２４、ｎ型ＧａＡｓ層（Ｓｉ不純物濃度５
×１０¹⁸／ｃｍ³、厚さ２００ｎｍ）２５を順次積層す
る。成長時の基板温度は４８０度から５４０度とし、Ｉ
ｎの再蒸発および不純物の拡散を抑止した。The semi-insulating GaAs substrate 1 is formed by the MBE method.
An n-type GaAs layer (600 nm thick, Si impurity concentration 5 × 10 ¹⁸ / cm ³ ) 20, an undoped GaAs layer (400 nm thick) 21, and an undoped InGaAs layer (In)
Composition ratio 0.2, thickness 15 nm) 22, p-type InGaAs
Layer (In composition ratio 0.2, Be impurity concentration 6 × 10 ¹⁹ / c)
m ³ , thickness 5 nm) 23, n-type AlGaAs layer (Al composition ratio 0.3, Si impurity concentration 1 × 10 ¹⁸ / cm ³ , thickness 100 nm) 24, n-type GaAs layer (Si impurity concentration 5
(× 10 ¹⁸ / cm ³ , thickness 200 nm) 25 are sequentially laminated. The substrate temperature during the growth is 480 to 540 degrees,
Re-evaporation of n and diffusion of impurities were suppressed.

【００４６】ウェットエッチング法により、エミッタ部
以外の半導体層を表面から２５０ｎｍエッチングする。
次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラズマエッチン
グ法によりベースコンタクト部の半導体層を１００ｎｍ
エッチングし、続いて、ＭＯＣＶＤ法によりベースコン
タクト部にｐ型ＧａＡｓ層（Ｚｎ不純物濃度１×１０²⁰
／ｃｍ³、厚さ２５０ｎｍ）２６を選択成長する。選択
成長時の基板温度は５４０度とし、ＩｎＧａＡｓベース
層２３の不純物の拡散を抑止した。次に、ウェットエッ
チング法によりコレクタ電極形成部の半導体層を８００
ｎｍエッチングする。The semiconductor layer other than the emitter is etched by 250 nm from the surface by wet etching.
Next, the semiconductor layer at the base contact portion was formed to a thickness of 100 nm by ECR plasma etching using SiCl ₄ gas.
Then, a p-type GaAs layer (Zn impurity concentration: 1 × 10 ^{20) is formed on the} base contact portion by MOCVD.
/ Cm ³ , thickness 250 nm) 26 is selectively grown. The substrate temperature during the selective growth was 540 ° C., and the diffusion of impurities in the InGaAs base layer 23 was suppressed. Next, the semiconductor layer of the collector electrode forming portion was formed by wet etching by 800.
Etch nm.

【００４７】リフトオフ法により、ＡｕＧｅ／Ｎｉ／Ａ
ｕ積層膜のコレクタ電極２７、エミッタ電極２９を形成
し、４００度で合金化処理する。同じくリフトオフ法に
より、ＡｕＺｎ／Ａｕ積層膜のベース電極を形成し、４
００度で合金化処理する。By the lift-off method, AuGe / Ni / A
The collector electrode 27 and the emitter electrode 29 of the u laminated film are formed, and alloying is performed at 400 degrees. Similarly, the base electrode of the AuZn / Au laminated film is formed by the lift-off method,
Alloying treatment is performed at 00 degrees.

【００４８】以上の工程で作製したバイポーラトランジ
スタでは、ｐ型ＩｎＧａＡｓ層２３の基板側にアンドー
プＩｎＧａＡｓ層２２を挿入した効果により、ｐ型Ｉｎ
ＧａＡｓ層２３とｐ型ＧａＡｓ層２６の接触抵抗を十分
低抵抗化できた。そのため、本実施例に示したように、
ベ−ス層に電子走行速度が速いＩｎＧａＡｓを用い、し
かもベース層厚さを５ｎｍまで薄くすることができた。
これによりベ−ス走行時間が短縮され、遮断周波数は６
０ＧＨｚまで向上した。In the bipolar transistor manufactured by the above steps, the p-type InGaAs layer 22 is inserted into the substrate side of the p-type InGaAs layer 23, so that the p-type InGaAs layer 22 is inserted.
The contact resistance between the GaAs layer 23 and the p-type GaAs layer 26 was sufficiently reduced. Therefore, as shown in this embodiment,
InGaAs having a high electron traveling speed was used for the base layer, and the thickness of the base layer could be reduced to 5 nm.
As a result, the base running time is reduced, and the cutoff frequency is 6
It improved to 0 GHz.

【００４９】実施例６ 本発明の第６の実施例について、図９の断面図を用いて
説明する。本実施例はＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔ
ｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）へ
の適用例である。その作製工程を以下に示す。Embodiment 6 A sixth embodiment of the present invention will be described with reference to the sectional view of FIG. In this embodiment, the HEMT (high select) is used.
This is an example of application to a ron mobility transistor. The manufacturing process is described below.

【００５０】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンド−プＧａＡｓ層（厚さ６００ｎｍ）２、アン
ドープＩｎＧａＡｓ層（Ｉｎ組成０.２、厚さ２０ｎ
ｍ）３０、ｎ型ＡｌＧａＡｓ層（Ａｌ組成０.２、Ｓｉ
不純物濃度１×１０¹⁸/cm³、厚さ２５ｎｍ）３１、アン
ドープＧａＡｓ層（厚さ３５ｎｍ）７を順次成長する。
成長時の基板温度は４８０度から５４０度とし、キャリ
アの補償とＩｎの再蒸発および不純物の拡散を抑止し
た。The semi-insulating GaAs substrate 1 is formed by the MBE method.
An undoped GaAs layer (600 nm thick) 2 and an undoped InGaAs layer (In composition 0.2, thickness 20 n)
m) 30, n-type AlGaAs layer (Al composition 0.2, Si
An impurity concentration of 1 × 10 ¹⁸ / cm ³ and a thickness of 25 nm 31 and an undoped GaAs layer (thickness of 35 nm) 7 are sequentially grown.
The substrate temperature during the growth was set to 480 to 540 degrees, and carrier compensation, re-evaporation of In and diffusion of impurities were suppressed.

【００５１】次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラ
ズマエッチング法により、コンタクト部の半導体層を表
面から６０ないし１６０ｎｍエッチングし、続いて、Ｍ
ＯＣＶＤ法により、コンタクト部にｎ型ＧａＡｓ層（Ｓ
ｉ不純物濃度１×１０¹⁹/cm³、厚さ７００ｎｍ）８を選
択成長する。Next, the semiconductor layer of the contact portion is etched from the surface by 60 to 160 nm by ECR plasma etching using SiCl ₄ gas.
By an OCVD method, an n-type GaAs layer (S
An i impurity concentration of 1 × 10 ¹⁹ / cm ³ and a thickness of 700 nm) 8 is selectively grown.

【００５２】次に、リフトオフ法により、ｎ型ＧａＡｓ
層８上にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、
ドレイン電極１０を形成し、４００度で合金化処理す
る。ＣＣｌ₂Ｆ₂ガスを用いた反応性イオンエッチング法
により、ゲート電極形成部のアンドープＧａＡｓ７をエ
ッチング除去し、続いて、リフトオフ法により、Ｔｉ／
Ｐｔ／Ａｕ積層膜のゲ−ト電極１１を形成する。Next, n-type GaAs is formed by a lift-off method.
A source electrode 9 of an AuGe / Ni / Au laminated film on the layer 8;
A drain electrode 10 is formed and alloying is performed at 400 degrees. The undoped GaAs 7 at the gate electrode forming portion is etched away by a reactive ion etching method using a CCl ₂ F ₂ gas, and subsequently, Ti /
A gate electrode 11 of a Pt / Au laminated film is formed.

【００５３】以上の工程で作製した電界効果トランジス
タでは、アンドープＩｎＧａＡｓ層３０のうち、二次元
電子ガスが発生するｎ型ＡｌＧａＡｓ層３１との界面近
傍がチャネル層３２として、その他の部分がキャリア廻
り込み経路形成層３３として働く。従って、アンドープ
ＩｎＧａＡｓ層３０の厚さを充分に厚くしてキャリア廻
り込みの経路を確保することにより、チャネル層３２と
ｎ型ＧａＡｓ層８の接触抵抗を実質的に低減できる。In the field-effect transistor manufactured in the above steps, the channel layer 32 is formed in the vicinity of the interface with the n-type AlGaAs layer 31 where the two-dimensional electron gas is generated in the undoped InGaAs layer 30, and the other part is surrounded by carriers. It works as the path forming layer 33. Therefore, the contact resistance between the channel layer 32 and the n-type GaAs layer 8 can be substantially reduced by sufficiently increasing the thickness of the undoped InGaAs layer 30 to secure a path around the carriers.

【００５４】本実施例では、アンドープＩｎＧａＡｓ層
３０および３１の厚さを臨界膜厚にほぼ等しい２０ｎｍ
まで厚くすることにより、チャネル層３１とｎ型ＧａＡ
ｓ層８の接触抵抗を幅１０μm当たり１０Ωまで低減で
きた。その結果、ソース抵抗が幅１０μm当たり２５Ω
と小さいため相互コンダクタンス係数Ｋの値が幅１０μ
m当たり１０ｍＡ/Ｖ²と大きく、相互コンダクタンスが
大きい良好なトランジスタ特性を実現できた。In this embodiment, the thickness of the undoped InGaAs layers 30 and 31 is set to 20 nm which is almost equal to the critical thickness.
The channel layer 31 and the n-type GaAs
The contact resistance of the s layer 8 could be reduced to 10Ω per 10 μm width. As a result, the source resistance becomes 25Ω per 10 μm width.
And the value of the mutual conductance coefficient K is 10μ
Good transistor characteristics with a large mutual conductance of 10 mA / V ² per m were realized.

【００５５】実施例７ 本発明の第７の実施例について、図１０の断面図を用い
て説明する。本実施例は、実施例１におけるチャネル層
５上のアンド−プＡｌＧａＡｓ層６のない電界効果トラ
ンジスタへの適用例である。その作製方法を以下に示
す。Embodiment 7 A seventh embodiment of the present invention will be described with reference to the sectional view of FIG. This embodiment is an example of application to a field effect transistor having no undoped AlGaAs layer 6 on the channel layer 5 in the first embodiment. The manufacturing method is described below.

【００５６】ＭＢＥ法により、半絶縁性ＧａＡｓ基板１
上にアンド−プＧａＡｓ層（厚さ３００ｎｍ）２、ｐ型
ＧａＡｓ層（Ｂｅ不純物濃度３×１０¹⁶/cm³、厚さ３０
０ｎｍ）３、ｐ型ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｂ
ｅ不純物濃度３×１０¹⁶/cm³、厚さ１５ｎｍ）４、ｎ型
ＩｎＧａＡｓ層（Ｉｎ組成０.２、Ｓｉ不純物濃度１×
１０¹⁹/cm³、厚さ５ｎｍ）５、アンドープＧａＡｓ層
（厚さ４５ｎｍ）７を順次成長する。成長時の基板温度
は４８０度から５４０度とし、キャリアの補償とＩｎの
再蒸発および不純物の拡散を抑止した。The semi-insulating GaAs substrate 1 is formed by the MBE method.
An undoped GaAs layer (thickness: 300 nm) 2, a p-type GaAs layer (Be impurity concentration: 3 × 10 ¹⁶ / cm ³ , thickness: 30)
0 nm) 3, p-type InGaAs layer (In composition 0.2, B
e impurity concentration 3 × 10 ¹⁶ / cm ³ , thickness 15 nm) 4, n-type InGaAs layer (In composition 0.2, Si impurity concentration 1 ×)
10 ¹⁹ / cm ³ , thickness 5 nm) 5 and undoped GaAs layer (thickness 45 nm) 7 are sequentially grown. The substrate temperature during the growth was set to 480 to 540 degrees, and carrier compensation, re-evaporation of In and diffusion of impurities were suppressed.

【００５７】次に、ＳｉＣｌ₄ガスを用いたＥＣＲプラ
ズマエッチング法により、コンタクト部の半導体層を表
面から５０ないし１５０ｎｍエッチングし、続いて、Ｍ
ＯＣＶＤ法により、コンタクト部にｎ型ＧａＡｓ層（Ｓ
ｉ不純物濃度１×１０¹⁹/cm³、厚さ７００ｎｍ）８を選
択成長する。選択成長時の基板温度は５４０度とし、Ｉ
ｎＧａＡｓチャネル層の不純物の拡散を抑止した。Next, the semiconductor layer of the contact portion is etched from the surface by 50 to 150 nm by ECR plasma etching using SiCl ₄ gas.
By an OCVD method, an n-type GaAs layer (S
An i impurity concentration of 1 × 10 ¹⁹ / cm ³ and a thickness of 700 nm) 8 is selectively grown. The substrate temperature during the selective growth was 540 degrees, and I
The diffusion of impurities in the nGaAs channel layer was suppressed.

【００５８】次に、リフトオフ法により、ｎ型ＧａＡｓ
層８上にＡｕＧｅ／Ｎｉ／Ａｕ積層膜のソ−ス電極９、
ドレイン電極１０を形成し、４００度で合金化処理す
る。Ｈ₃ＰＯ₄とＨ₂Ｏ₂の水溶液により、ゲート電極形成
部のアンドープＧａＡｓ７を３５ｎｍエッチング除去
し、続いて、リフトオフ法により、Ｔｉ／Ｐｔ／Ａｕ積
層膜のゲ−ト電極１１を形成する。Next, n-type GaAs is formed by a lift-off method.
A source electrode 9 of an AuGe / Ni / Au laminated film on the layer 8;
A drain electrode 10 is formed and alloying is performed at 400 degrees. The undoped GaAs 7 in the gate electrode forming portion is etched away by 35 nm using an aqueous solution of H ₃ PO ₄ and H ₂ O ₂ , and then a gate electrode 11 of a Ti / Pt / Au laminated film is formed by a lift-off method.

【００５９】本実施例の場合、界面準位の発生の多いＡ
ｌＧａＡｓ層を有していないので、この層を有している
他の実施例に比べてキャリア伝導の阻害の効果は小さ
い。しかし、キャリア廻り込み経路形成層を設けること
により、キャリア伝導路の断面積が大きくなり、その結
果としてｎ型ＩｎＧａＡｓ層５とｎ型ＧａＡｓ層８の接
触抵抗を小さくできる。本実施例では、接触抵抗を幅１
０μm当たり１０Ωまで低減できた。その結果、ソース
抵抗が幅１０μm当たり２５Ωと小さいため相互コンダ
クタンス係数Ｋの値が幅１０μm当たり１４ｍＡ/Ｖ²と
大きく、相互コンダクタンスが大きい良好なトランジス
タ特性を実現できた。In the case of the present embodiment, A
Since it does not have an lGaAs layer, the effect of inhibiting carrier conduction is smaller than in the other embodiments having this layer. However, by providing the carrier wraparound path forming layer, the cross-sectional area of the carrier conduction path is increased, and as a result, the contact resistance between the n-type InGaAs layer 5 and the n-type GaAs layer 8 can be reduced. In this embodiment, the contact resistance is set to width 1
It could be reduced to 10Ω per 0 μm. As a result, since the source resistance was as small as 25 Ω per 10 μm width, the value of the transconductance coefficient K was as large as 14 mA / V ² per 10 μm width, and good transistor characteristics with a large mutual conductance were realized.

【００６０】[0060]

【発明の効果】本発明によれば、チャネル層またはベー
ス層の基板側に組成を変化させたグレーデッド層を挿入
したことにより、チャネル層またはベース層とコンタク
ト層の接触抵抗が小さいコンタクト部を実現できる。そ
の結果、ソース抵抗が小さいヘテロ接合電界効果トラン
ジスタ、またはベース抵抗が小さいベース層のヘテロ接
合バイポーラトランジスタを実現でき、トランジスタ性
能を向上できる。According to the present invention, a contact portion having a small contact resistance between the channel layer or the base layer and the contact layer is formed by inserting a graded layer having a changed composition on the substrate side of the channel layer or the base layer. realizable. As a result, a heterojunction field-effect transistor with a small source resistance or a heterojunction bipolar transistor with a base layer with a small base resistance can be realized, and the transistor performance can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施例１の電界効果トランジスタの断
面図である。FIG. 1 is a sectional view of a field-effect transistor according to a first embodiment of the present invention.

【図２】従来の電界効果トランジスタの一例の断面図で
ある。FIG. 2 is a cross-sectional view of an example of a conventional field-effect transistor.

【図３】（ａ）は電界効果トランジスタにおいて接触抵
抗が増大する原因を説明するための図で、ＧａＡｓチャ
ネル層の場合のコンタクト部の断面図である。（ｂ）は
電界効果トランジスタにおいて接触抵抗が増大する原因
を説明するための図で、ＩｎＧａＡｓチャネル層の場合
のコンタクト部の断面図である。FIG. 3A is a diagram for explaining a cause of an increase in contact resistance in a field effect transistor, and is a cross-sectional view of a contact portion in the case of a GaAs channel layer. (B) is a diagram for explaining a cause of an increase in contact resistance in the field-effect transistor, and is a cross-sectional view of a contact portion in the case of an InGaAs channel layer.

【図４】本発明の実施例１の電界効果トランジスタのバ
ンド構造図である。FIG. 4 is a band structure diagram of the field-effect transistor according to the first embodiment of the present invention.

【図５】本発明の実施例２の電界効果トランジスタの断
面図である。FIG. 5 is a sectional view of a field-effect transistor according to a second embodiment of the present invention.

【図６】本発明の実施例３の電界効果トランジスタの断
面図である。FIG. 6 is a sectional view of a field-effect transistor according to a third embodiment of the present invention.

【図７】本発明の実施例４の電界効果トランジスタの断
面図である。FIG. 7 is a sectional view of a field-effect transistor according to a fourth embodiment of the present invention.

【図８】本発明の実施例５のバイポーラトランジスタの
断面図である。FIG. 8 is a sectional view of a bipolar transistor according to a fifth embodiment of the present invention.

【図９】本発明の実施例６の電界効果トランジスタの断
面図である。FIG. 9 is a sectional view of a field effect transistor according to Example 6 of the present invention.

【図１０】本発明の実施例７の電界効果トランジスタの
断面図である。FIG. 10 is a sectional view of a field effect transistor according to Example 7 of the present invention.

【符号の説明】[Explanation of symbols]

１…半絶縁性ＧａＡｓ基板、２…アンドープＧａＡｓ、
３…ｐ型ＧａＡｓ、４…ｐ型ＩｎＧａＡｓ、５…ｎ型Ｉ
ｎＧａＡｓ、６…アンドープＡｌＧａＡｓ、７…アンド
ープＧａＡｓ、８…ｎ型ＧａＡｓ、９…ソース電極、１
０…ドレイン電極、１１…ゲート電極、１３…ｎ型Ｉｎ
ＧａＡｓ、１４…半絶縁性ＩｎＰ基板、１５…アンドー
プＩｎＡｌＡｓ、１６…ｐ型ＩｎＡｌＡｓ、１７…アン
ドープＩｎＡｌＡｓ、１８…アンドープＩｎＧａＡｓ、
１９…ｎ型ＩｎＧａＡｓ、２０…ｎ型ＧａＡｓ、２１…
アンドープＧａＡｓ、２２…アンドープＩｎＧａＡｓ、
２３…ｐ型ＩｎＧａＡｓ、２４…ｎ型ＡｌＧａＡｓ、２
５…ｎ型ＧａＡｓ、２６…ｐ型ＧａＡｓ、２７…コレク
タ電極、２８…ベース電極、２９…エミッタ電極、３０
…アンドープＩｎＧａＡｓ、３１…ｎ型ＡｌＧａＡｓ、
３２…チャネル層、３３…キャリア廻り込み経路形成
層、１０５…ｎ型ＧａＡｓ、２０１…界面準位、２０２
…空乏層、２０３…キャリア廻り込み経路２０４…Ｉｎ
ＧａＡｓ／ＧａＡｓヘテロ接合面、２０５…伝導帯、２
０６…禁制帯、２０７…フェルミレベル、２０８…価電
子帯。1. Semi-insulating GaAs substrate, 2. Undoped GaAs,
3 ... p-type GaAs, 4 ... p-type InGaAs, 5 ... n-type I
nGaAs, 6 ... undoped AlGaAs, 7 ... undoped GaAs, 8 ... n-type GaAs, 9 ... source electrode, 1
0: drain electrode, 11: gate electrode, 13: n-type In
GaAs, 14: semi-insulating InP substrate, 15: undoped InAlAs, 16: p-type InAlAs, 17: undoped InAlAs, 18: undoped InGaAs,
19 ... n-type InGaAs, 20 ... n-type GaAs, 21 ...
Undoped GaAs, 22 ... undoped InGaAs,
23 ... p-type InGaAs, 24 ... n-type AlGaAs, 2
5 n-type GaAs, 26 p-type GaAs, 27 collector electrode, 28 base electrode, 29 emitter electrode, 30
... undoped InGaAs, 31 ... n-type AlGaAs,
Reference numeral 32: channel layer, 33: carrier-encircling path forming layer, 105: n-type GaAs, 201: interface state, 202
... Depletion layer, 203.
GaAs / GaAs heterojunction plane, 205: conduction band, 2
06: forbidden band, 207: Fermi level, 208: valence band.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅本 康成 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 内田 陽子 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 比留間 健之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平２−86137（ＪＰ，Ａ) 特開 平６−132318（ＪＰ，Ａ) 特開 昭61−47681（ＪＰ，Ａ) 特開 平３−153043（ＪＰ，Ａ) 特開 平３−44936（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/778 H01L 21/331 H01L 21/338 H01L 29/73 H01L 29/812 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yasunari Umemoto 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory of Hitachi, Ltd. (72) Inventor Yoko Uchida 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Hitachi, Ltd. Central Research Laboratory (72) Inventor Takeyuki Hiruma 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Hitachi Central Research Laboratory Co., Ltd. (56) References JP-A-2-86137 (JP, A) JP-A-6-132318 ( JP, A) JP-A-61-47681 (JP, A) JP-A-3-153304 (JP, A) JP-A-3-44936 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , (DB name) H01L 29/778 H01L 21/331 H01L 21/338 H01L 29/73 H01L 29/812

Claims (14)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ｎ型導電型の第１の半導体層と、該第１の
半導体層の一方の面に接して形成され、不純物が無添加
あるいはｐ型不純物が添加された第２の半導体層と、該
第２の半導体層に対し上記第１の半導体層とは反対側に
形成され、不純物が無添加あるいはｐ型不純物が添加さ
れた第３の半導体層と、上記第１の半導体層とは別体と
して形成されたｎ型導電型の第４の半導体層を有し、上
記第１半導体層と第２の半導体層とは電子親和力が等し
く、上記第３の半導体層は上記第２の半導体層より電子
親和力が小さく、上記第１または第２の半導体層と上記
第４の半導体層とは直接接触していることを特徴とする
半導体装置。An n-type conductive first semiconductor layer and a second semiconductor layer formed in contact with one surface of the first semiconductor layer and doped with no impurity or doped with a p-type impurity. A third semiconductor layer formed on the side opposite to the first semiconductor layer with respect to the second semiconductor layer, wherein no impurity is added or a p-type impurity is added; Has an n-type fourth semiconductor layer formed separately, the first semiconductor layer and the second semiconductor layer have the same electron affinity, and the third semiconductor layer has the second semiconductor layer. A semiconductor device having a smaller electron affinity than a semiconductor layer, wherein the first or second semiconductor layer is in direct contact with the fourth semiconductor layer. 【請求項２】上記半導体装置はさらに、上記第１の半導
体層に対し上記第２の半導体層とは反対側に形成され、
不純物が無添加あるいはｐ型不純物が添加された第５の
半導体層を有する請求項１記載の半導体装置。2. The semiconductor device is further formed on a side of the first semiconductor layer opposite to the second semiconductor layer,
The semiconductor device according to claim 1, further comprising a fifth semiconductor layer to which no impurity is added or a p-type impurity is added. 【請求項３】ｐ型導電型の第１の半導体層と、該第１の
半導体層の一方の面に接して形成され、不純物が無添加
あるいはｎ型不純物が添加された第２の半導体層と、該
第２の半導体層に対し上記第１の半導体層とは反対側に
形成され、不純物が無添加あるいはｎ型不純物が添加さ
れた第３の半導体層と、上記第１の半導体層とは別体と
して形成されたｐ型導電型の第４の半導体層を有し、上
記第１の半導体層と第２の半導体層とは電子親和力とバ
ンドギャップの和が等しく、上記第３の半導体層は上記
第２の半導体層より電子親和力とバンドギャップの和が
小さく、上記第１または第２の半導体層と上記第４の半
導体層とは直接接触していることを特徴とする半導体装
置。3. A first semiconductor layer of a p-type conductivity and a second semiconductor layer formed in contact with one surface of the first semiconductor layer and doped with no or n-type impurities. A third semiconductor layer formed on the side opposite to the first semiconductor layer with respect to the second semiconductor layer, wherein no impurity is added or an n-type impurity is added; Has a fourth semiconductor layer of p-type conductivity formed as a separate body, wherein the first semiconductor layer and the second semiconductor layer have the same electron affinity and the same band gap, and the third semiconductor layer has A semiconductor device, wherein the layer has a smaller sum of electron affinity and band gap than the second semiconductor layer, and the first or second semiconductor layer is in direct contact with the fourth semiconductor layer. 【請求項４】上記半導体装置はさらに、上記第１の半導
体層に対し上記第２の半導体層とは反対側に形成され、
不純物が無添加あるいはｎ型不純物が添加された第５の
半導体層を有する請求項３記載の半導体装置。4. The semiconductor device is further formed on an opposite side of the first semiconductor layer from the second semiconductor layer,
4. The semiconductor device according to claim 3, further comprising a fifth semiconductor layer to which no impurity is added or an n-type impurity is added. 【請求項５】上記第４の半導体層は上記第１の半導体層
および上記第２の半導体層と接触して形成されている請
求項３又は４に記載の半導体装置。Wherein said fourth semiconductor layer is formed in contact with the first semiconductor layer and the second semiconductor layer 請
The semiconductor device according to claim 3 or 4 . 【請求項６】 上記第４の半導体層は上記第１の半導体層
および上記第２の半導体層と接触して形成されており、
上記第１の半導体層はＩｎＧａＡｓ、上記第２の半導体
層はＩｎＧａＡｓ、上記第３半導体層はＧａＡｓ、上記
第５の半導体層はＡｌＧａＡｓから成り、上記第４の半
導体層は上記第１の半導体層および上記第２の半導体層
と接触して形成されており、かつ上記第１と第２の半導
体層の厚さの和はＩｎＧａＡｓの臨界膜厚以下である請
求項２又は４に記載の半導体装置。 6. The fourth semiconductor layer is formed in contact with the first semiconductor layer and the second semiconductor layer,
The first semiconductor layer is made of InGaAs, the second semiconductor layer is made of InGaAs, the third semiconductor layer is made of GaAs, the fifth semiconductor layer is made of AlGaAs, and the fourth semiconductor layer is made of the first semiconductor layer. 5. The semiconductor device according to claim 2, wherein the semiconductor device is formed in contact with the second semiconductor layer, and a sum of thicknesses of the first and second semiconductor layers is equal to or less than a critical thickness of InGaAs. . 【請求項７】 上記第４の半導体層は上記第１の半導体層
および上記第２の半導体層と接触して形成されており、
上記第１の半導体層はＩｎＧａＡｓ、上記第２の半導体
層はＩｎＧａＡｓ、上記第３の半導体層はＡｌＧａＡ
ｓ、上記第５の半導体層はＧａＡｓから成り、上記第４
の半導体層は上記第１の半導体層および上記第２の半導
体層と接触して形成されており、かつ上記第１と第２の
半導体層の厚さの和はＩｎＧａＡｓの臨界膜厚以下であ
る請求項２又は４に記載の半導体装置。 7. The fourth semiconductor layer is formed in contact with the first semiconductor layer and the second semiconductor layer,
The first semiconductor layer is InGaAs, the second semiconductor layer is InGaAs, and the third semiconductor layer is AlGaAs.
s, the fifth semiconductor layer is made of GaAs,
Is formed in contact with the first semiconductor layer and the second semiconductor layer, and the sum of the thicknesses of the first and second semiconductor layers is equal to or less than the critical thickness of InGaAs. The semiconductor device according to claim 2. 【請求項８】 上記第４の半導体層は上記第１の半導体層
および上記第２の半導体層と接触して形成されており、
上記第１の半導体層はＩｎＧａＡｓ、上記第２の半導体
層はＩｎＧａＡｓ、上記第３の半導体層はＩｎＡｌＡ
ｓ、上記第５の半導体層はＩｎＡｌＡｓから成り、かつ
これら各層の組成がＩｎＰ基板に格子整合するように選
ばれている請求項２又は４に記載の半導体装置。 8. The fourth semiconductor layer is formed in contact with the first semiconductor layer and the second semiconductor layer,
The first semiconductor layer is InGaAs, the second semiconductor layer is InGaAs, and the third semiconductor layer is InAlA.
5. The semiconductor device according to claim 2, wherein the fifth semiconductor layer is made of InAlAs, and the composition of each layer is selected so as to lattice-match with the InP substrate. 【請求項９】 上記第１の半導体層は電界効果トランジス
タのチャネル層であり、上記第４の半導体層はソース，
ドレインコンタクト層である請求項５記載の半導体装
置。 9. The first semiconductor layer is a channel layer of a field effect transistor, and the fourth semiconductor layer is a source,
6. The semiconductor device according to claim 5, which is a drain contact layer. 【請求項１０】 上記第１の半導体層は電界効果トランジ
スタのチャネル層であり、上記第４の半導体層はソー
ス，ドレインコンタクト層であり、上記第４の半導体層
の上記第１および第２の半導体層と接触する部分はＩｎ
ＧａＡｓから成り、該ＩｎＧａＡｓ層にＧａＡｓ層が積
層されている請求項５記載の半導体装置。 10. The first semiconductor layer is a channel layer of a field-effect transistor, the fourth semiconductor layer is a source / drain contact layer, and the first and second semiconductor layers of the fourth semiconductor layer. The part in contact with the semiconductor layer is In
6. The semiconductor device according to claim 5, wherein the semiconductor device is made of GaAs, and a GaAs layer is laminated on the InGaAs layer. 【請求項１１】 上記第１の半導体層と第４の半導体層の
接触部において、上記第１の半導体層の一方の面と略同
一平面内に上記第４の半導体層の一部の面がある請求項
５記載の半導体装置。 11. A contact portion between the first semiconductor layer and the fourth semiconductor layer, wherein a part of the surface of the fourth semiconductor layer is substantially flush with one surface of the first semiconductor layer. The semiconductor device according to claim 5. 【請求項１２】 上記第１の半導体層はバイポーラトラン
ジスタのベース層であり、上記第４の半導体層はベース
コンタクト層である請求項５記載の半導体装置。 12. The semiconductor device according to claim 5, wherein said first semiconductor layer is a base layer of a bipolar transistor, and said fourth semiconductor layer is a base contact layer. 【請求項１３】 ｎ型導電型の第１のＩｎＧａＡｓ層と、
該第１のＩｎＧａＡｓ層の一方の面に接して形成され、
不純物が無添加あるいはｐ型不純物が添加された第２の
ＩｎＧａＡｓ層と、上記第１のＩｎＧａＡｓ層とは別体
として形成されたｎ型導電型の半導体層を有し、上記別
体ｎ型導電型半導体層は上記第１および第２のＩｎＧａ
Ａｓ層と接触して形成されていることを特徴とする半導
体装置。 13. An n-type conductivity type first InGaAs layer,
Formed in contact with one surface of the first InGaAs layer;
A second InGaAs layer to which no impurity is added or a p-type impurity added; and an n-type conductive semiconductor layer formed separately from the first InGaAs layer; Type semiconductor layer is formed of the first and second InGa
A semiconductor device formed in contact with an As layer. 【請求項１４】 ｐ型導電型の第１のＩｎＧａＡｓ層と、
該第１のＩｎＧａＡｓ層の一方の面に接して形成され、
不純物が無添加あるいはｎ型不純物が添加された第２の
ＩｎＧａＡｓ層と、上記第１のＩｎＧａＡｓ層とは別体
として形成されたｐ型導電型の半導体層を有し、上記別
体ｐ型導電型の半導体層は上記第１および第２のＩｎＧ
ａＡｓ層と接触して形成されていることを特徴とする半
導体装置。 14. A p-type conductivity type first InGaAs layer,
Formed in contact with one surface of the first InGaAs layer;
A second p-type semiconductor layer formed separately from the second InGaAs layer to which no impurity is added or an n-type impurity is added, and the p-type conductivity type semiconductor layer formed separately from the first InGaAs layer; Type semiconductor layer is the first and second InG
A semiconductor device formed in contact with an aAs layer.