JP3249938B2

JP3249938B2 - 低電力ｓｒａｍの製造方法

Info

Publication number: JP3249938B2
Application number: JP35372197A
Authority: JP
Inventors: 淵棋荘; 宗賢 ▲呉▼; 山傑簡
Original assignee: 聯華電子股▲分▼有限公司
Priority date: 1997-12-22
Filing date: 1997-12-22
Publication date: 2002-01-28
Anticipated expiration: 2017-12-22
Also published as: JPH11186410A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリの待機電力使
用量を少なくすることのできるスタティックランダムア
クセスメモリ（ＳＲＡＭ）の形成に関する。

【０００２】

【従来の技術】性能を上げ、集積回路のコストを下げる
ことを期待して、集積回路内のデバイスの密度を上げる
べく、縮小形状集積回路設計が用いられている。ＤＲＡ
Ｍ、ＳＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭなどを含む最近の
集積回路メモリはこの方針の適用に関する顕著な例であ
る。集積回路メモリ内のメモリセルの密度は増加を続け
ており、これに伴ってこのようなデバイス内での記憶ビ
ットあたりのコストは対応して低下している。密度の増
加はデバイス内に形成する構造をより小さくすること、
およびデバイス間あるいはデバイスを構成している構造
の間の間隔を狭くすることによって達成されている。し
ばしば、これらの細密なデザインルールはレイアウト、
設計およびアーキテクチャの変更によって達成されるも
のであり、これらはデバイスサイズを小さくすることに
よって可能となるか、あるいはこのような細密なデザイ
ンルールを実施した場合に性能を維持することが必要に
なるかのいずれかである。たとえば、多くの従来の集積
回路に使用されている低い動作電圧は、ゲート酸化物の
厚さを薄くしたり、リソグラフィプロセスにおける公差
の管理を改善することなどの設計の改善によって可能と
なる。他方、細密なデザインルールにより、これまでは
一般的な動作電圧である高い動作電圧で動作するサイズ
の小さいデバイスで発生する熱キャリアの効果を制限す
るのに、低い動作電圧が必須のものとなる。

【０００３】集積回路メモリデバイスの製造に使用され
るデザインルールを変更することにより影響を受ける他
の動作パラメータは、スタティックランダムアクセスメ
モリ（ＳＲＡＭ）内の電力消費量である。ＳＲＡＭはＳ
ＲＡＭが待機状態になるときに消費電力が少なくなって
いる必要のある用途にしばしば使用される。たとえば、
ポータブルコンピューティング装置はバッテリ寿命を長
くするため、消費電力が常に低いことが必要である。長
期間動作していないときにコンピュータがなる低電力消
費量の「スリープ」状態を有しているデスクトップコン
ピュータなどの他のコンピューティング用途では、動作
状態によっては電力消費量が低いことが必要である。こ
のようなコンピュータの場合、あるいは少なくともモデ
ムなどのこのようなコンピュータのある種の構成要素の
場合、集積回路メモリ（ハードディスクないし大容量記
憶メモリとは異なり）において実際的なできるだけ多く
のコンピュータの動作状態を維持して、スリープ状態か
ら回復したときにコンピュータが迅速に正規の動作をレ
ジュームできることが望ましい。低電力消費量を維持す
るためには、コンピュータの動作状態を記憶するのにＳ
ＲＡＭを使用することが重要である。他のタイプのメモ
リは電力消費量が多すぎたり（ＤＲＡＭ）、この目的に
適していなかったり（ＥＥＰＲＯＭ、フラッシュ）する
からである。細密なデザインルールを適用することによ
ってＳＲＡＭの密度が増加すると、容認可能な低いレベ
ルの電力消費量を維持するのがますます困難となる。細
密なデザインルールの場合、ＳＲＡＭ内のデバイスはま
すます小さくなり、小さいデバイスでは漏れのレベルが
上がる傾向があるため、各セルの漏れが大きくなる傾向
がある。この問題は高い密度のＳＲＡＭでは一層大きく
なるが、それはＳＲＡＭ内のセル数が高度なデザインル
ールでは増加して、セルの大きい漏れがセル数の多さと
組み合ってさらに大きくなるからである。したがって、
ＳＲＡＭセル内の電荷の漏れのレベルを下げることが、
ますます密度の高くなるＳＲＡＭを低電力消費量の用途
で有用なものとするためには重要となる。

【０００４】典型的なＳＲＡＭの設計はセルに記憶され
たデータに対応した電荷状態を記憶する二つの電荷記憶
ノードを有するラッチ構成にまとめて結合された二つま
たは四つのＭＯＳトランジスタを含んでいる。ＳＲＡＭ
セルは二つのプルダウントランジスタと、ポリシリコン
負荷抵抗でもよいが、最近のＳＲＡＭでは薄膜トランジ
スタであることがより典型的なものである二つの負荷デ
バイスとを含んでいる。電荷記憶ノードの各々は対応す
るプルダウントランジスタと、負荷デバイスの対応する
ものとの間の接点に含み、電荷記憶ノードの各々は従来
のラッチ構成の他のプルダウントランジスタのゲート電
極に結合されている。各電荷記憶ノードを相補ビットラ
イン対の対応するものに選択的に結合することにより、
データは従来のＳＲＡＭセルから非破壊的な態様で読み
出される。選択的結合は、各々が電荷記憶ノードの一つ
と相補ビットラインの対応するものとの間に接続されて
いるパストランジスタの対によって達成される。ワード
ライン信号をパストランジスタのゲートに与えて、デー
タ読取り動作中にパストランジスタをＯＮに切り替え
る。電荷はＯＮパストランジスタを通って、電荷記憶ノ
ードとの間を流れ、ビットラインの一方を放電させ、ビ
ットラインの他方を充電する。ビットラインにおける電
圧変化は差動増幅器によって感知される。ＳＲＡＭセル
のラッチをこのようなデータ読取り動作中に安定状態に
維持するためには、ＳＲＡＭ内の電荷記憶ノードの少な
くとも一つが、対応するビットラインとの間の電荷の流
れよりも迅速に充放電しなければならない。この制御は
通常、部分的には、特定の電荷記憶ノードに接続されて
いるパストランジスタのチャネルを、特定の電荷記憶ノ
ードに接続されているドレンを有しているＳＲＡＭプル
ダウントランジスタの少なくとも一つのチャネルよりも
狭くおよび／または長くすることによって維持される。
このジオメトリにより、対応するパストランジスタを通
るものよりも多くの電流が少なくとも一つのＳＲＡＭプ
ルダウントランジスタを通って流れることが可能とな
り、したがって、電荷記憶ノードは対応するビットライ
ンの充放電よりも迅速に充放電を行うことになる。

【０００５】

【発明が解決しようとする課題】ＳＲＡＭが読取り動作
も書込み動作も行っていない待機動作中に、ＳＲＡＭの
セルからのデータの喪失をついにはもたらしたり、ある
いはセルのいくつかの内部のデータを不確定なものとす
る態様で、電荷が電荷記憶ノードから漏れる傾向があ
る。この問題に対処するため、ＳＲＡＭは電荷が電荷記
憶ノードに、好ましくは電荷記憶ノードからの電荷の漏
れのレベルに十分整合したきわめて低い平均速度で与え
られるようにすることにより、電荷記憶ノードの電位を
維持するように設計される。ＳＲＡＭセルは、各々が電
荷記憶ノードと高基準電位との間に接続された二つの負
荷デバイスを備えている。電荷は定常的に、あるいは間
欠的に高基準電位から負荷デバイスを通ってそれぞれの
電荷記憶ノードへ流れて、電荷記憶ノードから漏れる電
荷に置き換わる。負荷デバイスの動作が能動動作である
か、受動動作であるかに関わりなく、データがＳＲＡＭ
に記憶されている間中電力を使用するものであるため、
負荷デバイスによる電力消費量の削減が、高密度ＳＲＡ
Ｍの電力消費量を削減する試みとして研究されてきてい
る。たとえば、「Field Effect Thin-Film Transistor
for an SRAM with Reduced Standby Current」なる名称
のＮｉｓｈｉｍｕｒａ他に対する米国特許第５５１４８
８０号は、ＳＲＡＭの負荷デバイスとして使用される薄
膜トランジスタからの漏れを制御することを目的とした
各種さまざまな設計を記載している。

【０００６】ＳＲＡＭの電力消費量を削減し、集積密度
を上げる必要が存続しているため、個々のＳＲＡＭセル
および完成したＳＲＡＭ回路の電力消費量を削減するこ
とがさらに必要とされている。

【０００７】

【課題を解決するための手段】本発明の一つの態様によ
れば、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）がＳＲＡＭセルのために高基準電位接点と、低基準
電位接点と、電荷記憶ノードを設けることによって作成
される。電荷記憶ノードと低基準電位接点との間に接続
されたプルダウントランジスタには、低基準電位に接続
されたソースと、電荷記憶ノードに接続されたドレンと
が設けられており、プルダウントランジスタのドレンは
ドーパントとしてヒ素を含んでいない。パストランジス
タは電荷記憶ノードとビットラインとの間に接続されて
いる。負荷デバイスは電荷記憶ノードと高基準電位接点
との間に接続されている。

【０００８】本発明の他の態様はプルダウントランジス
タとパストランジスタとを備えている複数のＳＲＡＭセ
ルを有するスタティックランダムアクセスメモリ（ＳＲ
ＡＭ）を作成する方法を提供する。プルダウントランジ
スタには、ゲート酸化物層上のゲート電極が設けられて
おり、ソース及びドレン領域はゲート電極に自動整合す
る第一のリン注入を行い、ゲート電極に沿って絶縁スペ
ーサを設け、絶縁スペーサに自動整合する第二のリン注
入を行い、これによりプルダウントランジスタのソース
とドレンのためにリンＬＤＤ構造を設けることによって
設けられる。ソース領域は低基準電位に接続され、ドレ
ン領域は電荷記憶ノードに接続される。プルダウントラ
ンジスタには、プルダウントランジスタのソース領域の
一部となるプルダウントランジスタの部分を露出させ、
プルダウントランジスタのドレン領域の一部となるプル
ダウントランジスタの少なくとも他の部分を覆い、プル
ダウントランジスタのソース領域にヒ素イオンを注入す
る注入マスクがかけられる。パストランジスタは電荷記
憶ノードとビットラインとの間に接続され、負荷デバイ
スは電荷記憶ノードと高基準電位接点との間に接続され
る。

【０００９】本発明の他の態様はソースとドレンとを有
しており、そのドレンが本質的にリンからなるドーパン
トによって設けられているプルダウントランジスタを設
けることによって、プルダウントランジスタとパストラ
ンジスタとを備えている複数のＳＲＡＭセルを有してい
るスタティックランダムアクセスメモリ（ＳＲＡＭ）を
作成する方法を提供する。プルダウントランジスタのソ
ースはプルダウントランジスタのドレンよりも高いドー
パント濃度を有している。パストランジスタは電荷記憶
ノードとビットラインの間とに接続されており、負荷デ
バイスは電荷記憶ノードと基準電位接点とに接続されて
いる。

【００１０】

【発明の実施の形態】本発明の特に好ましい実施の形態
は電力消費レベルが低下しており、望ましいレベルのデ
ータ安定性と動作速度とを発揮するＳＲＡＭセルの製造
方法を提供する。本発明にしたがってＳＲＡＭを形成す
る好ましい実施の形態の重要な態様は、プルダウントラ
ンジスタのドレンがヒ素や重いＮ型のドーパントを注入
することなく形成されるようにＳＲＡＭのプルダウント
ランジスタが形成されることである。半導体基板中への
イオン注入が基板の結晶格子に重大な損傷を与えること
が知られている。これが従来の集積回路製造プロセスに
おいて、イオン注入ステップの後で常にアニーリングス
テップが行われる理由の一つである。従来は、これらの
アニーリングステップが注入ステップの格子損傷を補修
し、注入された格子を高品質の結晶状態に復元すると考
えられていた。本発明者らはＳＲＡＭのプルダウントラ
ンジスタのドレン領域へのヒ素イオンの注入が、基板の
アニーリングによって適切に除去されない態様で、基板
に損傷を与えると判断している。これはヒ素注入に伴う
損傷がアニールによって簡単には除去できないほど厳し
いものであることを反映しているかもしれない。あるい
は、大きいヒ素原子を収容することによって格子に生じ
たひずみが非結晶ソース領域またはドレン領域に付随す
る漏れとは異なる漏れ成分を従来のプルダウントランジ
スタのヒ素注入ドレンに引き起こすのかもしれない。

【００１１】とにかく、プルダウントランジスタのドレ
ンがＳＲＡＭセルのそれぞれの電荷記憶ノードに直接接
続されているため、プルダウントランジスタのドレンへ
のヒ素イオン注入に付随する電荷漏れのレベルは、電荷
記憶ノードに対して望ましくないレベルの漏れをもたら
し、これがＳＲＡＭセルの消費電力の望ましくない増加
を引き起こす。ＳＲＡＭセルのプルダウントランジスタ
のドレンを規定するためにヒ素イオンの注入を使用する
ことに付随した望ましくない電荷漏れも、アンチモン
（Ｓｂ）などの他の大きくて重いＮ型ドーパントを注入
して、ＳＲＡＭセルのプルダウントランジスタのドレン
を規定するならば明らかになると考えられる。本発明者
らはＳＲＡＭのプルダウントランジスタのドレンをリン
イオンの注入のみによって規定した場合に、電荷記憶ノ
ードからの漏れのレベルの低下が認められると判断し
た。本発明のこの態様はプルダウントランジスタドレン
に対する注入ドーズを約１×１０¹⁴／ｃｍ³イオン未満
に制限することにより、いくつかの実施の形態において
特に高くなる。もっとも好ましいのは、プルダウントラ
ンジスタのドレンがゲート電極を規定し、ゲート電極の
縁部に整合する第一の注入を行い、ゲート電極の縁部に
絶縁側壁スペーサを形成し、側壁スペーサに整合した第
二の注入を行うことによって、通常形成される軽くドー
プされたドレン（lightly doped drain：ＬＤＤ）を有
していることである。

【００１２】ＳＲＡＭセルのプルダウントランジスタに
リンドープドレンを使用すると、プルダウントランジス
タの典型的な駆動能力が下がる。そのため、プルダウン
トランジスタの動作特性を調節して、電荷記憶ノードか
らの漏れを少なくする場合には、ＳＲＡＭセルの安定性
を確保するために、パストランジスタに比較して十分な
駆動能力をプルダウントランジスタが有しているように
調節を適応させることが重要である。このような適応は
パストランジスタの特性や、プルダウントランジスタの
特性に行うことができる。本発明の特に好ましい実施の
形態はプルダウントランジスタのソースに、改善された
駆動能力を与えて、プルダウントランジスタのドレンの
特に好ましい構成に付随した駆動能力の低下に部分的に
適応する。これは比較的高いレベルのヒ素ドーピングを
プルダウントランジスタのソース領域に与えることによ
って達成できる。本発明の特に好ましい実施の形態にお
いて、ヒ素注入はプルダウントランジスタのソース領域
への第三の注入である。それ故、本発明の特に好ましい
実施の形態はＳＲＡＭセルに対して非対称的なプルダウ
ントランジスタをもたらす。

【００１３】プルダウントランジスタのソース領域は、
ＳＲＡＭの周辺回路、特にＳＲＡＭのＥＳＤ保護回路の
高い駆動能力と多くの点で同等な高い駆動能力を有して
いる。本発明の特に好ましい実施の形態は周辺回路の静
電放電（ＥＳＤ）保護回路のソース／ドレン領域の少な
くともいくつかを形成するために使用されるのと同じ注
入ステップを使用して、同時にプルダウントランジスタ
のソースを形成する。これにより、周辺回路のＥＳＤ保
護トランジスタのソース領域およびドレン領域の高い駆
動能力と同様な駆動能力を有するソースが、プルダウン
トランジスタに対して作成される。本発明のこれらおよ
びその他の態様を、図面を参照して説明する。

【００１４】図１は交差結合インバータを形成するよう
に接続された二つのＰＭＯＳ負荷トランジスタ１０、１
２と、二つのＮＭＯＳプルダウントランジスタ１４、１
６を含むＳＲＡＭセル（６トランジスタセルないし６Ｔ
セル）を示す。ＰＭＯＳ負荷トランジスタ１０、１２の
各々は対応するＮＭＯＳプルダウントランジスタ１４、
１６のゲートに接続されたゲートを有している。ＰＭＯ
Ｓ負荷トランジスタ１０、１２のドレンは対応するＮＭ
ＯＳトランジスタ１４、１６に接続されて、従来の構成
を有するインバータを形成している。負荷トランジスタ
のソースは高基準電位、通常はＶ_CCに接続され、プルダ
ウントランジスタのソースは接地されていてもよい低基
準電位、通常はＶ_SSに接続されている。ＰＭＯＳトラン
ジスタ１０とＮＭＯＳトランジスタ１４は一つのインバ
ータを構成しており、ＰＭＯＳトランジスタ１０のゲー
トとＮＭＯＳトランジスタ１４のゲートは他方のインバ
ータのトランジスタ１２、１６のドレンに接続されてい
る。同様に、他方のインバータを構成するＰＭＯＳトラ
ンジスタ１２とＮＭＯＳトランジスタ１６のゲートは、
トランジスタ１０、１４のドレンに接続されている。そ
れ故、第一のインバータのトランジスタ１０、１４のド
レン（ノードＮ１）に存在する電位は、第二のインバー
タのトランジスタ１２、１６のゲートに印加され、電荷
は第二のインバータをＯＮまたはＯＦＦ状態に維持する
働きをする。論理的に逆の電位が第二のインバータのト
ランジスタ１２、１６のドレン（ノードＮ２）と、第一
のインバータのトランジスタ１０、１４のゲートに存在
しており、第一のインバータを相補的なＯＦＦまたはＯ
Ｎ状態に維持している。それ故、図示のＳＲＡＭのラッ
チは二つの安定状態、すなわち事前定義の電位が電荷記
憶ノードＮ１に、また低い電位が電荷記憶ノードＮ２に
存在している状態と、低い電位が電荷記憶ノードＮ１
に、また事前定義の電位が電荷記憶ノードＮ２に存在し
ている第二の状態とを有している。二進データはラッチ
の二つの状態の間をトグルすることによって記録され
る。十分な電荷が電荷記憶ノードに、それ故関連付けら
れたインバータの結合されたゲートに記憶されていて、
インバータの一方を「ＯＮ」に、他方のインバータを
「ＯＦＦ」に明確に保持しなければならず、これによっ
てメモリの状態を保存する。ＳＲＡＭセルの安定性は電
荷記憶ノードにおける電位が正規の値から変動するが、
ＳＲＡＭセルをその元の状態に依然維持することのでき
るマージンによって定量化できる。

【００１５】ＳＲＡＭセルの状態は従来、相補ビットラ
イン（ＢＬ、ＢＬバー）の対にセルの二つの電荷記憶ノ
ードＮ１、Ｎ２を選択的に接続することによって読み出
される。パストランジスタ１８、２０の対が電荷記憶ノ
ードＮ１、Ｎ２と、対応するビットラインＢＬ、ＢＬバ
ーの間に接続されている。読出し操作前に、ビットライ
ンＢＬ、ＢＬバーが高基準電圧と低基準電圧の中間の電
圧、通常は１／２・（Ｖ_CC−Ｖ_SS）で等化され、ワード
ラインＷＬ上の信号がパストランジスタをＯＮとする。
たとえば、Ｎ１がＶ_CCという所定の電位まで充電され、
Ｎ２が低い電位Ｖ_SSまで充電されていると考える。パス
トランジスタ１８、２０がＯＮになると、電荷がノード
Ｎ１からパストランジスタ１８を通ってビットラインＢ
Ｌへ流れ始める。ノードＮ１の電荷はビットラインＢＬ
へ流出し始め、負荷トランジスタ１０を通ってノードＮ
１へ流れる電荷によって補充される。同時に、電荷はビ
ットラインからパストランジスタ２０を通ってノードＮ
２に流れ、またノードＮ２からプルダウントランジスタ
１６を通って流れる。パストランジスタ１８を通って流
れる電流がトランジスタ１０を通るものよりも多くなる
と、電荷はノードＮ１から流出し始め、ノードＮ１はあ
るレベルまで下がると、プルダウントランジスタ１６を
ＯＦＦとし始める。パストランジスタ２０を通って流れ
る電流がプルダウントランジスタ１６を通って流れるも
のよりも多くなると、電荷は電荷記憶ノードＮ２に蓄積
し始め、ノードＮ２はあるレベルまで充電すると、負荷
トランジスタ１０をＯＦＦとし始める。

【００１６】一般に、６トランジスタＳＲＡＭセルは二
つの負荷デバイス１０および１２として薄膜トランジス
タ（ＴＦＴ）を使用する。このような二つのＴＦＴＳ
ＲＡＭセル構成の場合、負荷トランジスタ１０、１２の
ソース、ドレンおよびチャネル領域、ならびにゲート電
極はすべて、ＳＲＡＭ回路の下部層を覆っている絶縁材
料層に付着されたポリシリコンで形成されており、前記
下部層は基板の表面に形成されているパストランジスタ
とプルダウントランジスタを含んでいる。ＴＦＴ構造お
よびＳＲＡＭのレイアウトの特定の態様はここでの議論
の中心となるものではなく、したがって、本明細書では
これ以上説明しない。コンパクトなセルのレイアウトを
達成し、ＴＦＴ負荷デバイスからの低い漏れレベルを達
成する方法および構造については、参照することにより
本明細書の一部となる「Field Effect Thin-Film Trans
istor for an SRAM with Reduced Standby Current」な
る名称のＮｉｓｈｉｍｕｒａ他に対する米国特許第５５
１４８８０号で論じられている。Ｎｉｓｈｉｍｕｒａ特
許はプルダウントランジスタのソースおよびドレン領域
へのヒ素注入を使用しているが、Ｎｉｓｈｉｍｕｒａ特
許の教示のこの部分が教示として本明細書には組み込ま
れないことに留意すべきである。

【００１７】本発明の一態様はプルダウンＦＥＴのソー
ス領域が形成されるのと同時に、ＳＲＡＭの周辺回路の
一部を形成するために共通注入ステップを使用すること
に関する。図２は本発明によるＳＲＡＭの周辺回路の構
成要素の一つを示す。参照番号２２は、ＳＲＡＭの入出
力端子の各々を他の回路に接続するために使用される典
型的な金属ボンディングパッドを示す。

【００１８】たとえば、パッド２２を使用して、ＳＲＡ
Ｍにアドレス信号を与えたり、ＳＲＡＭにデータを与え
たりあるいはこれから読み取ることができる。電源電圧
および基準電圧の一つまたは複数の異なるレベルを、図
２に示すもののような外部接点パッドからＳＲＡＭに与
えることもできる。一部切欠き図で示すパッドからの延
長部は、ＳＲＡＭの周辺ＥＳＤ回路２４で例示されてい
るＥＳＤ保護回路のトランジスタのソースまたはドレン
に接触している。図示のＥＳＤ保護デバイス２４はソー
ス／ドレン領域２６、３０およびポリシリコンフローテ
ィングゲート２８を有するフローティングゲートトラン
ジスタである。ソース／ドレン領域２６、３０の各々は
トランジスタが比較的大きい電流を取り扱い、駆動する
のに適切なドーピングプロファイルを有している。それ
故、これらのソース／ドレン領域が本発明にしたがって
形成されたＳＲＡＭセルのプルダウントランジスタに特
に好ましい特性を有していることが望ましい。高電流駆
動能力も有しているのが好ましい他のデバイスも周辺回
路にあることを理解すべきである。たとえば、パッド２
２との間で信号の受け渡しを行う入出力（Ｉ／Ｏ）バッ
ファも高い駆動能力を有していることが望ましい。通常
は、しかしながら、このようなＩ／Ｏ回路の駆動能力は
ＥＳＤ保護デバイスのソースおよびドレン領域に対する
ものほど、希望するプルダウントランジスタのソース特
性によくあったものではない。それ故、プルダウントラ
ンジスタのソース領域がＥＳＤ保護トランジスタと同様
な電流駆動特性を有していることがもっとも好ましい。
以下の説明を簡単にするために、図２に示したものとは
異なっているが、一般的に同じ目的を果たすＥＳＤ保護
回路２４の単一のＮＭＯＳトランジスタを、図３からの
図に示す。この検討はＳＲＡＭに対してＥＳＤ保護を含
むＩ／Ｏ機能を一般的に果たす回路としての周辺デバイ
スに関する。これは好ましいＳＲＡＭデバイスの主メモ
リセルアレイで見出されるトランジスタおよび増幅器と
対照をなすものである。これらのトランジスタをここで
は、セルトランジスタという。

【００１９】図３は図１に示した６Ｔセルのプルダウン
トランジスタの一つと、パストランジスタの一つとに対
応している二つのセルトランジスタ１４、１８を示して
いる。図３には、周辺回路内のＥＳＤ保護回路の例示的
なＮＭＯＳトランジスタ２４も示されている。もちろ
ん、図３に示した各種のデバイスがＳＲＡＭの実際の実
施態様において図示の態様で典型的に整合されたり、構
成されたりしていないことが理解されよう。それどころ
か、図３の構成および整合は本発明の教示を説明するの
を単純化するために変形されている。図３はゲート電極
が規定され、第一のソース／ドレン注入が行われた後
の、プロセスの流れの初期段階におけるＳＲＡＭのさま
ざまな部分を示している。ＳＲＡＭはシリコン基板３０
上に形成され、フィールド酸化物デバイス分離領域３２
が基板３０の上に形成されている。フィールド酸化物デ
バイス分離領域３２はシリコン局所酸化（ＬＯＣＯＳ）
技法によって形成してもよいし、基板にトレンチをエッ
チングし、次いで化学蒸着によってトレンチを充填する
ように酸化物を付着させることにより浅いトレンチ分離
デバイスとして設けてもよい。浅いトレンチ分離構造の
規定は化学機械研磨プロセスによって完全なものとされ
る。フィールド分離デバイス３２が基板上に設けられた
後、熱酸化物を基板上に約３０〜２００Åの厚さまで成
長させる。実施の形態によっては、周辺回路においてメ
モリセルアレイに使用されるものよりも高い動作電圧に
適応するのが必要な場合は特に、周辺回路内のデバイス
上にもっと厚いゲート酸化物層を成長させるのが好まし
いこともある。

【００２０】ポリシリコンをデバイスの表面に付着さ
せ、ドープし、パターン化して、図示の構造内部のさま
ざまなタイプのトランジスタの各々に適切なゲート電極
４２、５２および６２を規定する。図には類似した大き
さおよび形状のゲート電極が示されているが、これらの
トランジスタの各々の電流駆動および動作要件がさまざ
まであり、ＳＲＡＭに望ましい安定性および性能の特性
を得るために調節されたそれぞれの特性を通常有してい
るため、これが実際には当てはまらないことがしばしば
あることを理解すべきである。図３をさらに参照する
と、次に図示のデバイスのソース／ドレン領域の軽くド
ープされた（Ｎ−）部分４０、５０、６０の自動整合注
入のためのマスクとしてゲート電極４２、５２、６２を
使用して、ドーズとエネルギーが低いリンイオンの軽い
ブランケットドープを基板に対して行う。ＬＤＤソース
／ドレン領域の軽くドープされた部分のこのブランケッ
ト注入は、本発明の好ましい実施の形態によれば、約３
５ＫｅＶのエネルギーで約１〜３×１０¹³／ｃｍ²のド
ーズまで行われる。これまでのプロセスの結果を図３に
略示する。プルダウントランジスタ１４は基板３０の表
面に形成されたソース／ドレン領域４０と、基板の表面
のゲート酸化物層（図示せず）上に形成されたゲート電
極４２とからなる。パストランジスタ１８は基板の表面
に形成されたソース／ドレン領域５０と、ゲート酸化物
層上に形成されたゲート電極５２とを含んでいる。ＥＳ
Ｄ保護回路トランジスタ２４はソース／ドレン領域６０
とゲート電極６２とを含んでいる。プルダウントランジ
スタ、パストランジスタおよびＥＳＤ保護回路トランジ
スタのゲート電極は少なくとも部分的に、ドープされた
ポリシリコンで形成されている。ゲート電極を複数層の
導電体として形成した場合、ゲート電極の少なくともも
っとも下の部分はドープされたポリシリコンの層で形成
される。プルダウントランジスタおよびパストランジス
タの電極４２、５２、６２のゲート内のドープされたポ
リシリコンの最下層は単一層のポリシリコンで形成して
よいが、ＳＲＡＭセルの他の構成においては、ケイ化タ
ングステンまたはケイ化チタンを含む導体の異なる層を
プルダウントランジスタ、パストランジスタおよびＥＳ
Ｄ保護回路トランジスタのゲート電極内に組み込んでも
よい。

【００２１】図４はパストランジスタ、プルダウントラ
ンジスタおよび周辺トランジスタのソース／ドレン領域
の軽くドープされたドレン構造を形成するプロセスの一
部としてゲート電極の両側に、絶縁スペーサを形成した
後のデバイスを示す。絶縁スペーサ構造は酸化シリコン
で形成してもよいが、細かいデザインルールの場合に
は、スペーサ構造がチッ化シリコンであることが好まし
い。図示の実施の形態において、スペーサ構造はＣＶＤ
酸化物の層を約１５００〜２５００Åの間の厚さに付着
させ、酸化物層をエッチバックして、ソース／ドレン領
域を露出させ、プルダウントランジスタ、パストランジ
スタおよび周辺トランジスタ１４、１８および２４それ
ぞれのゲート電極４２、５２および６２の側壁に沿って
酸化物スペーサ構造４４、５４および６４を形成するこ
とによって形成される。例示的な酸化物層の場合、エッ
チバック操作は反応性イオンエッチングおよびフッ素エ
ッチ化学を使用して行われる。付着される層の厚さがゲ
ート電極に沿って形成される側壁スペーサ構造の厚さを
大部分決定する。

【００２２】絶縁スペーサ４４、５４および６４がゲー
ト電極に沿って形成された後、リンイオンの第二のブラ
ンケット注入がデバイスに対して行われて、ソース／ド
レン領域のより強くドープされた部分を形成する。本発
明によれば、第二のリン注入により、リンイオンのドー
ズは約４０ＫｅＶにおいて１×１０¹³〜１×１０¹⁴／ｃ
ｍ²の間になる。この注入の結果として、より強くドー
プされたＮ型の領域がスペーサ構造に自動整合して形成
されて、プルダウントランジスタ、パストランジスタお
よびＥＳＤ保護トランジスタ１４、１８および２４それ
ぞれのソース／ドレン領域４６、５６および６６に対し
てＬＤＤ構造を与える。

【００２３】図示のデバイスに加えて、ＳＲＡＭの周辺
回路内には、各種の付加的なＩ／Ｏ回路を含む付加的な
デバイスが通常存在している。これらの周辺回路は通
常、比較的高い電流駆動能力を備えたインバータその他
のタイプのバッファ回路を含んでいる。このようなＩ／
Ｏ回路は、たとえば、結合されたＰＭＯＳおよびＮＭＯ
ＳのトランジスタからなるＣＭＯＳインバータを含んで
いたり、またはＮＭＯＳトランジスタを単独で、あるい
はＰＭＯＳトランジスタと組み合せて含んでいてもよ
い。通常、Ｉ／Ｏ回路のＮＭＯＳトランジスタは第一の
二回のイオン注入にさらされ、次いでさらに注入を受け
て、これらのＩ／Ｏまたはその他の周辺回路となる。図
４に示したプルダウン、パスおよびＥＳＤ保護回路の各
々にはマスクが設けら、周辺回路のＮＭＯＳトランジス
タのソース／ドレン領域へ注入が行われる。この注入は
約５５ＫｅＶのエネルギーで約２×１０¹⁵ｃｍ²のドー
ズまで注入されたヒ素イオンによるものでよい。このマ
スクを剥離し、ＥＳＤ回路の規定を完了させるために使
用される新しいマスクを設ける。

【００２４】図５に示すように、ＥＳＤマスク８０がＳ
ＲＡＭ上に設けられる。図に略示するように、ＥＳＤマ
スクはパストランジスタ全体を覆っており、またプルダ
ウントランジスタのドレン領域を覆って、プルダウント
ランジスタのドレンがＥＳＤ注入を受けないようにして
いる。ＥＳＤ保護回路以外の周辺回路はＥＳＤマスクに
よって覆われているので、ＥＳＤ注入を受けることがな
い。次に、ＥＳＤ注入をＥＳＤ保護回路トランジスタ２
４のソース／ドレン領域６７、およびプルダウントラン
ジスタ１４のソース４８に対して行う。プルダウントラ
ンジスタのドレン４７に対しては、注入は行われない。
ＥＳＤ注入の第一の部分は約５５ＫｅＶのエネルギーで
約１×１０¹⁵／ｃｍ²のヒ素イオンのドーズをもたら
す。最後に、ホウ素イオンのポケットないしハロ注入を
ＥＳＤ保護回路トランジスタのソース／ドレン領域に対
して行って、ポケットドープ領域６８を形成し、またプ
ルダウントランジスタ１４のソース領域に対して行っ
て、プルダウントランジスタのチャネルに隣接したポケ
ットドープ領域４９を形成する。ポケット注入は約２〜
５×１０¹³／ｃｍ²のドーズをもたらすように６０Ｋｅ
Ｖのエネルギーにおいて、好ましくは基板を回転させた
約３０°の傾斜角度で注入したホウ素イオンからなって
いる。ポケットドープ領域はパンチスルー効果を制限す
る働きをする。次いで、ＥＳＤマスク８０を剥ぎ取る。
すべての注入を行った後、各種の注入をアニールし、約
８００℃の温度で約２０〜３０分間の電気炉アニール、
または約１０００〜１１００℃で約１０〜６０秒間の急
速熱アニールプロセスのいずれかによって活性化する。

【００２５】図６は図５に示したプロセス工程における
ＳＲＡＭメモリセルアレイの一部の異なる図である。実
用的な実施態様において、ＳＲＡＭセルのプルダウント
ランジスタ１４、１６は共通のソース注入時に形成され
る。それ故、ＥＳＤマスク８０はプルダウントランジス
タ１４、１６のドレン４７を覆い、共通ソース領域を露
出させて、ソース領域４８の周辺にＰ型のポケットドー
プ領域４９がある比較的深いヒ素が注入されたソース領
域４８をもたらすように設けられる。

【００２６】さらに処理を行って、図５のデバイス上に
絶縁層を、また絶縁層上に負荷デバイスを設ける。図１
に略示したＳＲＡＭを完成させるのに必要な他のプロセ
ス工程は従来のものであり、上述し、参照することによ
って本明細書の一部としたＮｉｓｈｉｍｕｒａ特許に適
切に記載されている。それ故、他の処理工程については
本明細書では説明しない。

【００２７】本発明を本発明のいくつかの好ましい実施
の形態に特に注目して説明してきたが、本発明は上述の
特定の実施の形態に限定されるものではない。本発明の
範囲は首記の特許請求の範囲によって決定されるもので
ある。

【図面の簡単な説明】

【図１】本発明の好ましい実施の形態による６トランジ
スタ（６Ｔ）のＳＲＡＭセルの略図である。

【図２】本発明の好ましい実施の形態によって形成され
たＳＲＡＭの周辺回路に設けることのできる静電放電
（ＥＳＤ）保護回路の略図である。

【図３】本発明の好ましい実施の形態による製造の初期
段階におけるＳＲＡＭのさまざまな部分を示す略図であ
る。

【図４】図３に示す段階に続く段階におけるＳＲＡＭの
さまざまな部分を示す略図である。

【図５】図４に示す段階に続く段階におけるＳＲＡＭの
さまざまな部分を示す略図である。

【図６】本発明の好ましい実施の形態によって形成され
たＳＲＡＭセルの二つのプルダウントランジスタの共通
ソース領域に対して行われる注入を示す図である。

【符号の説明】

１０、１２ＰＭＯＳ負荷トランジスタ１４、１６ＮＭＯＳプルダウントランジスタ１８、２０パストランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−78256（ＪＰ，Ａ) 特開平４−262574（ＪＰ，Ａ) 特開平７−161841（ＪＰ，Ａ) 特開平２−58870（ＪＰ，Ａ) 特開平６−163831（ＪＰ，Ａ) 特開平６−140631（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8244 H01L 27/11 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】複数のスタティックランダムアクセスメ
モリ（ＳＲＡＭ）セルと、ＳＲＡＭセルをアドレスする
ためのビットラインのアレイを有するＳＲＡＭを作成す
る方法において、ＳＲＡＭセルのために高基準電位接点、低基準電位接
点、および電荷記憶ノードを設けるステップと、電荷記憶ノードと低基準電位接点の間に接続され、低基
準電位に接続されたソースと電荷記憶ノードに接続され
たドレンとを有しており、ソース領域がドーパントとし
てリン、ヒ素、および、ホウ素を有しており、ドレン領
域がドーパントとしてヒ素およびホウ素を有さないプル
ダウントランジスタを設けるステップと、ＥＳＤソース／ドレン領域を備えたトランジスタを含
み、ＥＳＤソース／ドレン領域がドーパントとしてリ
ン、ヒ素およびホウ素を有するＥＳＤ保護回路を設ける
ステップと、電荷記憶ノードとビットラインの間に接続されたパスト
ランジスタを設けるステップと、電荷記憶ノードと高基準電位接点の間に接続された負荷
デバイスを設けるステップとを備える方法であって、プ
ルダウントランジスタのソース領域およびＥＤＳソース
／レイン領域中のヒ素イオン、ホウ素イオンは、プルダウントランジスタを注入マスクによってマスクし
て、ＥＤＳソース／ドレン領域、および、プルダウント
ランジスタのソース領域の部分となるプルダウントラン
ジスタの部分を露出し、プルダウントランジスタのドレ
ン領域の部分となるプルダウントランジスタの少なくと
も他の部分を覆うステップと、ヒ素イオンをＥＤＳソース／ドレン領域、および、プル
ダウントランジスタのソース領域に注入するステップ
と、ホウ素イオンをＥＤＳソース／ドレン領域、および、プ
ルダウントランジスタのソース領域にポケット注入する
ステップとにより注入されることを特徴とするスタティ
ックランダムアクセスメモリを作成する方法。
【請求項２】プルダウントランジスタのソースがプル
ダウンソースドーピング分布を有しており、ＥＳＤソー
ス／ドレン領域がプルダウンソースドーピング分布を有
している請求項１に記載の方法。
【請求項３】プルダウントランジスタがゲート酸化物
層上にゲート電極を設け、ゲート電極に自動整合する第一のリン注入を行い、ゲート電極に沿って絶縁スペーサを設け、絶縁スペーサに自動整合する第二のリン注入を行い、こ
れによってプルダウントランジスタのソースおよびドレ
ンのためにリンＬＤＤ構造を与えることによって形成さ
れる請求項１に記載の方法。
【請求項４】注入マスクがＳＲＡＭの周辺回路部分に
開口を有しており、ヒ素イオンを注入するステップがＳ
ＲＡＭの周辺回路に設けられた周辺トランジスタのソー
ス／ドレン領域にもヒ素イオンを与える請求項３に記載
の方法。
【請求項５】周辺トランジスタがＳＲＡＭ用のＥＳＤ
保護回路の一部である請求項４に記載の方法。
【請求項６】プルダウントランジスタのドレン内のド
ーパントが本質的に、約１×１０^１４／ｃｍ^２未満のド
ーズをもたらすリンからなっている請求項３に記載の方
法。
【請求項７】プルダウントランジスタと、パストラン
ジスタとを備えている複数のスタティックランダムアク
セスメモリ（ＳＲＡＭ）セルを有するＳＲＡＭを作成す
る方法において、ゲート酸化物層上にゲート電極を設け、ゲート電極に自
動整合する第一のリン注入を行い、ゲート電極に沿って
絶縁スペーサを設け、絶縁スペーサに自動整合する第二
のリン注入を行い、これによってプルダウントランジス
タのソースおよびドレンのためのリンＬＤＤ構造を与
え、ソース領域を低基準電位に接続し、ドレン領域を電
荷記憶ノードに接続することによってプルダウントラン
ジスタを設けるステップと、プルダウントランジスタを注入マスクによってマスクし
て、プルダウントランジスタのソース領域の部分となる
プルダウントランジスタの部分を露出させ、プルダウン
トランジスタのドレン領域の部分となるプルダウントラ
ンジスタの少なくとも他の部分を覆い、ヒ素イオンをプ
ルダウントランジスタのソース領域に注入するステップ
と、電荷記憶ノードとビットラインの間に接続されたパスト
ランジスタを設けるステップと、電荷記憶ノードと高基準電位接点の間に接続された負荷
デバイスを設けるステップとを備えている方法。
【請求項８】注入マスクがＳＲＡＭの周辺回路部分に
開口を有しており、ヒ素イオンを注入するステップがＳ
ＲＡＭの周辺回路に設けられた周辺トランジスタのソー
ス／ドレン領域にもヒ素イオンを与える請求項７に記載
の方法。
【請求項９】周辺トランジスタがＳＲＡＭ用のＥＳＤ
保護回路の一部である請求項８に記載の方法。
【請求項１０】プルダウントランジスタのドレン内の
ドーパントが本質的に、約１×１０^１４／ｃｍ^２未満の
ドーズをもたらすリンからなっている請求項９に記載の
方法。
【請求項１１】プルダウントランジスタと、パストラ
ンジスタとを備えている複数のスタティックランダムア
クセスメモリ（ＳＲＡＭ）セルを有するＳＲＡＭを作成
する方法において、ソースとドレンを有しており、ドレンにおけるドーパン
トが本質的にリンよりなり、ソースにおけるドーパント
が本質的にリン、ヒ素、および、ホウ素よりなり、ドレ
ンよりも高いドーパント濃度を有しているプルダウント
ランジスタを設けるステップと、電荷記憶ノードとビットラインの間に接続されたパスト
ランジスタを設けるステップと、電荷記憶ノードと基準電位接点に接続された負荷デバイ
スを設けるステップと、ドーパントが本質的にリン、ヒ素、ホウ素よりなるソー
スおよびドレンを有するトランジスタを備えるＥＤＳ保
護回路を設けるステップとを備えている方法。
【請求項１２】ドレンがリンイオンの一回または複数
回の注入によってドープされ、注入の各々が約１×１０
^１４／ｃｍ^２未満のドーズを有している請求項１１に記
載の方法。
【請求項１３】プルダウントランジスタがゲート酸化
物層上にゲート電極を設け、ゲート電極に自動整合する
第一のリン注入を行い、ゲート電極に沿って絶縁スペー
サを設け、絶縁スペーサに自動整合する第二のリン注入
を行い、これによってプルダウントランジスタのソース
およびドレンのためのリンＬＤＤ構造を与えることによ
って規定される請求項１１に記載の方法。
【請求項１４】プルダウントランジスタを注入マスク
によってマスクして、プルダウントランジスタのソース
領域の部分となるプルダウントランジスタの部分を露出
させ、プルダウントランジスタのドレン領域の部分とな
るプルダウントランジスタの少なくとも他の部分を覆
い、ヒ素イオンをプルダウントランジスタのソース領域
に注入するステップをさらに含んでいる請求項１１に記
載の方法。
【請求項１５】注入マスクがＳＲＡＭの周辺回路部分
に開口を有しており、ヒ素イオンを注入するステップが
ＳＲＡＭの周辺回路に設けられた周辺トランジスタのソ
ース／ドレン領域にもヒ素イオンを与える請求項１４に
記載の方法。
【請求項１６】周辺トランジスタがＳＲＡＭ用のＥＳ
Ｄ保護回路の一部である請求項１５に記載の方法。
【請求項１７】プルダウントランジスタのドレン内の
ドーパントが本質的に、約１×１０^１４／ｃｍ^２未満の
ドーズをもたらすリンからなっている請求項１１に記載
の方法。
【請求項１８】プルダウントランジスタのドレン内の
ドーパントが本質的に、約１×１０^１４／ｃｍ^２未満の
ドーズをもたらすリンからなっている請求項１６に記載
の方法。
【請求項１９】ヒ素イオンがプルダウントランジスタ
のドレンにリンイオンを与えるドーズの十倍以上のドー
ズで与えられる請求項１４に記載の方法。