JP3246605B2 - Data transfer method - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ＤＭＡコントロ−ラに
よるデ−タ転送方法に関し、特に転送誤り発生時の残転
送数を求める方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer method using a DMA controller, and more particularly, to a method for determining the remaining transfer number when a transfer error occurs.

【０００２】[0002]

【従来の技術】従来より、周辺装置を接続したコンピュ
−タにおいて、主メモリと各周辺装置間でデ−タを転送
するためには、プログラムにより転送する方法と、ＤＭ
Ａ（Ｄirect Ｍemory Ａccess)コントロ−ラによりハ
−ドウェアで転送する方法とがある。ＤＭＡコントロ−
ラによる転送方法のうち、１バスサイクルで１オペラン
ドの転送を行うときには、コントロ−ラ内のＦＩＦＯを
介在することなく、主メモリと周辺装置間で直接デ−タ
の転送を行うことができる。また、メモリとアドレシン
グを必要とする他の周辺装置との間のデ−タ転送を行う
ときには、ＤＭＡコントロ−ラ内のＦＩＦＯレジスタを
介して行われる。すなわち、１本のアドレスバスを用い
てメモリと周辺装置の両者をアドレスする必要があるた
め、デ−タ転送をメモリとＤＭＡコントロ−ラ、ＤＭＡ
コントロ−ラと周辺装置の２回に分けてデ−タ転送を行
う。また、複数ブロックの連続転送を行う場合には、コ
ンティニュ−、アレイチェイン、およびリンクドチェイ
ンの３つの方法がある。コンティニュ−モ−ドでは、次
のブロック転送情報をベ−スアドレスレジスタ、ベ−ス
トランスファカウンタ、ベ−スファンクションコ−ドレ
ジスタに予めセットして、１つのブロック転送が終了す
ると、それらが上記各レジスタに移されて、次のブロッ
ク転送を続行する。次のアレイチェインモ−ドでは、メ
モリアドレスとトランスファカウント情報をメモリ内に
アレイとして格納しておき、このこのアレイの先頭アド
レスをベ−スアドレスレジスタ、エントリ数をベ−スト
ランスファカウンタにセットしておく。ＤＭＡコントロ
−ラは、１つのブロック転送前に先ずこのアレイ情報を
フェッチし、その後転送を開始する。ベ−ストランスフ
ァカウンタが０になったとき、アレイチェインは終了す
る。次のリンクドチェインモ−ドでは、メモリ内にリン
クアドレス情報を持っている。このリンクアドレスで毎
回ベ−スアドレスレジスタを書き換えるので、オペラン
ドブロックの削除、挿入が、アレイ情報の再構成をする
ことなく可能である。このチェインは、リンクアドレス
が０になると終了する。なお、ＤＭＡ転送については、
例えば、『日経エレクトロニクス』１９８６年２月１０
日号、pp.259〜279、あるいは『日立評論』第６４巻第
７号昭和５７年７月２５日発行、pp.9〜14に記載された
技術がある。2. Description of the Related Art Conventionally, in a computer to which peripheral devices are connected, in order to transfer data between a main memory and each peripheral device, a method of transferring data by a program, a method of transferring data,
A (Direct Memory Access) controller can be used to transfer data by hardware. DMA control
When one operand is transferred in one bus cycle, data can be directly transferred between the main memory and the peripheral device without interposing a FIFO in the controller. When data is transferred between the memory and another peripheral device requiring addressing, the data transfer is performed via a FIFO register in the DMA controller. That is, since it is necessary to address both the memory and the peripheral device using one address bus, the data transfer is performed by the memory, the DMA controller, and the DMA controller.
Data transfer is performed twice, that is, by the controller and the peripheral device. When performing continuous transfer of a plurality of blocks, there are three methods: continuity, array chain, and linked chain. In the continuous mode, the next block transfer information is set in advance in a base address register, a base transfer counter, and a base function code register. It is moved to each register and the next block transfer is continued. In the next array chain mode, the memory address and transfer count information are stored as an array in the memory, and the start address of this array is set in a base address register and the number of entries is set in a base transfer counter. Keep it. The DMA controller first fetches this array information before transferring one block, and then starts the transfer. When the base transfer counter becomes 0, the array chain ends. In the next linked chain mode, the memory has link address information. Since the base address register is rewritten each time with this link address, deletion and insertion of an operand block can be performed without reconfiguring array information. This chain ends when the link address becomes 0. For DMA transfer,
For example, "Nikkei Electronics" February 10, 1986
The technology described in the Japanese issue, pp. 259 to 279, or "Hitachi Hyoron," Vol. 64, No. 7, issued on July 25, 1982, pp. 9 to 14, is available.

【０００３】図３は、従来の情報処理システムの構成図
である。図３において、１は処理装置（ＣＰＵ）、２は
バスの使用権を管理するバスコントロ−ラ、３は主メモ
リ、４は主メモリの読み書きを制御するメモリコントロ
−ラ、５は入出力機器を制御する入出力制御機構、６は
入出力機器、７はデ−タ転送を制御するＤＭＡコントロ
−ラである。ＤＭＡコントロ−ラにより、入出力機器６
と主メモリ３間でＤＭＡ転送を行う場合には、次のよう
な処理を行う。すなわち、先ず主メモリ３上にＤＭＡ転
送情報テ−ブルを作成した後、最初のＤＭＡ転送情報ブ
ロックをＤＭＡコントロ−ラ７内のアドレスレジスタ
と、カウントレジスタと、チェイニングアドレスレジス
タにそれぞれセットする。次に、入出力制御機構５に起
動をかけて入出力機器６と主メモリ３の間でＤＭＡによ
るデ−タ転送が開始される。ところで、このＤＭＡ転送
の途中で、アドレスパリティエラ−等の理由により中断
した場合には、エラ−ロギング等の処置の後にＤＭＡ転
送を再開する。このＤＭＡ転送を再開する場合、再度Ｄ
ＭＡコントロ−ラ７内の各レジスタおよび入出力制御機
構５に、初期値をセットしてＤＭＡ転送を最初からやり
直していた。また、最初からやり直さないようにするた
めには、ソフトウェアによりＤＭＡコントロ−ラ７の内
部レジスタと主メモリ３のＤＭＡ転送情報テ−ブルを順
次検索して、転送済数を求め、転送再開アドレスと残転
送数を算出する必要があった。しかし、この算出のため
のソフトウェアは、作成するのに極めて面倒であり、実
行に時間もかかっていた。FIG. 3 is a configuration diagram of a conventional information processing system. In FIG. 3, 1 is a processing device (CPU), 2 is a bus controller for managing the right to use the bus, 3 is a main memory, 4 is a memory controller for controlling reading and writing of the main memory, and 5 is an input / output device. , An input / output device 6, and a DMA controller 7 for controlling data transfer. I / O device 6 by DMA controller
When a DMA transfer is performed between the main memory 3 and the main memory 3, the following processing is performed. That is, first, a DMA transfer information table is created on the main memory 3, and then the first DMA transfer information block is set in the address register, the count register, and the chaining address register in the DMA controller 7, respectively. Next, the input / output control mechanism 5 is activated, and data transfer by DMA between the input / output device 6 and the main memory 3 is started. If the DMA transfer is interrupted during the DMA transfer due to an address parity error or the like, the DMA transfer is restarted after a measure such as an error logging. When restarting this DMA transfer, D
The initial value is set in each register and the input / output control mechanism 5 in the MA controller 7, and the DMA transfer is restarted from the beginning. In order not to start over from the beginning, the internal register of the DMA controller 7 and the DMA transfer information table of the main memory 3 are sequentially searched by software to determine the number of transferred data, and the transfer restart address and It was necessary to calculate the number of remaining transfers. However, the software for this calculation was extremely cumbersome to create and took a long time to execute.

【０００４】[0004]

【発明が解決しようとする課題】このように、従来の方
法では、ＤＭＡ転送の途中で中断した場合のリトライ
は、転送の最初からやり直す必要があったので、既に転
送済みのデ−タも再度転送することになり、ＤＭＡ転送
によるシステムバスの占有率が上ってしまい、システム
全体としてのバススル−プットは低下してしまうという
問題があった。また、チェイニングモ−ドにおいて、Ｄ
ＭＡ転送が中断した場合、ソフトウェアがリトライする
ために必要となる転送済数を得るためには、ソフトウェ
アにより転送情報テ−ブルを検索し、転送済数と、転送
再開アドレスを算出しなければならないという問題があ
った。本発明の目的は、このような従来の課題を解決
し、ＤＭＡ転送が中断した場合に、ソフトウェアによる
転送再開アドレスと、残転送数の算出が簡単に行うこと
ができ、デ−タ処理の効率を向上させることができるデ
−タ転送方法を提供することにある。As described above, in the conventional method, when the DMA transfer is interrupted in the middle of the transfer, it is necessary to start over from the beginning of the transfer. Since the transfer is performed, the occupation rate of the system bus by the DMA transfer is increased, and there is a problem that the bus throughput of the entire system is reduced. In the chaining mode, D
If the MA transfer is interrupted, the transfer information table must be searched by software to calculate the transferred number and the transfer restart address in order to obtain the transferred number required for the software to retry. There was a problem. SUMMARY OF THE INVENTION An object of the present invention is to solve such a conventional problem, and when a DMA transfer is interrupted, a transfer restart address and the number of remaining transfers can be easily calculated by software, and the efficiency of data processing can be improved. Another object of the present invention is to provide a data transfer method capable of improving the data transfer.

【０００５】[0005]

【課題を解決するための手段】上記目的を達成するた
め、本発明のデータ転送方法は、ＤＭＡコントローラ内
にＤＭＡ転送を行った回数をカウントする手段を配置
し、ＤＭＡ転送終了の割り込みがあると、処理装置上の
プログラムは、まずメモリ上の第１の転送ブロックバイ
ト数とＤＭＡ転送回数カウント手段の内容を比較し、該
第１の転送ブロックバイト数よりＤＭＡ転送回数カウン
ト手段の内容が大きい場合に、該第１の転送ブロックバ
イト数と第２の転送ブロックバイト数の総和とＤＭＡ転
送回数カウント手段の内容を比較し、第１の転送ブロッ
クバイト数と第２の転送ブロックバイト数の総和よりＤ
ＭＡ転送回数カウント手段の内容が大きい場合に、該第
１の転送ブロックバイト数と第２の転送ブロックバイト
数と第３の転送ブロックバイト数の総和とＤＭＡ転送回
数カウント手段の内容を比較するという処理を、それ以
前の転送バイト数の総和がＤＭＡ転送回数カウント手段
の内容以上になるまで続け、そのときの転送バイト数の
総和とＤＭＡ転送回数カウント手段の内容に基づいて、
全ての転送ブロックについて正常終了したか、あるいは
どの転送ブロックの何バイト数転送した時点で異常終了
したかを判別し、異常終了した場合には、ＤＭＡコント
ローラに終了した次のデータから転送再開させることを
特徴としている。 In order to achieve the above object, the data transfer method according to the present invention includes a means for counting the number of DMA transfers performed in a DMA controller. , The program on the processing device firstly stores the first transfer block
The number of data transfer and the contents of the DMA transfer number counting means are compared.
DMA transfer count count from first transfer block byte count
When the contents of the transfer means are large, the first transfer block
Sum of the number of bytes and the number of bytes of the second transfer block and DMA transfer
Compare the contents of the number-of-times-of-sending
From the sum of the number of bytes and the number of bytes of the second transfer block
If the content of the MA transfer count means is large,
1 transfer block byte number and 2nd transfer block byte
Sum of the number of transfer blocks and the number of third transfer block bytes and the number of DMA transfer times
The process of comparing the contents of the number counting means is
DMA transfer number counting means is the sum of the number of previous transfer bytes
Until the number of bytes transferred at that time
Based on the sum and the contents of the DMA transfer number counting means,
It is determined whether all transfer blocks have been completed normally or the number of bytes in which transfer block has been transferred and the transfer has been completed abnormally. If the transfer has been completed abnormally, the DMA controller restarts the transfer from the next data that has been completed. To
Features.

【０００６】[0006]

【作用】本発明においては、ＤＭＡコントロ−ラ内に、
アドレスレジスタ、カウントレジスタ、およびチェイニ
ングアドレスレジスタの他に、各チャネル毎にＤＭＡ転
送の回数を保持するカウンタを内蔵する。このＤＭＡ転
送回数を保持するカウンタは、入出力機器と主メモリ間
のＤＭＡによるデ−タ転送が、ＤＭＡコントロ−ラのチ
ャネル制御機構の下で実行された場合のＤＭＡ転送回数
をカウントするものである。これにより、ＤＭＡ転送が
中断した場合でも、ソフトウェアによりＤＭＡ転送のリ
トライアドレスと残転送回数の算出を簡単に行うことが
できるので、デ−タ処理の効率は向上する。According to the present invention, in the DMA controller,
In addition to an address register, a count register, and a chaining address register, a counter that holds the number of DMA transfers for each channel is incorporated. The counter for holding the number of times of DMA transfer counts the number of times of DMA transfer when data transfer by DMA between the input / output device and the main memory is executed under the channel control mechanism of the DMA controller. is there. As a result, even when the DMA transfer is interrupted, the retry address and the remaining transfer count of the DMA transfer can be easily calculated by software, so that the efficiency of the data processing is improved.

【０００７】[0007]

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。第１図は本発明の一実施例を示すＤＭＡコン
トロ−ラ内の制御レジスタ群の配置図である。図１にお
いて、７はＤＭＡコントロ−ラ内の１チャネル分の制御
レジスタ群、８はＤＭＡを行う主メモリアドレスが保持
されるアドレスレジスタ、９は転送バイト数がセットさ
れ、転送される毎にカウントダウンするカウントレジス
タ、１０はチェイニングに用いるデ−タのアドレスを格
納するチェイニングアドレスレジスタである。以上の各
レジスタ８〜１０は従来より内蔵されていたが、本発明
では、さらにＤＭＡによりデ−タ転送された転送回数を
カウントするためのム−ブカウントレジスタ２６を新た
に設ける。このカウントレジスタ２６の値を参照するこ
とにより、転送済みの回数が明確となるので、ＤＭＡ転
送の途中で中断された場合でも、再開時にはその中断さ
れた点の次のアドレスから転送を開始すればよい。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is an arrangement diagram of a control register group in a DMA controller showing one embodiment of the present invention. In FIG. 1, 7 is a control register group for one channel in the DMA controller, 8 is an address register for holding a main memory address for performing DMA, 9 is the number of bytes to be transferred, and counts down every time data is transferred. A counting register 10 is a chaining address register for storing an address of data used for chaining. Although the above registers 8 to 10 have conventionally been built in, in the present invention, a move count register 26 for counting the number of times of data transfer by DMA is newly provided. By referring to the value of the count register 26, the number of times of transfer is clear. Therefore, even if the transfer is interrupted in the middle of the DMA transfer, when the transfer is restarted, the transfer is started from the next address of the interrupted point. Good.

【０００８】図２は、主メモリ上のマップを示す概略図
である。図２において、３は主メモリ、１２はＤＭＡ転
送デ−タ領域、１３はＤＭＡ転送情報テ−ブルである。
図２に示すように、主メモリ３においては、ＤＭＡ転送
を行う場合に、ＤＭＡ転送情報テ−ブル１３を作成した
後、最初のＤＭＡ転送情報ブロックをＤＭＡコントロ−
ラ内の各レジスタにそれぞれセットする。ここでは、１
００（１６進）番地以降に実際に転送されるＤＭＡ転送
デ−タ領域をとり、１０００（１６進）番地以降にＤＭ
Ａ転送情報テ−ブル、例えば、各転送ブロックのメモリ
アドレスと転送バイト数と連続する次のブロックのリン
クアドレス等が記述される。これらの詳細は、図４にお
いて説明する。FIG. 2 is a schematic diagram showing a map on the main memory. In FIG. 2, 3 is a main memory, 12 is a DMA transfer data area, and 13 is a DMA transfer information table.
As shown in FIG. 2, in the main memory 3, when performing the DMA transfer, after the DMA transfer information table 13 is created, the first DMA transfer information block is transferred to the DMA controller.
Is set to each register in the register. Here, 1
The DMA transfer data area actually transferred after the address 00 (hexadecimal) is taken.
A transfer information table, for example, the memory address of each transfer block, the number of transfer bytes, and the link address of the next block that is continuous. These details will be described with reference to FIG.

【０００９】図４は、図２の詳細な配置を示す図であっ
て、リンクアレイチェインデ−タ転送時のメモリマップ
を示している。図４において、３は主メモリ、１４，１
５，１６は転送されるデ−タブロックの領域であって、
ＤＭＡ転送デ−タ領域、１７〜２５はこれらの転送デ−
タのＤＭＡ転送情報を記述するためのＤＭＡ転送情報テ
−ブルである。ＤＭＡ転送デ−タ領域における１４は転
送ブロックＡ、１５は転送ブロックＢ、１６は転送ブロ
ックＣである。また、ＤＭＡ転送情報テ−ブルにおい
て、１７〜１９は転送ブロックＢの情報を格納するテ−
ブル、２０〜２２は転送ブロックＣの情報を格納するテ
−ブル、２３〜２５は転送ブロックＡの情報を格納する
テ−ブルである。このように、リンクチェインで連結す
るので、ブロック毎に、主メモリ３の任意の領域を各デ
−タ転送ブロックに割り当てることができる。情報テ−
ブルにおける１７はメモリアドレスＢ、１８は転送バイ
ト数Ｂ、１９はリンクアドレスＹ、２０はメモリアドレ
スＣ、２１は転送バイト数Ｃ、２２は転送終了情報、２
３はメモリアドレスＡ、２４は転送バイト数Ａ、２５は
リンクアドレスｘである。リンクはＸ→Ｙ→転送終了情
報の順序で結合される。FIG. 4 is a diagram showing a detailed arrangement of FIG. 2, and shows a memory map at the time of link array chain data transfer. In FIG. 4, 3 is a main memory, and 14 and 1
5 and 16 are data block areas to be transferred,
DMA transfer data area, 17 to 25
This is a DMA transfer information table for describing the DMA transfer information of the data. 14 is a transfer block A, 15 is a transfer block B, and 16 is a transfer block C in the DMA transfer data area. In the DMA transfer information table, 17 to 19 are tables for storing information on the transfer block B.
Tables 20 to 22 are tables for storing information of the transfer block C, and 23 to 25 are tables for storing information of the transfer block A. As described above, since the links are connected by the link chain, an arbitrary area of the main memory 3 can be allocated to each data transfer block for each block. Information table
17 is a memory address B, 18 is a transfer byte number B, 19 is a link address Y, 20 is a memory address C, 21 is a transfer byte number C, 22 is transfer end information, 2
3 is a memory address A, 24 is a transfer byte number A, and 25 is a link address x. Links are linked in the order of X → Y → transfer end information.

【００１０】図５Ａ，図５Ｂは、それぞれＤＭＡコント
ロ−ラおよび処理装置上のプログラムの動作フロ−チャ
−トである。いま、入出力機器６と主メモリ３との間
で、ＤＭＡによるデ−タ転送を３段のリンクアレイチェ
インで行う場合、処理装置１上のプログラムは、先ず１
段目のＤＭＡ転送情報２３〜２５を主メモリ３上の例え
ば１２００番地以降に、２段目のＤＭＡ転送情報１７〜
１９を主メモリ３上の例えば１０００番地以降に、３段
目のＤＭＡ転送情報２０〜２２を主メモリ３上の例えば
１１００番地以降に、それぞれ作成する。次に、１段目
のＤＭＡ転送情報に基づいて、ＤＭＡ転送メモリアドレ
スＡ２３をＤＭＡコントロ−ラ７内のアドレスレジスタ
８に、またＤＭＡ転送バイト数Ａ２４をＤＭＡコントロ
−ラ７内のカウントレジスタ９に、またリンクアドレス
Ｘ２５をＤＭＡコントロ−ラ７内のチェイニングアドレ
スレジスタ１０に、そしてＤＭＡコントロ−ラ７内のム
−ブカウントレジスタ２６を初期値‘０’に、それぞれ
セットする（ステップ１０１）。次に、プログラムによ
り入出力機器６に接続された入出力制御機構５に対し
て、チャネル動作に必要な処理を行うことにより、ＤＭ
Ａコントロ−ラ７は入出力制御機構５からのデ−タ転送
要求に従って入出力機器６と主メモリ３との間でデ−タ
転送を行う（ステップ１０２）。デ−タ転送の期間中、
１バイトのデ−タが転送される毎にム−ブカウントレジ
スタ２６は、＋１ずつカウントアップする（ステップ１
０３）。ＤＭＡコントロ−ラ７は、主メモリ３上のアド
レス１００番地からＡバイト分の転送（転送ブロックＡ
１４）を行うと（ステップ１０４）、チェイニングアド
レスレジスタ１０の内容リンクアドレスＸ、つまり１０
００番地以降を新しいＤＭＡ転送情報とする（ステップ
１０１）。この時点では、ム−ブカウントレジスタ２６
の値は、Ａとなっている。次に、ＤＭＡコントロ−ラ
は、１０００番地以降のデ−タ、メモリアドレスＢ、転
送バイト数Ｂ、リンクアドレスＹを、順番に、アドレス
レジスタ８、カウントレジスタ９、およびチェイニング
アドレスレジスタ１０に、それぞれセットした後、主メ
モリ３上のアドレス、つまり６００番地から引き続きデ
−タ転送を行う。６００番地からＢバイト分の転送（ブ
ロック１６）を行った時点で、チェイニングアドレスレ
ジスタ１０の内容としてリンクアドレスＹ、つまり１１
００番地以降を新しいＤＭＡ転送情報にする（ステップ
１０１）。この時点では、ム−ブカウントレジスタ２６
の値は、Ａ＋Ｂとなっている。次に、ＤＭＡコントロ−
ラ７は、主メモリ３上の１１００番地以降のデ−タ、つ
まりメモリアドレスＣ２０、転送バイト数Ｃ２１、およ
び終了情報２２を、順番にＤＭＡコントロ−ラ７内のア
ドレスレジスタ８、カウントレジスタ９、およびチェイ
ニングアドレスレジスタ１０に、それぞれセットした後
（ステップ１０１）、主メモリ３上のアドレス、つまり
４００番地から引き続きデ−タ転送を行う（ステップ１
０２）。４００番地からＣバイト分の転送（ブロック１
５）を行った時点で、チェイニングアドレスレジスタ１
０には、以降のチェイニングアドレスが入っていないの
で、リンクアレイチェインによるＤＭＡ転送は終了する
（ステップ１０４，１０５）。FIGS. 5A and 5B are operation flowcharts of programs on the DMA controller and the processing device, respectively. Now, when data transfer by DMA between the input / output device 6 and the main memory 3 is performed in a three-stage link array chain, the program on the processing device 1 first has 1
The second-stage DMA transfer information 17 to 25 is stored in the main memory 3 at, for example, the address 1200 or later.
19 is created on the main memory 3 at, for example, address 1000, and the third-stage DMA transfer information 20 to 22 is created on the main memory 3, for example, at address 1100 and on. Next, based on the DMA transfer information of the first stage, the DMA transfer memory address A23 is stored in the address register 8 in the DMA controller 7, and the DMA transfer byte number A24 is stored in the count register 9 in the DMA controller 7. The link address X25 is set to the chaining address register 10 in the DMA controller 7, and the move count register 26 in the DMA controller 7 is set to the initial value "0" (step 101). Next, a program necessary for the channel operation is performed on the input / output control mechanism 5 connected to the input / output device 6 by the program, so that the DM
The A controller 7 transfers data between the input / output device 6 and the main memory 3 in accordance with the data transfer request from the input / output control mechanism 5 (step 102). During the data transfer,
Every time one byte of data is transferred, the move count register 26 counts up by +1 (step 1).
03). The DMA controller 7 transfers A bytes from address 100 on the main memory 3 (transfer block A
14) (step 104), the content link address X of the chaining address register 10, that is, 10
Addresses subsequent to 00 are set as new DMA transfer information (step 101). At this point, the move count register 26
Is A. Next, the DMA controller sequentially stores the data after address 1000, the memory address B, the number of transfer bytes B, and the link address Y in the address register 8, the count register 9, and the chaining address register 10 in order. After each setting, data transfer is continuously performed from the address on the main memory 3, that is, address 600. When the transfer of B bytes from address 600 (block 16) is performed, the link address Y, ie, 11
Addresses subsequent to 00 are set as new DMA transfer information (step 101). At this point, the move count register 26
Is A + B. Next, the DMA control
The controller 7 sequentially stores data after address 1100 on the main memory 3, that is, the memory address C20, the number of transfer bytes C21, and the end information 22 in the address register 8, the count register 9, and the After setting in the chaining address register 10 (step 101), data transfer is continuously performed from the address on the main memory 3, that is, address 400 (step 1).
02). Transfer of C bytes from address 400 (Block 1
5), the chaining address register 1
Since 0 does not include the subsequent chaining address, the DMA transfer by the link array chain ends (steps 104 and 105).

【００１１】ＤＭＡ転送が正常に終了した場合、ム−ブ
カウントレジスタ２６の値は、ブロックＡ１４の転送バ
イト数Ａ２４と、ブロックＢ１６の転送バイト数Ｂ１８
と、ブロックＣ１５の転送バイト数Ｃ２１の総和と一致
する。いま、ＤＭＡ転送が転送ブロックＣ１５を、例え
ば１０バイト転送した時点で、転送エラ−が発生した場
合、ム−ブカウントレジスタ２６には、Ａ＋Ｂ＋１０と
いう値が残っている。ＤＭＡ転送が終了すると、ＤＭＡ
コントロ−ラ７は処理装置１に対して終了割り込みを報
告する（ステップ１０５）。処理装置１上のプログラム
は、図５Ｂに示すように、終了割り込みを受け取ると、
入出力制御機構６のステ−タスレジスタをチェックし
（ステップ２０１）、デ−タ転送が正常終了したか、異
常終了したかを判定する（ステップ２０２）。正常終了
した場合には、引き続き次の処理に進む（ステップ２０
３）。また、異常終了した場合、例えば、ブロックＣの
転送途中で異常終了したときには、ブロックＡ１４の転
送バイト数２４と、ム−ブカウントレジスタ２６の内容
を比較すると、ム−ブカウントレジスタ２６の方が大き
いので（ステップ２０４）、ブロックＡの転送は正常に
終了したことがわかる。この場合には、リンクアレイチ
ェイニングで、次ブロックに続く（ステップ２０５）。
次に、ブロックＡ１４の転送バイト数Ａ２４およびブロ
ックＢ１６の転送バイト数Ｂ１８の和と、ム−ブカウン
トレジスタ２６の内容を比較すると、ム−ブカウントレ
ジスタ２６の方が大きいので（ステップ２０４）、ブロ
ックＡ１４、ブロックＢ１６は、ともに転送が正常終了
したことがわかる。この場合にも、リンクアレイチェイ
ニングで、次ブロックに続く（ステップ２０５）。次
に、ブロックＡ１４の転送バイト数Ａ２４、ブロックＢ
１６の転送バイト数Ｂ１８、およびブロックＣ１５の転
送バイト数Ｃ２１の総和と、ム−ブカウントレジスタ２
６の内容とを比較すると、ム−ブカウントレジスタ２６
の方が小さいので（ステップ２０４）、ブロックＣ１５
の転送途中で終了したことと、ブロックＣ１５への転送
済みバイト数、つまり１０バイトがわかる。ム−ブカウ
ントレジスタの値から転送済みバイト数を得て、次の情
報からＤＭＡ転送指示を行う（ステップ２０６）。When the DMA transfer is completed normally, the value of the move count register 26 is determined by the transfer byte number A24 of the block A14 and the transfer byte number B18 of the block B16.
And the sum of the transfer byte number C21 of the block C15. If a transfer error occurs when the DMA transfer transfers the transfer block C15, for example, by 10 bytes, the value A + B + 10 remains in the move count register 26. When the DMA transfer is completed,
The controller 7 reports an end interrupt to the processing device 1 ( step 105 ). When the program on the processing device 1 receives the end interrupt, as shown in FIG. 5B,
The status register of the input / output control mechanism 6 is checked (step 201), and it is determined whether the data transfer has been completed normally or abnormally (step 202). If the processing is normally completed, the process proceeds to the next process (step 20).
3). When the transfer is abnormally terminated, for example, when the transfer is terminated abnormally in the middle of the transfer of the block C, the transfer byte number 24 of the block A14 is compared with the contents of the move count register 26. Since it is large (step 204), it can be seen that the transfer of block A has been completed normally. In this case, the link array chaining continues to the next block (step 205).
Next, comparing the sum of the transfer byte number A24 of the block A14 and the transfer byte number B18 of the block B16 with the content of the move count register 26, the move count register 26 is larger (step 204). It can be seen that both the blocks A14 and B16 have successfully completed the transfer. Also in this case, the link array chaining continues to the next block (step 205). Next, the number of transfer bytes A24 of the block A14, the block B
The sum of the transfer byte number B18 of 16 and the transfer byte number C21 of the block C15 and the move count register 2
6, the move count register 26
Is smaller (step 204), so block C15
And the number of bytes transferred to the block C15, that is, 10 bytes. The number of transferred bytes is obtained from the value of the move count register, and a DMA transfer instruction is issued from the next information (step 206).

【００１２】これにより、ブロックＣ１５の１０バイト
の次から転送を再開すればよいことがわかる。従って、
処理装置１のプログラムは、ブロックＣ１５へのＤＭＡ
転送情報２０〜２２を基にして、ＤＭＡコントロ−ラ７
内のアドレスレジスタ８にはメモリアドレスＣ２０＋１
０をセットし、カウントレジスタ９には転送バイト数Ｃ
２１−１０をセットし、チェイニングアドレスレジスタ
１０には終了情報２２をセットする（ステップ１０
１）。そして、入出力制御機構５にＤＭＡ転送スタ−ト
の起動を行うことにより、ＤＭＡ転送を再開し、ブロッ
クＣ１５の残りの分、例えば４０バイトを転送する。こ
のように、ＤＭＡ転送中エラ−が発生してソフトウェア
がリトライする時にも、ム−ブカウントレジスタ２６に
より、転送済みバイト数を簡単に求めることができるの
で、最初から転送し直す必要がなく、次のデ−タから再
開すればよいので、デ−タ処理効率は向上する。また、
ＤＭＡ転送の先頭からリトライが不可能な入出力機器に
対して、ソフトウェアによる転送継続処理が容易にな
る。Thus, it is understood that the transfer should be resumed after the 10 bytes of the block C15. Therefore,
The program of the processing device 1 stores the DMA in the block C15.
DMA controller 7 based on transfer information 20-22
Memory register C20 + 1
0 is set, and the number of transfer bytes C is set in the count register 9.
21-10, and the end information 22 is set in the chaining address register 10 (step 10).
1). Then, by starting the DMA transfer start to the input / output control mechanism 5, the DMA transfer is restarted and the remaining block C15, for example, 40 bytes, is transferred. As described above, even when an error occurs during DMA transfer and the software retries, the number of transferred bytes can be easily obtained by the move count register 26, so that it is not necessary to transfer the data again from the beginning. Since it is sufficient to restart from the next data, the data processing efficiency is improved. Also,
For input / output devices that cannot be retried from the beginning of DMA transfer, transfer continuation processing by software becomes easy.

【００１３】[0013]

【発明の効果】以上説明したように、本発明によれば、
ＤＭＡ転送中にエラ−が発生した場合でも、転送済みバ
イト数を簡単に得ることができるので、ソフトウェアに
よる転送リトライをＤＭＡ転送の先頭からやり直す必要
がなく、途中から再開すればよいため、デ−タ処理の効
率を向上させることができる。As described above, according to the present invention,
Even if an error occurs during the DMA transfer, the number of transferred bytes can be easily obtained. Therefore, there is no need to restart the transfer retry by software from the beginning of the DMA transfer. Data processing efficiency can be improved.

【００１４】[0014]

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示すＤＭＡコントロ−ラ内
のレジスタ群の配置図である。FIG. 1 is an arrangement diagram of a register group in a DMA controller according to an embodiment of the present invention.

【図２】ＤＭＡ転送における主メモリ上のマップ図であ
る。FIG. 2 is a map diagram on a main memory in a DMA transfer.

【図３】本発明が適用される処理システムの構成図であ
る。FIG. 3 is a configuration diagram of a processing system to which the present invention is applied.

【図４】図２の詳細な配置（リンクアレイチェインデー
タ転送時のメモリマップ）を示す図である。 FIG. 4 is a detailed layout of FIG . 2 (link array chain
FIG. 6 is a diagram showing a memory map at the time of data transfer.

【図５Ａ】本発明におけるＤＭＡコントロ−ラの動作フ
ロ−チャ−トである。FIG. 5A is an operation flowchart of a DMA controller according to the present invention.

【図５Ｂ】本発明における処理装置のプログラムの動作
フロ−チャ−トである。FIG. 5B is an operation flowchart of a program of the processing apparatus according to the present invention.

【符号の説明】[Explanation of symbols]

１ 処理装置 ２ バスコントロ−ラ ３ 主メモリ ４ メモリコントロ−ラ ５ 入出力制御機構 ６ 入出力機器 ７ ＤＭＡコントロ−ラ ８ アドレスレジスタ ９ カウントレジスタ １０ チェイニングアドレスレジスタ ２６ ム−ブカウントレジスタ １２ ＤＭＡ転送デ−タ領域 １３ ＤＭＡ転送情報テ−ブル １４〜１６ 転送ブロック １７，２０，２３ メモリアドレスＡ，Ｂ，Ｃ １８，２１，２４ 転送バイト数Ａ，Ｂ，Ｃ １９，２２，２５ リンクアドレス DESCRIPTION OF SYMBOLS 1 Processing device 2 Bus controller 3 Main memory 4 Memory controller 5 I / O control mechanism 6 I / O device 7 DMA controller 8 Address register 9 Count register 10 Chaining address register 26 Move count register 12 DMA transfer Data area 13 DMA transfer information table 14-16 Transfer block 17, 20, 23 Memory address A, B, C 18, 21, 24 Number of transfer bytes A, B, C 19, 22, 25 Link address

───────────────────────────────────────────────────── フロントページの続き (72)発明者 稲川 隆 神奈川県海老名市下今泉810番地 株式 会社日立製作所 オフィスシステム設計 開発センタ内 (56)参考文献 特開 平１−283659（ＪＰ，Ａ) 特開 平１−321541（ＪＰ，Ａ) 特開 平１−255061（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/28 - 13/362 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Takashi Inagawa 810 Shimoimaizumi, Ebina-shi, Kanagawa Hitachi, Ltd. Office System Design and Development Center (56) References JP-A-1-283659 (JP, A) JP-A-1-321541 (JP, A) JP-A-1-2505061 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) G06F 13/28-13/362

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＤＭＡコントローラを備え、入出力機器
と主メモリ間でＤＭＡによるデータ転送を行う情報処理
システムのデータ転送方法であって、 上記ＤＭＡコントローラ内にＤＭＡ転送を行った回数を
カウントする手段を配置し、 ＤＭＡ転送終了の割り込みがあると、処理装置上のプロ
グラムは、まず上記メモリ上の第１の転送ブロックバイト数と上記
ＤＭＡ転送回数カウント手段の内容を比較し、該第１の
転送ブロックバイト数より上記ＤＭＡ転送回数カウント
手段の内容が大きい場合に、該第１の転送ブロックバイ
ト数と第２の転送ブロックバイト数の総和と上記ＤＭＡ
転送回数カウント手段の内容を比較し、第１の転送ブロ
ックバイト数と第２の転送ブロックバイト数の総和より
上記ＤＭＡ転送回数カウント手段の内容が大きい場合
に、該第１の転送ブロックバイト数と第２の転送ブロッ
クバイト数と第３の転送ブロックバイト数の総和と上記
ＤＭＡ転送回数カウント手段の内容を比較する処理を、
それ以前の転送バイト数の総和が上記ＤＭＡ転送回数カ
ウント手段の内容以上になるまで続け、 そのときの転送バイト数の総和とＤＭＡ転送回数カウン
ト手段の内容に基づいて、 全ての転送ブロックについて
正常終了したか、あるいはどの転送ブロックの何バイト
数転送した時点で異常終了したかを判別し、 異常終了した場合には、上記ＤＭＡコントローラに終了
した次のデータから転送再開させることを特徴とするデ
ータ転送方法。1. A data transfer method for an information processing system comprising a DMA controller and performing data transfer by DMA between an input / output device and a main memory, wherein a means for counting the number of times a DMA transfer is performed in the DMA controller. When there is an interrupt to end the DMA transfer, the program on the processing device firstly determines the first transfer block byte number on the memory and the
The contents of the DMA transfer number counting means are compared and the first
DMA transfer count from above transfer block byte count
When the content of the means is large, the first transfer block
And the sum of the number of bytes of the second transfer block and the DMA
The contents of the transfer number counting means are compared, and the first transfer block
From the sum of the number of check bytes and the number of bytes of the second transfer block
When the content of the DMA transfer number counting means is large
The first transfer block byte number and the second transfer block
The sum of the number of bytes and the number of bytes of the third transfer block and the above
The process of comparing the contents of the DMA transfer number counting means is as follows:
The sum of the number of bytes transferred before that is the number of DMA transfers.
The number of bytes transferred at that time and the count of the number of DMA transfers
Based on the contents of the transfer means, it is determined whether all the transfer blocks have been completed normally or the number of bytes in which transfer block has been transferred abnormally. If the transfer ends abnormally, the DMA controller terminates. A data transfer method characterized by restarting transfer from the next data.