JP3244346B2 - スイッチ回路 - Google Patents
スイッチ回路Info
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- JP3244346B2 JP3244346B2 JP15957793A JP15957793A JP3244346B2 JP 3244346 B2 JP3244346 B2 JP 3244346B2 JP 15957793 A JP15957793 A JP 15957793A JP 15957793 A JP15957793 A JP 15957793A JP 3244346 B2 JP3244346 B2 JP 3244346B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＴＶ受像機などの画面
上にチャンネルやボリュームなどのキャラクタの表示を
行なうＯＳＤ（オンスクリーンディスプレイ）回路に用
いて好適なスイッチ回路に関する。
上にチャンネルやボリュームなどのキャラクタの表示を
行なうＯＳＤ（オンスクリーンディスプレイ）回路に用
いて好適なスイッチ回路に関する。
【０００２】
【従来の技術】ＴＶ受像機のＯＳＤ回路では、画像上に
キャラクタ表示を行なうのに際して、本来の画像信号と
キャラクタ表示用の画像信号（Ｒ，Ｇ，Ｂ信号）とをス
イッチ回路で切換えて出力する必要がある。図２は、そ
の様なスイッチ回路を示すブロック図で、入力端子
（１）には文字発生器（図示せず）からの第１クロマ信
号（Ｒ，Ｇ，Ｂ信号のいずれか１つ）が印加され、入力
端子（２）にはテレビ放送などの画像である第２クロマ
信号が印加される。制御端子（３）には前記クロマ信号
を選択出力する為の制御信号が印加され、出力端子
（４）にクロマ信号が得られる。今、制御端子（３）に
図３（イ）の制御信号が印加され、その「Ｌ」レベル期
間に切換回路（５）はａ側を選択し、その「Ｈ」レベル
期間に切換回路（５）がｂ側を選択する、とする。そし
て、入力端子（２）に連続した第２クロマ信号が到来し
ており、入力端子（１）に図３（ロ）の第１クロマ信号
が印加されているとする。
キャラクタ表示を行なうのに際して、本来の画像信号と
キャラクタ表示用の画像信号（Ｒ，Ｇ，Ｂ信号）とをス
イッチ回路で切換えて出力する必要がある。図２は、そ
の様なスイッチ回路を示すブロック図で、入力端子
（１）には文字発生器（図示せず）からの第１クロマ信
号（Ｒ，Ｇ，Ｂ信号のいずれか１つ）が印加され、入力
端子（２）にはテレビ放送などの画像である第２クロマ
信号が印加される。制御端子（３）には前記クロマ信号
を選択出力する為の制御信号が印加され、出力端子
（４）にクロマ信号が得られる。今、制御端子（３）に
図３（イ）の制御信号が印加され、その「Ｌ」レベル期
間に切換回路（５）はａ側を選択し、その「Ｈ」レベル
期間に切換回路（５）がｂ側を選択する、とする。そし
て、入力端子（２）に連続した第２クロマ信号が到来し
ており、入力端子（１）に図３（ロ）の第１クロマ信号
が印加されているとする。
【０００３】図３（イ）の信号の「Ｌ」レベル時には出
力端子（４）に図３（ハ）の如き画像信号が発生する。
一方、図３（ロ）の信号は、０〔Ｖ〕と５〔Ｖ〕を取り
得るが、コンパレータ（６）は、基準電源（７）の電圧
２．５〔Ｖ〕を基準として、それより大の信号は信号で
あると見倣し、それより小の信号は無信号であると見倣
す。その為、切換回路（８）の基準電源（９）の値を３
〔Ｖ〕とすると、図３（ロ）の台形波の如き信号に応じ
ては、図３（ハ）の如き信号が発生する。
力端子（４）に図３（ハ）の如き画像信号が発生する。
一方、図３（ロ）の信号は、０〔Ｖ〕と５〔Ｖ〕を取り
得るが、コンパレータ（６）は、基準電源（７）の電圧
２．５〔Ｖ〕を基準として、それより大の信号は信号で
あると見倣し、それより小の信号は無信号であると見倣
す。その為、切換回路（８）の基準電源（９）の値を３
〔Ｖ〕とすると、図３（ロ）の台形波の如き信号に応じ
ては、図３（ハ）の如き信号が発生する。
【０００４】従って、図２の回路に依ればＯＳＤ回路の
信号選択を行なうことができる。尚、図３（ロ）の信号
の無信号時である０〔Ｖ〕の時は、切換回路（５）に黒
色である事を示す直流電圧（３〔Ｖ〕）を印加する必要
がある為、切換回路（８）が配置されている。
信号選択を行なうことができる。尚、図３（ロ）の信号
の無信号時である０〔Ｖ〕の時は、切換回路（５）に黒
色である事を示す直流電圧（３〔Ｖ〕）を印加する必要
がある為、切換回路（８）が配置されている。
【０００５】
【発明が解決しようとする課題】しかしながら、図２の
回路においては、切換回路（８）とコンパレータ（６）
を構成するのに複数のボルテージフォロア回路等を必要
とし、トランジスタだけで３０素子程度も必要となる。
切換回路（８）とコンパレータ（６）は、Ｒ，Ｇ，Ｂの
原色信号毎に必要となるので、トータルでは素子数が多
くなり、その削減が希求されていた。
回路においては、切換回路（８）とコンパレータ（６）
を構成するのに複数のボルテージフォロア回路等を必要
とし、トランジスタだけで３０素子程度も必要となる。
切換回路（８）とコンパレータ（６）は、Ｒ，Ｇ，Ｂの
原色信号毎に必要となるので、トータルでは素子数が多
くなり、その削減が希求されていた。
【０００６】
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、信号入力端子に外部から印加される
入力信号もしくは内部の基準電圧を信号出力端子に導出
するスイッチ回路であって、エミッタが直列接続された
第１及び第２抵抗を介して一定電位点に接続された第１
トランジスタと、ベースに前記信号入力端子からの入力
信号が印加され、エミッタが前記第１トランジスタのベ
ースに接続された第２トランジスタと、ベースに第１基
準電圧が印加され、エミッタが前記第１トランジスタの
ベースに接続され、コレクタが前記第１及び第２抵抗の
接続中点に接続された第３トランジスタと、入力端子及
び出力端子を有する第１の電流ミラー回路と、ベースに
第２基準電圧が印加され、コレクタが前記第１の電流ミ
ラー回路の入力端子に接続された第４トランジスタと、
ベースが前記第１及び第２抵抗の接続中点に接続され、
コレクタが前記第１の電流ミラー回路の入力端子に接続
され、エミッタが前記第４トランジスタのエミッタに接
続された第５トランジスタと、ベースが信号出力端子に
接続され、コレクタが前記第１の電流ミラー回路の出力
端子に接続され、エミッタが前記第４トランジスタのエ
ミッタに接続された第６トランジスタと、該第６トラン
ジスタのベースとコレクタとの間に接続される帰還回路
とを有し、前記信号入力端子に印加される入力信号が前
記第１基準電圧より大の場合は前記信号出力端子より前
記信号入力端子に印加される入力信号を発生させ、前記
信号入力端子に印加される入力信号が前記第１基準電圧
より小の場合は前記信号出力端子より前記第２基準電圧
を発生させることを特徴とする。
みなされたもので、信号入力端子に外部から印加される
入力信号もしくは内部の基準電圧を信号出力端子に導出
するスイッチ回路であって、エミッタが直列接続された
第１及び第２抵抗を介して一定電位点に接続された第１
トランジスタと、ベースに前記信号入力端子からの入力
信号が印加され、エミッタが前記第１トランジスタのベ
ースに接続された第２トランジスタと、ベースに第１基
準電圧が印加され、エミッタが前記第１トランジスタの
ベースに接続され、コレクタが前記第１及び第２抵抗の
接続中点に接続された第３トランジスタと、入力端子及
び出力端子を有する第１の電流ミラー回路と、ベースに
第２基準電圧が印加され、コレクタが前記第１の電流ミ
ラー回路の入力端子に接続された第４トランジスタと、
ベースが前記第１及び第２抵抗の接続中点に接続され、
コレクタが前記第１の電流ミラー回路の入力端子に接続
され、エミッタが前記第４トランジスタのエミッタに接
続された第５トランジスタと、ベースが信号出力端子に
接続され、コレクタが前記第１の電流ミラー回路の出力
端子に接続され、エミッタが前記第４トランジスタのエ
ミッタに接続された第６トランジスタと、該第６トラン
ジスタのベースとコレクタとの間に接続される帰還回路
とを有し、前記信号入力端子に印加される入力信号が前
記第１基準電圧より大の場合は前記信号出力端子より前
記信号入力端子に印加される入力信号を発生させ、前記
信号入力端子に印加される入力信号が前記第１基準電圧
より小の場合は前記信号出力端子より前記第２基準電圧
を発生させることを特徴とする。
【０００７】
【作用】本発明に依れば、入力信号のレベルが第１基準
電圧より大の場合は、第３トランジスタがオフし、第２
及び第１トランジスタがエミッタフォロアとして働き、
入力信号が第５トランジスタのベースに印加され、第５
トランジスタと第６トランジスタによりボルテージフォ
ロアが構成され出力端子に前記入力信号が発生する。
又、入力信号のレベルが第１基準電圧より小の場合は、
第３トランジスタがオンし、第５トランジスタのベース
を第４トランジスタのベースより低い電圧に下げる。す
ると、第４及び第６トランジスタによりボルテージフォ
ロアが構成され、出力端子に第２基準電圧が発生する。
電圧より大の場合は、第３トランジスタがオフし、第２
及び第１トランジスタがエミッタフォロアとして働き、
入力信号が第５トランジスタのベースに印加され、第５
トランジスタと第６トランジスタによりボルテージフォ
ロアが構成され出力端子に前記入力信号が発生する。
又、入力信号のレベルが第１基準電圧より小の場合は、
第３トランジスタがオンし、第５トランジスタのベース
を第４トランジスタのベースより低い電圧に下げる。す
ると、第４及び第６トランジスタによりボルテージフォ
ロアが構成され、出力端子に第２基準電圧が発生する。
【０００８】
【実施例】図１は、本発明の一実施例を示す回路図で、
（１０）はエミッタが直列接続された第１及び第２抵抗
（１１）及び（１２）を介して一定電位点に接続された
第１トランジスタ、（１３）はベースに第１クロマ信号
が印加され、エミッタが前記第１トランジスタ（１０）
のベースに接続された第２トランジスタ、（１４）はベ
ースに点Ａの第１基準電圧（２．５Ｖ）が印加され、エ
ミッタが前記第１トランジスタ（１０）のベースに接続
され、コレクタが前記第１及び第２抵抗（１１）及び
（１２）の接続中点に接続された第３トランジスタ、
（１５）は入力端子（１６）及び出力端子（１７）を有
する第１の電流ミラー回路、（１８）はベースに点Ｂの
第２基準電圧（３Ｖ）が印加され、コレクタが前記電流
ミラー回路（１５）の入力端子（１６）に接続された第
４トランジスタ、（１９）はベースが前記第１及び第２
抵抗（１１）及び（１２）の接続中点に接続され、コレ
クタが前記第１の電流ミラー回路（１５）の入力端子
（１６）に接続され、エミッタが前記第４トランジスタ
（１８）のエミッタに接続された第５トランジスタ、
（２０）はベースが出力端子（２１）に接続され、コレ
クタが前記第１の電流ミラー回路（１５）の出力端子
（１７）に接続され、エミッタが前記第４トランジスタ
（１８）のエミッタに接続された第６トランジスタ、
（２２）はエミッタが共通接続された第７及び第８トラ
ンジスタ（２３）及び（２４）と第１の電流ミラー回路
（１５）とから構成され、入力端子（２５）からの第２
クロマ信号を出力端子（２１）に導出するボルテージフ
ォロア回路、（２６）及び（２７）は制御端子（２８）
からの第１及び第２クロマ信号の切換信号に応じて、逆
極性にオンオフされる制御トランジスタである。
（１０）はエミッタが直列接続された第１及び第２抵抗
（１１）及び（１２）を介して一定電位点に接続された
第１トランジスタ、（１３）はベースに第１クロマ信号
が印加され、エミッタが前記第１トランジスタ（１０）
のベースに接続された第２トランジスタ、（１４）はベ
ースに点Ａの第１基準電圧（２．５Ｖ）が印加され、エ
ミッタが前記第１トランジスタ（１０）のベースに接続
され、コレクタが前記第１及び第２抵抗（１１）及び
（１２）の接続中点に接続された第３トランジスタ、
（１５）は入力端子（１６）及び出力端子（１７）を有
する第１の電流ミラー回路、（１８）はベースに点Ｂの
第２基準電圧（３Ｖ）が印加され、コレクタが前記電流
ミラー回路（１５）の入力端子（１６）に接続された第
４トランジスタ、（１９）はベースが前記第１及び第２
抵抗（１１）及び（１２）の接続中点に接続され、コレ
クタが前記第１の電流ミラー回路（１５）の入力端子
（１６）に接続され、エミッタが前記第４トランジスタ
（１８）のエミッタに接続された第５トランジスタ、
（２０）はベースが出力端子（２１）に接続され、コレ
クタが前記第１の電流ミラー回路（１５）の出力端子
（１７）に接続され、エミッタが前記第４トランジスタ
（１８）のエミッタに接続された第６トランジスタ、
（２２）はエミッタが共通接続された第７及び第８トラ
ンジスタ（２３）及び（２４）と第１の電流ミラー回路
（１５）とから構成され、入力端子（２５）からの第２
クロマ信号を出力端子（２１）に導出するボルテージフ
ォロア回路、（２６）及び（２７）は制御端子（２８）
からの第１及び第２クロマ信号の切換信号に応じて、逆
極性にオンオフされる制御トランジスタである。
【０００９】まず、文字発生器からの信号に相当する第
１クロマ信号と、その無信号時に相当する点Ｂの電圧３
〔Ｖ〕を出力端子（２１）に導出させる場合について説
明する。この場合には、制御端子（２８）に「Ｌ」レベ
ルの制御信号が印加され、制御トランジスタ（２６）が
オフ、制御トランジスタ（２７）がオンする。この為、
第７及び第８トランジスタ（２３）及び（２４）がオフ
し、第４乃至第６トランジスタ（１８），（１９）及び
（２０）が動作可能状態となる。
１クロマ信号と、その無信号時に相当する点Ｂの電圧３
〔Ｖ〕を出力端子（２１）に導出させる場合について説
明する。この場合には、制御端子（２８）に「Ｌ」レベ
ルの制御信号が印加され、制御トランジスタ（２６）が
オフ、制御トランジスタ（２７）がオンする。この為、
第７及び第８トランジスタ（２３）及び（２４）がオフ
し、第４乃至第６トランジスタ（１８），（１９）及び
（２０）が動作可能状態となる。
【００１０】一方、入力端子（２９）に図３（ロ）の如
き第１クロマ信号が印加されたとする。まず、前記信号
が電圧０〔Ｖ〕であったとすると、点Ａの電圧が２．５
〔Ｖ〕であるので、第２トランジスタ（１３）がオフ、
第３トランジスタ（１４）がオンし、点Ｃの電圧は、３
Ｖより低い電圧まで低下する。点Ｂの電圧は、３〔Ｖ〕
であるので第４トランジスタ（１８）がオン、第５トラ
ンジスタ（１９）がオフする。すると、第４トランジス
タ（１８）、第６トランジスタ（２０）、帰還用トラン
ジスタ（３０）及び第１の電流ミラー回路（１５）から
構成されるボルテージフォロア回路が動作し、出力端子
（２１）には無信号を示す３〔Ｖ〕の直流電圧が発生す
る。
き第１クロマ信号が印加されたとする。まず、前記信号
が電圧０〔Ｖ〕であったとすると、点Ａの電圧が２．５
〔Ｖ〕であるので、第２トランジスタ（１３）がオフ、
第３トランジスタ（１４）がオンし、点Ｃの電圧は、３
Ｖより低い電圧まで低下する。点Ｂの電圧は、３〔Ｖ〕
であるので第４トランジスタ（１８）がオン、第５トラ
ンジスタ（１９）がオフする。すると、第４トランジス
タ（１８）、第６トランジスタ（２０）、帰還用トラン
ジスタ（３０）及び第１の電流ミラー回路（１５）から
構成されるボルテージフォロア回路が動作し、出力端子
（２１）には無信号を示す３〔Ｖ〕の直流電圧が発生す
る。
【００１１】尚、第２及び第３トランジスタ（１３）及
び（１４）が構成する差動増幅器の動作電流源となる第
２の電流ミラー回路（３１）は、第３トランジスタ（１
４）のオン時に、そのエミッタ電圧が低下しても前記動
作電流源となるトランジスタが飽和しないように配置さ
れている。次に入力端子（２９）の電圧が通常の信号で
ある５〔Ｖ〕になったとすると、第３トランジスタ（１
４）がオフし、第１及び第２トランジスタ（１０）及び
（１３）がエミッタフォロアとして動作し、点Ｃに電圧
３〔Ｖ〕より大の第１クロマ信号が発生する。すると、
第４トランジスタ（１８）がオフ、第５トランジスタ
（１９）がオンして、第５及び第６トランジスタ（１
９）及び（２０）、第１の電流ミラー回路（１５）及び
帰還用トランジスタ（３０）から構成されるボルテージ
フォロア回路が動作し、出力端子（２１）には点Ｃのそ
れと等しい第１クロマ信号が発生する。
び（１４）が構成する差動増幅器の動作電流源となる第
２の電流ミラー回路（３１）は、第３トランジスタ（１
４）のオン時に、そのエミッタ電圧が低下しても前記動
作電流源となるトランジスタが飽和しないように配置さ
れている。次に入力端子（２９）の電圧が通常の信号で
ある５〔Ｖ〕になったとすると、第３トランジスタ（１
４）がオフし、第１及び第２トランジスタ（１０）及び
（１３）がエミッタフォロアとして動作し、点Ｃに電圧
３〔Ｖ〕より大の第１クロマ信号が発生する。すると、
第４トランジスタ（１８）がオフ、第５トランジスタ
（１９）がオンして、第５及び第６トランジスタ（１
９）及び（２０）、第１の電流ミラー回路（１５）及び
帰還用トランジスタ（３０）から構成されるボルテージ
フォロア回路が動作し、出力端子（２１）には点Ｃのそ
れと等しい第１クロマ信号が発生する。
【００１２】従って、図１の回路によれば、第１クロマ
信号のレベルを検知し、所定レベル以上であるならばそ
のまま通過させ、所定レベル以下であるならば無信号を
示す直流電圧を発生させることができる。次に入力端子
（２５）からの第２クロマ信号を出力端子（２１）に導
出させる場合について説明する。
信号のレベルを検知し、所定レベル以上であるならばそ
のまま通過させ、所定レベル以下であるならば無信号を
示す直流電圧を発生させることができる。次に入力端子
（２５）からの第２クロマ信号を出力端子（２１）に導
出させる場合について説明する。
【００１３】この場合には、制御端子（２８）に「Ｈ」
レベルの制御信号が印加され、制御トランジスタ（２
６）がオン、制御トランジスタ（２７）がオフする。こ
の為、第７及び第８トランジスタ（２３）及び（２４）
がオンし、第４乃至第６トランジスタ（１８），（１
９）及び（２０）がオフする。すると、第７及び第８ト
ランジスタ（２３）及び（２４）、第１の電流ミラー回
路（１５）及び帰還用トランジスタ（３０）から構成さ
れるボルテージフォロア回路（２２）が動作する。
レベルの制御信号が印加され、制御トランジスタ（２
６）がオン、制御トランジスタ（２７）がオフする。こ
の為、第７及び第８トランジスタ（２３）及び（２４）
がオンし、第４乃至第６トランジスタ（１８），（１
９）及び（２０）がオフする。すると、第７及び第８ト
ランジスタ（２３）及び（２４）、第１の電流ミラー回
路（１５）及び帰還用トランジスタ（３０）から構成さ
れるボルテージフォロア回路（２２）が動作する。
【００１４】その為、入力端子（２５）の第２クロマ信
号と等しい信号が出力端子（２１）に発生する。従っ
て、図１の回路に依れば図２のスイッチ回路と同じ機能
を少ない素子数で実現できる。
号と等しい信号が出力端子（２１）に発生する。従っ
て、図１の回路に依れば図２のスイッチ回路と同じ機能
を少ない素子数で実現できる。
【００１５】
【発明の効果】以上述べた如く、本発明に依れば少ない
素子数でＯＳＤ回路の切換えを行なうことができるスイ
ッチ回路を提供できる。
素子数でＯＳＤ回路の切換えを行なうことができるスイ
ッチ回路を提供できる。
【図１】本発明のスイッチ回路を示す回路図である。
【図２】従来のスイッチ回路を示すブロック図である。
【図３】図２の説明に供する為の波形図である。
（１０） 第１トランジスタ （１３） 第２トランジスタ （１４） 第３トランジスタ （１５） 第１の電流ミラー回路 （１８） 第４トランジスタ （１９） 第５トランジスタ （２０） 第６トランジスタ
Claims (2)
- 【請求項１】 信号入力端子に外部から印加される入力
信号もしくは内部の基準電圧を信号出力端子に導出する
スイッチ回路であって、 エミッタが直列接続された第１及び第２抵抗を介して一
定電位点に接続された第１トランジスタと、 ベースに前記信号入力端子からの入力信号が印加され、
エミッタが前記第１トランジスタのベースに接続された
第２トランジスタと、 ベースに第１基準電圧が印加され、エミッタが前記第１
トランジスタのベースに接続され、コレクタが前記第１
及び第２抵抗の接続中点に接続された第３トランジスタ
と、 入力端子及び出力端子を有する第１の電流ミラー回路
と、 ベースに第２基準電圧が印加され、コレクタが前記第１
の電流ミラー回路の入力端子に接続された第４トランジ
スタと、 ベースが前記第１及び第２抵抗の接続中点に接続され、
コレクタが前記第１の電流ミラー回路の入力端子に接続
され、エミッタが前記第４トランジスタのエミッタに接
続された第５トランジスタと、 ベースが前記信号出力端子に接続され、コレクタが前記
第１の電流ミラー回路の出力端子に接続され、エミッタ
が前記第４トランジスタのエミッタに接続された第６ト
ランジスタと、 該第６トランジスタのベースとコレクタとの間に接続さ
れる帰還回路と、 を有し、前記信号入力端子に印加される入力信号が前記
第１基準電圧より大の場合は前記信号出力端子より前記
信号入力端子に印加される入力信号を発生させ、前記信
号入力端子に印加される入力信号が前記第１基準電圧よ
り小の場合は前記信号出力端子より前記第２基準電圧を
発生させることを特徴とするスイッチ回路。 - 【請求項２】 入力端子が前記第１トランジスタのコレ
クタに、出力端子が前記第１トランジスタのベースに接
続された第２の電流ミラー回路を有することを特徴とす
る請求項１記載のスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15957793A JP3244346B2 (ja) | 1993-06-29 | 1993-06-29 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15957793A JP3244346B2 (ja) | 1993-06-29 | 1993-06-29 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723308A JPH0723308A (ja) | 1995-01-24 |
| JP3244346B2 true JP3244346B2 (ja) | 2002-01-07 |
Family
ID=15696756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15957793A Expired - Fee Related JP3244346B2 (ja) | 1993-06-29 | 1993-06-29 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244346B2 (ja) |
-
1993
- 1993-06-29 JP JP15957793A patent/JP3244346B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0723308A (ja) | 1995-01-24 |
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