JP3244162B2 - PLL circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、集積回路（ＩＣ）
内部でクロックを逓倍するために用いるフェイズ・ロッ
クト・ループ回路（以下ＰＬＬ回路と略す）に関し、特
に出力のジッタ特性の改善に関するものである。The present invention relates to an integrated circuit (IC).
The present invention relates to a phase locked loop circuit (hereinafter abbreviated as a PLL circuit) used for internally multiplying a clock, and particularly to an improvement in output jitter characteristics.

【０００２】[0002]

【従来の技術】ＩＣ内部で入力クロックを逓倍してジッ
タの極めて小さい内部クロックを得るためには、ＰＬＬ
回路を内蔵することが一般的である。従来のＰＬＬ回路
は電圧制御発振器（ＶＣＯ）を用いる方式とディレイラ
インを用いる方式に大別できる。2. Description of the Related Art To obtain an internal clock with extremely small jitter by multiplying an input clock inside an IC, a PLL is required.
It is common to incorporate a circuit. Conventional PLL circuits can be roughly classified into a method using a voltage controlled oscillator (VCO) and a method using a delay line.

【０００３】図４はＶＣＯを用いる方式の構成例であ
る。基準クロック（周波数ｆ₁）と分周された出力クロ
ック（周波数ｆ₂）とを位相比較器１で位相比較し、そ
の出力をチャージポンプ回路（ループフィルタと呼ぶこ
ともある）２を介してＶＣＯ３に与える。ＶＣＯ３はチ
ャージポンプ回路２の出力電圧に応じた周波数（Ｍｆ₂
とする）のクロックを発生する。分周器４はこのクロッ
ク出力を１／Ｍに分周して位相比較器１に入力する。FIG. 4 shows a configuration example of a system using a VCO. The phase of the reference clock (frequency f ₁ ) and the frequency-divided output clock (frequency f ₂ ) are compared by the phase comparator 1, and the output thereof is transferred to the VCO 3 via the charge pump circuit (also called a loop filter) 2. Give to. The VCO 3 has a frequency (Mf ₂₎ corresponding to the output voltage of the charge pump circuit _2.
) Is generated. The frequency divider 4 divides this clock output by 1 / M and inputs it to the phase comparator 1.

【０００４】このような構成においては、位相比較器１
の出力が零となるようにフィードバック制御され、ＶＣ
Ｏ３のクロック出力は基準クロックの周波数ｆ₁をＭ倍
に逓倍したＭｆ₁の周波数に制御される。In such a configuration, the phase comparator 1
Feedback control is performed so that the output of
Clock output O3 is controlled frequency f ₁ of the reference clock to the frequency of Mf ₁ obtained by multiplying M times.

【０００５】[0005]

【発明が解決しようとする課題】ところで、このような
ＰＬＬ回路は、入力周波数範囲が広いとか、分周比を変
えることにより出力周波数を簡単に変えられる点が特徴
として挙げられるが、遅れ要素がチャージポンプ回路２
と位相比較動作にあり、ループ特性が２次系となり、応
答が複雑でジッタも大きくなるという問題がある。By the way, such a PLL circuit is characterized in that the input frequency range is wide and the output frequency can be easily changed by changing the frequency division ratio. Charge pump circuit 2
However, there is a problem that the loop characteristic becomes a secondary system, the response is complicated, and the jitter increases.

【０００６】これに対し、図５に示すディレイラインを
用いる方式は、ループ特性が１次系になるため応答も単
純で、本質的にはジッタも小さくできるはずであり、ジ
ッタ特性の改善には好適な方式と言える。On the other hand, in the method using the delay line shown in FIG. 5, the response is simple because the loop characteristic becomes a primary system, and the jitter should be essentially reduced. It can be said that this is a suitable method.

【０００７】以下図５に示すＰＬＬ回路について簡単に
説明する。ディレイランイ５は複数のディレイ素子を直
列接続したもので、基準クロックを遅延する。各素子の
遅延量はチャージポンプ回路２の出力電圧により制御さ
れる。位相比較器１は基準クロックとディレイライン５
の出力（基準クロックが遅れて出力されるだけである）
との位相比較を行う。位相比較の出力は図４と同様チャ
ージポンプ回路２に入力される。Hereinafter, the PLL circuit shown in FIG. 5 will be briefly described. The delay run 5 is formed by connecting a plurality of delay elements in series, and delays a reference clock. The delay amount of each element is controlled by the output voltage of the charge pump circuit 2. The phase comparator 1 has a reference clock and a delay line 5
Output (only the reference clock is output with a delay)
Is compared with the phase. The output of the phase comparison is input to the charge pump circuit 2 as in FIG.

【０００８】周波数逓倍回路６は、ディレイライン５の
出力を適宜に組み合わせ、基準クロックの周波数のＮ倍
の周波数のクロックパルスを得ることができる。The frequency multiplying circuit 6 can appropriately combine the outputs of the delay line 5 to obtain a clock pulse having a frequency N times the frequency of the reference clock.

【０００９】このＰＬＬ回路では次のような特徴があ
る。 位相比較器１に入力される基準クロックとディレイラ
イン５の出力である内部クロックの周波数は同じであ
り、位相比較はクロックパルス１個ごとに行われるた
め、遅れ要素にならない。 ループ特性はチャージポンプ回路２のみに遅れを持つ
一次系である。This PLL circuit has the following features. The frequency of the reference clock input to the phase comparator 1 and the frequency of the internal clock output from the delay line 5 are the same, and the phase comparison is performed for each clock pulse. The loop characteristic is a primary system having a delay only in the charge pump circuit 2.

【００１０】しかしながら、このようなディレイライン
を用いた方式のＰＬＬ回路では位相比較の方法に問題が
ある。すなわち、ロック点近傍で位相比較出力が不連続
であるため、低ジッタのクロックを得るには不適当であ
る。However, such a PLL circuit using a delay line has a problem in the phase comparison method. That is, since the phase comparison output is discontinuous in the vicinity of the lock point, it is not suitable for obtaining a low jitter clock.

【００１１】本発明の目的は、このような点に鑑み、位
相比較器の不連続点および不感帯を無くし、出力のジッ
タ特性が改善されたＰＬＬ回路を提供することにある。In view of the foregoing, it is an object of the present invention to provide a PLL circuit in which discontinuous points and dead zones of a phase comparator are eliminated and output jitter characteristics are improved.

【００１２】[0012]

【課題を解決するための手段】このような目的を達成す
るために本発明では、外部電圧により遅延量が制御され
る電圧制御型のディレイ素子を複数個直列接続してな
り、基準クロックを遅延する可変ディレイラインと、ゲ
ートの組み合わせでなる回路を介して前記ディレイ素子
の複数の入力端の信号に基づいて位相進みおよび位相遅
れに対応するパルス幅信号を得る位相比較回路と、前記
位相進みおよび位相遅れに対応するパルス幅信号に基づ
いてキャパシタを充放電するチャージポンプ回路と、前
記各ディレイ素子の入力端の信号の位相差の信号をもと
に前記基準クロックの周波数を逓倍したクロックを得る
周波数逓倍回路を備え、前記各ディレイ素子に前記キャ
パシタの電圧を与えて前記可変ディレイラインの全体の
位相差が基準クロックの１周期になるようにしてロック
点近傍で線形なフィードバック制御を行なう。 According to the present invention, a plurality of voltage-controlled delay elements whose delay amount is controlled by an external voltage are connected in series so as to delay a reference clock. and a variable delay line to, gain
The delay element through a circuit comprising a combination of
Phase lead and phase lag based on signals at multiple inputs
A phase comparison circuit for obtaining a pulse width signal corresponding thereto, a charge pump circuit for charging / discharging a capacitor based on the pulse width signals corresponding to the phase advance and phase delay, and a position of a signal at an input terminal of each of the delay elements. A frequency multiplying circuit for obtaining a clock obtained by multiplying the frequency of the reference clock based on the phase difference signal, by applying a voltage of the capacitor to each of the delay elements so that the entire phase difference of the variable delay line is one Lock in a cycle
Perform linear feedback control near the point.

【００１３】[0013]

【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るＰＬＬ回路の一実施例を
示す構成図である。図において、１０はタップ付き電圧
制御型ディレイライン、２０は位相比較回路、３０はチ
ャージポンプ回路、４０は周波数逓倍回路である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a configuration diagram showing one embodiment of a PLL circuit according to the present invention. In the figure, 10 is a voltage-controlled delay line with a tap, 20 is a phase comparison circuit, 30 is a charge pump circuit, and 40 is a frequency multiplication circuit.

【００１４】タップ付き電圧制御型のディレイライン
（以下単にディレイラインという）１０は、複数の電圧
制御型のディレイ素子Ｄ０，Ｄ１，...，Ｄ９を直列接
続したものである。A tapped voltage control type delay line (hereinafter simply referred to as delay line) 10 is formed by connecting a plurality of voltage control type delay elements D0, D1,..., D9 in series.

【００１５】位相比較回路２０はディレイライン１０の
タップ間の信号から位相差を検出し、位相進みと位相遅
れを出力するもので、ディレイ素子のタップ間の位相を
検出するゲートＢ１〜Ｂ８と、そのうちのゲートＢ２，
Ｂ４，Ｂ６，Ｂ８の出力から進みを検出するゲートＢ９
からなる進み検出回路２０ａと、ゲートＢ１，Ｂ５，Ｂ
７の出力に基づき遅れを検出するための、ゲートＣ１，
Ｃ２，Ｃ３，Ｃ４からなる遅れ検出回路２０ｂより構成
されている。The phase comparison circuit 20 detects a phase difference from a signal between taps of the delay line 10 and outputs a phase advance and a phase delay. Gates B1 to B8 for detecting the phase between the taps of the delay element, Gate B2 of them
Gate B9 for detecting the advance from the outputs of B4, B6 and B8
And a gate B1, B5, B
7, for detecting a delay based on the output of the gate C1,
The delay detecting circuit 20b includes C2, C3, and C4.

【００１６】ゲートＢ１は、ディレイライン１０の初段
のディレイ素子Ｄ０の入力端の信号（タップＡ０の信
号）と、３番目のディレイ素子Ｄ２の入力端の信号（タ
ップＡ２の信号）の反転信号との論理積（ＡＮＤ）をと
る。２番目のゲートＢ２は、ディレイ素子Ｄ１の入力端
の信号と、４番目のディレイ素子Ｄ３の入力端の信号の
反転信号とのＡＮＤをとる。３番目のゲートＢ３は、デ
ィレイ素子Ｄ２の入力端の信号と、ディレイ素子Ｄ４の
入力端の信号の反転信号とのＡＮＤをとる。The gate B1 has a signal at the input terminal of the delay element D0 at the first stage of the delay line 10 (the signal at the tap A0) and an inverted signal of the signal at the input terminal of the third delay element D2 (the signal at the tap A2). (AND). The second gate B2 ANDs the signal at the input terminal of the delay element D1 and the inverted signal of the signal at the input terminal of the fourth delay element D3. The third gate B3 performs an AND operation on the signal at the input terminal of the delay element D2 and the inverted signal of the signal at the input terminal of the delay element D4.

【００１７】以降同様な関係で、４番目のゲートＢ４は
ディレイ素子Ｄ３とＤ５、５番目のゲートＢ５はディレ
イ素子Ｄ４とＤ６、６番目のゲートＢ６はディレイ素子
Ｄ５とＤ７の各入力端の信号を受ける。In a similar relationship thereafter, the fourth gate B4 is the signal at the input terminal of each of the delay elements D3 and D5, the fifth gate B5 is the signal at the delay elements D4 and D6, and the sixth gate B6 is the signal at each input terminal of the delay elements D5 and D7. Receive.

【００１８】７番目のゲートＢ７と８番目のゲートＢ８
は上記の関係と異なる。すなわち、７番目のゲートＢ７
は、ディレイ素子Ｄ６の入力端の信号と、ディレイ素子
Ｄ９の入力端の信号の反転信号とのＡＮＤをとる。８番
目のゲートＢ８は、ディレイ素子Ｄ７の入力端の信号
と、ディレイ素子Ｄ８の入力端の信号の反転信号とのＡ
ＮＤをとる。The seventh gate B7 and the eighth gate B8
Is different from the above relationship. That is, the seventh gate B7
Takes the AND of the signal at the input terminal of the delay element D6 and the inverted signal of the signal at the input terminal of the delay element D9. The eighth gate B8 is a signal of the input terminal of the delay element D7 and the inverted signal of the signal of the input terminal of the delay element D8.
Take ND.

【００１９】ゲートＢ９は、ゲートＢ２，Ｂ４，Ｂ６，
Ｂ８の出力の反転信号のＡＮＤをとるもので、ディレイ
ライン１０のタップＡ０からタップＡ８のまでの位相差
がクロック１周期になっている場合、所定のパルス幅の
出力が得られるようになっている。そして、ディレイラ
イン１０の遅延値が小さい場合はこのパルス幅が大きく
なり、逆に遅延値が大きい場合はパルス幅が小さくな
る。The gate B9 has gates B2, B4, B6,
An AND of the inverted signal of the output of B8 is obtained, and when the phase difference from the tap A0 to the tap A8 of the delay line 10 is one cycle of the clock, an output of a predetermined pulse width can be obtained. I have. When the delay value of the delay line 10 is small, the pulse width becomes large, and when the delay value is large, the pulse width becomes small.

【００２０】遅れ検出回路２０ｂにおいて、ＡＮＤゲー
トＣ１はゲートＢ１の出力（Ｂ１１）とゲートＢ５の出
力（Ｂ１５）のＡＮＤをとり、ＡＮＤゲートＣ２はゲー
トＢ１の出力（Ｂ１１）とゲートＢ７の出力（Ｂ１７）
のＡＮＤをとり、ＡＮＤゲートＣ３はゲートＢ３の出力
（Ｂ１３）とゲートＢ７の出力（Ｂ１７）のＡＮＤをと
る。ＯＲゲートＣ４はゲートＣ１，Ｃ２，Ｃ３の出力の
ＯＲをとる。In the delay detection circuit 20b, the AND gate C1 ANDs the output (B11) of the gate B1 and the output (B15) of the gate B5, and the AND gate C2 outputs the output (B11) of the gate B1 and the output (B7) of the gate B7. B17)
AND gate C3 ANDs the output (B13) of gate B3 and the output (B17) of gate B7. The OR gate C4 ORs the outputs of the gates C1, C2, C3.

【００２１】ＯＲゲートＣ４の出力もディレイライン１
０での位相差が丁度クロック１周期分である場合に所定
のパルス幅となっていて、ゲートＢ９の出力とは逆の関
係でパルス幅が変化する。すなわち、ディレイライン１
０の遅延値が小さい場合はこのパルス幅が小さくなり、
逆に遅延値が大きい場合はパルス幅が小さくなる。The output of the OR gate C4 is also the delay line 1
When the phase difference at 0 is exactly one cycle of the clock, the pulse width has a predetermined value, and the pulse width changes in a reverse relationship to the output of the gate B9. That is, delay line 1
When the delay value of 0 is small, the pulse width becomes small,
Conversely, when the delay value is large, the pulse width becomes small.

【００２２】チャージポンプ回路３０は、電流源３１，
３３とスイッチ３２，３４とキャパシタ３５を備える。
スイッチ３２は位相比較回路２０の進み検出回路２０ａ
の出力信号がＨＩＧＨレベルになっている期間だけオン
になり、電流源３１をキャパシタ３５側に接続する。他
方スイッチ３４は位相比較回路２０の遅れ検出回路２０
ｂの出力信号がＨＩＧＨレベルになっている期間だけオ
ンとなり、電流源３３をキャパシタ３５側に接続する。The charge pump circuit 30 includes a current source 31,
33, switches 32 and 34 and a capacitor 35 are provided.
The switch 32 is a lead detection circuit 20a of the phase comparison circuit 20.
Is turned on only during the period when the output signal is at the HIGH level, and the current source 31 is connected to the capacitor 35 side. On the other hand, the switch 34 is connected to the delay detection circuit 20 of the phase comparison circuit 20.
It turns on only during the period when the output signal b is at the HIGH level, and connects the current source 33 to the capacitor 35 side.

【００２３】電流源３１の電流はキャパシタ３５の放電
電流として、他方電流源３３の電流はキャパシタ３５の
充電電流として作用する。キャパシタ３５の電圧はディ
レイライン１０の各ディレイ素子Ａ０〜Ａ９の遅延時間
制御用の電圧として利用される。周波数逓倍回路４０
は、ゲートＢ１とゲートＢ５の出力のＯＲをとるもの
で、この場合は入力クロックの２倍の周波数の信号が出
力として得られる。The current of the current source 31 acts as a discharging current of the capacitor 35, while the current of the current source 33 acts as a charging current of the capacitor 35. The voltage of the capacitor 35 is used as a voltage for controlling the delay time of each of the delay elements A0 to A9 of the delay line 10. Frequency multiplier 40
Is an OR of the outputs of the gates B1 and B5. In this case, a signal having a frequency twice as high as the input clock is obtained as an output.

【００２４】このような構成における動作を図２のタイ
ミングチャートを参照して次に説明する。入力クロック
（図２における入力Ａ０に相当する）をディレイライン
１０の第１のディレイ素子Ｄ０に加える。各ディレイ素
子はチャージポンプ回路３０のキャパシタ３５の出力電
圧で遅延量が決まり、ディレイライン１０の各タップＡ
１〜Ａ９の出力波形は図２の(2)〜(10)のようになる。
なお、図２ではタップＡ０からタップＡ８までの位相差
が丁度クロックの１周期である場合の波形を示す。The operation in such a configuration will be described next with reference to the timing chart of FIG. An input clock (corresponding to the input A0 in FIG. 2) is applied to the first delay element D0 of the delay line 10. The delay amount of each delay element is determined by the output voltage of the capacitor 35 of the charge pump circuit 30, and each tap A of the delay line 10
Output waveforms of 1 to A9 are as shown in (2) to (10) of FIG.
FIG. 2 shows a waveform when the phase difference from tap A0 to tap A8 is exactly one cycle of the clock.

【００２５】ゲートＢ２，Ｂ４，Ｂ６，Ｂ８の出力（Ｂ
１２〜Ｂ１８）は図２の(11)〜(14)に示すような波形で
あり、この出力信号を入力とする進み検出回路２０ａの
出力信号は図２の(22)に示すような波形となる。この場
合、この信号は入力クロックの立ち上がり時点から１周
期の１／８の時間幅だけＨＩＧＨレベルとなる。Outputs of the gates B2, B4, B6 and B8 (B
12 to B18) have waveforms as shown in (11) to (14) in FIG. 2, and the output signal of the advance detection circuit 20a to which this output signal is input is a waveform as shown in (22) in FIG. Become. In this case, this signal becomes HIGH level for a time width of 1/8 of one cycle from the rising edge of the input clock.

【００２６】他方、ゲートＢ１，Ｂ３，Ｂ５，Ｂ７の各
出力（Ｂ１１〜Ｂ１７）は図２の(15)〜(18)に示すよう
な波形であり、これらの出力を基にしたゲートＣ１，Ｃ
２，Ｃ３の各出力は図２の(19)〜(21)に示すような波形
となる。遅れ検出回路２０ｂの出力信号は同図(23)に示
すような波形となる。この場合、この信号は進み検出回
路２０ａの出力波形と同様に入力クロックの立ち上がり
時点から１周期の１／８の時間幅だけＨＩＧＨレベルと
なる。On the other hand, the respective outputs (B11 to B17) of the gates B1, B3, B5 and B7 have waveforms as shown in (15) to (18) of FIG. C
2 and C3 have waveforms as shown in (19) to (21) of FIG. The output signal of the delay detection circuit 20b has a waveform as shown in FIG. In this case, this signal becomes HIGH level for a time width of 1/8 of one cycle from the rising edge of the input clock similarly to the output waveform of the advance detection circuit 20a.

【００２７】ここで、ディレイライン１０の遅延値がず
れている場合の位相比較回路出力について考察する。遅
延値が小さい場合は、進み検出回路２０ａの出力のパル
ス幅が大きくなり、相対的に遅れ検出回路２０ｂの出力
のパルス幅は小さくなる。逆に遅延値が大きい場合は、
進み検出回路２０ａの出力のパルス幅が小さくなり、遅
れ検出回路２０ｂの出力のパルス幅は大きくなる。Here, consider the output of the phase comparison circuit when the delay value of the delay line 10 is shifted. When the delay value is small, the pulse width of the output of the advance detection circuit 20a becomes large, and the pulse width of the output of the delay detection circuit 20b becomes relatively small. Conversely, if the delay value is large,
The pulse width of the output of the advance detection circuit 20a decreases, and the pulse width of the output of the delay detection circuit 20b increases.

【００２８】いま、（遅れ検出回路２０ｂのパルス幅−
進み検出回路２０ａのパルス幅）を実効位相比較出力と
すると、タップＡ０からＡ８までの位相遅延量と実効位
相比較出力との関係は図３に示すようになる。両者の関
係は全領域に渡って連続であり、しかもロック点近傍で
線形であり、低ジッタのクロックを容易に得ることがで
きる。Now, the pulse width of the delay detection circuit 20b−
Assuming that the pulse width of the advance detection circuit 20a) is the effective phase comparison output, the relationship between the amount of phase delay from the taps A0 to A8 and the effective phase comparison output is as shown in FIG. The relationship between the two is continuous over the entire area, is linear near the lock point, and a low-jitter clock can be easily obtained.

【００２９】なお、ここで実効位相比較出力について詳
しく説明する。 φ_B19：進み検出回路２０ａの出力のパルス幅 φ_B20：遅れ検出回路２０ｂの出力のパルス幅 φ_A0-8：タップＡ０〜Ａ８までの位相遅延量 とすると、図２のタイムチャートより、 φ_B19＝３６０゜−（７／８）φ_A0-8 φ_B20＝（９／８）φ_A0-8−３６０゜ また、 ０゜≦φ_B19≦３６０゜ ０゜≦φ_B20≦３６０゜ でなくてはならない。そこで、φ_A0-8は以下の領域で定
義される。Here, the effective phase comparison output will be described in detail. phi _B19: pulse width of the output of the lead detection circuit 20a phi _B20: lag detection circuit pulse width of the output of 20b φ _A0-8: If the phase delay of up to tap A0 - A8, from the time chart of FIG. 2, phi _B19 = 360 ° _{- (7/8) φ A0-8 φ B20} = (9/8) φ A0-8 -360 ° also is not 0 ° ≦ phi _B19 ≦ 360 ° 0 ° ≦ phi _B20 ≦ 360 ° No. Therefore, φ _A0-8 is defined in the following region.

【００３０】 φ_B19 ： ０゜≦３６０゜−（７／８）φ_A0-8≦３６０゜ 変形すると、 ３６０゜×（８／７）≧φ_A0-8≧０゜ 四捨五入すると、 ０゜≦φ_A0-8≦４１１゜[0030] phi _B19: 0 ° ≦ 360 ° - If (7/8) φ _A0-8 ≦ 360 ° deformed, 360 ° _{× (8/7) ≧ φ A0-8 ≧} 0 when ° rounded, 0 ° ≦ phi _A0-8 ≤ 411 ゜

【００３１】 φ_B20 ： ０゜≦（９／８）φ_A0-8−３６０゜≦３６０゜ 変形すると、 ３６０゜×（８／９）≦φ_A0-8≦７２０゜×（８／９） すなわち、 ３２０゜≦φ_A0-8≦６４０゜Φ _B20 : 0 ° ≦ (9/8) φ _A0-8 −360 ° ≦ 360 ° When deformed, 360 ° × (8/9) ≦ φ _A0-8 ≦ 720 ° × (8/9) , 320 ゜ ≦ φ _A0-8 ≦ 640 ゜

【００３２】したがって実効位相比較出力φ_eff（＝φ
_B20−φ_B19）は、 ０゜≦φ_A0-8≦３２０゜のとき φ_eff＝（７／８）φ_A0-8−３６０゜ ３２０゜≦φ_A0-8≦４１１゜のとき φ_eff＝２φ_A0-8−７２０゜ ４１１゜≦φ_A0-8≦６４０゜ φ_eff＝（９／８）φ_A0-8−３６０゜ となり、これを図示すれば図３のようになる。Therefore, the effective phase comparison output φ _eff (= φ
_B20 -.phi _B19) is 0 ° ≦ φ _A0-8 ≦ 320 ° when _{φ eff = (7/8) φ A0-8} -360 ° 320 ° ≦ φ _A0-8 ≦ 411 ° when phi _eff = 2 [phi _A0-8 −720 ° 411 ° ≦ φ _A0-8 ≦ 640 ° φ _eff = (9/8) φ _A0-8 −360 °, which is shown in FIG.

【００３３】なお、以上の説明は、説明および例示を目
的として特定の好適な実施例を示したに過ぎない。した
がって本発明はその本質から逸脱せずに多くの変更、変
形をなし得ることは当業者に明らかである。It should be noted that the foregoing description has been directed to specific preferred embodiments for purposes of explanation and illustration only. Thus, it will be apparent to one skilled in the art that the present invention may be modified or modified in many ways without departing from its essentials.

【００３４】例えば、周波数逓倍回路４０は実施例では
１個のオアゲートにより２倍の逓倍クロックを得る場合
を示したが、これに限らず、適宜のロジック回路を用い
てゲートＢ１〜Ｂ８の出力を適宜に組み合わせてこれ以
外の逓倍出力を得ることもできる。For example, in the embodiment, the frequency multiplying circuit 40 has shown the case where a doubled clock is obtained by one OR gate. However, the present invention is not limited to this, and the output of the gates B1 to B8 can be obtained by using an appropriate logic circuit. Other multiplied outputs can be obtained by appropriately combining them.

【００３５】[0035]

【発明の効果】以上説明したように本発明によれば次の
ような効果がある。 位相比較回路の特性がロック点近傍で連続でしかも線
形であるので、ロック点において理想的な線形フィード
バックがかかり、ジッタの極めて小さい出力クロックを
得ることができる。 位相比較回路はタップＡ０からＡ８までの位相差が０
゜〜６４０゜の広い区間で単調性を持つため、ノイズの
混入などによりロック点からはずれた状態からの回復も
容易である。As described above, according to the present invention, the following effects can be obtained. Since the characteristics of the phase comparison circuit are continuous and linear near the lock point, ideal linear feedback is applied at the lock point, and an output clock with extremely small jitter can be obtained. The phase comparison circuit determines that the phase difference between taps A0 to A8 is zero.
Since it has monotonicity in a wide section of {゜ 640}, it is easy to recover from a state where it is out of the lock point due to noise or the like.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係るＰＬＬ回路の一実施例を示す構成
図FIG. 1 is a configuration diagram showing an embodiment of a PLL circuit according to the present invention.

【図２】タイミングチャートFIG. 2 is a timing chart.

【図３】位相比較特性図FIG. 3 is a phase comparison characteristic diagram.

【図４】従来のＰＬＬ回路の一例を示す構成図FIG. 4 is a configuration diagram showing an example of a conventional PLL circuit.

【図５】従来のＰＬＬ回路の他の一例を示す構成図であ
る。FIG. 5 is a configuration diagram showing another example of a conventional PLL circuit.

【符号の説明】[Explanation of symbols]

１０ タップ付き可変ディレイライン ２０ 位相比較回路 ２０ａ 進み検出回路 ２０ｂ 遅れ検出回路 ３０ チャージポンプ回路 ４０ 周波数逓倍回路 Ｂ１〜Ｂ９ ゲート Ｃ１〜Ｃ４ ゲート Ｄ０〜Ｄ９ ディレイ素子 Reference Signs List 10 Variable delay line with tap 20 Phase comparison circuit 20a Lead detection circuit 20b Delay detection circuit 30 Charge pump circuit 40 Frequency multiplier circuit B1 to B9 Gate C1 to C4 Gate D0 to D9 Delay element

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】外部電圧により遅延量が制御される電圧制
御型のディレイ素子を複数個直列接続してなり、基準ク
ロックを遅延する可変ディレイラインと、ゲートの組み合わせでなる回路を介して前記ディレイ素
子の複数の入力端の信号に基づいて位相進みおよび位相
遅れに対応するパルス幅信号を得る 位相比較回路と、 前記位相進みおよび位相遅れに対応するパルス幅信号に
基づいてキャパシタを充放電するチャージポンプ回路
と、 前記各ディレイ素子の入力端の信号の位相差の信号をも
とに前記基準クロックの周波数を逓倍したクロックを得
る周波数逓倍回路を備え、前記各ディレイ素子に前記キ
ャパシタの電圧を与えて前記可変ディレイラインの全体
の位相差が基準クロックの１周期になるようにしてロッ
ク点近傍で線形なフィードバック制御を行なうＰＬＬ回
路。A voltage control in which a delay amount is controlled by an external voltage.
A series of multiple delay elements
A variable delay line that delays locking,The delay element through a circuit consisting of a combination of gates
Phase lead and phase based on signals at multiple inputs of the
Obtain pulse width signal corresponding to delay A phase comparison circuit, and a pulse width signal corresponding to the phase advance and the phase delay.
Charge and discharge capacitors based onCharge pump circuit
And a signal representing the phase difference between the signals at the input terminals of the delay elements.
A clock obtained by multiplying the frequency of the reference clock by
Frequency multiplier circuit, and each of the delay elements has the key.
Applying a capacitor voltage to the entire variable delay line
So that the phase difference becomes one cycle of the reference clockAnd lock
Perform linear feedback control near the pointPLL times
Road. 【請求項２】前記位相比較回路は、位相差のない場合に
は位相進みおよび位相遅れに対応するパルス幅が所定の
パルス幅であり、位相差が生じた場合にはそのパルス幅
が変化するように構成されたことを特徴とする請求項１
記載のＰＬＬ回路。2. The phase comparison circuit according to claim 1, wherein the pulse width corresponding to the phase advance and the phase delay is a predetermined pulse width when there is no phase difference, and the pulse width changes when a phase difference occurs. 2. The apparatus according to claim 1, wherein
The PLL circuit as described in the above. 【請求項３】前記可変ディレイラインは少なくとも９個
のディレイ素子からなることを特徴とする請求項１記載
のＰＬＬ回路。3. The PLL circuit according to claim 1, wherein said variable delay line comprises at least nine delay elements.