JP3243286B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特にMOSトランジスタを有する装置の製造
方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a device having a MOS transistor.
【0002】[0002]
【従来の技術】CMOS素子を製造する際には、ゲート
電極を構成する物質の仕事関数を調整するため、一般に
NMOSトランジスタのゲート電極にはn+ 型の多結晶
シリコンを用い、PMOSトランジスタのゲート電極に
はp+ 型の多結晶シリコンを用いている。ここで、ゲー
ト電極構成材の多結晶シリコンに不純物を導入する際
に、所望の濃度が得られるような制御性を確保するた
め、ゲート電極を形成する前に、あらかじめイオン注入
等の工程により不純物を多結晶シリコンに導入しておく
必要がある。これは、ゲート電極構成材の多結晶シリコ
ンへの不純物の導入を、ソース、ドレイン領域を形成す
るためのイオン注入工程で同時に行うと、ソース、ドレ
イン領域を浅く形成する必要上、イオン注入の加速電圧
等に制約を受けるためである。また、NMOSトランジ
スタのゲート電極と、PMOSトランジスタのゲート電
極とで導入する不純物を変える必要があるため、通常は
写真蝕刻法を用いてレジスト膜を形成し、これをマスク
としてイオン注入を行っている。2. Description of the Related Art In manufacturing a CMOS device, in order to adjust a work function of a material constituting a gate electrode, generally, an n + -type polycrystalline silicon is used for a gate electrode of an NMOS transistor, and a gate of a PMOS transistor is used. P + -type polycrystalline silicon is used for the electrodes. Here, in order to ensure controllability so that a desired concentration can be obtained when introducing impurities into the polycrystalline silicon of the gate electrode constituent material, before forming the gate electrode, the impurities are implanted by a process such as ion implantation in advance. Must be introduced into polycrystalline silicon. This is because if the introduction of impurities into the polycrystalline silicon as the gate electrode constituent material is performed simultaneously in the ion implantation step for forming the source and drain regions, it is necessary to form the source and drain regions shallowly. This is because the voltage is restricted. In addition, since it is necessary to change impurities to be introduced between the gate electrode of the NMOS transistor and the gate electrode of the PMOS transistor, a resist film is usually formed by using a photo-etching method, and ion implantation is performed using the resist film as a mask. .
【0003】ここで、不純物イオンの注入を行った後、
レジスト膜を剥離するために、酸素(O2 )−プラズマ
−アッシャ処理、及び過酸化水素水(H2 O2 )と硫酸
(H2 SO4 )との混合液を用いた洗浄処理を行う。Here, after implanting impurity ions,
In order to remove the resist film, an oxygen (O 2 ) -plasma-asher treatment and a cleaning treatment using a mixed solution of hydrogen peroxide solution (H 2 O 2 ) and sulfuric acid (H 2 SO 4 ) are performed.
【0004】ところが、このレジスト膜の剥離を行う処
理により、多結晶シリコン膜上に20〜50オングスト
ロームの膜厚のシリコン酸化膜が形成される。特に、上
述したようにNMOSトランジスタ側とPMOSトラン
ジスタ側とで異なる不純物イオンを注入する必要上、n
+ 型イオンを注入するためのレジスト膜と、p+ 型イオ
ンを注入するためのレジスト膜とをそれぞれ剥離する工
程が必要となる。このため、酸素−プラズマ−アッシャ
処理及び過酸化水素水と硫酸との混合液を用いた洗浄処
理を2回行うことになる。このような工程を経ると、n
+ 型多結晶シリコン膜上と、p+ 型多結晶シリコン膜上
とで、酸素にさらされた程度によって膜厚の異なるシリ
コン酸化膜が形成される。そしてこのような現象は、異
なる導電型の不純物イオンを注入する場合のみならず、
予め一導電型の不純物イオンが導入された多結晶シリコ
ン膜を一様に形成した後、一方の領域にのみ逆導電型の
不純物イオンを注入する場合にも同様に起こる。However, a silicon oxide film having a thickness of 20 to 50 angstroms is formed on the polycrystalline silicon film by the process of stripping the resist film. In particular, since it is necessary to implant different impurity ions on the NMOS transistor side and the PMOS transistor side as described above, n
It is necessary to separate the resist film for implanting + type ions and the resist film for implanting p + type ions. Therefore, the oxygen-plasma-asher treatment and the cleaning treatment using a mixed solution of hydrogen peroxide and sulfuric acid are performed twice. Through these steps, n
On the + type polycrystalline silicon film and on the p + type polycrystalline silicon film, silicon oxide films having different thicknesses depending on the degree of exposure to oxygen are formed. And such a phenomenon occurs not only when impurity ions of different conductivity types are implanted,
This also occurs when a polycrystalline silicon film into which impurity ions of one conductivity type are previously formed is uniformly formed, and then impurity ions of the opposite conductivity type are implanted into only one region.
【0005】この膜厚の異なるシリコン酸化膜がNMO
S側とPMOS側との多結晶シリコン膜上に形成される
ことで、次のような問題が生じていた。素子の微細化に
伴いゲート酸化膜が薄膜化されることに対応するため、
ゲート電極を形成する際に行われる異方性エッチングで
は、多結晶シリコン膜とシリコン酸化膜とで高い選択比
が取れるようにして行われる。このため、多結晶シリコ
ン膜上に形成されたシリコン酸化膜の膜厚が異なること
は、シリコン酸化膜のエッチングが終わって多結晶シリ
コンのエッチングが開始される時期の大きなずれを招
き、エッチング完了までの時間にも大きなずれをもたら
していた。The silicon oxide films having different thicknesses are formed by NMO.
The following problems have been caused by being formed on the polycrystalline silicon film on the S side and the PMOS side. In order to cope with the thinning of the gate oxide film with the miniaturization of elements,
The anisotropic etching performed when forming the gate electrode is performed such that a high selectivity can be obtained between the polycrystalline silicon film and the silicon oxide film. For this reason, the difference in the thickness of the silicon oxide film formed on the polycrystalline silicon film causes a large shift in the timing at which the etching of the polycrystalline silicon is started after the etching of the silicon oxide film is completed. The time was also causing a big shift.
【0006】NMOS側の多結晶シリコン膜とPMOS
側の多結晶シリコン膜とでエッチングが同時に開始せ
ず、表面のシリコン酸化膜が薄い方が早く開始し完了す
ると、エッチング中に発光強度をモニタしている装置
が、エッチングの早い方に対してエッチング完了と判定
してしまう。そして、エッチングの遅い方に対してはエ
ッチングの完了時点の判断ができず、エッチングを過不
足なく行って所望のゲート電極の形状を得ることができ
なくなる。The polysilicon film on the NMOS side and the PMOS
Etching with the polycrystalline silicon film on the side does not start at the same time, and when the silicon oxide film on the surface starts thinner and finishes sooner, the device that monitors the emission intensity during etching is It is determined that the etching is completed. Then, it is not possible to judge the completion point of the etching for the slower etching, and it becomes impossible to obtain the desired shape of the gate electrode by performing the etching without excess or deficiency.
【0007】これまでは、一般にn+ 型不純物イオンが
注入された多結晶シリコン膜と、p+ 型不純物イオンが
注入された多結晶シリコン膜とのエッチング完了時間の
ずれは、異なる導電型の不純物が導入されたことによる
材質上の相違がもたらすものと考えられていた。そし
て、n+ 型多結晶シリコン膜とp+ 型多結晶シリコン膜
上とに異なる膜厚のシリコン酸化膜が形成されている事
実は、見落とされていた。Heretofore, in general, the difference in the etching completion time between a polycrystalline silicon film into which n + -type impurity ions are implanted and a polycrystalline silicon film into which p + -type impurity ions are implanted is due to the difference in impurity of different conductivity type. It was thought that the difference in the material caused by the introduction of was introduced. The fact that silicon oxide films having different thicknesses are formed on the n + -type polycrystalline silicon film and the p + -type polycrystalline silicon film has been overlooked.
【0008】図6に、実験によりn+ 型多結晶シリコン
膜のエッチング時間と、p+ 型多結晶シリコン膜のエッ
チング時間とを比較した結果を示す。膜厚が2000オ
ングストロームの多結晶シリコン膜を形成し、二つの領
域に異なる不純物イオンを導入してn+ 型多結晶シリコ
ン膜とp+ 型多結晶シリコン膜とを形成した。そして、
同一の異方性エッチングを行ってエッチング時間を測定
した。n+ 型多結晶シリコン膜のエッチング時間に対す
るエッチング量を線L1に示し、p+ 型多結晶シリコン
膜のエッチング時間に対するエッチング量を線L2に示
す。この図から明らかなように、n+ 型多結晶シリコン
膜とp+ 型多結晶シリコン膜とでエッチング開始時間が
T1,T2と異なっている。そして、エッチング速度に
は両者の間であまり違いはなく、この開始時間T1,T
2の相違がエッチング完了時間Tn,Tpの相違をもた
らしている。FIG. 6 shows the results of a comparison between the etching time of the n + -type polycrystalline silicon film and the etching time of the p + -type polycrystalline silicon film. A polycrystalline silicon film having a thickness of 2000 angstroms was formed, and different impurity ions were introduced into the two regions to form an n + -type polycrystalline silicon film and a p + -type polycrystalline silicon film. And
The same anisotropic etching was performed, and the etching time was measured. The amount of etching with respect to the etching time of the n + -type polycrystalline silicon film is shown by line L1, and the amount of etching with respect to the etching time of the p + -type polycrystalline silicon film is shown by line L2. As is apparent from this figure, the etching start times of the n + -type polycrystalline silicon film and the p + -type polycrystalline silicon film are different from T1 and T2. The etching rates are not so different between the two, and the start times T1, T
The difference between the two results in a difference between the etching completion times Tn and Tp.
【0009】このように、n+ 型多結晶シリコン膜とp
+ 型多結晶シリコン膜とで表面上に形成されるシリコン
酸化膜の膜厚が異なることでエッチング完了時間が相違
し、所望の形状にゲート電極を形成することができない
という問題を招いていた。Thus, the n + type polycrystalline silicon film and the p +
Since the thickness of the silicon oxide film formed on the surface differs between the + type polycrystalline silicon film and the silicon oxide film, the etching completion time differs, which causes a problem that a gate electrode cannot be formed in a desired shape.
【0010】図7に、従来の製造方法を用いてゲート電
極を形成した場合の素子断面を工程別に示す。図7
(a)のように、p型半導体基板の表面部分にpウエル
702aとnウエル702bとを形成した後、素子分離
領域においてLOCOS法によりフィールド酸化膜70
3を形成する。所望の素子動作を達成するために必要な
不純物イオンの注入を各々のチャネル領域に行い、閾値
電圧Vtn,Vtpの調整を行う。この後、所望の膜厚のゲ
ート酸化膜704a,704bをそれぞれの素子領域上
に形成する。LPCVD法を用いて、2000オングス
トロームの膜厚に多結晶シリコン膜705を形成する。
そして、pウエル702a上の多結晶シリコン膜705
にはn型の不純物イオンを、nウエル702b上の多結
晶シリコン膜705にはp型の不純物イオンをそれぞれ
にレジスト膜を形成して選択的に注入する。ここで、レ
ジスト膜は酸素−プラズマ−アッシャー処理、過酸化水
素水と硫酸との混合液を用いた処理により剥離する。こ
れにより、図7(a)に示されたようにn+ 型多結晶シ
リコン膜705a上には薄いシリコン酸化膜706aが
形成され、p+ 型多結晶シリコン膜705b上には厚い
シリコン酸化膜706bが形成される。FIG. 7 shows a cross section of an element in the case where a gate electrode is formed by using a conventional manufacturing method. FIG.
As shown in (a), after a p-well 702a and an n-well 702b are formed on the surface of a p-type semiconductor substrate, the field oxide film 70 is formed in the element isolation region by LOCOS.
Form 3 Impurity ions necessary for achieving a desired element operation are implanted into each channel region, and the threshold voltages Vtn and Vtp are adjusted. Thereafter, gate oxide films 704a and 704b having a desired thickness are formed on the respective element regions. A polycrystalline silicon film 705 is formed to a thickness of 2000 angstroms by using the LPCVD method.
Then, the polycrystalline silicon film 705 on the p well 702a
, And a p-type impurity ion is selectively implanted into the polycrystalline silicon film 705 on the n-well 702b by forming a resist film. Here, the resist film is peeled off by an oxygen-plasma-asher treatment or a treatment using a mixed solution of a hydrogen peroxide solution and sulfuric acid. As a result, as shown in FIG. 7A, a thin silicon oxide film 706a is formed on n + type polycrystalline silicon film 705a, and a thick silicon oxide film 706b is formed on p + type polycrystalline silicon film 705b. Is formed.
【0011】図7(b)のように、ゲート電極形成用の
レジスト膜707a及び707bを形成し、n+ 型多結
晶シリコン膜705aとp+ 型多結晶シリコン膜705
bとに異方性エッチングを行う。エッチング開始後、図
6における時間T1が経過した後、n+ 型多結晶シリコ
ン膜706aがエッチングされはじめ、時間T2経過
後、p+ 型多結晶シリコン膜706bがエッチングされ
はじめる。そしてTn時間後には、n+ 型多結晶シリコ
ン膜706aのエッチングが完了してエッチングモニタ
がJust判定する。この後、さらにJust+10%
の時間だけエッチングを継続しても、nウエル702b
上のp+ 型多結晶シリコン膜705aはエッチングされ
ずに残存する。As shown in FIG. 7B, resist films 707a and 707b for forming gate electrodes are formed, and an n + -type polysilicon film 705a and a p + -type polysilicon film 705 are formed.
b) is subjected to anisotropic etching. After the time T1 in FIG. 6 has elapsed after the start of the etching, the n + -type polycrystalline silicon film 706a starts to be etched, and after the time T2 has elapsed, the p + -type polycrystalline silicon film 706b starts to be etched. After the time Tn, the etching of the n + -type polycrystalline silicon film 706a is completed, and the etching monitor makes a Just determination. After this, Just + 10%
N-well 702b
The upper p + -type polycrystalline silicon film 705a remains without being etched.
【0012】このp+ 多結晶シリコン膜705bの残存
を避けるべくさらにエッチングを行うと、図7(c)の
ようにpウエル702aの半導体基板701表面までエ
ッチングされるという問題が生じる。If etching is further performed to avoid the remaining of the p + polycrystalline silicon film 705b, there is a problem that the surface of the semiconductor substrate 701 of the p well 702a is etched as shown in FIG. 7C.
【0013】そこで、本発明は異なった導電型のゲート
電極を異方性エッチングにより形成する際にも、所望の
形状に加工できる製造方法を提供することを目的とす
る。Accordingly, an object of the present invention is to provide a manufacturing method capable of processing gate electrodes of different conductivity types into a desired shape even when they are formed by anisotropic etching.
【0014】[0014]
【0015】[0015]
【0016】[0016]
【0017】[0017]
【0018】[0018]
【0019】[0019]
【0020】[0020]
【発明が解決しようとする課題】以上のように従来の製
造方法には、CMOS装置を製造する際に、n+ 型多結
晶シリコン膜とp+ 型多結晶シリコン膜とで表面上に形
成されるシリコン酸化膜の膜厚が異なることでエッチン
グ完了時間が相違し、所望の形状にゲート電極を形成す
ることができないという問題があった。そこで本発明
は、異なる導電型のゲート電極を異方性エッチングによ
り形成する際に、所望の形状に加工できる製造方法を提
供することを目的とする。As described above, in the conventional manufacturing method, when manufacturing a CMOS device, an n + -type polysilicon film and a p + -type polysilicon film are formed on the surface. Since the thickness of the silicon oxide film is different, the etching completion time is different, and there is a problem that the gate electrode cannot be formed in a desired shape. Therefore, an object of the present invention is to provide a manufacturing method capable of processing gate electrodes of different conductivity types into a desired shape when forming the gate electrodes by anisotropic etching.
【0021】[0021]
【0022】[0022]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面上にゲート電極構成材を堆
積させて、ゲート電極構成材膜を形成する工程と、前記
ゲート電極構成材膜上にレジスト膜を形成し、前記レジ
スト膜をマスクとして前記ゲート電極構成材膜に選択的
に不純物イオンを注入することにより、導電型が相互に
異なる複数の領域を設ける工程と、前記レジスト膜を剥
離する工程と、前記ゲート電極構成材膜上に存在する絶
縁膜を剥離する工程と、前記ゲート電極構成材膜にエッ
チングを行い、ゲート電極を形成する工程とを備えたこ
とを特徴としている。A method of manufacturing a semiconductor device according to the present invention comprises the steps of: depositing a gate electrode component on a surface of a semiconductor substrate to form a gate electrode component film; Forming a resist film on the film, and selectively implanting impurity ions into the gate electrode component material film using the resist film as a mask, thereby providing a plurality of regions having mutually different conductivity types; and Removing the insulating film present on the gate electrode component material film, and etching the gate electrode component material film to form a gate electrode. .
【0023】[0023]
【0024】[0024]
【作用】ゲート電極構成材膜に、レジスト膜をマスクと
して不純物イオンを注入した後、レジスト膜を除去する
と、導電型が相互に異なる複数の領域に膜厚の異なる絶
縁膜が形成されるが、ゲート電極構成材膜にエッチング
を行う前にこの絶縁膜を除去することで、導電型の異な
る領域のエッチングをほぼ同時期に完了させることがで
き、所望の形状にゲート電極を形成することができる。When impurity ions are implanted into a gate electrode constituent material film using a resist film as a mask and the resist film is removed, insulating films having different thicknesses are formed in a plurality of regions having different conductivity types. By removing this insulating film before performing etching on the gate electrode constituent material film, etching of regions having different conductivity types can be completed almost at the same time, and a gate electrode can be formed in a desired shape. .
【0025】[0025]
【0026】[0026]
【実施例】以下、本発明の一実施例について図面を参照
して説明する。An embodiment of the present invention will be described below with reference to the drawings.
【0027】本発明の第1〜第4の実施例は、いずれも
相互に異なる導電型のゲート電極を異方性エッチングで
形成する方法に関する。本発明の参考例は、サリサイド
構造を形成する方法に関する。Each of the first to fourth embodiments of the present invention relates to a method of forming gate electrodes of mutually different conductivity types by anisotropic etching. Embodiments of the present invention relate to a method for forming a salicide structure.
【0028】先ず、本発明の第1の実施例による製造方
法を、図1に工程別に示す。図1(a)に示されるよう
に、p型半導体基板101の表面部分に、pウエル10
2aとnウエル102bとを形成し、素子分離領域にL
OCOS法等を用いてフィールド酸化膜103を形成す
る。所望のトランジスタ動作を達成するために必要なイ
オン注入を行ってチャネル領域の不純物濃度を調整し、
閾値電圧Vtn,Vtpが得られるようにする。First, a manufacturing method according to the first embodiment of the present invention is shown in FIG. As shown in FIG. 1A, a p-well 10 is formed on the surface of a p-type semiconductor substrate 101.
2a and n-well 102b are formed, and L
The field oxide film 103 is formed by using the OCOS method or the like. Adjust the impurity concentration of the channel region by performing ion implantation necessary to achieve the desired transistor operation,
The threshold voltages Vtn and Vtp are obtained.
【0029】次に、ゲート酸化膜104a,104bを
約70オングストロームの膜厚に形成する。ゲート電極
材となる多結晶シリコン105を、LPCVD法を用い
て約2000オングストロームの膜厚に堆積する。pウ
エル102a上の多結晶シリコン膜105にn型不純物
として、例えばヒ素(As)を注入する。この注入は、
図1(a)に図示されたように、pウエル102a以外
の領域を覆うレジスト膜106を形成して行い、加速電
圧は例えば40keV、ドーズ量は3×1015cm-2に設
定する。この後、レジスト膜106を、酸素−プラズマ
−アッシャー処理、過酸化水素水と硫酸との混合液によ
る洗浄処理によって剥離する。Next, gate oxide films 104a and 104b are formed to a thickness of about 70 angstroms. Polycrystalline silicon 105 serving as a gate electrode material is deposited by LPCVD to a thickness of about 2000 Å. As the n-type impurity, for example, arsenic (As) is implanted into the polycrystalline silicon film 105 on the p well 102a. This injection
As shown in FIG. 1A, a resist film 106 covering a region other than the p-well 102a is formed. The acceleration voltage is set to, for example, 40 keV, and the dose is set to 3 × 10 15 cm −2 . Thereafter, the resist film 106 is peeled off by an oxygen-plasma-asher treatment or a cleaning treatment with a mixed solution of a hydrogen peroxide solution and sulfuric acid.
【0030】図1(b)のように、nウエル102b以
外の領域をレジスト膜120で覆い、フッ化ボロン(B
F2 )等を、例えばドーズ量1×1015cm-2、加速電圧
35keVで、nウエル102b上の多結晶シリコン膜
105に注入する。この後、レジスト膜120を同様な
処理で剥離する。As shown in FIG. 1B, a region other than the n-well 102b is covered with a resist film 120, and boron fluoride (B
F 2 ) or the like is implanted into the polycrystalline silicon film 105 on the n-well 102b at, for example, a dose of 1 × 10 15 cm −2 and an acceleration voltage of 35 keV. After that, the resist film 120 is peeled off by a similar process.
【0031】この段階で、図1(c)に示されたよう
に、n型多結晶シリコン膜105aとp型多結晶シリコ
ン膜105bの表面上には、酸素にさらされた程度の違
いにより、膜厚の異なるシリコン酸化膜107、108
がそれぞれ形成される。このシリコン酸化膜107、1
08を、例えば100:3の割合で水で希釈したフッ酸
で約1分間処理し、あるいはフッ化アンモニウム溶液中
で約20秒間処理することで除去する。At this stage, as shown in FIG. 1C, the surface of the n-type polycrystalline silicon film 105a and the p-type polycrystalline silicon film 105b have a difference in the degree of exposure to oxygen. Silicon oxide films 107 and 108 having different thicknesses
Are respectively formed. This silicon oxide film 107, 1
08 is removed, for example, by treatment with hydrofluoric acid diluted with water at a ratio of 100: 3 for about 1 minute, or by treatment in an ammonium fluoride solution for about 20 seconds.
【0032】図1(d)のように、ゲート電極を形成す
べき領域上にレジスト膜109を形成する。このレジス
ト膜109を用いて、多結晶シリコン膜105a,10
5bに異方性エッチングを行い、図1(e)のようにゲ
ート電極110a,110bを形成する。ここで、シリ
コン酸化膜107,108の除去は、ゲート電極形成用
のレジスト膜109を形成した後であって、異方性エッ
チングを行う前の段階で行ってもよい。この段階でシリ
コン酸化膜107,108の除去を行う場合には、レジ
スト膜109を形成する間に形成される自然酸化膜の除
去も同時に行われることになる。As shown in FIG. 1D, a resist film 109 is formed on a region where a gate electrode is to be formed. Using this resist film 109, the polycrystalline silicon films 105a and 105a
Anisotropic etching is performed on 5b to form gate electrodes 110a and 110b as shown in FIG. Here, the silicon oxide films 107 and 108 may be removed after the resist film 109 for forming the gate electrode is formed and before the anisotropic etching is performed. If the silicon oxide films 107 and 108 are removed at this stage, the natural oxide film formed during the formation of the resist film 109 is also removed at the same time.
【0033】ゲート電極110a,110bを形成した
後、不純物イオンの注入工程と、不純物の活性化に必要
な熱拡散工程を行って、それぞれのpウエル102aの
表面にソース、ドレイン領域112aを形成し、nウエ
ル102bの表面にソース、ドレイン領域112bを形
成する。ここで、ゲート電極110a,110bの側面
に側壁111を形成し、低濃度ドープドレイン(LD
D)構造としているが、必ずしもこのような構造にしな
くともよい。After the gate electrodes 110a and 110b are formed, a source / drain region 112a is formed on the surface of each p-well 102a by performing an impurity ion implantation step and a thermal diffusion step necessary for activating the impurities. And source / drain regions 112b are formed on the surface of the n-well 102b. Here, side walls 111 are formed on side surfaces of the gate electrodes 110a and 110b, and lightly doped drains (LDs) are formed.
D) Although the structure is adopted, it is not always necessary to adopt such a structure.
【0034】さらに、表面全体に層間絶縁膜113を形
成し、ソース、ドレイン領域112a,112b上にコ
ンタクトホールを開孔した後、アルミニウム配線層11
4を形成してCMOS素子を完成させる。Further, an interlayer insulating film 113 is formed on the entire surface, and contact holes are formed on the source / drain regions 112a and 112b.
4 to complete the CMOS device.
【0035】このように本実施例は、ゲート電極を形成
するための多結晶シリコン膜を一様に形成した後、導電
型の異なる不純物を注入してn型多結晶シリコン膜とp
型多結晶シリコン膜とを形成する際に、用いたレジスト
膜を剥離する段階で形成された膜厚の異なるシリコン酸
化膜を、希フッ酸溶液、あるいはフッ化アンモニウム溶
液を用いて除去する。これにより、n型多結晶シリコン
膜とp型多結晶シリコン膜とに異方性エッチングを行う
際に、従来エッチング時間に影響を与えていた膜厚の異
なるシリコン酸化膜が除去される。このため、素子の微
細化に伴い進行するゲート酸化膜の薄膜化に対応すべ
く、ゲート電極形成時に行う異方性エッチングに要求さ
れる高い選択比をとることで生じていた、シリコン酸化
膜の膜厚の相違に起因する多結晶シリコン膜のエッチン
グ時間のずれを防止することができる。As described above, in this embodiment, after the polycrystalline silicon film for forming the gate electrode is uniformly formed, impurities having different conductivity types are implanted to form the n-type polycrystalline silicon film and the p-type polysilicon film.
When forming the mold polycrystalline silicon film, the silicon oxide films having different thicknesses formed in the step of removing the used resist film are removed using a diluted hydrofluoric acid solution or an ammonium fluoride solution. As a result, when performing anisotropic etching on the n-type polycrystalline silicon film and the p-type polycrystalline silicon film, the silicon oxide films having different thicknesses which have conventionally affected the etching time are removed. For this reason, in order to cope with the thinning of the gate oxide film which progresses along with the miniaturization of the element, the silicon oxide film has been generated by obtaining a high selectivity required for the anisotropic etching performed when forming the gate electrode. A shift in etching time of the polycrystalline silicon film due to a difference in film thickness can be prevented.
【0036】また、多結晶シリコン膜に導入した不純物
As,BF2 に対し、活性化するような熱処理を施して
いない。このため、不純物を活性化した場合にあらわれ
るモット・キャブレラ型の電気的効果が存在しない。よ
って、n型多結晶シリコン膜とp型多結晶シリコン膜と
の材質上の相違によりエッチング速度が異なることもな
い。Further, heat treatment for activating the impurities As and BF 2 introduced into the polycrystalline silicon film is not performed. Therefore, there is no Mott carburetor-type electrical effect that appears when the impurities are activated. Therefore, there is no difference in etching rate due to a difference in material between the n-type polycrystalline silicon film and the p-type polycrystalline silicon film.
【0037】このように本実施では、n型多結晶シリコ
ン膜とp型多結晶シリコン膜に対して、異方性エッチン
グをほぼ同時期に完了させることができる。よって、エ
ッチングを終了させるべき時期の判定が容易で、エッチ
ングを過不足なく行うことで、n型多結晶シリコン電極
とp型多結晶シリコン電極とを所望の形状に歩留まり良
く形成することが可能である。As described above, in this embodiment, anisotropic etching can be completed in the n-type polycrystalline silicon film and the p-type polycrystalline silicon film almost simultaneously. Therefore, it is easy to determine when to end the etching, and by performing the etching without excess or deficiency, it is possible to form the n-type polycrystalline silicon electrode and the p-type polycrystalline silicon electrode in a desired shape with a high yield. is there.
【0038】以下に述べる第2〜第4の実施例は、第1
の実施例と基本的な工程は同様であり、多結晶シリコン
膜への不純物の導入の仕方が相違している。The second to fourth embodiments described below correspond to the first embodiment.
The basic steps are the same as those of the embodiment, and the method of introducing impurities into the polycrystalline silicon film is different.
【0039】本発明の第2の実施例について、図2を用
いて説明する。第1の実施例と同様に、図2(a)に示
されるように、p型半導体基板201の表面部分にpウ
エル202aとnウエル202bとを形成し、素子分離
領域にフィールド酸化膜203を形成する。所望のトラ
ンジスタ動作を達成するために必要なイオン注入を行っ
てチャネル領域の不純物濃度を調整し、閾値電圧Vtn,
Vtpが得られるようにする。ゲート酸化膜204a,2
04bを約70オングストロームの膜厚に形成する。ゲ
ート電極材となる多結晶シリコン205を、LPCVD
法を用いて約2000オングストロームの膜厚に堆積す
る。そして、第1の実施例と異なり、多結晶シリコン膜
205全面に、例えばBF2 を加速電圧が35keV
で、ドーズ量が1×1015cm-2の条件で注入する。これ
により、全面にp型多結晶シリコン膜205bが形成さ
れる。A second embodiment of the present invention will be described with reference to FIG. As in the first embodiment, as shown in FIG. 2A, a p-well 202a and an n-well 202b are formed on the surface of a p-type semiconductor substrate 201, and a field oxide film 203 is formed on an element isolation region. Form. The impurity concentration of the channel region is adjusted by performing ion implantation necessary to achieve a desired transistor operation, and the threshold voltage Vtn,
Vtp is obtained. Gate oxide films 204a, 204
04b is formed to a thickness of about 70 angstroms. Polycrystalline silicon 205 serving as a gate electrode material is formed by LPCVD.
It is deposited to a film thickness of about 2000 Å by using the method. Then, unlike the first embodiment, for example, BF 2 is applied over the entire surface of the polycrystalline silicon film 205 by accelerating at 35 keV.
Then, the implantation is performed under the condition that the dose amount is 1 × 10 15 cm −2 . Thus, a p-type polycrystalline silicon film 205b is formed on the entire surface.
【0040】図2(b)のように、pウエル202a以
外の領域をレジスト膜206で覆う。このレジスト膜2
06をマスクとして、pウエル202上の多結晶シリコ
ン膜205bに、例えばAsを加速電圧40keV、ド
ーズ量6×1016cm-2で注入する。これにより、pウエ
ル202a上にはn型多結晶シリコン膜205aが形成
され、nウエル202b上にはp型多結晶シリコン膜2
05bが形成される。As shown in FIG. 2B, a region other than the p-well 202a is covered with a resist film 206. This resist film 2
06 is used as a mask, for example, As is implanted into the polycrystalline silicon film 205b on the p-well 202 at an acceleration voltage of 40 keV and a dose of 6 × 10 16 cm −2 . Thus, an n-type polycrystalline silicon film 205a is formed on p well 202a, and p-type polycrystalline silicon film 2 is formed on n well 202b.
05b is formed.
【0041】レジスト膜206を、第1の実施例の場合
と同様に、酸素−プラズマ−アッシャー処理、過酸化水
素水と硫酸との混合液による洗浄処理によって剥離す
る。さらに、レジスト膜206でおおわれておらず酸素
にさらされた多結晶シリコン膜205a上に形成された
シリコン酸化膜207を、例えば希釈したフッ酸溶液、
あるいはフッ化アンモニウム溶液により除去する。As in the first embodiment, the resist film 206 is peeled off by an oxygen-plasma-asher treatment and a cleaning treatment with a mixed solution of hydrogen peroxide and sulfuric acid. Further, the silicon oxide film 207 formed on the polycrystalline silicon film 205a, which is not covered with the resist film 206 and exposed to oxygen, is formed by, for example, diluting a hydrofluoric acid solution,
Alternatively, it is removed with an ammonium fluoride solution.
【0042】ここで、シリコン酸化膜207を全て除去
してもよい。しかし、n型多結晶シリコン膜205aの
方が、p型多結晶シリコン膜205bよりも若干エッチ
ング速度が速いことを考慮し、n型多結晶シリコン膜2
05a上のシリコン酸化膜207を選択的に残存させて
もよい。これにより、結果的に多結晶シリコン膜205
a,205bのエッチング完了時期がほぼ同時になるよ
うに調整することができる。Here, the silicon oxide film 207 may be entirely removed. However, considering that the etching rate of the n-type polycrystalline silicon film 205a is slightly higher than that of the p-type polycrystalline silicon film 205b,
The silicon oxide film 207 on 05a may be left selectively. As a result, as a result, the polycrystalline silicon film 205 is formed.
It can be adjusted so that the etching completion timings of a and 205b are almost the same.
【0043】この後、第1の実施例と同様な工程を経て
いく。即ち、図2(d)に示されたように、ゲート電極
形成領域上にレジスト膜208を形成する。このレジス
ト膜208を用いて、多結晶シリコン膜205a,20
5bに異方性エッチングを行い、図2(e)のようにゲ
ート電極209a,209bを形成する。ゲート電極2
09a,209bを形成した後、不純物イオンの注入工
程及び熱拡散工程を行って、pウエル202aにソー
ス、ドレイン領域211aを形成し、nウエル202b
の表面にソース、ドレイン領域211bを形成する。さ
らに、層間絶縁膜212を堆積し、ソース、ドレイン領
域211a,211b上にコンタクトホールを開孔した
後、アルミニウム配線213を形成してCMOS素子を
完成させる。Thereafter, the same steps as in the first embodiment are performed. That is, as shown in FIG. 2D, a resist film 208 is formed on the gate electrode formation region. Using this resist film 208, the polycrystalline silicon films 205a, 205
Anisotropic etching is performed on 5b to form gate electrodes 209a and 209b as shown in FIG. Gate electrode 2
After the steps 09a and 209b are formed, an impurity ion implantation step and a thermal diffusion step are performed to form a source / drain region 211a in the p-well 202a, and the n-well 202b
Source and drain regions 211b are formed on the surface of the substrate. Further, an interlayer insulating film 212 is deposited, contact holes are formed on the source and drain regions 211a and 211b, and aluminum wirings 213 are formed to complete a CMOS device.
【0044】この第2の実施例においても、第1の実施
例と同様に、n型多結晶シリコン膜とp型多結晶シリコ
ン膜との異方性エッチングを行う前に、表面上に形成さ
れていたシリコン酸化膜を除去する。また、多結晶シリ
コン膜に導入した不純物As,BF2 を活性化するよう
な熱処理も行わない。よって、n型多結晶シリコン膜と
p型多結晶シリコン膜に対して、異方性エッチングをほ
ぼ同時期に完了させることができる。よって、nゲート
電極とp型ゲート電極を所望の形状に歩留まり良く形成
することができる。In the second embodiment, as in the first embodiment, the n-type polysilicon film and the p-type polysilicon film are formed on the surface before anisotropic etching is performed. The silicon oxide film that has been removed is removed. Further, a heat treatment for activating the impurities As and BF 2 introduced into the polycrystalline silicon film is not performed. Therefore, anisotropic etching can be completed in the n-type polysilicon film and the p-type polysilicon film almost simultaneously. Therefore, the n gate electrode and the p-type gate electrode can be formed in a desired shape with a high yield.
【0045】本発明の第3の実施例について、図3を参
照して説明する。第1、第2の実施例と同様に、図3
(a)のようにp型半導体基板301の表面部分にpウ
エル302aとnウエル302bとを形成し、素子分離
領域にフィールド酸化膜303を形成する。不純物イオ
ンの注入を行って、チャネル領域の不純物濃度を調整す
る。ゲート酸化膜304a,304bを、約70オング
ストロームの膜厚に形成する。多結晶シリコン膜305
を、LPCVD法等により約2000オングストローム
の膜厚に堆積する。A third embodiment of the present invention will be described with reference to FIG. As in the first and second embodiments, FIG.
As shown in (a), a p-well 302a and an n-well 302b are formed on the surface of a p-type semiconductor substrate 301, and a field oxide film 303 is formed in an element isolation region. The impurity concentration of the channel region is adjusted by implanting impurity ions. Gate oxide films 304a and 304b are formed to a thickness of about 70 angstroms. Polycrystalline silicon film 305
Is deposited to a film thickness of about 2000 angstroms by the LPCVD method or the like.
【0046】第1、第2の実施例と異なり、多結晶シリ
コン膜305全面に、オキシ塩化リン(POCl)を用
いてリン拡散工程を行い、リンを導入する。これによ
り、全面にn型多結晶シリコン膜305aが形成され
る。Unlike the first and second embodiments, a phosphorus diffusion step is performed on the entire surface of the polycrystalline silicon film 305 using phosphorus oxychloride (POCl) to introduce phosphorus. Thus, an n-type polycrystalline silicon film 305a is formed on the entire surface.
【0047】図3(b)のように、nウエル302b以
外の領域をレジスト膜306で覆う。このレジスト膜3
06をマスクとして、nウエル302b上の多結晶シリ
コン膜305aに、BF2 を加速電圧35keV、ドー
ズ量2×1015cm-2で注入する。これにより、pウエル
202a上にはn型多結晶シリコン膜204aが形成さ
れ、nウエル302b上には、p型多結晶シリコン膜3
05bが形成される。As shown in FIG. 3B, a region other than the n-well 302b is covered with a resist film 306. This resist film 3
Using BF as a mask, BF 2 is implanted into the polycrystalline silicon film 305a on the n-well 302b at an acceleration voltage of 35 keV and a dose of 2 × 10 15 cm −2 . Thus, an n-type polycrystalline silicon film 204a is formed on p well 202a, and p-type polycrystalline silicon film 3 is formed on n well 302b.
05b is formed.
【0048】レジスト膜306を、第1、第2の実施例
と同様に、酸素−プラズマ−アッシャー処理、過酸化水
素水と硫酸との混合液による洗浄処理により剥離する。
さらに、この処理工程により多結晶シリコン膜305b
上に形成されたシリコン酸化膜307を、希釈したフッ
酸溶液、あるいはフッ化アンモニウム溶液を用いて除去
する。As in the first and second embodiments, the resist film 306 is peeled off by an oxygen-plasma-asher process and a cleaning process using a mixed solution of hydrogen peroxide and sulfuric acid.
Further, the polycrystalline silicon film 305b
The silicon oxide film 307 formed thereon is removed using a diluted hydrofluoric acid solution or an ammonium fluoride solution.
【0049】この後、第1、第2の実施例と同様に、図
2(d)に示されたように、ゲート電極形成領域上にレ
ジスト膜308を形成する。このレジスト膜308を用
いて、多結晶シリコン膜305a,305bに異方性エ
ッチングを行い、図3(e)のようにゲート電極309
a,309bを形成する。ゲート電極309a,309
bをマスクとして不純物イオンを注入し、さらに熱拡散
工程を行って不純物を活性化することで、pウエル30
2aにソース、ドレイン領域311aを形成し、nウエ
ル302bの表面にソース、ドレイン領域311bを形
成する。表面全体に層間絶縁膜312を堆積し、ソー
ス、ドレイン領域311a,311b上にコンタクトホ
ールを開孔した後、アルミニウム配線313を形成して
CMOS素子を完成させる。Thereafter, similarly to the first and second embodiments, a resist film 308 is formed on the gate electrode formation region as shown in FIG. 2D. Using this resist film 308, anisotropic etching is performed on the polycrystalline silicon films 305a and 305b to form a gate electrode 309 as shown in FIG.
a, 309b are formed. Gate electrodes 309a, 309
By implanting impurity ions using b as a mask and further performing a thermal diffusion step to activate the impurities, the p well 30
Source and drain regions 311a are formed in 2a, and source and drain regions 311b are formed on the surface of n-well 302b. An interlayer insulating film 312 is deposited on the entire surface, contact holes are formed on the source and drain regions 311a and 311b, and an aluminum wiring 313 is formed to complete a CMOS device.
【0050】この第3の実施例によっても、第1、第2
の実施例と同様に、n型多結晶シリコン膜とp型多結晶
シリコン膜とに対し、異方性エッチングをほぼ同時期に
完了させることができ、所望の形状のゲート電極を形成
することができる。According to the third embodiment, the first and second
As in the embodiment, anisotropic etching can be completed in the n-type polycrystalline silicon film and the p-type polycrystalline silicon film almost at the same time, and a gate electrode having a desired shape can be formed. it can.
【0051】本発明の第4の実施例について、図4を用
いて以下に述べる。第1、第2及び第3の実施例と同様
に、図4(a)に示されたようにp型半導体基板401
の表面部分にpウエル402aとnウエル402bとを
形成し、素子分離領域にフィールド酸化膜403を形成
する。チャネル領域に不純物イオンの注入を行って、こ
の部分の不純物濃度の調整を行う。ゲート酸化膜404
a,404bを、約70オングストロームの膜厚に形成
する。A fourth embodiment of the present invention will be described below with reference to FIG. As in the first, second, and third embodiments, as shown in FIG.
A p-well 402a and an n-well 402b are formed on the surface of the substrate, and a field oxide film 403 is formed in an element isolation region. Impurity ions are implanted into the channel region to adjust the impurity concentration in this portion. Gate oxide film 404
a, 404b are formed to a thickness of about 70 angstroms.
【0052】次に、上述した実施例と異なり、LPCV
D法により、ジボランを反応ガスとして用いて、約20
00オングストロームのボロンドープド多結晶シリコン
405を堆積する。Next, unlike the above-described embodiment, the LPCV
According to Method D, diborane is used as a reaction gas,
Deposit 00 Å of boron-doped polycrystalline silicon 405.
【0053】図4(b)のように、pウエル402a以
外の領域をレジスト膜406で覆う。このレジスト膜4
06をマスクとして、pウエル402b上の多結晶シリ
コン膜405aに、ヒ素(As)を加速電圧40ke
V、ドーズ量6×1016cm-2で注入する。これにより、
pウエル202a上にはn型多結晶シリコン膜405a
が形成され、nウエル402b上にはp型多結晶シリコ
ン膜405bが形成される。As shown in FIG. 4B, a region other than the p-well 402a is covered with a resist film 406. This resist film 4
06 is used as a mask, arsenic (As) is applied to the polycrystalline silicon film 405a on the p-well 402b with an acceleration voltage of 40 ke.
V is implanted at a dose of 6 × 10 16 cm −2 . This allows
An n-type polycrystalline silicon film 405a is formed on p well 202a.
Is formed, and a p-type polycrystalline silicon film 405b is formed on n well 402b.
【0054】レジスト膜406を、上述した実施例と同
様に、酸素−プラズマ−アッシャー処理、過酸化水素水
と硫酸との混合液による洗浄処理により剥離する。さら
に、図4(c)のように、この処理工程により多結晶シ
リコン膜405a上に形成されたシリコン酸化膜407
を、希釈したフッ酸溶液、あるいはフッ化アンモニウム
溶液を用いて除去する。The resist film 406 is peeled off by an oxygen-plasma-asher process and a cleaning process using a mixed solution of a hydrogen peroxide solution and sulfuric acid as in the above-described embodiment. Further, as shown in FIG. 4C, the silicon oxide film 407 formed on the polycrystalline silicon film 405a by this processing step
Is removed using a diluted hydrofluoric acid solution or an ammonium fluoride solution.
【0055】この後、図4(d)に示されたように、ゲ
ート電極形成領域上にレジスト膜408を形成する。こ
のレジスト膜408を用いて、多結晶シリコン膜405
a,405bに異方性エッチングを行い、図4(e)の
ようにゲート電極409a,409bを形成する。この
ゲート電極409a,409bをマスクとして不純物イ
オンを注入し、熱拡散工程を行ってpウエル402a内
にソース、ドレイン領域411aを形成し、nウエル4
02b内にソース、ドレイン領域411bを形成する。
表面全体に層間絶縁膜412を堆積し、ソース、ドレイ
ン領域411a,411b上にコンタクトホールを開孔
した後、アルミニウム配線層413を形成してCMOS
素子を完成させる。Thereafter, as shown in FIG. 4D, a resist film 408 is formed on the gate electrode formation region. Using this resist film 408, a polycrystalline silicon film 405 is formed.
A and 405b are subjected to anisotropic etching to form gate electrodes 409a and 409b as shown in FIG. Impurity ions are implanted using the gate electrodes 409a and 409b as masks, and a thermal diffusion process is performed to form source and drain regions 411a in the p-well 402a,
A source / drain region 411b is formed in 02b.
An interlayer insulating film 412 is deposited over the entire surface, contact holes are formed on the source and drain regions 411a and 411b, and an aluminum wiring layer 413 is formed to form a CMOS.
Complete the device.
【0056】この第4の実施例によっても、上述した第
1、第2及び第3の実施例と同様に、n型多結晶シリコ
ン膜とp型多結晶シリコン膜上の異方性エッチングをほ
ぼ同時期に完了させることができ、所望の形状のゲート
電極を形成することができる。According to the fourth embodiment, similarly to the first, second and third embodiments, the anisotropic etching on the n-type polysilicon film and the p-type polysilicon film is almost completed. The gate electrodes can be completed at the same time and a gate electrode having a desired shape can be formed.
【0057】上述した第1〜第4の実施例はいずれも一
例であり、本発明を限定するものではない。例えば、半
導体基板はp型に限らず、n型の半導体基板を用いても
同様の効果が得られる。また、p型、n型多結晶シリコ
ン膜上に形成されたシリコン酸化膜を除去するときに、
実施例では水で希釈したフッ酸、あるいはフッ化アンモ
ニウム溶液を用いているが、シリコン酸化膜を除去し得
るものであればいずれの処理により行ってもよい。The above-described first to fourth embodiments are merely examples, and do not limit the present invention. For example, the same effect can be obtained by using an n-type semiconductor substrate instead of a p-type semiconductor substrate. Further, when removing the silicon oxide film formed on the p-type and n-type polycrystalline silicon films,
Although hydrofluoric acid or an ammonium fluoride solution diluted with water is used in the embodiment, any treatment may be used as long as it can remove the silicon oxide film.
【0058】次に、サリサイド構造を形成する本発明の
参考例について、図5を用いて説明する。本実施例は、
ゲート電極を形成した後、炭素膜を一様に形成し、酸素
を用いて異方性エッチングを行ってゲート電極の側面に
側壁を形成し、この炭素側壁をシリサイド化阻止材とし
てシリサイド化反応を行う点に特徴がある。Next, a reference example of the present invention for forming a salicide structure will be described with reference to FIG. In this embodiment,
After forming the gate electrode, a carbon film is formed uniformly, and anisotropic etching is performed using oxygen to form side walls on the side surfaces of the gate electrode. There is a characteristic in that it is performed.
【0059】図5(a)に示されるように、p型半導体
基板601の表面にpウエル602aとnウエル602
bとを形成し、フィールド酸化膜604をLOCOS法
等により形成する。素子領域に不純物イオンを注入し、
所望の閾値電圧が得られるようにチャネル領域の不純物
濃度分布を制御する。As shown in FIG. 5A, a p-well 602a and an n-well 602 are formed on the surface of a p-type semiconductor substrate 601.
and a field oxide film 604 is formed by LOCOS or the like. Implanting impurity ions into the device region,
The impurity concentration distribution in the channel region is controlled so as to obtain a desired threshold voltage.
【0060】nウエル602a及びpウエル602b上
に、約110オングストロームのゲート酸化膜605a
及び605bをそれぞれ形成する。ゲート電極材となる
多結晶シリコン膜を約3500オングストロームの膜厚
に形成する。この多結晶シリコン膜に、例えばリンを摂
氏900度、30分間の条件で拡散し、導入する。異方
性エッチングを行ってゲート電極606a、606bを
形成する。摂氏900度、10分間の条件でドライ酸化
を行い、ゲート電極606a,606bの周囲に後酸化
膜607a,607bを形成する。On the n-well 602a and the p-well 602b, a gate oxide film 605a of about 110 Å is formed.
And 605b are respectively formed. A polycrystalline silicon film serving as a gate electrode material is formed to a thickness of about 3500 angstroms. For example, phosphorus is diffused and introduced into the polycrystalline silicon film under the conditions of 900 degrees Celsius for 30 minutes. Gate electrodes 606a and 606b are formed by performing anisotropic etching. Dry oxidation is performed at 900 degrees Celsius for 10 minutes to form post-oxide films 607a and 607b around the gate electrodes 606a and 606b.
【0061】この後、炭素(C)をスパッタリング等に
より堆積させ、炭素膜608を約1000オングストロ
ームの膜厚に形成する。Thereafter, carbon (C) is deposited by sputtering or the like to form a carbon film 608 to a thickness of about 1000 Å.
【0062】酸素(O2 )を用いて、炭素膜608に異
方性エッチングを行う。酸素ガスの流量は、例えば10
0SCCM(standard cubic centimeters per minute) 、即
ち678.6(Pa・cm3 /s)とし、圧力は5.3P
a、高周波電力は0.8W/cm2 とする。この異方性
エッチングにより、図5(b)のようにゲート電極60
6a及び606bの周囲に炭素膜608を残存させて、
炭素側壁609を形成する。The carbon film 608 is anisotropically etched using oxygen (O 2 ). The flow rate of oxygen gas is, for example, 10
0SCCM (standard cubic centimeters per minute), that is, 678.6 (Pa · cm 3 / s), and the pressure is 5.3P.
a, The high frequency power is 0.8 W / cm 2 . By this anisotropic etching, as shown in FIG.
6a and 606b around the carbon film 608,
A carbon side wall 609 is formed.
【0063】ゲート電極606a及び606b、フィー
ルド酸化膜604、炭素側壁609をマスクとして、不
純物イオンの注入を行う。pウエル602a内には、例
えばフッ化ボロン(BF2 )を40keVの加速電圧、
5×1015cm-2のドーズ量で注入する。nウエル内に
は、例えばヒ素(As)を50keV、5×1015cm-2
で注入する。この後、注入した不純物イオンの活性化を
行うため、例えば摂氏1050度、20秒間の条件で、
窒素雰囲気中で高速熱処理を行う。これにより、pウエ
ル602a内にはn型のソース、ドレイン領域610a
を形成し、nウエル602b内にはp型のソース、ドレ
イン領域610bを形成する。この段階までに、炭素側
壁が劣化或いは剥離されてしまっている場合には、この
段階、或いはそれ以前の段階で必要に応じて炭素側壁を
再構成すればよい。選択比がほぼ無限大であるので繰り
返し炭素側壁を構成しても素子動作の劣化は生じない。
次に、ソース、ドレイン領域610a、610bの表面
上、及びゲート電極606a,606b上に形成された
図示されていないシリコン酸化膜を、例えば100:3
の割合で水で希釈されたフッ化水素溶液を用いて2分間
処理して除去する。Impurity ions are implanted using gate electrodes 606a and 606b, field oxide film 604, and carbon sidewall 609 as a mask. In the p-well 602a, for example, boron fluoride (BF 2 ) is accelerated at 40 keV,
The implantation is performed at a dose of 5 × 10 15 cm −2 . In the n-well, for example, arsenic (As) is supplied at 50 keV and 5 × 10 15 cm −2.
Inject with. Thereafter, in order to activate the implanted impurity ions, for example, at 1050 degrees Celsius for 20 seconds,
High-speed heat treatment is performed in a nitrogen atmosphere. Thus, n-type source / drain regions 610a are formed in p well 602a.
Is formed, and p-type source / drain regions 610b are formed in the n-well 602b. If the carbon side wall has been degraded or peeled by this stage, the carbon side wall may be reconfigured as necessary at this stage or at an earlier stage. Since the selectivity is almost infinite, the device operation does not deteriorate even if the carbon side wall is repeatedly formed.
Next, a silicon oxide film (not shown) formed on the surfaces of the source and drain regions 610a and 610b and on the gate electrodes 606a and 606b is, for example, 100: 3
And treated with a hydrogen fluoride solution diluted with water for 2 minutes to remove.
【0064】図5(b)のように、表面全体にスパッタ
リング法によりチタン(Ti)膜612を300オング
ストロームの膜厚に堆積し、さらにその上に窒化チタン
(TiN)膜613を700オングストロームの膜厚に
堆積する。次に、例えば30秒間、摂氏750度の条件
で、窒素雰囲気中で高速熱処理を行う。この処理には、
例えば急速ランプ加熱法を用いることができる。この処
理により、ゲート電極606aと、ソース、ドレイン領
域610a、610bの表面のシリコンとチタンとが反
応し、チタンダイシリサイド(TiSi2 )が生成され
る。他の領域は、表面にシリコンが存在しないため、チ
タンとの反応は起こらない。As shown in FIG. 5B, a titanium (Ti) film 612 is deposited to a thickness of 300 Å on the entire surface by a sputtering method, and a titanium nitride (TiN) film 613 is further deposited thereon to a thickness of 700 Å. Deposits thick. Next, for example, high-speed heat treatment is performed in a nitrogen atmosphere at 750 degrees Celsius for 30 seconds. This process includes
For example, a rapid lamp heating method can be used. With this process, the titanium on the surfaces of the source and drain regions 610a and 610b reacts with titanium to form titanium disilicide (TiSi 2 ). The other regions do not react with titanium because there is no silicon on the surface.
【0065】このシリコンと未反応のチタン膜612
と、窒化チタン膜613とを、例えば硫酸(H2 S
O4 )と過酸化水素水(H2 O2 )の混合液を用いて選
択的に剥離する。この結果、図5(c)のようにゲート
電極606aと、ソース、ドレイン領域610a、61
0bの表面上にのみ、チタンダイシリサイド膜614が
選択的に形成される。この後、酸素−アッシャー処理を
例えば30分間施し、炭素側壁609を除去する。そし
て、ゲート電極606a,606bをマスクとして、p
ウエル602aにはヒ素を注入し、nウエル602bに
はフッ化ボロンを注入し、LDD構造とする。The titanium film 612 which has not reacted with the silicon
And the titanium nitride film 613 are formed by, for example, sulfuric acid (H 2 S
O 4) and selectively stripped using a mixture of hydrogen peroxide (H 2 O 2). As a result, as shown in FIG. 5C, the gate electrode 606a and the source / drain regions 610a, 61
The titanium disilicide film 614 is selectively formed only on the surface of Ob. Thereafter, an oxygen-asher process is performed, for example, for 30 minutes to remove the carbon side wall 609. Then, using the gate electrodes 606a and 606b as a mask, p
Arsenic is implanted into the well 602a, and boron fluoride is implanted into the n-well 602b to form an LDD structure.
【0066】この後、摂氏900度、20秒間の条件
で、窒素雰囲気中で熱処理を行い、LDD領域の不純物
をそれぞれ活性化させ、またチタンダイシリサイド膜6
14の材質を改質し、サリサイド構造を形成する。Thereafter, a heat treatment is performed in a nitrogen atmosphere at 900 ° C. for 20 seconds to activate the impurities in the LDD regions, respectively.
The material of No. 14 is modified to form a salicide structure.
【0067】表面全体に層間絶縁膜617を堆積し、ソ
ース、ドレイン領域610a,610bの表面上にコン
タクトホールを開孔する。この表面上にアルミニウムを
堆積し、所望の配線パターンに加工してアルミニウム配
線層618を形成する。An interlayer insulating film 617 is deposited on the entire surface, and contact holes are formed on the surfaces of the source and drain regions 610a and 610b. Aluminum is deposited on this surface and processed into a desired wiring pattern to form an aluminum wiring layer 618.
【0068】このように、本参考例ではゲート電極を形
成した後、炭素膜を一様に形成し、酸素を用いた異方性
エッチングでゲート電極の側面に炭素側壁を形成する。
ここで、炭素膜に酸素を用いて異方性エッチングを行う
場合、酸素はシリコン基板の表面をほとんど浸蝕しな
い。このため、シリコン基板に対してほとんど無限大の
選択比をとることができる。従来、シリコン酸化膜でシ
リサイド化阻止用に側壁を形成していたときのような、
ソース、ドレイン領域表面の浸蝕が防止され、接合特性
が向上し、またフィールド酸化膜の端部の後退が防止さ
れる。As described above, in this embodiment, after the gate electrode is formed, the carbon film is formed uniformly, and the carbon side wall is formed on the side surface of the gate electrode by anisotropic etching using oxygen.
Here, when performing anisotropic etching using oxygen for the carbon film, oxygen hardly erodes the surface of the silicon substrate. Therefore, an almost infinite selection ratio can be obtained with respect to the silicon substrate. Conventionally, when the side wall is formed with a silicon oxide film to prevent silicidation,
Erosion of the surface of the source and drain regions is prevented, junction characteristics are improved, and retraction of the end of the field oxide film is prevented.
【0069】また、このエッチングにより生成される生
成物は、一酸化炭素(CO)、あるいは二酸化炭素(C
O2 )といったガスである。よって、従来シリコン窒化
膜により側壁を形成していた場合と異なり、炭素側壁の
表面にエッチング生成物が付着して組成を変化させるよ
うなことは全くない。The product produced by this etching is carbon monoxide (CO) or carbon dioxide (C
O 2 ). Therefore, unlike the case where the side wall is formed by the conventional silicon nitride film, the composition does not change at all by the etching product adhering to the surface of the carbon side wall.
【0070】さらに、炭素から成る側壁は、高速熱処理
を施し、短期間の非平衡熱過程を経た場合には、Ti等
の金属がシリサイド化するのを阻止する機能を有してい
ることが、実験により明らかにされた。Further, the side wall made of carbon has a function of preventing a metal such as Ti from silicidation after a short-time non-equilibrium heat process by performing a high-speed heat treatment. The experiment revealed this.
【0071】図8にシリコン酸化膜(SiO2 )上に炭
素膜1000オングストロームをスパッタ法により形成
し、その上部にTiを300オングストロームさらにT
iNを700オングストローム、スパッタ法により形成
した後、750℃,30secの急速ランプ加熱処理を窒
素雰囲気中で行ない、未反応のTi及びTiNをSH処
理にて剥離し、炭素膜中のTiの量をAES(オージェ
分光法)により深さ方向に分析した結果を示す。Tiは
AES分析感度以下しか検出されず、TiCといった化
合物が大域的に形成されていないことが明らかである。
尚、図中のTiのspectrumはノイズレベルである。参考
のためTiを形成せず炭素膜のみを急速熱処理した資料
のAES分析結果をあわせて示す。さらに図9には、前
記Tiを形成した資料のSH処理(H2 SO4 とH2 O
2 の混合液による洗浄処理(未反応のTiを除去))後
の炭素膜の最表面のAESスペクトラムを示す。表面に
Tiが存在する場合、418eV近傍のピーク値として
検出されるが、この資料には、そのようなピーク値はみ
られず、TiはAESの検出限界(1atomic%)以下で
あることが確認できる。即ち、表面においてさえTiC
というような化合物の形成は進行しない。その上、上部
にTiを堆積し熱工程を経た炭素膜は、Tiを堆積せず
熱工程を経た炭素膜同様、O2 −プラズマアッシャ−処
理にて容易に剥離可能であることも確認できた。このた
め、炭素側壁をゲート電極の側面に形成することで、ゲ
ート電極と、ソース、ドレイン領域との間の絶縁性が確
保される。また、炭素側壁は酸素−アッシャー処理によ
って容易に除去することができる。よって、ゲート電極
と、ソース、ドレイン領域との間の電気的絶縁性がより
確実に確保され、またこの間の容量結合を低減すること
もできる。炭素側壁を除去した後には、ゲート電極をマ
スクとしてLDD領域を容易に形成することができる。
このため、シリサイド化等の好ましくない熱工程の影響
を受けずに、LDD構造とすることができるため、短チ
ャネル効果の防止に優れた効果が得られる。Referring to FIG. 8, a 1000 Å carbon film is formed on a silicon oxide film (SiO 2 ) by sputtering, and 300 Å Ti and T
After iN is formed by sputtering at 700 Å, a rapid lamp heating process at 750 ° C. for 30 seconds is performed in a nitrogen atmosphere, unreacted Ti and TiN are peeled off by a SH process, and the amount of Ti in the carbon film is reduced. The result of having analyzed in the depth direction by AES (Auger spectroscopy) is shown. Ti is detected only below the AES analysis sensitivity, and it is clear that a compound such as TiC is not formed globally.
The spectrum of Ti in the figure is a noise level. For reference, the results of AES analysis of data obtained by subjecting only a carbon film to rapid heat treatment without forming Ti are also shown. Further, FIG. 9 shows an SH treatment (H 2 SO 4 and H 2 O
3 shows an AES spectrum of the outermost surface of a carbon film after a cleaning treatment (removal of unreacted Ti) with a mixed solution of No. 2 ; When Ti is present on the surface, it is detected as a peak value near 418 eV, but such a peak value is not found in this document, and it is confirmed that Ti is below the AES detection limit (1 atomic%). it can. That is, TiC even on the surface
The formation of such a compound does not proceed. In addition, it was confirmed that the carbon film that had been subjected to the thermal process after depositing Ti thereon could be easily peeled off by the O 2 -plasma asher treatment, similarly to the carbon film that had undergone the thermal process without depositing Ti. . Therefore, by forming the carbon side wall on the side surface of the gate electrode, insulation between the gate electrode and the source and drain regions is ensured. Further, the carbon side wall can be easily removed by oxygen-asher treatment. Therefore, electrical insulation between the gate electrode and the source / drain regions is more reliably ensured, and capacitive coupling between them can be reduced. After removing the carbon side wall, an LDD region can be easily formed using the gate electrode as a mask.
For this reason, the LDD structure can be obtained without being affected by an undesired thermal process such as silicidation, so that an excellent effect of preventing a short channel effect can be obtained.
【0072】上述した参考例は一例であり、本発明を限
定するものではない。例えば、炭素側壁を形成し、金属
膜にシリサイド化を行うときの急速熱処理は、急速ラン
プ加熱法には限定されない。また、加熱条件は摂氏75
0度、30秒間の条件には限定されない。ゲート電極及
びソース、ドレイン領域のように、シリコンが存在する
部分において金属膜との間でシリサイド化が進み、かつ
金属膜と炭素との間で化学反応が起こらない範囲で加熱
するのであればよい。The above reference example is merely an example, and does not limit the present invention. For example, the rapid heat treatment for forming the carbon side wall and performing silicidation on the metal film is not limited to the rapid lamp heating method. The heating condition is 75 degrees Celsius.
The conditions are not limited to 0 degrees and 30 seconds. As long as the silicidation proceeds between the silicon film and the metal film in a portion where silicon is present, such as the gate electrode and the source and drain regions, and heating is performed within a range in which a chemical reaction does not occur between the metal film and carbon. .
【0073】また、参考例ではゲート電極の表面上と、
ソース、ドレイン領域の表面上とに、同時にシリサイド
膜を形成している。しかし、ゲート電極をポリサイド構
造として形成した場合には、表面上に絶縁膜が形成され
ている。よって、金属膜をその絶縁膜上に形成してもシ
リコンとの間でシリサイド化は起こらない。しかし、こ
の場合にはゲート電極にチタン等の高融点金属が用いら
れて、低抵抗化の目的が達成されているため、ソース、
ドレイン領域上にのみの金属膜をシリサイド化してもよ
い。In the reference example, on the surface of the gate electrode,
A silicide film is simultaneously formed on the surface of the source and drain regions. However, when the gate electrode is formed as a polycide structure, an insulating film is formed on the surface. Therefore, even if a metal film is formed on the insulating film, silicidation does not occur with silicon. However, in this case, a high-melting-point metal such as titanium is used for the gate electrode, and the purpose of reducing the resistance has been achieved.
The metal film only on the drain region may be silicided.
【0074】さらに、本参考例ではゲート電極をリンを
拡散した多結晶シリコン膜を用いて形成しているが、イ
オン注入によりゲート電極の導電化を行ってもよい。ま
た、pウエル上の多結晶シリコン膜にはn+ 型の不純物
を導入し、nウエル上の多結晶シリコン膜にはp+ 型の
不純物を導入して、デュアルゲート構造としてもよい。Further, in this embodiment, the gate electrode is formed using a polycrystalline silicon film in which phosphorus is diffused, but the gate electrode may be made conductive by ion implantation. Further, a dual gate structure may be obtained by introducing an n + -type impurity into the polycrystalline silicon film on the p-well and introducing a p + -type impurity into the polycrystalline silicon film on the n-well.
【0075】サリサイド工程を終了させた後、必ずしも
炭素側壁を除去せる必要はなく、残存させることもでき
る。さらに、ソースとドレインをGDD(Graded Diffu
sedDrain )構造あるいはDDD(Double Diffused Dra
in )構造とする場合には、ソースとドレインの形成を
炭素側壁を構成する前に完了させることにより、炭素側
壁を劣化させる要因が全くなくなり製造プロセスは安定
したものとなる。After the salicide step is completed, it is not always necessary to remove the carbon side wall, but the carbon side wall can be left. In addition, the source and drain are GDD (Graded Diffu
sedDrain) structure or DDD (Double Diffused Dra)
In the case of the in) structure, by completing the formation of the source and the drain before forming the carbon side wall, there is no cause for deteriorating the carbon side wall, and the manufacturing process becomes stable.
【0076】[0076]
【発明の効果】以上説明したように本発明は、ゲート電
極構成材膜にレジスト膜をマスクとして不純物イオンを
注入しレジスト膜を除去した後、ゲート電極構成材膜に
エッチングを行う前に絶縁膜を除去するため、導電型が
相互に異なる複数のゲート電極構成材膜のエッチングを
ほぼ同時期に終了させることができ、所望の形状にゲー
ト電極を形成することができる。As described above, according to the present invention, after the impurity film is removed by implanting impurity ions using the resist film as a mask to the gate electrode component material film, the insulating film is formed before the gate electrode component material film is etched. Therefore, the etching of a plurality of gate electrode constituent material films having different conductivity types can be completed almost at the same time, and the gate electrode can be formed in a desired shape.
【0077】[0077]
【図1】本発明の第1の実施例による半導体装置の製造
方法を工程別に示した縦断面図。FIG. 1 is a longitudinal sectional view showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention for each process.
【図2】本発明の第2の実施例による半導体装置の製造
方法を工程別に示した縦断面図。FIG. 2 is a longitudinal sectional view illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention for each process.
【図3】本発明の第3の実施例による半導体装置の製造
方法を工程別に示した縦断面図。FIG. 3 is a longitudinal sectional view showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention for each process.
【図4】本発明の第4の実施例による半導体装置の製造
方法を工程別に示した縦断面図。FIG. 4 is a longitudinal sectional view illustrating a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention for each process.
【図5】本発明の第5の実施例による半導体装置の製造
方法を工程別に示した縦断面図。FIG. 5 is a longitudinal sectional view showing a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention for each process.
【図6】従来の製造方法により生じていたn+ 型多結晶
シリコン膜とn+ 型多結晶シリコン膜のエッチング時間
の相違を示した説明図FIG. 6 is an explanatory diagram showing a difference in etching time between an n + -type polycrystalline silicon film and an n + -type polycrystalline silicon film caused by a conventional manufacturing method.
【図7】従来の製造方法を工程別に示した縦断面図。FIG. 7 is a longitudinal sectional view showing a conventional manufacturing method for each process.
【図8】炭素膜上にTi 膜とTi N膜を形成し、急速加
熱後にTi 膜及びTi N膜を剥離し、炭素膜中のTi の
量を分析した結果を示す説明図。FIG. 8 is an explanatory diagram showing the results of forming a Ti film and a TiN film on a carbon film, separating the Ti film and the TiN film after rapid heating, and analyzing the amount of Ti in the carbon film.
【図9】同炭素膜の表面ノAESスペクトラムを示す説
明図。FIG. 9 is an explanatory view showing an AES spectrum of the surface of the carbon film.
101,201,301,401,601 半導体基板 102a,202a,302a,402a,602a
pウエル 102b,202b,302b,402b,602b
nウエル 103,203,303,403,604 フィールド
酸化膜 104a,204a,304a,404a,605a
pウエル 104b,204b,304b,404b,605b
nウエル 105,205,305,405,608 多結晶シリ
コン膜 105a,205a,305a,405a n型多結晶
シリコン膜 105b,205b,305b,405b p型多結晶
シリコン膜 106,109,120,206,208,306,3
08,406,408レジスト膜 107,108,207,307,407 シリコン酸
化膜 110a,110b,309a,309b,409a,
409b,606a,606b ゲート電極 112a,211a,311a,411a,610a
n+ 型ソース、ドレイン領域 112b,211b,311b,411b,610b
p+ 型ソース、ドレイン領域 111 側壁 113,312,412,617 層間絶縁膜 114,313,413,618 アルミニウム配線層 609 炭素側壁 612 チタン膜 613 窒化チタン膜 614 チタンダイシリサイド膜101, 201, 301, 401, 601 Semiconductor substrates 102a, 202a, 302a, 402a, 602a
p-well 102b, 202b, 302b, 402b, 602b
n-wells 103, 203, 303, 403, 604 field oxide films 104a, 204a, 304a, 404a, 605a
p-well 104b, 204b, 304b, 404b, 605b
n-well 105, 205, 305, 405, 608 polycrystalline silicon film 105a, 205a, 305a, 405a n-type polycrystalline silicon film 105b, 205b, 305b, 405b p-type polycrystalline silicon film 106, 109, 120, 206, 208 , 306, 3
08, 406, 408 resist films 107, 108, 207, 307, 407 silicon oxide films 110a, 110b, 309a, 309b, 409a,
409b, 606a, 606b Gate electrode 112a, 211a, 311a, 411a, 610a
n + -type source and drain regions 112b, 211b, 311b, 411b, 610b
p + type source / drain region 111 sidewall 113, 312, 412, 617 interlayer insulating film 114, 313, 413, 618 aluminum wiring layer 609 carbon sidewall 612 titanium film 613 titanium nitride film 614 titanium disilicide film
───────────────────────────────────────────────────── フロントページの続き (72)発明者 牛 久 幸 広 神奈川県川崎市幸区小向東芝町1 株式 会社東芝 総合研究所内 (72)発明者 岩 井 洋 神奈川県川崎市幸区小向東芝町1 株式 会社東芝 総合研究所内 (56)参考文献 特開 平4−92416(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/092 H01L 21/8238 H01L 21/28 H01L 29/49 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yukihiro Ushiku Hiroshi Komukai Toshiba-cho, Kawasaki-shi, Kanagawa 1 Inside Toshiba Research Institute Co., Ltd. Machi 1 Toshiba Research Institute (56) References JP-A-4-92416 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 27/092 H01L 21/8238 H01L 21 / 28 H01L 29/49
Claims (1)
堆積させて、ゲート電極構成材膜を形成する工程と、 前記ゲート電極構成材膜上にレジスト膜を形成し、前記
レジスト膜をマスクとして前記ゲート電極構成材膜に選
択的に不純物イオンを注入することにより、導電型が相
互に異なる複数の領域を設ける工程と、 前記レジスト膜を剥離する工程と、 前記ゲート電極構成材膜上に存在する絶縁膜を剥離する
工程と、 前記ゲート電極構成材膜にエッチングを行い、ゲート電
極を形成する工程とを備えたことを特徴とする半導体装
置の製造方法。A step of depositing a gate electrode component material on a surface of a semiconductor substrate to form a gate electrode component material film; forming a resist film on the gate electrode component material film; and masking the resist film. Providing a plurality of regions having different conductivity types by selectively injecting impurity ions into the gate electrode component material film; removing the resist film; and A method for manufacturing a semiconductor device, comprising: a step of removing an existing insulating film; and a step of forming a gate electrode by etching the gate electrode constituent material film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13904292A JP3243286B2 (en) | 1992-05-29 | 1992-05-29 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13904292A JP3243286B2 (en) | 1992-05-29 | 1992-05-29 | Method for manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05335269A JPH05335269A (en) | 1993-12-17 |
JP3243286B2 true JP3243286B2 (en) | 2002-01-07 |
Family
ID=15236103
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13904292A Expired - Lifetime JP3243286B2 (en) | 1992-05-29 | 1992-05-29 | Method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3243286B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100402222C (en) * | 2002-07-17 | 2008-07-16 | 国际壳牌研究有限公司 | Forge welding method |
-
1992
- 1992-05-29 JP JP13904292A patent/JP3243286B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100402222C (en) * | 2002-07-17 | 2008-07-16 | 国际壳牌研究有限公司 | Forge welding method |
Also Published As
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JPH05335269A (en) | 1993-12-17 |
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