JP3242297B2 - 画像表示装置 - Google Patents
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Description
像信号を表示画面に表示することができる画像表示装置
に関し、特にアスペクト比が3:4の映像信号をアスペ
クト比が9:16の横長TV画面の液晶表示装置に表示
させるようにしたものに関する。
画像出力を液晶表示装置で表示させる際の駆動方法とし
ては、表示品質の高いアクティブマトリクス駆動方式が
広く用いられている。このアクティブマトリクス駆動方
式の液晶表示装置は、図11に示すように、液晶パネル
1とこれを駆動するソースドライバ2およびゲートドラ
イバ3によって構成される。液晶パネル1は、図示を省
略するが、ドット電極基板と対向電極基板とからなり、
ドット電極基板には、ソースドライバ2に接続されるソ
ースラインがX方向に多数形成されると共に、ゲートド
ライバ3に接続されるゲートラインがY方向に多数形成
され、これらに囲まれた多数のマトリクス状の各領域に
それぞれドット電極が形成されている。そして、これら
ソースラインとゲートラインの各交差部には、隣接する
ゲートラインの電圧に制御されるTFT[Thin Film Tra
nsistor]などのスイッチング素子が設けられ、このスイ
ッチング素子を介して各ドット電極が隣接するソースラ
インに接続されている。また、対向電極基板には、透明
な対向電極が形成され、これらドット電極基板と対向電
極基板とが液晶層を介して向かい合わせに配置される。
るRGB三原色(R:赤,G:緑,B:青)の各色ごと
の画像データをクロック信号CLKに従って順次シリア
ルに取り込むと共に、水平同期信号HSYNCが送られ
て来るたびにこれらの画像データをパラレルに出力し各
ソースラインに階調電圧を印加する。また、ゲートドラ
イバ3は、いずれかのゲートラインにゲート電圧を印加
するものであり、水平同期信号HSYNCが送られて来
るたびに順次ゲート電圧を印加するゲートラインを切り
換え、垂直同期信号VSYNCが送られて来るたびに最
初のゲートラインに戻ってこの動作を繰り返すことによ
り走査を行う。このようにして、水平同期信号HSYN
Cの周期ごとに各ソースラインに画像データの階調電圧
が印加されると共に、いずれかのゲートラインにゲート
電圧が印加されると、そのゲートラインの全てのスイッ
チング素子が導通して各ソースライン上の階調電圧が各
ドット電極にそれぞれ送り込まれる。すると、これら各
ドット電極と対向電極との間の液晶層が階調電圧に応じ
て光透過率を変化させるので、バックライトから照射さ
れる光がこの光透過率に応じてしゃ断され階調表示が行
われる。そして、これを垂直同期信号VSYNCの周期
ごとに全てのゲートラインについて繰り返すことによ
り、液晶パネル1の表示画面に任意の画像を表示するこ
とができる。また、この液晶パネル1の表示画面の各画
素は、それぞれRGB三原色のフィルタが配置された3
個のドット電極によって構成されるので、各画素の3色
の画像データの階調を制御することによりこの画像のカ
ラー表示が可能となる。
置では、水平同期信号HSYNCの1周期の間に入力さ
れる映像信号VSの各色の1ライン分の画像データ数が
液晶パネル1のソースラインの数、即ち1ラインの画素
数に一致し、かつ、垂直同期信号VSYNCの1周期の
間に入力される画像データのライン数がゲートラインの
数、即ち走査線本数に一致しなければ、映像信号VSの
画像の全てを液晶パネル1の表示画面全体に表示させる
ことができない。しかし、例えばアスペクト比が9:1
6の横長TV画面は、アスペクト比が3:4の通常のT
V画面やコンピュータの出力画面と比べて、走査線本数
は同じでも1ラインの画素数が異なる。
比が3:4の表示画面用の映像信号をアスペクト比が
9:16の横長TV画面の液晶表示装置で再生表示しよ
うとすると、ライン方向の画素数が不足するために表示
画面の左右の4分の1の領域が使用されず、不自然な画
面になるという問題があった。また、このためにアスペ
クト比が3:4の通常の表示画面を有する液晶表示装置
を別に用意しなければならないとすると無駄が多くなる
という問題が生じる。
る映像信号VSを表示画面に再生表示するための技術が
既に従来から種々開発されている。
は、映像信号を基準クロック信号でサンプリングしてデ
ィジタル信号の画像データに変換し、この画像データを
一旦メモリに記憶した後に基準クロック信号よりも高い
周波数のクロック信号によって順次読み出すと共に、適
宜間隔で同じラインを2度読み出すことにより、高い水
平解像度を得ようとした場合に生じるアスペクト比の歪
みを補正する発明が記載されている。しかしながら、こ
の発明は、走査線の本数を補間によって増加させること
によりアスペクト比を変更するものであるため、走査線
本数が同じで1ラインの画素数のみが異なる例えばアス
ペクト比が3:4の映像信号をアスペクト比が9:16
の横長TV画面に表示するような場合には適用できな
い。
は、本来よりも低い周波数のクロック信号によって画像
信号をサンプリングすることにより、走査線本数が表示
画面よりも少ない画像信号をそのままA/D変換した場
合に画像が横長に表示されるのを防止し、正しい縦横比
による表示を行うことができる発明が記載されている。
しかしながら、この発明は、例えば本来640画素×4
00ラインの表示画面に表示すべき映像信号を640画
素×480ラインの表示画面上の一部である533画素
×400ラインの範囲に表示しようとするものであり、
アスペクト比の異なる映像信号を表示画面全体に違和感
なく表示させるものではない。
は、ラインメモリ上に隣接して保持された画像データを
加重平均してデータの線形補間を行いながら順次読み出
すことにより、映像信号の1ラインの画素数を任意に変
換することができる発明が記載されている。また、特開
平3−278970号公報には、フレームバッファ上に
保持された画像データに基づいて水平方向と垂直方向の
2次元平面上で線形補間を行うことにより、映像信号の
1ラインの画素数と走査線本数を任意に変換することが
できる発明が記載されている。そして、これらの発明に
よれば、任意のアスペクト比の映像信号を他のアスペク
ト比の表示画面の全体に再生表示することが可能とな
る。しかしながら、これらの発明では、高速で複雑な補
間演算を行うための演算装置が必要になるために、画像
表示装置が高価かつ大型になるという問題が発生する。
一部を重複して使用することにより、簡単な回路を用い
て手軽にアスペクト比の変換を行うことができる画像表
示装置を提供することを目的としている。
係る画像表示装置は、表示画面を構成する各画素が、R
GB三原色の各色に対応する3個の表示ドットによって
構成される画像表示装置であって、表示画面における水
平方向に隣接する4個以上の所定個数の表示ドット毎
に、これらをそれぞれ擬似画素として、映像信号の各画
素に対応する画像データを供給する信号処理回路を備え
ている。
の表示ドットうちの色の異なる3個の表示ドットには、
映像信号における各画素の、該3つのそれぞれの表示ド
ットに対応する色の画像データを割り当てると共に、該
擬似画素の残りの各表示ドットには、該画素の、該残り
の表示ドットに対応する色の画像データを重複して割り
当てた内部映像信号を生成するものである。そのことに
より上記目的が達成される。
画像表示装置において、各色の画像データをそれぞれ先
入れ先出し方式により格納する画像メモリと、シリアル
に入力される各色の画像データを該画像データに同期し
た外部クロック信号に従ってそれぞれ該画像メモリに順
次格納する書き込み制御手段と、内部クロック信号に従
って該画像メモリから各色の画像データを順次取り出す
と共に、各色ごとにこの画像データの取り出しを定期的
に中止する読み出し制御手段とを備えたものである。
画像表示装置において、前記読み出し制御手段を、前記
画像メモリからの画像データの取り出しを、各色ごとに
異なるタイミングで4回に1回中止するよう構成したも
のである。
面の1ラインの画素数が映像信号の1ラインの画素数よ
りも多い場合に、映像信号の各画素の3個の画像データ
を一部を重複させて表示画面上の対応する各擬似画素の
4個以上の表示ドットにそれぞれ割り当てることによ
り、この表示画面の1ラインの擬似画素の数を映像信号
の1ラインの実際の画素数に一致させた内部映像信号を
生成することができ、この映像信号の画像をアスペクト
比が異なる表示画面に違和感なく再生表示させることが
できる。しかも、この際、画素数を線形補間により増加
させるのではなく、同じ画像データを重複して割り当て
ることにより画素(擬似画素)を構成する表示ドット数
を増加させて実質的な画素数の増加を行うので、補間計
算のような複雑な演算処理が不要となる。
画像データは、書き込み制御手段によって通常通りに画
像メモリに格納されるが、読み出し制御手段は、この画
像メモリからの画像データの取り出しを定期的に中止す
るので、この中止された期間の画像データは直前に取り
出されたものが重複して使用され、3個の画像データを
1個以上重複させて4個以上に増やすことができる。従
って、この4個以上の表示ドットにより擬似画素を構成
すると考えれば、表示画面の1ラインの擬似画素数が本
来の画素数よりも減少するので、アスペクト比の異なる
表示画面に違和感なく表示させることができるようにな
る。
読み出し制御手段は、画像メモリからの画像データの取
り出しを4回に1回中止するので、3個の画像データを
1個重複させて4個に増やすことができる。従って、表
示画面の1ラインの擬似画素数が本来の画素数の3/4
に減少するので、アスペクト比が3:4の映像信号をア
スペクト比が9:16の横長TV画面に表示させること
ができるようになる。
説明する。
すものであって、図1は液晶表示装置の構成を示すブロ
ック図、図2は信号処理回路の構成を示すブロック図、
図3は映像信号の構成を示すタイムチャート、図4は信
号処理回路における画像データの書き込み動作を示すタ
イムチャート、図5はリードタイミング調整回路の構成
を示すブロック図、図6はリードタイミング調整回路の
動作を示すタイムチャート、図7は信号処理回路におけ
る画像データの読み出し動作を示すタイムチャート、図
8は映像信号をアスペクト比が3:4の表示画面に表示
させた場合の画像データを示す図、図9は内部映像信号
をアスペクト比が9:16の液晶パネルに表示させた場
合の画像データを示す図、図10は内部映像信号の構成
を示すタイムチャートである。
ト比が3:4の表示画面用の映像信号VSをアスペクト
比が9:16の横長TV画面の液晶表示装置に表示させ
る場合について説明する。この液晶表示装置は、図1に
示すように、液晶パネル1とこれを駆動するソースドラ
イバ2およびゲートドライバ3とを備えたアクティブマ
トリクス駆動方式の画像表示装置である。これら液晶パ
ネル1、ソースドライバ2およびゲートドライバ3は、
図11に示したものと同様の構成である。ただし、液晶
パネル1は、アスペクト比が9:16の横長TV画面を
備えたものとする。従って、この液晶パネル1が本来表
示を行う映像信号の1ラインの画素数は、アスペクト比
が3:4の映像信号VSの4/3倍となる。
4の表示画面用の映像信号VSをアスペクト比が9:1
6の横長TV画面用の内部映像信号INVSに変換する
ための信号処理回路4を備えている。この信号処理回路
4は、映像信号VSを入力して、走査線本数はそのまま
に1ラインの画素数のみを4/3倍に増加させた内部映
像信号INVSを生成することによりアスペクト比の変
換を行うものである。そして、この変換処理のために、
垂直同期信号VSYNCと水平同期信号HSYNCと映
像信号VSに同期した外部クロック信号EXCLKと、
この外部クロック信号EXCLKとは別の内部クロック
信号INCLKを入力する。また、液晶パネル1を駆動
するために、変換処理によって生成した内部映像信号I
NVSと水平同期信号HSYNCと内部クロック信号I
NCLKをソースドライバ2に送る共に、垂直同期信号
VSYNCと水平同期信号HSYNCをゲートドライバ
3に送り出すようになっている。
に、3個のフィールドメモリ41〜43とタイミング生
成回路44とリードタイミング調整回路45とからな
る。フィールドメモリ41〜43は、それぞれ1フィー
ルド分のメモリ容量を有する先入れ先出し方式(FIF
O[First In First Out])の画像メモリであり、映像信
号VSのRGB三原色の各色の画像データをそれぞれ外
部クロック信号EXCLKに従って順に書き込み保持
し、この保持した画像データをそれぞれ内部クロック信
号INCLKに従って順に読み出することができるよう
になっている。また、これらの画像データの書き込みの
際には自動的に書き込みアドレスが更新され、画像デー
タの読み出し際には自動的に読み出しアドレスが更新さ
れる。タイミング生成回路44は、垂直同期信号VSY
NCと水平同期信号HSYNCと外部クロック信号EX
CLKに基づいて、これらのフィールドメモリ41〜4
3が画像データを書き込み保持するのを許可する書き込
みイネーブル信号WEと、書き込みアドレスを初期アド
レスに戻すための書き込みリセット信号WRSTを生成
すると共に、垂直同期信号VSYNCと水平同期信号H
SYNCと内部クロック信号INCLKに基づいて、こ
れらのフィールドメモリ41〜43が画像データを読み
出すのを許可する読み出しイネーブル信号REと、読み
出しアドレスを初期アドレスに戻すための読み出しリセ
ット信号RRSTを生成する。
[Video Electronics Standard Association]規格のVG
A[Video Graphics Array]信号(640画素×480ラ
イン)であるとする。従って、この映像信号VSは、図
3に示すように、垂直同期信号VSYNCの1周期が5
25H(1Hは水平同期信号HSYNCの1周期)から
なり、このうち480Hの期間に垂直方向の有効な画像
データが挿入される。また、外部クロック信号EXCL
Kの周期をtEXとすると、水平同期信号HSYNCの1
Hは800tEXとなり、この間の96tEXの期間に水平
同期信号HSYNCがLレベルとなり、640tEXの期
間に映像信号VSの水平方向の有効な画像データが挿入
される。そして、書き込みイネーブル信号WEは、この
映像信号VSの水平方向の有効な画像データが挿入され
た640tEXの期間にHレベル(アクティブ)となる。
ように、垂直同期信号VSYNCがLレベルとなって垂
直走査期間が開始されてから数十Hが経過した後に垂直
方向の有効な画像データが入力され始める。そして、書
き込みイネーブル信号WEは、この垂直方向の有効な画
像データの期間における各1Hの期間内の水平方向の有
効な画像データの期間にそれぞれHレベル(アクティ
ブ)となる。また、書き込みリセット信号WRSTは、
この書き込みイネーブル信号WEがその垂直走査期間内
で最初にHレベルになる前に1度だけHレベル(アクテ
ィブ)となり、フィールドメモリ41〜43の書き込み
アドレスを初期値に戻す。書き込みイネーブル信号WE
がHレベルになると、各色の映像信号VSR,VSG,V
SBが1tEXの期間ごとに各画素の画像データ(R0,G
0,B0など)を順に送り込むので、フィールドメモリ4
1〜43は、それぞれ外部クロック信号EXCLKの立
ち上がりのタイミングでこれらの画像データを書き込み
記憶する。そして、順次書き込みアドレスを更新しなが
らこの画像データの書き込み動作を繰り返すことにより
1フレーム分の画像データを保持する。
は、内部クロック信号INCLKとタイミング生成回路
44からの読み出しイネーブル信号REに基づいて各色
ごとの読み出しイネーブル信号RER,REG,REBを
生成する回路である。このリードタイミング調整回路4
5は、図5に示すように、カウンタ45aを備えてい
る。カウンタ45aは、4ビットの16進カウンタであ
り、クロック端子に入力される内部クロック信号INC
LKの立ち上がりごとにカウントを行い、このカウント
結果を出力端子QA〜QD(図では下位2ビットの出力端
子QA,QBのみを示す)から出力するようになってい
る。また、イネーブル端子EP,ETは、共にHレベルに
設定されて常時カウント可能状態になると共に、入力端
子A〜Dに初期値としてCH(Hは16進表記を示
す)、即ち1100B(Bは2進表記を示す)の定数値
がロードされるようになっている。また、ロード端子L
OADには、インバータ45bを介したリプルキャリア
端子RCの出力と、読み出しイネーブル信号REとがA
NDゲート45cを介して入力されるようになってい
る。従って、このカウンタ45aは、図6に示すよう
に、読み出しイネーブル信号REがHレベル(アクティ
ブ)となる間に、内部クロック信号INCLKに従って
カウントを行い、出力端子QA〜QDからCH〜FH(11
11B)の値を順に繰り返し出力する。
5に示すように、3個のDフリップフロップ45d〜4
5fを備えている。これらのDフリップフロップ45d
〜45fは、クロック端子にインバータ45gを介した
内部クロック信号INCLKが共通に入力されると共
に、相互間の出力端子Qを入力端子Dに接続することに
より3段のシフトレジスタを構成している。また、クリ
ア端子CLRには、読み出しイネーブル信号REが共通
に入力され、この読み出しイネーブル信号REがHレベ
ルの場合にのみシフト動作が行えるようになっている。
さらに、読み出しイネーブル信号REを内部クロック信
号INCLKでラッチする別のDフリップフロップ45
hの反転出力端子Qバーの出力と、読み出しイネーブル
信号REとがNANDゲート45iを介してこれらDフ
リップフロップ45d〜45fのプリセット端子PRに
共通に入力されている。このため、図6に示すように、
読み出しイネーブル信号REがHレベルになると、その
後1/2tINの期間だけNANDゲート45iの出力P
RSTがLレベルとなるので、これによってDフリップ
フロップ45d〜45fが全てHレベルにプリセットさ
れる。図5に示すこのシフトレジスタの初段のDフリッ
プフロップ45dのデータ入力Dには、カウンタ45a
の出力端子QAの出力と、インバータ45jを介したこ
のカウンタ45aの出力端子QBの出力とがNANDゲ
ート45kを介して入力される。このNANDゲート4
5kの出力は、カウンタ45aの出力端子QA〜QDの出
力値がDH(1101B)、即ち出力端子QAがHレベル
で出力端子QBがLレベルになった場合にのみLレベル
となる。そして、各段のDフリップフロップ45d〜4
5fの出力端子Qから各色の読み出しイネーブル信号R
ER,REG,REBが出力される。
は、図6に示すように、読み出しイネーブル信号REが
Hレベルになると、NANDゲート45iの出力PRS
Tが一旦Lレベルとなって各色の読み出しイネーブル信
号RER,REG,REBを全てHレベルにすると共に、
内部クロック信号INCLKに従ってカウンタ45aの
出力端子QA〜QDからCH〜FHの値が順に繰り返し出力
される。そして、出力端子QA〜QDの出力がDHになる
たびに、内部クロック信号INCLKの立ち下がりによ
り初段のDフリップフロップ45dがNANDゲート4
5kのLレベルの出力をラッチして赤色の読み出しイネ
ーブル信号RERを1tINの期間だけLレベルにする。
また、このLレベルは、1tINの期間ごとに順次Dフリ
ップフロップ45e,45fにシフトされるので、次の
1tINの期間には緑色の読み出しイネーブル信号REG
がLレベルとなり、さらに次の1tINの期間には青色の
読み出しイネーブル信号REBがLレベルとなる。従っ
て、各色の読み出しイネーブル信号RER,REG,RE
Bは、4tINの周期で各色が順に1tINの期間ずつLレ
ベルとなる。
に示すように、垂直同期信号VSYNCがLレベルとな
って垂直走査期間が開始されてから数十Hが経過した後
の各1Hの期間内にそれぞれHレベル(アクティブ)と
なる。また、読み出しリセット信号RRSTは、この読
み出しイネーブル信号REがその垂直走査期間内で最初
にHレベルになる前に1度だけHレベル(アクティブ)
となり、フィールドメモリ41〜43の読み出しアドレ
スを初期値に戻す。読み出しイネーブル信号REがHレ
ベルになると、リードタイミング調整回路45が出力す
る各色の読み出しイネーブル信号RER,REG,REB
がHレベルとなる期間に内部クロック信号INCLKが
立ち上がることにより、フィールドメモリ41〜43に
保持された各色の画像データ(R0,G0,B0など)が
順に読み出される。
込みとは非同期に行うことができる。従って、液晶パネ
ル1のデューティ比を最大にするには、読み出しイネー
ブル信号REを常にHレベルとし、垂直走査期間や水平
走査期間の全期間にわたって均等に読み出しを行うよう
にすればよい。ただし、いずれにしても、フィールドメ
モリ41〜43に保持された画像データが読み出し前に
書き換えられるようなことがあってはならない。そし
て、このためには、ソースドライバ2やゲートドライバ
3に送る垂直同期信号VSYNCや水平同期信号HSY
NCを外部から供給されるものとは異なるタイミングや
異なる周期のものに変更してもよい。また、この画像デ
ータの読み出しは、内部クロック信号INCLKの周波
数を外部クロック信号EXCLKの4/3倍とし、書き
込みから数画素分遅れたタイミングでほぼ同時に行うよ
うにすることもでき、このようにすれば、フィールドメ
モリ41〜43よりも十分にメモリ容量の小さい画像メ
モリを用いることができる。上記読み出しイネーブル信
号REが立ち上がった後の最初の1tINの期間T0に
は、フィールドメモリ41〜43からそれぞれ画像デー
タR0,G0,B0が読み出されて内部映像信号INVS
となる。しかし、次の期間T1には、画像データG1,B
1のみが新たに読み出され、赤色については読み出しイ
ネーブル信号RERがLレベルとなって読み出しが中止
されるので先の画像データR0がそのまま用いられる。
また、次の期間T2には、画像データR1,B2のみが新
たに読み出され、緑色については読み出しイネーブル信
号REGがLレベルとなって読み出しが中止されるので
先の画像データG1がそのまま用いられる。さらに、次
の期間T3には、画像データR2,G2のみが新たに読み
出され、青色については読み出しイネーブル信号REB
がLレベルとなって読み出しが中止されるので先の画像
データB2がそのまま用いられる。そして、以降も同様
の動作を繰り返すことにより、アスペクト比が3:4の
映像信号VSの画像データを一部重複させて1ラインの
画素数を4/3倍に増加させるので、これによって生成
された内部映像信号INVSをソースドライバ2に送れ
ば、液晶パネル1のアスペクト比が9:16の表示画面
の横幅全体を使って1ラインの画像データを横長に表示
することができる。 また、この内部映像信号INVS
は、3個ずつの画像データによる本来の画素に対して、
4個ずつの画像データのまとまりを擬似画素Eと考える
ことができる。即ち、擬似画素E0は2個の画像データ
R0と1個ずつの画像データG0,B0からなり、擬似画
素E1は2個の画像データG1と1個ずつの画像データR
1,B1からなり、擬似画素E2は2個の画像データB2と
1個ずつの画像データR2,G2からなる。従って、画像
データとしては、映像信号VSの各画素がこの擬似画素
Eに1対1で対応することになるので、内部映像信号I
NVSの1ラインの擬似画素Eの数が映像信号VSの1
ラインの画素数に一致することになり、液晶パネル1の
表示画面に違和感のない再生表示を行うことができる。
素×480ライン(アスペクト比3:4)の表示画面に
表示する場合には、図8に示すように、各画素eの3個
の表示ドットに各色の画像データRi,Gi,Bi(iは
0以上の整数)が1データずつ割り当てられる。しか
し、アスペクト比の変換後の上記内部映像信号INVS
を液晶パネル1の表示画面で表示すると、図9に示すよ
うに、4個の表示ドットで構成される各擬似画素Eのう
ちの3個の表示ドットには、各色の画像データRi,G
i,Biが1データずつ割り当てられると共に、残り1個
の表示ドットには、同じ画像データRi,Gi,Biのい
ずれかの1色のデータが重複して割り当てられることに
なる。しかも、この残り1個の表示ドットに割り当てる
色は、各擬似画素Eごとに順に切り換わり、全ての色が
均等に重複割り当てされることになる。従って、この内
部映像信号INVSを用いれば、本来1ラインに約85
3画素の表示が可能な液晶パネル1の表示画面の横幅一
杯に640個の擬似画素Eを表示することができるよう
になる。
垂直同期信号VSYNCと水平同期信号HSYNCを送
ると、図10に示すように、垂直同期信号VSYNCが
Lレベルになって垂直走査期間が開始されるたびに、こ
のゲートドライバ3が液晶パネル1の各ゲートライン
に、各水平走査期間(1H)ごとに順にHレベルとなる
ゲート電圧L1〜Lnを印加する。そして、ソースドライ
バ2が内部映像信号INVSの各ラインの画像データに
基づいて各水平走査期間ごとに液晶パネル1の各ソース
ラインに階調電圧を印加すると、この液晶パネル1の表
示画面全体に映像信号VSの全ての画像が表示される。
なお、この図10では、ゲートラインの本数が480本
よりも多い(n>480)液晶パネル1を用いた場合に
ついて示す。従って、フィールドメモリ41〜43から
画像データを読み出す期間は、垂直走査期間のうちの垂
直帰線期間などは除外されている。ただし、水平走査期
間については、水平帰線期間も含めた全期間にわたって
均等に読み出しを行っている。
装置によれば、信号処理回路4による簡単な変換処理に
よって、アスペクト比が3:4(640画素×480ラ
イン)のVGA信号からなる映像信号VSの画像の全て
を、アスペクト比が9:16の液晶パネル1の表示画面
ほぼ全体に違和感なく再生表示させることができるよう
になる。
スペクト比を3:4から9:16に変換する場合につい
てのみ説明したが、同様の処理により任意のアスペクト
比の変換を行うことが可能である。また、このアスペク
ト比の変換の際に走査線本数も変更する必要がある場合
にも、従来と同様の走査線の間引きや適宜間隔での走査
線の重複挿入処理などによって容易に対応することがで
きる。さらに、本実施形態では、液晶表示装置について
説明したが他の画像表示装置にも同様に実施することが
できる。
れば、表示画面の本来の画素よりも表示ドット数の多い
擬似画素ごとに映像信号の各画素の画像データを割り当
てるので、映像信号の画像をアスペクト比が異なる表示
画面に違和感なく再生表示できるようになる。しかも、
複雑な演算処理を行う必要がないので、画像表示装置の
コストアップを防止することができる。
表示装置の構成を示すブロック図である。
処理回路の構成を示すブロック図である。
信号の構成を示すタイムチャート図である。
処理回路における画像データの書き込み動作を示すタイ
ムチャート図である。
ドタイミング調整回路の構成を示すブロック図である。
ドタイミング調整回路の動作を示すタイムチャート図で
ある。
処理回路における画像データの読み出し動作を示すタイ
ムチャート図である。
信号をアスペクト比が3:4の表示画面に表示させた場
合の画像データを示す図である。
映像信号をアスペクト比が9:16の液晶パネルに表示
させた場合の画像データを示す図である。
部映像信号の構成を示すタイムチャートである。
構成を示すブロック図である。
Claims (3)
- 【請求項1】 表示画面を構成する各画素が、RGB三
原色の各色に対応する3個の表示ドットによって構成さ
れる画像表示装置において、 表示画面における水平方向に隣接する4個以上の所定個
数の表示ドット毎に、これらをそれぞれ擬似画素とし
て、映像信号の各画素に対応する画像データを供給する
信号処理回路を備え、 該信号処理回路は、各擬似画素の4個以上の表示ドット
うちの色の異なる3個の表示ドットには、映像信号にお
ける各画素の、該3つのそれぞれの表示ドットに対応す
る色の画像データを割り当て、かつ該擬似画素の残りの
各表示ドットには、該画素の、該残りの表示ドットに対
応する色の画像データを重複して割り当てた内部映像信
号を生成するものである画像表示装置。 - 【請求項2】 請求項1記載の画像表示装置において、 各色の画像データをそれぞれ先入れ先出し方式により格
納する画像メモリと、 シリアルに入力される各色の画像データを該画像データ
に同期した外部クロック信号に従ってそれぞれ該画像メ
モリに順次格納する書き込み制御手段と、 内部クロック信号に従って該画像メモリから各色の画像
データを順次取り出すと共に、各色ごとにこの画像デー
タの取り出しを定期的に中止する読み出し制御手段とを
備えた画像表示装置。 - 【請求項3】 請求項2記載の画像表示装置において、 前記読み出し制御手段は、前記画像メモリからの画像デ
ータの取り出しを、各色ごとに異なるタイミングで4回
に1回中止するものである画像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22415295A JP3242297B2 (ja) | 1995-08-31 | 1995-08-31 | 画像表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22415295A JP3242297B2 (ja) | 1995-08-31 | 1995-08-31 | 画像表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0970050A JPH0970050A (ja) | 1997-03-11 |
JP3242297B2 true JP3242297B2 (ja) | 2001-12-25 |
Family
ID=16809358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22415295A Expired - Fee Related JP3242297B2 (ja) | 1995-08-31 | 1995-08-31 | 画像表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3242297B2 (ja) |
-
1995
- 1995-08-31 JP JP22415295A patent/JP3242297B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0970050A (ja) | 1997-03-11 |
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