JP3242297B2

JP3242297B2 - 画像表示装置

Info

Publication number: JP3242297B2
Application number: JP22415295A
Authority: JP
Inventors: 幸弘水本; 治岸田; 秀隆水巻; 武志福井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-08-31
Filing date: 1995-08-31
Publication date: 2001-12-25
Anticipated expiration: 2015-08-31
Also published as: JPH0970050A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、解像度の異なる映
像信号を表示画面に表示することができる画像表示装置
に関し、特にアスペクト比が３：４の映像信号をアスペ
クト比が９：１６の横長ＴＶ画面の液晶表示装置に表示
させるようにしたものに関する。

【０００２】

【従来の技術】ＴＶ[TeleVision]画像やコンピュータの
画像出力を液晶表示装置で表示させる際の駆動方法とし
ては、表示品質の高いアクティブマトリクス駆動方式が
広く用いられている。このアクティブマトリクス駆動方
式の液晶表示装置は、図１１に示すように、液晶パネル
１とこれを駆動するソースドライバ２およびゲートドラ
イバ３によって構成される。液晶パネル１は、図示を省
略するが、ドット電極基板と対向電極基板とからなり、
ドット電極基板には、ソースドライバ２に接続されるソ
ースラインがＸ方向に多数形成されると共に、ゲートド
ライバ３に接続されるゲートラインがＹ方向に多数形成
され、これらに囲まれた多数のマトリクス状の各領域に
それぞれドット電極が形成されている。そして、これら
ソースラインとゲートラインの各交差部には、隣接する
ゲートラインの電圧に制御されるＴＦＴ[Thin Film Tra
nsistor]などのスイッチング素子が設けられ、このスイ
ッチング素子を介して各ドット電極が隣接するソースラ
インに接続されている。また、対向電極基板には、透明
な対向電極が形成され、これらドット電極基板と対向電
極基板とが液晶層を介して向かい合わせに配置される。

【０００３】ソースドライバ２は、映像信号ＶＳにおけ
るＲＧＢ三原色（Ｒ：赤，Ｇ：緑，Ｂ：青）の各色ごと
の画像データをクロック信号ＣＬＫに従って順次シリア
ルに取り込むと共に、水平同期信号ＨＳＹＮＣが送られ
て来るたびにこれらの画像データをパラレルに出力し各
ソースラインに階調電圧を印加する。また、ゲートドラ
イバ３は、いずれかのゲートラインにゲート電圧を印加
するものであり、水平同期信号ＨＳＹＮＣが送られて来
るたびに順次ゲート電圧を印加するゲートラインを切り
換え、垂直同期信号ＶＳＹＮＣが送られて来るたびに最
初のゲートラインに戻ってこの動作を繰り返すことによ
り走査を行う。このようにして、水平同期信号ＨＳＹＮ
Ｃの周期ごとに各ソースラインに画像データの階調電圧
が印加されると共に、いずれかのゲートラインにゲート
電圧が印加されると、そのゲートラインの全てのスイッ
チング素子が導通して各ソースライン上の階調電圧が各
ドット電極にそれぞれ送り込まれる。すると、これら各
ドット電極と対向電極との間の液晶層が階調電圧に応じ
て光透過率を変化させるので、バックライトから照射さ
れる光がこの光透過率に応じてしゃ断され階調表示が行
われる。そして、これを垂直同期信号ＶＳＹＮＣの周期
ごとに全てのゲートラインについて繰り返すことによ
り、液晶パネル１の表示画面に任意の画像を表示するこ
とができる。また、この液晶パネル１の表示画面の各画
素は、それぞれＲＧＢ三原色のフィルタが配置された３
個のドット電極によって構成されるので、各画素の３色
の画像データの階調を制御することによりこの画像のカ
ラー表示が可能となる。

【０００４】

【発明が解決しようとする課題】上記構成の液晶表示装
置では、水平同期信号ＨＳＹＮＣの１周期の間に入力さ
れる映像信号ＶＳの各色の１ライン分の画像データ数が
液晶パネル１のソースラインの数、即ち１ラインの画素
数に一致し、かつ、垂直同期信号ＶＳＹＮＣの１周期の
間に入力される画像データのライン数がゲートラインの
数、即ち走査線本数に一致しなければ、映像信号ＶＳの
画像の全てを液晶パネル１の表示画面全体に表示させる
ことができない。しかし、例えばアスペクト比が９：１
６の横長ＴＶ画面は、アスペクト比が３：４の通常のＴ
Ｖ画面やコンピュータの出力画面と比べて、走査線本数
は同じでも１ラインの画素数が異なる。

【０００５】このため、従来は、このようなアスペクト
比が３：４の表示画面用の映像信号をアスペクト比が
９：１６の横長ＴＶ画面の液晶表示装置で再生表示しよ
うとすると、ライン方向の画素数が不足するために表示
画面の左右の４分の１の領域が使用されず、不自然な画
面になるという問題があった。また、このためにアスペ
クト比が３：４の通常の表示画面を有する液晶表示装置
を別に用意しなければならないとすると無駄が多くなる
という問題が生じる。

【０００６】ところで、このようなアスペクト比の異な
る映像信号ＶＳを表示画面に再生表示するための技術が
既に従来から種々開発されている。

【０００７】例えば、特開平６−１４９１９４号公報に
は、映像信号を基準クロック信号でサンプリングしてデ
ィジタル信号の画像データに変換し、この画像データを
一旦メモリに記憶した後に基準クロック信号よりも高い
周波数のクロック信号によって順次読み出すと共に、適
宜間隔で同じラインを２度読み出すことにより、高い水
平解像度を得ようとした場合に生じるアスペクト比の歪
みを補正する発明が記載されている。しかしながら、こ
の発明は、走査線の本数を補間によって増加させること
によりアスペクト比を変更するものであるため、走査線
本数が同じで１ラインの画素数のみが異なる例えばアス
ペクト比が３：４の映像信号をアスペクト比が９：１６
の横長ＴＶ画面に表示するような場合には適用できな
い。

【０００８】また、特開平６−３１１４８６号公報に
は、本来よりも低い周波数のクロック信号によって画像
信号をサンプリングすることにより、走査線本数が表示
画面よりも少ない画像信号をそのままＡ／Ｄ変換した場
合に画像が横長に表示されるのを防止し、正しい縦横比
による表示を行うことができる発明が記載されている。
しかしながら、この発明は、例えば本来６４０画素×４
００ラインの表示画面に表示すべき映像信号を６４０画
素×４８０ラインの表示画面上の一部である５３３画素
×４００ラインの範囲に表示しようとするものであり、
アスペクト比の異なる映像信号を表示画面全体に違和感
なく表示させるものではない。

【０００９】さらに、特開平３−１０９６８１号公報に
は、ラインメモリ上に隣接して保持された画像データを
加重平均してデータの線形補間を行いながら順次読み出
すことにより、映像信号の１ラインの画素数を任意に変
換することができる発明が記載されている。また、特開
平３−２７８９７０号公報には、フレームバッファ上に
保持された画像データに基づいて水平方向と垂直方向の
２次元平面上で線形補間を行うことにより、映像信号の
１ラインの画素数と走査線本数を任意に変換することが
できる発明が記載されている。そして、これらの発明に
よれば、任意のアスペクト比の映像信号を他のアスペク
ト比の表示画面の全体に再生表示することが可能とな
る。しかしながら、これらの発明では、高速で複雑な補
間演算を行うための演算装置が必要になるために、画像
表示装置が高価かつ大型になるという問題が発生する。

【００１０】本発明は、上記事情に鑑み、画像データの
一部を重複して使用することにより、簡単な回路を用い
て手軽にアスペクト比の変換を行うことができる画像表
示装置を提供することを目的としている。

【００１１】

【課題を解決するための手段】この発明（請求項１）に
係る画像表示装置は、表示画面を構成する各画素が、Ｒ
ＧＢ三原色の各色に対応する３個の表示ドットによって
構成される画像表示装置であって、表示画面における水
平方向に隣接する４個以上の所定個数の表示ドット毎
に、これらをそれぞれ擬似画素として、映像信号の各画
素に対応する画像データを供給する信号処理回路を備え
ている。

【００１２】該信号処理回路は、各擬似画素の４個以上
の表示ドットうちの色の異なる３個の表示ドットには、
映像信号における各画素の、該３つのそれぞれの表示ド
ットに対応する色の画像データを割り当てると共に、該
擬似画素の残りの各表示ドットには、該画素の、該残り
の表示ドットに対応する色の画像データを重複して割り
当てた内部映像信号を生成するものである。そのことに
より上記目的が達成される。

【００１３】この発明（請求項２）は、請求項１記載の
画像表示装置において、各色の画像データをそれぞれ先
入れ先出し方式により格納する画像メモリと、シリアル
に入力される各色の画像データを該画像データに同期し
た外部クロック信号に従ってそれぞれ該画像メモリに順
次格納する書き込み制御手段と、内部クロック信号に従
って該画像メモリから各色の画像データを順次取り出す
と共に、各色ごとにこの画像データの取り出しを定期的
に中止する読み出し制御手段とを備えたものである。

【００１４】この発明（請求項３）は、請求項２記載の
画像表示装置において、前記読み出し制御手段を、前記
画像メモリからの画像データの取り出しを、各色ごとに
異なるタイミングで４回に１回中止するよう構成したも
のである。

【００１５】以下作用について説明する。

【００１６】この発明（請求項１）においては、表示画
面の１ラインの画素数が映像信号の１ラインの画素数よ
りも多い場合に、映像信号の各画素の３個の画像データ
を一部を重複させて表示画面上の対応する各擬似画素の
４個以上の表示ドットにそれぞれ割り当てることによ
り、この表示画面の１ラインの擬似画素の数を映像信号
の１ラインの実際の画素数に一致させた内部映像信号を
生成することができ、この映像信号の画像をアスペクト
比が異なる表示画面に違和感なく再生表示させることが
できる。しかも、この際、画素数を線形補間により増加
させるのではなく、同じ画像データを重複して割り当て
ることにより画素（擬似画素）を構成する表示ドット数
を増加させて実質的な画素数の増加を行うので、補間計
算のような複雑な演算処理が不要となる。

【００１７】また、この発明（請求項２）においては、
画像データは、書き込み制御手段によって通常通りに画
像メモリに格納されるが、読み出し制御手段は、この画
像メモリからの画像データの取り出しを定期的に中止す
るので、この中止された期間の画像データは直前に取り
出されたものが重複して使用され、３個の画像データを
１個以上重複させて４個以上に増やすことができる。従
って、この４個以上の表示ドットにより擬似画素を構成
すると考えれば、表示画面の１ラインの擬似画素数が本
来の画素数よりも減少するので、アスペクト比の異なる
表示画面に違和感なく表示させることができるようにな
る。

【００１８】また、この発明（請求項３）においては、
読み出し制御手段は、画像メモリからの画像データの取
り出しを４回に１回中止するので、３個の画像データを
１個重複させて４個に増やすことができる。従って、表
示画面の１ラインの擬似画素数が本来の画素数の３／４
に減少するので、アスペクト比が３：４の映像信号をア
スペクト比が９：１６の横長ＴＶ画面に表示させること
ができるようになる。

【００１９】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００２０】図１乃至図１０は本発明の一実施形態を示
すものであって、図１は液晶表示装置の構成を示すブロ
ック図、図２は信号処理回路の構成を示すブロック図、
図３は映像信号の構成を示すタイムチャート、図４は信
号処理回路における画像データの書き込み動作を示すタ
イムチャート、図５はリードタイミング調整回路の構成
を示すブロック図、図６はリードタイミング調整回路の
動作を示すタイムチャート、図７は信号処理回路におけ
る画像データの読み出し動作を示すタイムチャート、図
８は映像信号をアスペクト比が３：４の表示画面に表示
させた場合の画像データを示す図、図９は内部映像信号
をアスペクト比が９：１６の液晶パネルに表示させた場
合の画像データを示す図、図１０は内部映像信号の構成
を示すタイムチャートである。

【００２１】本実施形態の画像表示装置では、アスペク
ト比が３：４の表示画面用の映像信号ＶＳをアスペクト
比が９：１６の横長ＴＶ画面の液晶表示装置に表示させ
る場合について説明する。この液晶表示装置は、図１に
示すように、液晶パネル１とこれを駆動するソースドラ
イバ２およびゲートドライバ３とを備えたアクティブマ
トリクス駆動方式の画像表示装置である。これら液晶パ
ネル１、ソースドライバ２およびゲートドライバ３は、
図１１に示したものと同様の構成である。ただし、液晶
パネル１は、アスペクト比が９：１６の横長ＴＶ画面を
備えたものとする。従って、この液晶パネル１が本来表
示を行う映像信号の１ラインの画素数は、アスペクト比
が３：４の映像信号ＶＳの４／３倍となる。

【００２２】上記液晶表示装置は、アスペクト比が３：
４の表示画面用の映像信号ＶＳをアスペクト比が９：１
６の横長ＴＶ画面用の内部映像信号ＩＮＶＳに変換する
ための信号処理回路４を備えている。この信号処理回路
４は、映像信号ＶＳを入力して、走査線本数はそのまま
に１ラインの画素数のみを４／３倍に増加させた内部映
像信号ＩＮＶＳを生成することによりアスペクト比の変
換を行うものである。そして、この変換処理のために、
垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣと映
像信号ＶＳに同期した外部クロック信号ＥＸＣＬＫと、
この外部クロック信号ＥＸＣＬＫとは別の内部クロック
信号ＩＮＣＬＫを入力する。また、液晶パネル１を駆動
するために、変換処理によって生成した内部映像信号Ｉ
ＮＶＳと水平同期信号ＨＳＹＮＣと内部クロック信号Ｉ
ＮＣＬＫをソースドライバ２に送る共に、垂直同期信号
ＶＳＹＮＣと水平同期信号ＨＳＹＮＣをゲートドライバ
３に送り出すようになっている。

【００２３】上記信号処理回路４は、図２に示すよう
に、３個のフィールドメモリ４１〜４３とタイミング生
成回路４４とリードタイミング調整回路４５とからな
る。フィールドメモリ４１〜４３は、それぞれ１フィー
ルド分のメモリ容量を有する先入れ先出し方式（ＦＩＦ
Ｏ[First In First Out]）の画像メモリであり、映像信
号ＶＳのＲＧＢ三原色の各色の画像データをそれぞれ外
部クロック信号ＥＸＣＬＫに従って順に書き込み保持
し、この保持した画像データをそれぞれ内部クロック信
号ＩＮＣＬＫに従って順に読み出することができるよう
になっている。また、これらの画像データの書き込みの
際には自動的に書き込みアドレスが更新され、画像デー
タの読み出し際には自動的に読み出しアドレスが更新さ
れる。タイミング生成回路４４は、垂直同期信号ＶＳＹ
ＮＣと水平同期信号ＨＳＹＮＣと外部クロック信号ＥＸ
ＣＬＫに基づいて、これらのフィールドメモリ４１〜４
３が画像データを書き込み保持するのを許可する書き込
みイネーブル信号ＷＥと、書き込みアドレスを初期アド
レスに戻すための書き込みリセット信号ＷＲＳＴを生成
すると共に、垂直同期信号ＶＳＹＮＣと水平同期信号Ｈ
ＳＹＮＣと内部クロック信号ＩＮＣＬＫに基づいて、こ
れらのフィールドメモリ４１〜４３が画像データを読み
出すのを許可する読み出しイネーブル信号ＲＥと、読み
出しアドレスを初期アドレスに戻すための読み出しリセ
ット信号ＲＲＳＴを生成する。

【００２４】ここで、映像信号ＶＳは、例えばＶＥＳＡ
[Video Electronics Standard Association]規格のＶＧ
Ａ[Video Graphics Array]信号（６４０画素×４８０ラ
イン）であるとする。従って、この映像信号ＶＳは、図
３に示すように、垂直同期信号ＶＳＹＮＣの１周期が５
２５Ｈ（１Ｈは水平同期信号ＨＳＹＮＣの１周期）から
なり、このうち４８０Ｈの期間に垂直方向の有効な画像
データが挿入される。また、外部クロック信号ＥＸＣＬ
Ｋの周期をｔEXとすると、水平同期信号ＨＳＹＮＣの１
Ｈは８００ｔEXとなり、この間の９６ｔEXの期間に水平
同期信号ＨＳＹＮＣがＬレベルとなり、６４０ｔEXの期
間に映像信号ＶＳの水平方向の有効な画像データが挿入
される。そして、書き込みイネーブル信号ＷＥは、この
映像信号ＶＳの水平方向の有効な画像データが挿入され
た６４０ｔEXの期間にＨレベル（アクティブ）となる。

【００２５】従って、この映像信号ＶＳは、図４に示す
ように、垂直同期信号ＶＳＹＮＣがＬレベルとなって垂
直走査期間が開始されてから数十Ｈが経過した後に垂直
方向の有効な画像データが入力され始める。そして、書
き込みイネーブル信号ＷＥは、この垂直方向の有効な画
像データの期間における各１Ｈの期間内の水平方向の有
効な画像データの期間にそれぞれＨレベル（アクティ
ブ）となる。また、書き込みリセット信号ＷＲＳＴは、
この書き込みイネーブル信号ＷＥがその垂直走査期間内
で最初にＨレベルになる前に１度だけＨレベル（アクテ
ィブ）となり、フィールドメモリ４１〜４３の書き込み
アドレスを初期値に戻す。書き込みイネーブル信号ＷＥ
がＨレベルになると、各色の映像信号ＶＳR，ＶＳG，Ｖ
ＳBが１ｔEXの期間ごとに各画素の画像データ（Ｒ0，Ｇ
0，Ｂ0など）を順に送り込むので、フィールドメモリ４
１〜４３は、それぞれ外部クロック信号ＥＸＣＬＫの立
ち上がりのタイミングでこれらの画像データを書き込み
記憶する。そして、順次書き込みアドレスを更新しなが
らこの画像データの書き込み動作を繰り返すことにより
１フレーム分の画像データを保持する。

【００２６】図２に示すリードタイミング調整回路４５
は、内部クロック信号ＩＮＣＬＫとタイミング生成回路
４４からの読み出しイネーブル信号ＲＥに基づいて各色
ごとの読み出しイネーブル信号ＲＥR，ＲＥG，ＲＥBを
生成する回路である。このリードタイミング調整回路４
５は、図５に示すように、カウンタ４５ａを備えてい
る。カウンタ４５ａは、４ビットの１６進カウンタであ
り、クロック端子に入力される内部クロック信号ＩＮＣ
ＬＫの立ち上がりごとにカウントを行い、このカウント
結果を出力端子ＱA〜ＱD（図では下位２ビットの出力端
子ＱA，ＱBのみを示す）から出力するようになってい
る。また、イネーブル端子ＥP，ＥTは、共にＨレベルに
設定されて常時カウント可能状態になると共に、入力端
子Ａ〜Ｄに初期値としてＣH（Ｈは１６進表記を示
す）、即ち１１００B（Ｂは２進表記を示す）の定数値
がロードされるようになっている。また、ロード端子Ｌ
ＯＡＤには、インバータ４５ｂを介したリプルキャリア
端子ＲＣの出力と、読み出しイネーブル信号ＲＥとがＡ
ＮＤゲート４５ｃを介して入力されるようになってい
る。従って、このカウンタ４５ａは、図６に示すよう
に、読み出しイネーブル信号ＲＥがＨレベル（アクティ
ブ）となる間に、内部クロック信号ＩＮＣＬＫに従って
カウントを行い、出力端子ＱA〜ＱDからＣH〜ＦH（１１
１１B）の値を順に繰り返し出力する。

【００２７】上記リードタイミング調整回路４５は、図
５に示すように、３個のＤフリップフロップ４５ｄ〜４
５ｆを備えている。これらのＤフリップフロップ４５ｄ
〜４５ｆは、クロック端子にインバータ４５ｇを介した
内部クロック信号ＩＮＣＬＫが共通に入力されると共
に、相互間の出力端子Ｑを入力端子Ｄに接続することに
より３段のシフトレジスタを構成している。また、クリ
ア端子ＣＬＲには、読み出しイネーブル信号ＲＥが共通
に入力され、この読み出しイネーブル信号ＲＥがＨレベ
ルの場合にのみシフト動作が行えるようになっている。
さらに、読み出しイネーブル信号ＲＥを内部クロック信
号ＩＮＣＬＫでラッチする別のＤフリップフロップ４５
ｈの反転出力端子Ｑバーの出力と、読み出しイネーブル
信号ＲＥとがＮＡＮＤゲート４５ｉを介してこれらＤフ
リップフロップ４５ｄ〜４５ｆのプリセット端子ＰＲに
共通に入力されている。このため、図６に示すように、
読み出しイネーブル信号ＲＥがＨレベルになると、その
後１／２ｔINの期間だけＮＡＮＤゲート４５ｉの出力Ｐ
ＲＳＴがＬレベルとなるので、これによってＤフリップ
フロップ４５ｄ〜４５ｆが全てＨレベルにプリセットさ
れる。図５に示すこのシフトレジスタの初段のＤフリッ
プフロップ４５ｄのデータ入力Ｄには、カウンタ４５ａ
の出力端子ＱAの出力と、インバータ４５ｊを介したこ
のカウンタ４５ａの出力端子ＱBの出力とがＮＡＮＤゲ
ート４５ｋを介して入力される。このＮＡＮＤゲート４
５ｋの出力は、カウンタ４５ａの出力端子ＱA〜ＱDの出
力値がＤH（１１０１B）、即ち出力端子ＱAがＨレベル
で出力端子ＱBがＬレベルになった場合にのみＬレベル
となる。そして、各段のＤフリップフロップ４５ｄ〜４
５ｆの出力端子Ｑから各色の読み出しイネーブル信号Ｒ
ＥR，ＲＥG，ＲＥBが出力される。

【００２８】上記構成のリードタイミング調整回路４５
は、図６に示すように、読み出しイネーブル信号ＲＥが
Ｈレベルになると、ＮＡＮＤゲート４５ｉの出力ＰＲＳ
Ｔが一旦Ｌレベルとなって各色の読み出しイネーブル信
号ＲＥR，ＲＥG，ＲＥBを全てＨレベルにすると共に、
内部クロック信号ＩＮＣＬＫに従ってカウンタ４５ａの
出力端子ＱA〜ＱDからＣH〜ＦHの値が順に繰り返し出力
される。そして、出力端子ＱA〜ＱDの出力がＤHになる
たびに、内部クロック信号ＩＮＣＬＫの立ち下がりによ
り初段のＤフリップフロップ４５ｄがＮＡＮＤゲート４
５ｋのＬレベルの出力をラッチして赤色の読み出しイネ
ーブル信号ＲＥRを１ｔINの期間だけＬレベルにする。
また、このＬレベルは、１ｔINの期間ごとに順次Ｄフリ
ップフロップ４５ｅ，４５ｆにシフトされるので、次の
１ｔINの期間には緑色の読み出しイネーブル信号ＲＥG
がＬレベルとなり、さらに次の１ｔINの期間には青色の
読み出しイネーブル信号ＲＥBがＬレベルとなる。従っ
て、各色の読み出しイネーブル信号ＲＥR，ＲＥG，ＲＥ
Bは、４ｔINの周期で各色が順に１ｔINの期間ずつＬレ
ベルとなる。

【００２９】上記読み出しイネーブル信号ＲＥは、図７
に示すように、垂直同期信号ＶＳＹＮＣがＬレベルとな
って垂直走査期間が開始されてから数十Ｈが経過した後
の各１Ｈの期間内にそれぞれＨレベル（アクティブ）と
なる。また、読み出しリセット信号ＲＲＳＴは、この読
み出しイネーブル信号ＲＥがその垂直走査期間内で最初
にＨレベルになる前に１度だけＨレベル（アクティブ）
となり、フィールドメモリ４１〜４３の読み出しアドレ
スを初期値に戻す。読み出しイネーブル信号ＲＥがＨレ
ベルになると、リードタイミング調整回路４５が出力す
る各色の読み出しイネーブル信号ＲＥR，ＲＥG，ＲＥB
がＨレベルとなる期間に内部クロック信号ＩＮＣＬＫが
立ち上がることにより、フィールドメモリ４１〜４３に
保持された各色の画像データ（Ｒ0，Ｇ0，Ｂ0など）が
順に読み出される。

【００３０】なお、この画像データの読み出しは、書き
込みとは非同期に行うことができる。従って、液晶パネ
ル１のデューティ比を最大にするには、読み出しイネー
ブル信号ＲＥを常にＨレベルとし、垂直走査期間や水平
走査期間の全期間にわたって均等に読み出しを行うよう
にすればよい。ただし、いずれにしても、フィールドメ
モリ４１〜４３に保持された画像データが読み出し前に
書き換えられるようなことがあってはならない。そし
て、このためには、ソースドライバ２やゲートドライバ
３に送る垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹ
ＮＣを外部から供給されるものとは異なるタイミングや
異なる周期のものに変更してもよい。また、この画像デ
ータの読み出しは、内部クロック信号ＩＮＣＬＫの周波
数を外部クロック信号ＥＸＣＬＫの４／３倍とし、書き
込みから数画素分遅れたタイミングでほぼ同時に行うよ
うにすることもでき、このようにすれば、フィールドメ
モリ４１〜４３よりも十分にメモリ容量の小さい画像メ
モリを用いることができる。上記読み出しイネーブル信
号ＲＥが立ち上がった後の最初の１ｔINの期間Ｔ0に
は、フィールドメモリ４１〜４３からそれぞれ画像デー
タＲ0，Ｇ0，Ｂ0が読み出されて内部映像信号ＩＮＶＳ
となる。しかし、次の期間Ｔ1には、画像データＧ1，Ｂ
1のみが新たに読み出され、赤色については読み出しイ
ネーブル信号ＲＥRがＬレベルとなって読み出しが中止
されるので先の画像データＲ0がそのまま用いられる。
また、次の期間Ｔ2には、画像データＲ1，Ｂ2のみが新
たに読み出され、緑色については読み出しイネーブル信
号ＲＥGがＬレベルとなって読み出しが中止されるので
先の画像データＧ1がそのまま用いられる。さらに、次
の期間Ｔ3には、画像データＲ2，Ｇ2のみが新たに読み
出され、青色については読み出しイネーブル信号ＲＥB
がＬレベルとなって読み出しが中止されるので先の画像
データＢ2がそのまま用いられる。そして、以降も同様
の動作を繰り返すことにより、アスペクト比が３：４の
映像信号ＶＳの画像データを一部重複させて１ラインの
画素数を４／３倍に増加させるので、これによって生成
された内部映像信号ＩＮＶＳをソースドライバ２に送れ
ば、液晶パネル１のアスペクト比が９：１６の表示画面
の横幅全体を使って１ラインの画像データを横長に表示
することができる。また、この内部映像信号ＩＮＶＳ
は、３個ずつの画像データによる本来の画素に対して、
４個ずつの画像データのまとまりを擬似画素Ｅと考える
ことができる。即ち、擬似画素Ｅ0は２個の画像データ
Ｒ0と１個ずつの画像データＧ0，Ｂ0からなり、擬似画
素Ｅ1は２個の画像データＧ1と１個ずつの画像データＲ
1，Ｂ1からなり、擬似画素Ｅ2は２個の画像データＢ2と
１個ずつの画像データＲ2，Ｇ2からなる。従って、画像
データとしては、映像信号ＶＳの各画素がこの擬似画素
Ｅに１対１で対応することになるので、内部映像信号Ｉ
ＮＶＳの１ラインの擬似画素Ｅの数が映像信号ＶＳの１
ラインの画素数に一致することになり、液晶パネル１の
表示画面に違和感のない再生表示を行うことができる。

【００３１】つまり、変換前の映像信号ＶＳを６４０画
素×４８０ライン（アスペクト比３：４）の表示画面に
表示する場合には、図８に示すように、各画素ｅの３個
の表示ドットに各色の画像データＲi，Ｇi，Ｂi（ｉは
０以上の整数）が１データずつ割り当てられる。しか
し、アスペクト比の変換後の上記内部映像信号ＩＮＶＳ
を液晶パネル１の表示画面で表示すると、図９に示すよ
うに、４個の表示ドットで構成される各擬似画素Ｅのう
ちの３個の表示ドットには、各色の画像データＲi，Ｇ
i，Ｂiが１データずつ割り当てられると共に、残り１個
の表示ドットには、同じ画像データＲi，Ｇi，Ｂiのい
ずれかの１色のデータが重複して割り当てられることに
なる。しかも、この残り１個の表示ドットに割り当てる
色は、各擬似画素Ｅごとに順に切り換わり、全ての色が
均等に重複割り当てされることになる。従って、この内
部映像信号ＩＮＶＳを用いれば、本来１ラインに約８５
３画素の表示が可能な液晶パネル１の表示画面の横幅一
杯に６４０個の擬似画素Ｅを表示することができるよう
になる。

【００３２】上記信号処理回路４がゲートドライバ３に
垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを送
ると、図１０に示すように、垂直同期信号ＶＳＹＮＣが
Ｌレベルになって垂直走査期間が開始されるたびに、こ
のゲートドライバ３が液晶パネル１の各ゲートライン
に、各水平走査期間（１Ｈ）ごとに順にＨレベルとなる
ゲート電圧Ｌ1〜Ｌnを印加する。そして、ソースドライ
バ２が内部映像信号ＩＮＶＳの各ラインの画像データに
基づいて各水平走査期間ごとに液晶パネル１の各ソース
ラインに階調電圧を印加すると、この液晶パネル１の表
示画面全体に映像信号ＶＳの全ての画像が表示される。
なお、この図１０では、ゲートラインの本数が４８０本
よりも多い（ｎ＞４８０）液晶パネル１を用いた場合に
ついて示す。従って、フィールドメモリ４１〜４３から
画像データを読み出す期間は、垂直走査期間のうちの垂
直帰線期間などは除外されている。ただし、水平走査期
間については、水平帰線期間も含めた全期間にわたって
均等に読み出しを行っている。

【００３３】以上説明したように本実施形態の液晶表示
装置によれば、信号処理回路４による簡単な変換処理に
よって、アスペクト比が３：４（６４０画素×４８０ラ
イン）のＶＧＡ信号からなる映像信号ＶＳの画像の全て
を、アスペクト比が９：１６の液晶パネル１の表示画面
ほぼ全体に違和感なく再生表示させることができるよう
になる。

【００３４】なお、本実施形態の液晶表示装置では、ア
スペクト比を３：４から９：１６に変換する場合につい
てのみ説明したが、同様の処理により任意のアスペクト
比の変換を行うことが可能である。また、このアスペク
ト比の変換の際に走査線本数も変更する必要がある場合
にも、従来と同様の走査線の間引きや適宜間隔での走査
線の重複挿入処理などによって容易に対応することがで
きる。さらに、本実施形態では、液晶表示装置について
説明したが他の画像表示装置にも同様に実施することが
できる。

【００３５】

【発明の効果】以上のように本発明の画像表示装置によ
れば、表示画面の本来の画素よりも表示ドット数の多い
擬似画素ごとに映像信号の各画素の画像データを割り当
てるので、映像信号の画像をアスペクト比が異なる表示
画面に違和感なく再生表示できるようになる。しかも、
複雑な演算処理を行う必要がないので、画像表示装置の
コストアップを防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであって、液晶
表示装置の構成を示すブロック図である。

【図２】本発明の一実施形態を示すものであって、信号
処理回路の構成を示すブロック図である。

【図３】本発明の一実施形態を示すものであって、映像
信号の構成を示すタイムチャート図である。

【図４】本発明の一実施形態を示すものであって、信号
処理回路における画像データの書き込み動作を示すタイ
ムチャート図である。

【図５】本発明の一実施形態を示すものであって、リー
ドタイミング調整回路の構成を示すブロック図である。

【図６】本発明の一実施形態を示すものであって、リー
ドタイミング調整回路の動作を示すタイムチャート図で
ある。

【図７】本発明の一実施形態を示すものであって、信号
処理回路における画像データの読み出し動作を示すタイ
ムチャート図である。

【図８】本発明の一実施形態を示すものであって、映像
信号をアスペクト比が３：４の表示画面に表示させた場
合の画像データを示す図である。

【図９】本発明の一実施形態を示すものであって、内部
映像信号をアスペクト比が９：１６の液晶パネルに表示
させた場合の画像データを示す図である。

【図１０】本発明の一実施形態を示すものであって、内
部映像信号の構成を示すタイムチャートである。

【図１１】従来例を示すものであって、液晶表示装置の
構成を示すブロック図である。

【符号の説明】

１液晶パネル２ソースドライバ３ゲートドライバ４信号処理回路４１フィールドメモリ４２フィールドメモリ４３フィールドメモリ４５リードタイミング調整回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者福井武志大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (56)参考文献特開平８−125953（ＪＰ，Ａ) 特開平７−212690（ＪＰ，Ａ) 特開平１−314084（ＪＰ，Ａ) 特開平４−54789（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 9/12 - 9/31 H04N 5/66 H04N 7/01 H04N 11/00 - 11/24 G09G 3/20

Claims

(57)【特許請求の範囲】

【請求項１】表示画面を構成する各画素が、ＲＧＢ三
原色の各色に対応する３個の表示ドットによって構成さ
れる画像表示装置において、表示画面における水平方向に隣接する４個以上の所定個
数の表示ドット毎に、これらをそれぞれ擬似画素とし
て、映像信号の各画素に対応する画像データを供給する
信号処理回路を備え、該信号処理回路は、各擬似画素の４個以上の表示ドット
うちの色の異なる３個の表示ドットには、映像信号にお
ける各画素の、該３つのそれぞれの表示ドットに対応す
る色の画像データを割り当て、かつ該擬似画素の残りの
各表示ドットには、該画素の、該残りの表示ドットに対
応する色の画像データを重複して割り当てた内部映像信
号を生成するものである画像表示装置。
【請求項２】請求項１記載の画像表示装置において、各色の画像データをそれぞれ先入れ先出し方式により格
納する画像メモリと、シリアルに入力される各色の画像データを該画像データ
に同期した外部クロック信号に従ってそれぞれ該画像メ
モリに順次格納する書き込み制御手段と、内部クロック信号に従って該画像メモリから各色の画像
データを順次取り出すと共に、各色ごとにこの画像デー
タの取り出しを定期的に中止する読み出し制御手段とを
備えた画像表示装置。
【請求項３】請求項２記載の画像表示装置において、前記読み出し制御手段は、前記画像メモリからの画像デ
ータの取り出しを、各色ごとに異なるタイミングで４回
に１回中止するものである画像表示装置。