JP3240954B2 - Phase comparator - Google Patents
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、デジタル記録機器
におけるビット同期信号を生成するためのタイミングク
ロックの抽出に用いるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）の位相比較器に関するものであり、特に
位相比較器の位相検出に特徴を有するものである。The present invention relates to a PLL (Phase Locke) used for extracting a timing clock for generating a bit synchronization signal in a digital recording device.
d Loop), and particularly has a feature in phase detection of the phase comparator.
【０００２】[0002]
【従来の技術】デジタル記録機器の再生信号からビット
同期信号を抽出するためにＰＬＬが使用されるが、この
ようなＰＬＬは一般的に位相比較器、ループフィルタ、
電圧制御発振器から構成される。再生信号処理のデジタ
ル信号処理化は急速に進んでおり、特にＰＲＭＬ（パー
シャルレスポンス マキシマムライクリーフッド）の導
入により、再生信号を離散時間でのサンプルデータで扱
う必要が増大している。ここで言う離散時間でのサンプ
ルデータは、もちろんデジタルデータを指すと共に、ス
イッチトキャパシタ等の離散的にアナログで扱う信号処
理も包含する。2. Description of the Related Art A PLL is used to extract a bit synchronization signal from a reproduction signal of a digital recording device. Such a PLL generally includes a phase comparator, a loop filter,
It consists of a voltage controlled oscillator. Digital signal processing for reproduction signal processing is rapidly progressing, and in particular, with the introduction of PRML (Partial Response Maximum Liquid Food), the need to handle reproduction signals with sample data in discrete time is increasing. The sample data at the discrete time referred to here means, of course, digital data and also includes signal processing such as a switched capacitor which is discretely handled in analog.
【０００３】図４に、再生信号をデジタル化するため、
再生信号の識別ポイントと位相の一致するサンプリング
クロックを得てサンプリング再生信号を得るための構成
を示す。[0003] FIG. 4 shows a diagram for digitizing a reproduced signal.
The configuration for obtaining a sampling reproduction signal by obtaining a sampling clock having the same phase as the discrimination point of the reproduction signal will be described.
【０００４】図４において、入力アナログ再生信号はＡ
／Ｄ変換器２７に入力されサンプリング再生信号に変換
され、そして、変換されたサンプリング再生信号は位相
比較器２８に入力される。位相比較器２８はサンプリン
グ再生信号から位相誤差信号を生成する。位相誤差信号
はループフィルタ２９に入力されフィルタリングされた
後、Ｄ／Ａ変換器３０に入力される。Ｄ／Ａ変換器３０
はフィルタリングされた位相誤差信号をアナログ信号に
変換する。アナログ信号に変換されフィルタリングされ
た位相誤差信号は電圧制御発振器３１に入力される。電
圧制御発振器３１は入力電圧に比例した周波数の発振を
行うものであり、電圧制御発振器３１の出力はデジタル
システムのクロック信号としてＡ／Ｄ変換器２７、位相
比較器２８、ループフィルタ２９、Ｄ／Ａ変換器３０に
供給されるのはもちろんのこと、サンプリング再生信号
が接続される全てのデジタルシステムの基準クロックと
して使用される。In FIG. 4, an input analog reproduction signal is A
The signal is input to a / D converter 27 and is converted into a sampling reproduction signal. The converted sampling reproduction signal is input to a phase comparator 28. The phase comparator 28 generates a phase error signal from the sampling reproduction signal. The phase error signal is input to the loop filter 29 and filtered, and then input to the D / A converter 30. D / A converter 30
Converts the filtered phase error signal to an analog signal. The phase error signal converted to an analog signal and filtered is input to the voltage controlled oscillator 31. The voltage controlled oscillator 31 oscillates at a frequency proportional to the input voltage. The output of the voltage controlled oscillator 31 is used as a digital system clock signal as an A / D converter 27, a phase comparator 28, a loop filter 29, and a D / D converter. The signal is supplied to the A converter 30 and is used as a reference clock for all digital systems to which the sampling reproduction signal is connected.
【０００５】図４、図１０、図１１、図１２を用いて従
来の位相比較器の動作を説明する。図１０は位相比較器
２８の構成を示すもので、位相比較器２８に入力された
サンプリング再生信号は１Ｔ遅延器３３と乗算器３６と
レベル判定器３２とに入力される。１Ｔ遅延器３３、３
４は１サンプルクロックの遅延を行うものである。レベ
ル判定器３２はパーシャルレスポンスの型に応じたレベ
ル判定を行う。例えばクラス１パーシャルレスポンスの
系では、信号振幅が２．０でゼロオフセットの信号につ
いては、０．５と−０．５に閾値を持つ。サンプリング
再生信号をＶk 、レベル判定信号をＱＶk 、とすると、
Ｖk ＞０．５の場合ＱＶk ＝１．０となり、０．５＞＝
Ｖk ＞＝−０．５の場合ＱＶk ＝０となり、−０．５＞
Ｖk の場合ＱＶk ＝−１．０となる。レベル判定信号Ｑ
Ｖk は１Ｔ遅延器３４と乗算器３５に入力される。乗算
器３５は１Ｔ遅延させたサンプリング再生信号Ｖk-1 と
レベル判定信号ＱＶk の乗算を行い、その結果ＱＶk ＊
Ｖk-1 を出力する。乗算器３６は１Ｔ遅延させたレベル
判定信号ＱＶk-1 とサンプリング再生信号Ｖk との乗算
を行い、その結果ＱＶk-1 ＊Ｖk を出力する。乗算器３
５、乗算器３６の出力は減算器３７に入力され、減算器
３７は位相誤差信号ＱＶk-1 ＊Ｖk −ＱＶk ＊Ｖk-1 を
出力する。[0005] The operation of the conventional phase comparator will be described with reference to FIGS. 4, 10, 11 and 12. FIG. 10 shows the configuration of the phase comparator 28. The sampling reproduction signal input to the phase comparator 28 is input to a 1T delay unit 33, a multiplier 36, and a level determination unit 32. 1T delay devices 33, 3
Numeral 4 is for delaying one sample clock. The level determination unit 32 performs a level determination according to the type of the partial response. For example, in a class 1 partial response system, a signal having a signal amplitude of 2.0 and a zero offset has threshold values of 0.5 and -0.5. Assuming that the sampling reproduction signal is Vk and the level determination signal is QVk,
When Vk> 0.5, QVk = 1.0, and 0.5> =
When Vk> = − 0.5, QVk = 0, and −0.5>
In the case of Vk, QVk = -1.0. Level judgment signal Q
Vk is input to a 1T delay unit 34 and a multiplier 35. The multiplier 35 multiplies the sampling reproduction signal Vk-1 delayed by 1T and the level determination signal QVk, and as a result, QVk *
Vk-1 is output. The multiplier 36 multiplies the level determination signal QVk-1 delayed by 1T and the sampling reproduction signal Vk, and outputs the result QVk-1 * Vk. Multiplier 3
5. The output of the multiplier 36 is input to a subtractor 37, which outputs a phase error signal QVk-1 * Vk-QVk * Vk-1.
【０００６】図１１において信号波形を使って位相誤差
検出アルゴリズムを説明する。入力されるサンプリング
再生信号を周波数＝１／４Ｔのサイン波とした場合の各
部の信号波形を図１１（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）に示す。（ａ）は、サンプリン
グ再生信号Ｖｋとレベル判定信号ＱＶk を示し、レベル
判定信号ＱＶk は０．５と−０．５とを閾値として１、
０、−１の３値データを持つ。（ｂ）は、サンプリング
再生信号Ｖk と１Ｔ遅延レベル判定信号ＱＶk-1 を示
し、乗算器３６の出力信号ＱＶk-1 ＊Ｖk は、（ｂ）の
２信号波形を乗算した結果であり、（ｃ）のようにな
る。（ｄ）は、１Ｔ遅延サンプリング再生信号Ｖk-1と
レベル判定信号ＱＶk を示し、乗算器３５の出力信号Ｑ
Ｖk ＊Ｖk-1 は、（ｄ）の２信号波形を乗算した結果で
あり、（ｅ）のようになる。そして、減算器３７で
（ｃ）と（ｅ）の差をとって位相誤差信号（ｆ）を抽出
する。Referring to FIG. 11, a description will be given of a phase error detection algorithm using a signal waveform. 11 (a), (b), (c), and (c) show the signal waveforms of the respective parts when the input sampling reproduction signal is a sine wave having a frequency = 1 / 4T.
(D), (e), and (f). (A) shows a sampling reproduction signal Vk and a level determination signal QVk, and the level determination signal QVk is set to 1 with 0.5 and -0.5 as thresholds.
It has ternary data of 0 and -1. (B) shows the sampling reproduction signal Vk and the 1T delay level determination signal QVk-1, and the output signal QVk-1 * Vk of the multiplier 36 is the result of multiplying the two signal waveforms of (b). )become that way. (D) shows the 1T delay sampling reproduction signal Vk-1 and the level determination signal QVk, and the output signal Q of the multiplier 35
Vk * Vk-1 is the result of multiplying the two signal waveforms of (d) and is as shown in (e). Then, the difference between (c) and (e) is calculated by the subtracter 37 to extract the phase error signal (f).
【０００７】[0007]
【発明が解決しようとする課題】このような位相比較器
を用いて、位相誤差信号を演算すると、逆位相誤差信号
が発生するという問題を有していた。However, when a phase error signal is calculated using such a phase comparator, there is a problem that an inverse phase error signal is generated.
【０００８】次に逆位相誤差信号発生について説明す
る。図１１（ｆ）から１Ｔ周期の本来の位相誤差信号以
外に、丁度本来の位相信号の逆相に疑位相誤差信号が発
生しているのがわかる。この現象はサンプリング再生信
号の振幅成分が大きくなった場合にその影響は大とな
る。図１２に再生信号レベルを可変した場合の位相誤差
信号波形を示す。同図（ａ）はサンプリング再生信号振
幅＝２．０の場合の位相誤差信号出力であり、同図
（ｂ）はサンプリング再生信号振幅＝３．０の場合の位
相誤差信号出力であり、同図（ｃ）はサンプリング再生
信号振幅＝１．６の場合の位相誤差信号出力である。図
１２からわかるように信号振幅＝１．６までのサンプリ
ング再生信号振幅が小さい場合は、逆相誤差信号成分は
減少するが、サンプリング再生信号振幅＝３．０になり
サンプリング再生信号振幅が大きくなった場合に逆相成
分は増大する。Next, generation of an anti-phase error signal will be described. From FIG. 11 (f), it can be seen that, in addition to the original phase error signal of the 1T period, a pseudo phase error signal is generated just in the opposite phase to the original phase signal. This phenomenon has a large effect when the amplitude component of the sampling reproduction signal increases. FIG. 12 shows a phase error signal waveform when the reproduction signal level is changed. FIG. 3A shows the phase error signal output when the sampling reproduction signal amplitude = 2.0, and FIG. 3B shows the phase error signal output when the sampling reproduction signal amplitude = 3.0. (C) is a phase error signal output when the sampling reproduction signal amplitude is 1.6. As can be seen from FIG. 12, when the amplitude of the sampling reproduction signal up to the signal amplitude = 1.6 is small, the negative-phase error signal component decreases, but the amplitude of the sampling reproduction signal becomes 3.0 and the amplitude of the sampling reproduction signal increases. In this case, the negative phase component increases.
【０００９】疑似位相誤差信号を発生する位相比較器を
用いてＰＬＬを構成すれば電圧制御発振器３１（図４参
照）からの発振信号が本来の位相から１８０度ずれた逆
相に同期するといった問題点が発生する恐れがある。If a PLL is formed using a phase comparator that generates a quasi-phase error signal, the problem that the oscillation signal from the voltage controlled oscillator 31 (see FIG. 4) synchronizes with the opposite phase that is 180 degrees shifted from the original phase. Points may occur.
【００１０】[0010]
【課題を解決するための手段】前記課題を解決するため
に、本発明の位相比較器は、入力信号に同期したクロッ
ク信号を発生させるクロック抽出システムに用いられる
位相比較器において、入力信号のサンプリングされた信
号と所定の閾値を比較しサンプリング信号のレベルに応
じたレベル判定信号を出力するレベル判定器と、前記サ
ンプリング信号を整数倍のサンプルクロック遅延させる
第１の遅延器と、前記レベル判定信号を整数倍のサンプ
ルクロック遅延させる第２の遅延器と、前記レベル判定
信号のゼロレベルを検出しゼロ判定信号を出力するゼロ
判定器と、前記ゼロ判定信号を整数倍のサンプルクロッ
ク遅延させる第３の遅延器と、第１の遅延器により遅延
されたサンプリング信号とレベル判定信号と第３の遅延
器により遅延されたゼロ判定信号を乗算する第１の乗算
器と、サンプリング信号とゼロ判定信号と第２の遅延器
により遅延されたレベル判定信号を乗算する第２の乗算
器と、それらの乗算器によって得られた乗算結果を減算
する減算器を備え、ゼロ判定信号を用いて疑似信号発生
時に位相誤差出力を禁止することを特徴としたものであ
る。本発明によれば、疑位相誤差信号の発生を抑えるこ
とができ、逆相同期といった問題点の無いＰＬＬを構成
することのできる位相比較器を提供できる。According to the present invention, there is provided a phase comparator used in a clock extraction system for generating a clock signal synchronized with an input signal. A level determiner that compares the sampled signal with a predetermined threshold value and outputs a level determination signal corresponding to the level of the sampling signal; a first delay unit that delays the sampling signal by an integer multiple of a sample clock; A second delay unit that delays the zero determination signal by an integer multiple, a zero determination unit that detects a zero level of the level determination signal and outputs a zero determination signal, and a third delay that delays the zero determination signal by an integer multiple of sample clock. , A sampling signal and a level determination signal delayed by the first delay device, and delayed by the third delay device. A first multiplier that multiplies the zero decision signal, a second multiplier that multiplies the sampling signal, the zero decision signal, and the level decision signal delayed by the second delay device, and a signal obtained by the multipliers A subtractor for subtracting a result of the multiplication is provided, and a phase error output is inhibited when a pseudo signal is generated using a zero determination signal. According to the present invention, it is possible to provide a phase comparator which can suppress generation of a quasi-phase error signal and can form a PLL having no problem such as anti-phase synchronization.
【００１１】[0011]
【発明の実施の形態】本発明の請求項１に記載の位相比
較器は、入力信号に同期したクロック信号を発生させる
クロック抽出システムに用いられる位相比較器におい
て、入力信号のサンプリングされた信号と所定の閾値を
比較しサンプリング信号のレベルに応じたレベル判定信
号を出力するレベル判定器と、前記サンプリング信号を
整数倍のサンプルクロック遅延させる第１の遅延器と、
前記レベル判定信号を整数倍のサンプルクロック遅延さ
せる第２の遅延器と、前記レベル判定信号のゼロレベル
を検出しゼロ判定信号を出力するゼロ判定器と、前記ゼ
ロ判定信号を整数倍のサンプルクロック遅延させる第３
の遅延器と、第１の遅延器により遅延されたサンプリン
グ信号とレベル判定信号と第３の遅延器により遅延され
たゼロ判定信号を乗算する第１の乗算器と、サンプリン
グ信号とゼロ判定信号と第２の遅延器により遅延された
レベル判定信号を乗算する第２の乗算器と、それらの乗
算器によって得られた乗算結果を減算して位相誤差信号
とする減算器を備えたことを特徴としたものであり、疑
位相誤差信号の発生を抑えることができ、逆相同期とい
った問題点の無いＰＬＬを構成することができる。DETAILED DESCRIPTION OF THE INVENTION A phase comparator according to a first aspect of the present invention is a phase comparator used in a clock extraction system for generating a clock signal synchronized with an input signal. A level determiner that compares a predetermined threshold value and outputs a level determination signal according to the level of the sampling signal; a first delay device that delays the sampling signal by an integer multiple of a sample clock;
A second delay unit that delays the level determination signal by an integer multiple of a sample clock; a zero determiner that detects a zero level of the level determination signal and outputs a zero determination signal; Third to delay
A first multiplier for multiplying the sampling signal and the level determination signal delayed by the first delay unit and the zero determination signal delayed by the third delay unit; a sampling signal and a zero determination signal; A second multiplier for multiplying the level judgment signal delayed by the second delayer, and a subtractor for subtracting a multiplication result obtained by the multipliers to obtain a phase error signal. Therefore, it is possible to suppress the generation of the quasi-phase error signal, and it is possible to configure a PLL having no problem such as the reverse phase synchronization.
【００１２】本発明の請求項２に記載の位相比較器は、
入力信号に同期したクロック信号を発生させるクロック
抽出システムに用いられる位相比較器において、入力信
号のサンプリングされた信号と所定の閾値を比較しサン
プリング信号のレベルに応じたレベル判定信号を出力す
るレベル判定器と、前記サンプリング信号を整数倍のサ
ンプルクロック遅延させる第１の遅延器と、前記レベル
判定信号を整数倍のサンプルクロック遅延させる第２の
遅延器と、前記レベル判定信号のゼロレベルを検出しゼ
ロ判定信号を出力するゼロ判定器と、前記ゼロ判定信号
を整数倍のサンプルクロック遅延させる第３の遅延器
と、第１の遅延器で遅延されたサンプリング信号とレベ
ル判定信号を乗算する第１の乗算器と、サンプリング信
号と第２の遅延器で遅延されたレベル判定信号を乗算す
る第２の乗算器と、それらの乗算器によって得られた乗
算結果を減算する減算器と、前記ゼロ判定信号と第３の
遅延器で遅延されたゼロ判定信号を使って減算結果を制
御する制御手段を備えたことを特徴としたものであり、
疑位相誤差信号の発生を抑えることができ、逆相同期と
いった問題点の無いＰＬＬを構成することができる。According to a second aspect of the present invention, there is provided a phase comparator.
In a phase comparator used in a clock extraction system that generates a clock signal synchronized with an input signal, a level comparator that compares a sampled signal of the input signal with a predetermined threshold and outputs a level determination signal according to the level of the sampling signal A first delay unit for delaying the sampling signal by an integer multiple of sample clock; a second delay unit for delaying the level determination signal by an integer multiple of sample clock; and detecting a zero level of the level determination signal. A zero decision unit that outputs a zero decision signal, a third delay unit that delays the zero decision signal by an integer multiple of sample clocks, and a first unit that multiplies the sampling signal delayed by the first delay unit and the level decision signal. And a second multiplier for multiplying the sampling signal by the level determination signal delayed by the second delay unit; A subtracter for subtracting the multiplication result obtained by the multipliers; and a control means for controlling the subtraction result using the zero decision signal and the zero decision signal delayed by the third delay unit. It is a characteristic,
Generation of a quasi-phase error signal can be suppressed, and a PLL free from problems such as anti-phase synchronization can be configured.
【００１３】本発明の請求項３に記載の位相比較器は、
入力信号に同期したクロック信号を発生させるクロック
抽出システムに用いられる位相比較器において、入力信
号のサンプリングされた信号と所定の可変可能な閾値と
比較しサンプリング信号のレベルに応じたレベル判定信
号を出力する可変レベル判定器と、サンプリング信号を
整数倍のサンプルクロック遅延させる第１の遅延器と、
前記レベル判定信号を整数倍のサンプルクロック遅延さ
せる第２の遅延器と、前記レベル判定信号のゼロレベル
を検出しゼロ判定信号を出力するゼロ判定器と、ゼロ判
定信号を整数倍のサンプルクロック遅延させる第３の遅
延器と、第１の遅延器で遅延されたサンプリング信号と
レベル判定信号を乗算する第１の乗算器と、サンプリン
グ信号と第２の遅延器で遅延されたレベル判定信号を乗
算する第２の乗算器と、それらの乗算器によって得られ
た乗算結果を減算する減算器を有し、前記ゼロ判定信号
と第３の遅延器で遅延されたゼロ判定信号を使って可変
レベル判定手段を制御する帰還制御手段を備えたことを
特徴としたものであり、疑位相誤差信号の発生を抑える
ことができ、逆相同期といった問題点の無いＰＬＬを構
成することができる。According to a third aspect of the present invention, there is provided a phase comparator.
A phase comparator used in a clock extraction system that generates a clock signal synchronized with an input signal, compares a sampled signal of the input signal with a predetermined variable threshold and outputs a level determination signal according to the level of the sampling signal. A variable level determiner for performing the above operation, a first delay unit for delaying the sampling signal by an integer multiple of a sample clock,
A second delay unit that delays the level determination signal by an integer multiple of sample clock; a zero determiner that detects a zero level of the level determination signal and outputs a zero determination signal; A third delay unit, a first multiplier for multiplying the sampling signal delayed by the first delay unit and the level determination signal, and a multiplication of the sampling signal and the level determination signal delayed by the second delay unit And a subtractor for subtracting a multiplication result obtained by the multipliers, and a variable level judgment is made by using the zero judgment signal and the zero judgment signal delayed by the third delay unit. A feedback control means for controlling the means is provided, which can suppress generation of a quasi-phase error signal, and can constitute a PLL having no problem such as reverse phase synchronization. .
【００１４】（実施の形態１）以下に、本発明の請求項
１に記載された発明の実施の形態について、図１及び図
５を用いて説明する。(Embodiment 1) An embodiment of the present invention described in claim 1 of the present invention will be described below with reference to FIGS.
【００１５】図１の位相比較器において、１はサンプリ
ング再生信号の信号レベルを判定するレベル判定器で、
通常複数のコンパレータで構成されており、遅延器２、
３、８は入力信号を整数倍のサンプルクロック遅延させ
るものであり、ここでは、１クロック遅延させる場合を
示しており、通常フリップフロップが使用される。ゼロ
判定器７は判定信号がゼロになる時にアクティブになる
信号であり、通常一致回路で構成される。乗算器４、５
は３種類の入力信号の乗算を行う回路であり、減算器６
は前記乗算器４、５からの出力信号の減算を行う回路で
ある。In the phase comparator shown in FIG. 1, reference numeral 1 denotes a level determiner for determining the signal level of a sampling reproduction signal.
Usually, it is composed of a plurality of comparators.
Reference numerals 3 and 8 denote delays of the input signal by an integral multiple of the sample clock. Here, a case where the input signal is delayed by one clock is shown, and a flip-flop is normally used. The zero determiner 7 is a signal that becomes active when the determination signal becomes zero, and is usually constituted by a coincidence circuit. Multipliers 4, 5
Is a circuit for multiplying three types of input signals, and a subtractor 6
Is a circuit for subtracting output signals from the multipliers 4 and 5.
【００１６】図１の位相比較器に入力されたサンプリン
グ再生信号は１Ｔ遅延器２と乗算器５とレベル判定器１
とに入力される。１Ｔ遅延器２は１サンプルクロックの
遅延を行い、乗算器４、５に出力する。レベル判定器１
はパーシャルレスポンスの型に応じたレベル判定を行
う。例えばクラス１パーシャルレスポンスの系では、信
号振幅が２．０でゼロオフセットの信号については、
０．５と−０．５に閾値を持つ。サンプリング再生信号
をＶk 、レベル判定信号をＱＶk とすると、Ｖk ＞０．
５の場合ＱＶk ＝１．０となり、０．５＞＝Ｖk ＞＝−
０．５の場合ＱＶk＝０となり、−０．５＞Ｖk の場合
ＱＶk ＝−１．０となる。The sampling reproduction signal input to the phase comparator shown in FIG. 1 is a 1T delay unit 2, a multiplier 5, and a level judgment unit 1.
Entered as The 1T delay unit 2 delays one sample clock and outputs the result to the multipliers 4 and 5. Level determiner 1
Performs a level determination according to the type of the partial response. For example, in a class 1 partial response system, for a signal having a signal amplitude of 2.0 and a zero offset,
There are thresholds at 0.5 and -0.5. Assuming that the sampling reproduction signal is Vk and the level determination signal is QVk, Vk> 0.
In the case of 5, QVk = 1.0, and 0.5 >> Vk >> =-
In the case of 0.5, QVk = 0, and in the case of -0.5> Vk, QVk = -1.0.
【００１７】レベル判定信号ＱＶk は、１Ｔ遅延器３と
乗算器４とゼロ判定器７に出力される。ゼロ判定器７は
入力されたレベル判定信号ＱＶk ＝０の場合、ゼロ判定
信号Ｚk ＝１を出力し、ＱＶk ＝−１あるいはＱＶk ＝
１の場合、Ｚk ＝０を出力する。１Ｔ遅延器８はゼロ判
定出力Ｚk が入力され１サンプルクロック遅延したゼロ
判定信号を出力する。３入力乗算器４は、１Ｔ遅延され
たサンプリング再生信号Ｖk-1 とレベル判定信号ＱＶk
と１Ｔ遅延されたゼロ判定信号Ｚk-1 との乗算を行い、
その結果のＱＶk ＊Ｖk-1 ＊Ｚk-1 を出力する。もう一
方の３入力乗算器５は、１Ｔ遅延されたレベル判定信号
ＱＶk-1 とサンプリング再生信号Ｖk とゼロ判定信号Ｚ
k の乗算を行い、その結果のＱＶk-1 ＊Ｖk ＊Ｚk を出
力する。乗算器４、乗算器５の出力は減算器６に出力さ
れ、減算器６は位相誤差信号ＱＶk-1 ＊Ｖk ＊Ｚk −Ｑ
Ｖk ＊Ｖk-1 ＊Ｚk-1 を出力する。The level determination signal QVk is output to a 1T delay unit 3, a multiplier 4, and a zero determination unit 7. When the input level determination signal QVk = 0, the zero determiner 7 outputs a zero determination signal Zk = 1, and QVk = -1 or QVk =
If 1, Zk = 0 is output. The 1T delay unit 8 receives the zero decision output Zk and outputs a zero decision signal delayed by one sample clock. The three-input multiplier 4 includes a sampling reproduction signal Vk-1 delayed by 1T and a level determination signal QVk.
And a zero decision signal Zk-1 delayed by 1T,
The resulting QVk * Vk-1 * Zk-1 is output. The other three-input multiplier 5 includes a level determination signal QVk-1 delayed by 1T, a sampling reproduction signal Vk, and a zero determination signal Z.
k is multiplied, and the resulting QVk-1 * Vk * Zk is output. Outputs of the multipliers 4 and 5 are output to a subtractor 6, which outputs a phase error signal QVk-1 * Vk * Zk-Q.
It outputs Vk * Vk-1 * Zk-1.
【００１８】次に、位相誤差検出を入力されるサンプリ
ング再生信号を周波数＝１／４Ｔのサイン波とした場合
の信号波形を使って説明する。Next, a description will be given using a signal waveform in the case where the sampling reproduction signal to be input for the phase error detection is a sine wave of frequency = 1 / 4T.
【００１９】図５において、（ａ）はサンプリング再生
信号Ｖk とレベル判定信号ＱＶk である。レベル判定信
号ＱＶk は０．５と−０．５とを閾値として１、０、−
１の３値データを持つ。（ｂ）はサンプリング再生信号
Ｖk と１Ｔ遅延レベル判定信号ＱＶk-1 とゼロ判定信号
Ｚk であり、これらの信号が乗算器５に入力される。
（ｃ）は乗算器５の出力ＱＶk-1 ＊Ｖk ＊Ｚk であり、
（ｄ）は１Ｔ遅延サンプリング再生信号Ｖk-1 とレベル
判定信号ＱＶk と１Ｔ遅延ゼロ判定信号Ｚk-1 であり、
これらの信号が乗算器４に入力される。（ｅ）は乗算器
４の出力ＱＶk ＊Ｖk-1 ＊Ｚk-1 である。そして、
（ｃ）と（ｅ）の差をとり、位相誤差信号（ｆ）が得ら
れる。図５（ｆ）をみると、図１１（ｆ）の従来の位相
誤差信号波形の逆相にロックするような位相誤差信号の
発生を抑制することが出来ることがわかる。FIG. 5A shows a sampling reproduction signal Vk and a level determination signal QVk. The level determination signal QVk is 1, 0,-with 0.5 and -0.5 as thresholds.
It has ternary data of 1. (B) shows a sampling reproduction signal Vk, a 1T delay level judgment signal QVk-1 and a zero judgment signal Zk, and these signals are input to the multiplier 5.
(C) is the output QVk-1 * Vk * Zk of the multiplier 5,
(D) shows a 1T delay sampling reproduction signal Vk-1, a level determination signal QVk, and a 1T delay zero determination signal Zk-1;
These signals are input to the multiplier 4. (E) is the output QVk * Vk-1 * Zk-1 of the multiplier 4. And
By taking the difference between (c) and (e), a phase error signal (f) is obtained. FIG. 5F shows that the occurrence of a phase error signal that locks to the opposite phase of the conventional phase error signal waveform of FIG. 11F can be suppressed.
【００２０】（実施の形態２）次に、本発明の請求項２
に記載された発明の実施の形態について、図２及び図６
を用いて説明する。(Embodiment 2) Next, claim 2 of the present invention
2 and 6 according to the embodiment of the invention described in FIG.
This will be described with reference to FIG.
【００２１】図２の位相比較器において、図１と同じ機
能のブロックには同じ番号を付して説明を省略する。遅
延器２、３、８は、整数倍のサンプルクロック遅延させ
るものであるが、ここでは１クロック遅延させる場合を
示す。図１の構成と異なる点は制御手段９を追加してい
る点で、制御手段９は、ゼロ判定信号と１Ｔ遅延された
ゼロ判定信号に従って、位相誤差信号を有効にするか無
効にするかを制御する回路であり、通常セレクタが使用
される。乗算器４は２信号入力の乗算器であり、１Ｔ遅
延させたサンプリング再生信号Ｖk-1 とレベル判定信号
ＱＶk との乗算を行い、その結果のＱＶk ＊Ｖk-1 を出
力する。乗算器５は２信号入力の乗算器であり、１Ｔ遅
延されたレベル判定信号ＱＶk-1 とサンプリング再生信
号Ｖk との乗算を行い、その結果のＱＶk-1 ＊Ｖk を出
力する。乗算器４、５の出力は減算器６に入力され、減
算器６はＱＶk-1 ＊Ｖk −ＱＶk ＊Ｖk-1 を出力する。
制御手段９にはゼロ判定信号Ｚk と１Ｔ遅延されたゼロ
判定信号Ｚk-1 が入力されコントロール信号を生成す
る。このコントロール信号を使って減算器６の出力を有
効にするかあるいは無効にするかを制御し、この制御手
段９の出力が位相誤差信号となる。In the phase comparator of FIG. 2, the blocks having the same functions as those of FIG. The delay units 2, 3, and 8 are for delaying the sample clock by an integral multiple. Here, a case where the delay is one clock is shown. The difference from the configuration of FIG. 1 is that the control means 9 is added. The control means 9 determines whether to enable or disable the phase error signal in accordance with the zero determination signal and the zero determination signal delayed by 1T. This is a control circuit, and usually a selector is used. The multiplier 4 is a two-signal input multiplier, multiplies the sampling reproduction signal Vk-1 delayed by 1T and the level determination signal QVk, and outputs the result QVk * Vk-1. The multiplier 5 is a two-signal input multiplier, multiplies the level determination signal QVk-1 delayed by 1T and the sampling reproduction signal Vk, and outputs the resultant QVk-1 * Vk. The outputs of the multipliers 4 and 5 are input to a subtractor 6, which outputs QVk-1 * Vk-QVk * Vk-1.
The control unit 9 receives the zero determination signal Zk and the zero determination signal Zk-1 delayed by 1T to generate a control signal. The control signal is used to control whether the output of the subtractor 6 is made valid or invalid, and the output of the control means 9 becomes a phase error signal.
【００２２】次に、位相誤差検出を、入力されるサンプ
リング再生信号を周波数＝１／４Ｔのサイン波とした場
合の信号波形を使って説明する。図６において、（ａ）
はサンプリング再生信号Ｖk とレベル判定信号ＱＶk で
ある。レベル判定信号ＱＶkは０．５と−０．５とを閾
値として１、０、−１の３値データを持つ。（ｂ）はゼ
ロ判定信号Ｚk と１Ｔ遅延ゼロ判定信号Ｚk-1 である。
（ｃ）はサンプリング再生信号Ｖk と１Ｔ遅延レベル判
定信号ＱＶk-1 であり、これらの信号が乗算器５に入力
される。（ｄ）は１Ｔ遅延サンプリング再生信号Ｖk-1
とレベル判定信号ＱＶk であり、これらの信号が乗算器
４に入力される。（ｅ）に示すのが減算器６の出力であ
る。Next, the phase error detection will be described using a signal waveform when the input sampling reproduction signal is a sine wave having a frequency of 1 / 4T. In FIG. 6, (a)
Are a sampling reproduction signal Vk and a level determination signal QVk. The level determination signal QVk has ternary data of 1, 0, -1 with 0.5 and -0.5 as thresholds. (B) shows the zero decision signal Zk and the 1T delay zero decision signal Zk-1.
(C) shows a sampling reproduction signal Vk and a 1T delay level determination signal QVk-1. These signals are input to the multiplier 5. (D) is a 1T delay sampling reproduction signal Vk-1.
And a level determination signal QVk, which are input to the multiplier 4. (E) shows the output of the subtractor 6.
【００２３】制御手段９でゼロ判定信号と１Ｔ遅延ゼロ
判定信号のＯＲをとりコントロール信号（ｆ）を生成す
る。コントロール信号（ｆ）のＬＯＷの部分が逆位相信
号に対応している。コントロール信号で減算器６の出力
を無効にすることによって位相誤差信号（ｇ）が得ら
れ、図１１（ｆ）の従来の位相誤差信号波形で見られる
ような、逆相にロックするような位相誤差信号の発生を
抑制することができることがわかる。The control means 9 performs an OR operation on the zero judgment signal and the 1T delay zero judgment signal to generate a control signal (f). The LOW part of the control signal (f) corresponds to the opposite phase signal. A phase error signal (g) is obtained by disabling the output of the subtractor 6 with the control signal, and the phase is locked to the opposite phase as seen in the conventional phase error signal waveform of FIG. It can be seen that the generation of the error signal can be suppressed.
【００２４】（実施の形態３）次に、本発明の請求項３
に記載された発明の実施の形態について、図３、図７、
図８、図９を用いて説明する。図３の位相比較器におい
て、図１と同じ機能ブロックには同じ番号を付して説明
は省略する。遅延器２、３、８は入力信号を整数倍のサ
ンプルクロック遅延させるものであり、ここでは、１ク
ロック遅延させる場合を示しており、通常フリップフロ
ップが使用される。帰還制御手段１０はゼロ判定信号Ｚ
k と１Ｔ遅延されたゼロ判定信号Ｚk-1 に従って、可変
レベル判定手段１の判定レベルを制御する回路である。
乗算器４、５は２種類の入力信号の乗算を行う回路であ
る。(Embodiment 3) Next, claim 3 of the present invention will be described.
The embodiment of the invention described in FIG.
This will be described with reference to FIGS. In the phase comparator of FIG. 3, the same functional blocks as those in FIG. The delay units 2, 3, and 8 delay the input signal by an integer multiple of the sample clock. In this case, the delay units are delayed by one clock, and a flip-flop is normally used. The feedback control means 10 outputs a zero determination signal Z
This is a circuit for controlling the determination level of the variable level determination means 1 in accordance with the zero determination signal Zk-1 delayed by k and 1T.
The multipliers 4 and 5 are circuits for multiplying two types of input signals.
【００２５】可変レベル判定手段１はパーシャルレスポ
ンスの型に応じたレベル判定を行うとともにその判定レ
ベルを任意の値にコントロールする機能を有する。例え
ばクラス１パーシャルレスポンスの系では、信号振幅が
２．０でゼロオフセットの信号については、０．５と−
０．５に閾値を持つのが通常の設定であるが、外部から
その値を０．７と−０．７といったふうに任意の値で設
定することができる。例えば、判定レベル値を０．７と
−０．７に設定した場合、サンプリング再生信号をＶk
、可変レベル判定信号をＱＶk 、とすると、Ｖk ＞
０．７の場合ＱＶk＝１．０となり、０．７＞＝Ｖk＞＝
−０．７の場合ＱＶk ＝０となり、−０．７＞Ｖk の場
合ＱＶk ＝−１．０となる。The variable level determination means 1 has a function of performing a level determination according to the type of the partial response and controlling the determination level to an arbitrary value. For example, in a class 1 partial response system, for a signal having a signal amplitude of 2.0 and a zero offset, 0.5 and-
The normal setting is to have a threshold value of 0.5, but the value can be set from the outside with an arbitrary value such as 0.7 and -0.7. For example, when the judgment level values are set to 0.7 and -0.7, the sampling reproduction signal is set to Vk
If the variable level determination signal is QVk, Vk>
In the case of 0.7, QVk = 1.0, and 0.7> = Vk> =
When −0.7, QVk = 0, and when −0.7> Vk, QVk = −1.0.
【００２６】可変レベル判定信号ＱＶk は１Ｔ遅延器３
と乗算器４とゼロ判定器７に入力される。ゼロ判定器７
は入力される可変レベル判定信号ＱＶk ＝0 の場合ゼロ
判定信号Ｚk ＝１を出力しＱＶk ＝−１あるいはＱＶk
＝１の場合Ｚk ＝0 を出力する。１Ｔ遅延器８はゼロ判
定出力Ｚk が入力され１サンプルクロック遅延した信号
を出力する。乗算器４は２信号入力の乗算器であり、１
Ｔ遅延されたサンプリング再生信号Ｖk-1 とレベル判定
信号ＱＶk との乗算を行い、その結果のＱＶk＊Ｖk-1
を出力する。乗算器５は２信号入力の乗算器であり、１
Ｔ遅延されたレベル判定信号ＱＶk-1 とサンプリング再
生信号Ｖk との乗算を行い、その結果のＱＶk-1 ＊Ｖk
を出力する。乗算器４、乗算器５の出力は減算器６に入
力され、減算器６は位相誤差信号ＱＶk-1 ＊Ｖk −ＱＶ
k ＊Ｖk-1 を出力する。The variable level determination signal QVk is supplied to the 1T delay unit 3
Is input to the multiplier 4 and the zero determiner 7. Zero judgment device 7
Outputs a zero decision signal Zk = 1 when the input variable level decision signal QVk = 0 and QVk = -1 or QVk
When = 1, Zk = 0 is output. The 1T delay unit 8 receives the zero determination output Zk and outputs a signal delayed by one sample clock. The multiplier 4 is a two-signal input multiplier.
The multiplication of the sampling reproduction signal Vk-1 delayed by T and the level determination signal QVk is performed, and the resulting QVk * Vk-1 is obtained.
Is output. The multiplier 5 is a two-signal input multiplier.
A multiplication of the level determination signal QVk-1 delayed by T and the sampling reproduction signal Vk is performed, and the resulting QVk-1 * Vk
Is output. The outputs of the multipliers 4 and 5 are input to a subtractor 6, which outputs a phase error signal QVk-1 * Vk-QV.
k * Vk-1 is output.
【００２７】帰還制御手段１０はゼロ判定信号と１Ｔ遅
延されたゼロ判定信号から可変レベル判定手段１の判定
レベルを制御する信号を生成する。この帰還制御はゼロ
判定信号と１Ｔ遅延されたゼロ判定信号が互いに逆相に
なるように判定レベル値を制御する。The feedback control means 10 generates a signal for controlling the judgment level of the variable level judgment means 1 from the zero judgment signal and the zero judgment signal delayed by 1T. This feedback control controls the determination level value so that the zero determination signal and the zero determination signal delayed by 1T have opposite phases.
【００２８】次に、位相誤差検出を信号波形を使って説
明する。入力されるサンプリング再生信号を周波数＝１
／４Ｔのサイン波とした場合の各部の信号波形を図７に
示す。（ａ）に示すのがサンプリング再生信号Ｖk とレ
ベル判定信号ＱＶk である。レベル判定信号ＱＶk は
０．５と−０．５とを閾値として１、０、−１の３値デ
ータを持つ。（ｂ）に示すのがゼロ判定信号Ｚk と１Ｔ
遅延ゼロ判定信号Ｚk-1である。（ｃ）に示すのがサン
プリング再生信号Ｖk と１Ｔ遅延レベル判定信号ＱＶk-
1 であり、これらの信号が乗算器５に入力される。
（ｄ）に示すのが１Ｔ遅延サンプリング再生信号Ｖk-1
とレベル判定信号ＱＶk であり、これらの信号が乗算器
４に入力される。Next, the phase error detection will be described using a signal waveform. Frequency of input sampling reproduction signal = 1
FIG. 7 shows a signal waveform of each part when a / 4T sine wave is used. (A) shows a sampling reproduction signal Vk and a level determination signal QVk. The level determination signal QVk has ternary data of 1, 0, -1 with 0.5 and -0.5 as thresholds. (B) shows the zero determination signal Zk and 1T
This is the delay zero determination signal Zk-1. (C) shows the sampling reproduction signal Vk and the 1T delay level determination signal QVk-
1 and these signals are input to the multiplier 5.
(D) shows a 1T delay sampling reproduction signal Vk-1.
And a level determination signal QVk, which are input to the multiplier 4.
【００２９】帰還制御手段１０ではゼロ判定信号と１Ｔ
遅延ゼロ判定信号のＯＲをとりコントロール信号（ｅ）
を生成する。コントロール信号（ｅ）のＬＯＷの部分が
逆位相信号に対応している。（ｆ）は位相誤差信号であ
り、この状態では逆相にロックするような位相誤差信号
を発生している。In the feedback control means 10, a zero judgment signal and 1T
Control signal (e) by ORing zero delay determination signal
Generate The LOW part of the control signal (e) corresponds to the opposite phase signal. (F) is a phase error signal. In this state, a phase error signal that locks in the opposite phase is generated.
【００３０】ここで帰還制御手段１０はコントロール信
号をモニターし新たな判定レベルを可変レベル判定手段
１に出力する。例えば、ここで新たな判定レベル値０．
６、−０．６が設定されたとしよう。この場合の各部の
波形は図８のようになる。図８（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）の波形は、図７の場合
と同じ箇所の波形を示す。図８（ｂ）からゼロ判定信号
と１Ｔ遅延させたゼロ判定信号が逆位相に近づいてきて
いるのがわかる。その結果としてコントロール信号のＬ
ＯＷの部分の幅が狭くなる。この時点でもまだ逆位相成
分は残っている。帰還制御手段１０はコントロール信号
をモニターし新たな判定レベルを可変レベル判定手段１
に出力する。例えば、ここで新たな判定レベル値０．
７、−０．７が設定されたとしよう。この場合の各部の
波形は図９のようになる。図９（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）の波形は、図７の場合
と同じ箇所の波形を示す。図９（ｂ）からゼロ判定信号
と１Ｔ遅延させたゼロ判定信号がほとんど逆位相になっ
ているのがわかる。その結果としてコントロール信号の
ＬＯＷの部分の幅が無くなり、位相誤差信号（ｆ）が得
られ、図１１の従来の位相誤差信号波形の（ｆ）で見ら
れるような、逆相にロックするような位相誤差信号の発
生を抑制することができているのがわかる。またこの実
施の形態では位相誤差のダイナミックレンジも最大にと
ることができるといった特長も備えている。Here, the feedback control means 10 monitors the control signal and outputs a new judgment level to the variable level judgment means 1. For example, here, a new determination level value 0.
6, suppose -0.6 is set. In this case, the waveform of each part is as shown in FIG. 8 (a), 8 (b),
The waveforms of (c), (d), (e), and (f) show the waveform at the same location as in FIG. FIG. 8B shows that the zero determination signal and the zero determination signal delayed by 1T are approaching the opposite phase. As a result, the control signal L
The width of the OW portion is reduced. At this point, the anti-phase component still remains. The feedback control means 10 monitors the control signal and sets a new judgment level to the variable level judgment means 1.
Output to For example, here, a new determination level value 0.
7, suppose -0.7 is set. In this case, the waveform of each part is as shown in FIG. 9 (a), (b),
The waveforms of (c), (d), (e), and (f) show the waveform at the same location as in FIG. From FIG. 9B, it can be seen that the zero determination signal and the zero determination signal delayed by 1T have almost the opposite phases. As a result, the width of the LOW portion of the control signal is lost, and a phase error signal (f) is obtained, and the signal is locked to the opposite phase as seen in (f) of the conventional phase error signal waveform of FIG. It can be seen that the generation of the phase error signal can be suppressed. This embodiment also has a feature that the dynamic range of the phase error can be maximized.
【００３１】なお、以上の説明では位相比較器を完全な
デジタル処理で構成する例で示したが、その他のサンプ
ル値を扱う離散アナログ信号処理で構成した場合につい
ても同様に実施可能である。In the above description, an example is shown in which the phase comparator is constituted by complete digital processing. However, the present invention can be similarly applied to a case where the phase comparator is constituted by discrete analog signal processing that handles other sample values.
【００３２】[0032]
【発明の効果】以上のように本発明の位相比較器によれ
ば、疑位相誤差信号の発生を抑制することができ、逆相
で同期することのないＰＬＬを実現することができる。As described above, according to the phase comparator of the present invention, it is possible to suppress the generation of the quasi-phase error signal, and to realize a PLL that does not synchronize in the opposite phase.
【図１】本発明の実施の形態１における位相比較器の構
成図FIG. 1 is a configuration diagram of a phase comparator according to Embodiment 1 of the present invention.
【図２】本発明の実施の形態２における位相比較器の構
成図FIG. 2 is a configuration diagram of a phase comparator according to a second embodiment of the present invention.
【図３】本発明の実施の形態３における位相比較器の構
成図FIG. 3 is a configuration diagram of a phase comparator according to a third embodiment of the present invention.
【図４】デジタルＰＬＬの構成図FIG. 4 is a configuration diagram of a digital PLL.
【図５】本発明の実施の形態１における位相比較器の位
相誤差信号波形の生成を説明するための図FIG. 5 is a diagram for explaining generation of a phase error signal waveform by the phase comparator according to the first embodiment of the present invention.
【図６】本発明の実施の形態２における位相比較器の位
相誤差信号波形の生成を説明するための図FIG. 6 is a diagram for explaining generation of a phase error signal waveform by a phase comparator according to the second embodiment of the present invention.
【図７】本発明の実施の形態３における位相比較器の閾
値０．５の場合の位相誤差信号波形の生成を説明するた
めの図FIG. 7 is a diagram for explaining generation of a phase error signal waveform when the threshold value of the phase comparator is 0.5 according to the third embodiment of the present invention;
【図８】本発明の実施の形態３における位相比較器の閾
値０．６の場合の位相誤差信号波形の生成を説明するた
めの図FIG. 8 is a diagram for explaining generation of a phase error signal waveform when the threshold value of the phase comparator is 0.6 in Embodiment 3 of the present invention.
【図９】本発明の実施の形態３における位相比較器の閾
値０．７の場合の位相誤差信号波形の生成を説明するた
めの図FIG. 9 is a diagram for explaining generation of a phase error signal waveform when the threshold value of the phase comparator is 0.7 according to the third embodiment of the present invention;
【図１０】従来の位相比較器の構成図FIG. 10 is a configuration diagram of a conventional phase comparator.
【図１１】従来の位相比較器の位相誤差信号波形の生成
を説明するための図FIG. 11 is a diagram for explaining generation of a phase error signal waveform by a conventional phase comparator.
【図１２】従来の位相比較器の位相誤差信号波形の生成
を説明するための図FIG. 12 is a diagram for explaining generation of a phase error signal waveform by a conventional phase comparator.
１、３２ レベル判定器 ２、３、８、３３、３４ １Ｔ遅延器 ４、５、３５、３６ 乗算器 ６、３７ 減算器 ７ ゼロ判定器 ９ 制御手段 １０ 帰還制御手段 ２７ アナログ／デジタル変換器 ２８ 位相比較器 ２９ ループフィルタ ３０ デジタル／アナログ変換器 ３１ 電圧制御発振器 1, 32 level determiner 2, 3, 8, 33, 34 1T delayer 4, 5, 35, 36 multiplier 6, 37 subtractor 7 zero determiner 9 control means 10 feedback control means 27 analog / digital converter 28 Phase comparator 29 Loop filter 30 Digital / analog converter 31 Voltage controlled oscillator
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/085 G11B 20/14 351 H03L 7/08 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H03L 7/085 G11B 20/14 351 H03L 7/08
Claims (3)
させるクロック抽出システムに用いられる位相比較器に
おいて、入力信号のサンプリングされた信号と所定の閾
値を比較しサンプリング信号のレベルに応じたレベル判
定信号を出力するレベル判定器と、前記サンプリング信
号を整数倍のサンプルクロック遅延させる第１の遅延器
と、前記レベル判定信号を整数倍のサンプルクロック遅
延させる第２の遅延器と、前記レベル判定信号のゼロレ
ベルを検出しゼロ判定信号を出力するゼロ判定器と、前
記ゼロ判定信号を整数倍のサンプルクロック遅延させる
第３の遅延器と、第１の遅延器により遅延されたサンプ
リング信号とレベル判定信号と第３の遅延器により遅延
されたゼロ判定信号を乗算する第１の乗算器と、サンプ
リング信号とゼロ判定信号と第２の遅延器により遅延さ
れたレベル判定信号を乗算する第２の乗算器と、それら
の乗算器によって得られた乗算結果を減算して位相誤差
信号とする減算器を備えたことを特徴とする位相比較
器。1. A phase comparator used in a clock extraction system for generating a clock signal synchronized with an input signal, wherein a signal obtained by comparing a sampled signal of the input signal with a predetermined threshold value and a level determination signal corresponding to the level of the sampling signal. A first delay unit for delaying the sampling signal by an integer multiple of sample clock; a second delay unit for delaying the level determination signal by an integer multiple of sample clock; A zero determiner for detecting a zero level and outputting a zero determination signal, a third delayer for delaying the zero determination signal by an integral multiple of a sample clock, a sampling signal delayed by the first delayer, and a level determination signal A first multiplier for multiplying the zero determination signal delayed by the third delay unit and a sampling signal and a zero determination signal A second multiplier for multiplying the constant signal by the level determination signal delayed by the second delay unit, and a subtractor for subtracting a multiplication result obtained by the multipliers to obtain a phase error signal A phase comparator characterized by the above-mentioned.
させるクロック抽出システムに用いられる位相比較器に
おいて、入力信号のサンプリングされた信号と所定の閾
値を比較しサンプリング信号のレベルに応じたレベル判
定信号を出力するレベル判定器と、前記サンプリング信
号を整数倍のサンプルクロック遅延させる第１の遅延器
と、前記レベル判定信号を整数倍のサンプルクロック遅
延させる第２の遅延器と、前記レベル判定信号のゼロレ
ベルを検出しゼロ判定信号を出力するゼロ判定器と、前
記ゼロ判定信号を整数倍のサンプルクロック遅延させる
第３の遅延器と、第１の遅延器で遅延されたサンプリン
グ信号とレベル判定信号を乗算する第１の乗算器と、サ
ンプリング信号と第２の遅延器で遅延されたレベル判定
信号を乗算する第２の乗算器と、それらの乗算器によっ
て得られた乗算結果を減算する減算器と、前記ゼロ判定
信号と第３の遅延器で遅延されたゼロ判定信号を使って
減算結果を制御する制御手段を備えたことを特徴とする
位相比較器。2. A phase comparator used in a clock extraction system for generating a clock signal synchronized with an input signal, wherein a signal obtained by comparing a sampled signal of the input signal with a predetermined threshold value and a level determination signal corresponding to the level of the sampling signal. A first delay unit for delaying the sampling signal by an integer multiple of sample clock; a second delay unit for delaying the level determination signal by an integer multiple of sample clock; A zero determiner for detecting a zero level and outputting a zero determination signal, a third delayer for delaying the zero determination signal by an integer multiple of a sample clock, a sampling signal delayed by the first delayer, and a level determination signal And a second multiplier for multiplying the sampling signal by the level determination signal delayed by the second delay unit. , A subtractor for subtracting the multiplication result obtained by the multipliers, and control means for controlling the subtraction result using the zero decision signal and the zero decision signal delayed by the third delay unit. A phase comparator, comprising:
させるクロック抽出システムに用いられる位相比較器に
おいて、入力信号のサンプリングされた信号と所定の可
変可能な閾値と比較しサンプリング信号のレベルに応じ
たレベル判定信号を出力する可変レベル判定器と、サン
プリング信号を整数倍のサンプルクロック遅延させる第
１の遅延器と、前記レベル判定信号を整数倍のサンプル
クロック遅延させる第２の遅延器と、前記レベル判定信
号のゼロレベルを検出しゼロ判定信号を出力するゼロ判
定器と、ゼロ判定信号を整数倍のサンプルクロック遅延
させる第３の遅延器と、第１の遅延器で遅延されたサン
プリング信号とレベル判定信号を乗算する第１の乗算器
と、サンプリング信号と第２の遅延器で遅延されたレベ
ル判定信号を乗算する第２の乗算器と、それらの乗算器
によって得られた乗算結果を減算する減算器を有し、前
記ゼロ判定信号と第３の遅延器で遅延されたゼロ判定信
号を使って可変レベル判定手段を制御する帰還制御手段
を備えたことを特徴とする位相比較器。3. A phase comparator for use in a clock extraction system for generating a clock signal synchronized with an input signal, wherein the phase comparator compares a sampled signal of the input signal with a predetermined variable threshold and responds to the level of the sampling signal. A variable level determiner for outputting a level determination signal, a first delayer for delaying the sampling signal by an integer multiple of sample clock, a second delayer for delaying the level determination signal by an integer multiple of sample clock, and the level A zero decision unit that detects a zero level of the decision signal and outputs a zero decision signal, a third delay unit that delays the zero decision signal by an integral multiple of a sample clock, and a sampling signal and level delayed by the first delay unit A first multiplier for multiplying the judgment signal, and a sampling signal multiplied by the level judgment signal delayed by the second delay unit A second level multiplier, and a subtractor for subtracting a multiplication result obtained by the multipliers, and a variable level determination using the zero determination signal and the zero determination signal delayed by the third delay unit. A phase comparator comprising feedback control means for controlling the means.
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