JP3240131B2 - 布線型マイクロサーキットカード、およびその布線型マイクロサーキットカードと端末間のトランザクション方法 - Google Patents

布線型マイクロサーキットカード、およびその布線型マイクロサーキットカードと端末間のトランザクション方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は布線型マイクロサーキットカード、すなわ
ち、マイクロプロセッサーを持たないメモリーカードの
技術分野に関する。
本発明は、特に、布線型マイクロサーキットカードと
端末間のトランザクション、例えば、貨幣上、商業上お
よび金融上のトランザクション、の実現に関するもので
ある。
〔従来の技術〕
一般的に、布線型マイクロサーキットカードは、端末
との通信用のインタフェース、内部メモリー、および非
常に簡単な布線処理ユニットを有している。この布線処
理ユニットにより外部から内部メモリーをアドレスする
ことが可能となっている。
布線型マイクロサーキットカードはマイクロプロセッ
サを全く備えていないので廉価であるという事実から、
多くの分野に急速に応用されるようになった。特に、フ
ランスにおいて、プリペイド型のフォーンカードと呼ば
れるカードが公衆電話で用いられている。このプリペイ
ドカードと呼ばれるカードにおいては、各メモリービッ
トが所定の価値を有する。その名の通り、そのカードの
所有者は、利用前にそのカードと等価の支払いをしなけ
ればならない。
今日では、プリペイドカードはフォーンカードはもと
よりもっと広範な範囲の分野に適用できるので、一種の
電子財布となる。
〔発明が解決しようとする課題〕
ここで生じる１つの問題は、一定の価値が付されたメ
モリービットが容易に改ざんできるので、布線型マイク
ロサーキットカードをどのように保護するかということ
である。
この問題の１つの解決策は、カードとその内容を確認
する手段をカードに設けるということである。従来用い
られて来たこのような手段は、マイクロプロセッサに依
存する論理プログラムのような費用のかかる技術に依存
していたので、カードの単価を高め、そのようなカード
の広範な利用を妨げるものとなっていた。
本発明はこの問題に対する解決を提供する。
本発明は布線型マイクロサーキットカードを単純な費
用の掛からない方法による不正コピーから保護し、布線
型マイクロサーキットカードと端末間のトランザクショ
ンを保護するものである。
よって、本発明の１つの目的は、布線型マイクロサー
キットカードに操作が簡単で費用の掛からない布線電子
装置を備えて、カードの不正コピーを防止し、カードの
内容を確認する、つまり不正カードの偽造を防止する、
ことである。
本発明の他の目的は、トランザクションの前にカード
が本物であるかまた有効であるか確認する際に、またト
ランザクションの後でカードの内容を更新する際に、布
線型マイクロサーキットカードと端末間のトランザクシ
ョンを保護することである。
〔課題を解決するための手段〕
それで、本発明は： 通信インタフェース； 内部メモリー； この内部メモリーを外部からアドレスするための布線
処理ユニット； を有する型のマイクロサーキットカードに関するもので
ある。
本発明を一般的な形で表現すれば、外部からアドレス
できない内部秘密メモリー領域を設け、処理ユニット
は、この秘密メモリーの内容を利用して２つのオペラン
ドを持つ第一シリアル暗号関数を実現できる布線回路、
およびこのメモリーの所定のアドレスの問い合わせに対
してキーワードに応じて応答する手段を有しており、こ
の応答手段はキーワードおよび内部メモリーからの出力
を布線回路のオペランドとして与え、他方、布線回路の
出力はインタフェースへと与えられるものである。
本発明の他の特徴として、布線回路は： キーワードおよび内部メモリーからの出力を受け取る
第一の論理演算器；および、 内部秘密メモリーの出力および入力の間で、第一の演
算器の出力を受け取る入力手段を介して、ループを形成
する遅延手段を有する遅延論理回路；を有している。前
記入力手段は第一の演算器の出力だけでなく、遅延手段
の出力を受け取る。また遅延論理回路は、更に、遅延手
段の出力を受け取り、その出力が布線回路の出力となる
出力手段を有している。
実際においては、入力手段は： 一方で第一の論理演算器の出力、他方では遅延手段の
出力を受け取る、少なくとも、排他的論理和（EXCLUSIV
E OR）素子のような重みの等しい二値型（equiprobable
binary type）の、第二の論理演算器を有する、ものと
することができる。
また実際においては、遅延手段は秘密メモリーの出力
およびアドレス入力の間にループ状に搭載された複数の
フリップフロップを有し、少なくとも１つのフリップフ
ロップは、それ自身一方では第一演算器の出力をそして
他方では秘密メモリーの出力を受け取る第二論理演算器
の出力を受け取り、少なくとも１つのフリップフロップ
が布線回路の出力を提供する。ものとすることができ
る。
２つの論理演算器が排他的論理和タイプのものである
のは有利である。
本発明の好ましい態様においては、キーワードはイン
タフェースから来る変数である。
本発明の他の側面によれば、内部メモリーは： カードの識別ビット； 単位価値が割り当てられ、書き込むことにより使い切
ることができる価値ビット；および、 カードのサインビット； を有するものとすることができる。
本発明の重要な特徴は、カードのサインビットが、内
部メモリーの出力をオペランドとするカード外の第二の
秘密暗号関数によりコード化された結果であることであ
る。
実際的には、識別ビットおよび価値ビットを第二の暗
号関数のオペランドとすることができる。
本発明の実施例の態様として、内部メモリーは恒久的
なEPROMタイプの電子的に消去不可能なエントリーモー
ドのメモリーとすることができる。
本発明の実施例の他の態様として、内部メモリーは恒
久的なEEPROMタイプの電子的に消去・書き換え可能なエ
ントリーモードのメモリーとすることができる。
秘密メモリー領域は、例えば固定したバイナリー内容
を有するPROMタイプのような、恒久的エントリーメモリ
ーとするのが有利である。
本発明はまた、少なくとも１つの端末と、この端末と
協働できる少なくとも１つの布線型マイクロサーキット
カード間のトランザクションに関するものである。
本発明の方法は、一般的に述べれば： ａ）カードに通信インタフェース、内部メモリー、およ
び、この内部メモリーを外部からアドレスできるように
する布線処理ユニットを設ける段階； ｂ）カード中に内部秘密メモリー、すなわち、外部から
アドレスできない領域を設ける段階； ｃ）カードに、カードの識別ビット、単位価値が割り当
てられ、その上に書き込むことにより使い切ることがで
きる価値ビット、および、カードのサインビットを前も
って格納する段階； ｄ）カードの処理ユニットに、秘密メモリーの内容を利
用して２つのオペランドを持つ第一シリアル暗号関数を
実現することができる布線回路を設ける段階； ｅ）カードから出されるトランザクション用の有効性確
認要求において： e1）ターミナルにおいて内部メモリーの出力を受け取
り、 e2）ターミナルにキーワードを生成させる手段を設ける
段階； e3）端末からキーワードを送信する段階； e4）カードレベルにおいて、第一暗号関数により、キー
ワードおよび内部メモリーの変換を計算する段階； e5）カードから第一の暗号関数により得られた変換値を
受け取る段階； e6）ターミナルにおいてキーワードおよび、第一暗号関
数により得られた内部メモリーの出力の変換値を計算す
る段階； e7）カードから受け取った変換値と端末で計算された変
換値を比較してカードの有効性を決定する段階； からなるものである。
例えば、カードレベルでは、サインビットをキーワー
ドとともに第一暗号関数のオペランドとすることができ
る。
サインビットはカードの外部の第二秘密暗号関数によ
る変換値とし、内部メモリーの出力、例えば識別ビット
および価値ビット、をオペランドとするのは有利であ
る。
本発明の方法の好ましい実行例として、この方法が更
に： 内部メモリーの出力、例えば識別ビットおよび価値ビ
ット、をオペランドとする第二暗号関数を実施する手段
を端末に設け； トランザクションに関する有効性確認要求の際、前記
段階e1）が、さらに、 e11）内部メモリーの出力、例えば識別ビットおよび
価値ビット、の第二暗号関数による変換値を計算して、
サインビットを得る、 段階を含み； ステップe6）が端末においてキーワードをオペランド
とする第一暗号関数の変換値、および第二暗号関数の変
換値、つまりサインビットを計算するものである、 ことを含むものとすることができる。
本発明による端末とカード間のトランザクション方法
が、とりわけ、端末に特定の第二暗号関数により、保護
されていることが当業者には理解されるであろう。この
第二暗号関数により端末とカードの間でサインビットを
暗号解除した形で交換することなく、カードのサインを
確認することができる。
本発明の方法の他の好ましい実施例として、布線型マ
イクロサーキットを有するカードが少なくとも、選択さ
れた基準によりトランザクションの有効性を確認するた
めに端末において処理されることを意図された所定の価
値を有する価値ビットを保持する方法において、この方
法が更に、トランザクションが終了した後： ａ）トランザクション後の価値ビットを端末において獲
得し； ｂ）端末においてトランザクション後の価値ビットとト
ランザクション前の価値ビットを比較し； ｃ）トランザクション後の価値ビットがトランザクショ
ン前の価値ビットを超過していれば、第二暗号関数によ
り識別ビットおよびトランザクションビットの変換値を
端末において計算し； ｄ）このように第二暗号関数により計算された変換値を
循環パーミュテーションによりバイナリー要素に関し転
置し； ｅ）第二暗号関数によりトランザクション前に計算され
て得られた変換値とトランザクション後に第二暗号関数
により計算された変換値の排他的論理和をとることによ
り、それ自体循環パーミュテーションにより転置され
た、中間コード信号を得； ｆ）識別ビットおよびトランザクション後の価値ビット
を端末から送信し； ｇ）中間コード信号を端末から送信し； ｈ）識別ビットおよび取り引き後の価値ビットをメモリ
ーに入力し； ｉ）トランザクション前のサインビットと中間コード信
号の排他的論理和をカードに格納し； ｊ）取り引き後のサインビットを前記のように格納され
た排他的論理和により入力する、 段階を含むものとすることができる。
本発明による方法の第一の変形例として、メモリーが
そろばんのように管理されるものとし、キーワードを第
一オペランドとし価値ビットとサインビットをシリアル
な第二のオペランドとして第一暗号関数による変換値の
計算をする備えを設けることができる。
この変形例は更に、価値ビットを使い切った場合に、
カードを再充填するモードを備え： ａ）再充填の前に識別ビット、価値ビットおよびサイン
ビットを０に設定し； ｂ）再充填カウンターをインクリメントし；そして、 ｃ）新たな識別ビット、価値ビットおよびサインビット
をカードに再充填する； 段階を有するものとすることができる。
本発明の方法の第二の変形例としては、メモリーがバ
イナリーカウンターにより管理されるものとし、トラン
ザクションの後に価値ビットを更新する備えを設け： ａ）端末からトランザクションの量を示すビットをター
ミナルに送信し； ｂ）前記の量を示すビットを価値ビットと比較し； ｃ）前記の量を示すビットを価値ビットから差し引き； ｄ）その差し引きの符号により指標の位置を決める； 段階を含むものとすることができる。
本発明の他の特徴および有利な点は以下にのべる実施
例の詳細な記述及び図面から明らかになるであろう。
〔実施例〕
添付図面にしたがって以下に説明がなされるが、それ
らの図面は理解を助けるためだけでなく、必要ならば発
明を定義するのに役立つものである。
第１図に示されたように、処理・計算手段３が設けら
れた端末１は、布線型マイクロサーキットカードと相互
に作用し合い、この布線型マイクロサーキットカードは
通信インタフェース７、内部メモリー11、およびこの内
部メモリーを該ブラケットからアドレスさせることがで
きる布線処理ユニット９を有している。
内部メモリー11は、例えば電子的に消去不可能な恒久
的エントリーを有するEPROMタイプのメモリーである。
変形例としては、電子的に消去、書き換えが可能な恒久
的エントリーを有する、すなわち、EEPROMタイプのメモ
リーとすることもできる。このメモリーはe2PROMとも呼
ばれる。
これらは現在市場で入手可能な主要なタイプのカード
である。
本発明において使用可能なメモリーは、電子的にプロ
グラム可能なデッドメモリーであり、電子駆動されるこ
のプログラムの動作は前記の恒久的エントリーに対応す
るものである。プリペイドカードにおいて、書き込みさ
れていないビットは単位価値を割り当てられ、このビッ
トの書き込みによりその価値は使い切られることにな
る。
カードの再プログラミングは、消去可能が前提とされ
ている。e2PROMメモリーだけが電子的に消去可能であ
る。EPROM技術のメモリーについて言えば、電子的以外
の手段、例えば紫外線照射などによってのみ消去可能で
ある。
第２図には本発明による布線型マイクロサーキットカ
ードが略図により示されている。内部メモリー11は、ア
ドレスバス26を介してアドレスカウンター13によりアド
レスされる、例えば、256ビットの容量を有している。
カウンター13は８ビットタイプのカウンターであり、ゼ
ロリセット信号15により、ゼロにリセットされる。アド
レスバス26はメモリー11を制御しスィチングする機能を
実行する制御ユニット28に入力される。メモリー11はク
ロック信号17の速度で制御ユニット28の入力／出力線19
に読み書きされるシリアルメモリーである。制御ユニッ
ト18の読み／書き信号21により読取りモードあるいは書
き込みモードが選択される。クロック信号17は端末１か
ら受けとられる。カード５はフィーダー信号23により電
源供給され、アース線25によりアースされる。内部メモ
リー11は入力／出力線20により制御ユニット28に連結さ
れ、制御ユニット28は本発明による（以下に詳細に説明
する）布線回路30を有し、制御ユニット28からの制御線
22がメモリー11に連結されている。
メモリー11はカードの識別のためのビットｉ、単位価
値が割り当てられる価値ビットＤ、およびカードのサイ
ンビットＳからなっている。
例えば、識別ビットｉはアドレスA0からA63にわたる6
4ビットに格納され、価値ビットＤはアドレスA64からA1
91の128ビットに格納され、サインビットＳはアドレスA
192からA255ビットの64ビットに格納される。
第３図には本発明の主要な要素である布線回路30が示
されている。この布線回路30は、カードの入力／出力線
19および入力／出力線20から到来する２つのオペランド
を受け入れる排他的論理和タイプの第一論理演算器31を
有している。
布線回路30には外部からアドレスできない内部秘密メ
モリー40が存在する。一例として、メモリー40は、４バ
イナリーアドレスエレメントおよび４バイナリーエレメ
ント16語すなわち64バイナリーエレメント、の容量を持
つPROMタイプメモリーである。
最後に、布線回路30は遅延手段36を有し、秘密メモリ
ーの出力34および４ビットのアドレス入力28の間で、一
方では第一論理演算器31の出力35を受け取り、他方で遅
延手段36の出力38を受け取る入力手段32を介してループ
を形成する遅延論理回路を有している。遅延手段36の出
力38は出力論理演算器42へも入力される。この論理演算
回路42の出力39はこの布線回路30の出力となり、この出
力自体はこのカードの入力／出力線19へと接続されてい
る。
第４図では第３図に関して説明された遅延手段36の一
実施例が示されている。前記入力手段は、一方では第一
論理演算器31の出力35を受け取り、他方では秘密メモリ
ー40の出力37を受け取る排他的論理和タイプの第二の論
理演算器33から構成されている。
遅延手段36は複数のフリップフロップＲから構成され
ている。秘密メモリー40が４バイナリーアドレスエレメ
ントを持つ場合、遅延手段36は図においてR0ないしR3で
示される４つのフリップフロップを持っている。これら
４つのフリップフロップは秘密メモリー40の出力および
アドレス入力の間にループ状に搭載されている。より具
体的に言うと、フリップフロップR0は第二論理演算器33
の出力41を受け取り、フリップフロップR0の出力の１つ
43は秘密メモリー40のアドレスデコーダー45に接続され
ている。
フリップフロップR1は、一方ではフリップフロップR0
の他の出力47そして他方では秘密メモリー40の出力53を
受ける排他的論理和タイプの第三の演算器51からの出力
49を受け取っている。フリップフロップR1の１つの出力
55は秘密メモリー40のアドレスデコーダー45に接続され
ている。
フリップフロップR2へは、フリップフロップR1の他の
出力および秘密メモリー40の出力63を受け取る第四の排
他的論理和タイプの論理演算器59の出力57が入力され
る。フリップフロップR2の１つの出力65は秘密メモリー
40のアドレスデコーダー45に接続されている。
フリップフロップR3へは、フリップフロップR2の他の
出力および秘密メモリー40の出力73を受け取る第五の排
他的論理和タイプの論理演算器69の出力67が入力され
る。フリップフロップR3の１つの出力75は秘密メモリー
40のアドレスデコーダー45に接続されている。
フリップフロップR3の他の出力39は出力手段42として
機能し、カード５の入力／出力線19へと接続されてい
る。この入力／出力線19自体はカードの通信インタフェ
ースｉへと接続されている。
フリップフロップR0ないしR3は、例えば、Ｄタイプの
フリップフロップである。
次に、当然ながら、４ビットでアドレスできる秘密メ
モリーに適した布線回路の動作例に関して記載する。異
なる数のバイナリーエレメントでアドレスされる秘密メ
モリーの場合、フリップフロップＲの数が異なることは
明らかである。論理演算器は、排他的論理和素子のよう
に、重みの等しい二値型（equiprobable binary type）
のものが有利である。
布線回路30は秘密メモリー40の内容を利用して２つの
オペランドを持つシリアルな暗号関数ｆを実現する。第
一のオペランドはキーワード19であり、第二のオペラン
ドは内部メモリー11の出力である。
キーワードが端末１から到来する変数（端末１で選択
されるランダムな数）であり、通信インタフェースを介
してカード５の入力／出力線19に伝達されるのは有利で
ある。
本発明のおかげで、暗号関数ｆにより得られるキーワ
ード変換値のペアを幾つも観察しても、現在当業者に知
られている手段によりカードの秘密情報を解読すること
はできない。
論理演算器31の第二のオペランドは線20を介して内部
メモリー11から到来するサインビットＳからなってい
る。
このサインビットＳはメモリー11に前もって格納され
ており、カードの外に存在し内部メモリーの出力をオペ
ランドとする他の秘密暗号関数Ｈによるコード化により
導かれる。
例えば、サインビットは第二暗号関数Ｈによる識別ビ
ットｉおよび価値ビットＤの変換値として得ることがで
きる。
サインビットＳの改ざんを防止するため、識別ビット
ｉおよび価値ビットＤだけが外部と交換され、サインビ
ットＳは内部メモリー11と布線回路30の間だけで伝送さ
れ、カードは偽造から保護される。実際のところ、ｉ、
ＤおよびＳを知ればカードを偽造することができる。
第５図は本発明による布線回路の他の実施例を示す詳
細な回路図である。
ここでも４個のフリップフロップR0ないしR3が用いら
れており、これらのフリップフロップは秘密メモリー40
の出力およびアドレス入力との間でループを形成してい
る。また２個の論理演算器31および33が用いられてい
る。他方、論理演算器51、59および69は、フリップフロ
ップR0ないしR3間の結合を簡単にするために、ここでは
用いられていない。
本発明の布線型マイクロサーキットカードは、一般
に、端末と協働して貨幣的、金融的あるいは商業的な種
類のトランザクションを行なうことが意図されている。
このトランザクションを不正行為から保護するため、本
発明は、少なくとも１つの端末と、そして第１図ないし
第５図に言及して説明されたようなしかも端末と協働す
ることのできる少なくとも１つのマイクロサーキットカ
ードとの間における、コンピュータ化されたあるいは遠
隔制御による有効性確認手続きを提供する。
このコンピュータ化された有効性確認手続きは： ａ）カード５に通信インタフェース７、内部メモリー1
1、そして、内部メモリー11を外部からアドレスするこ
とを可能にする布線処理ユニット９を設け； ｂ）カード内に外部からアドレスすることのできない内
部秘密メモリー領域40を設け； ｃ）カード５に、カードを識別するための識別ビット
ｉ、単位価値が割り当てられ、書き込むことにより使い
切ることのできる価値ビットＤ、およびカードのサイン
ビットＳを前もって格納し； ｄ）カードの処理ユニット９に、秘密メモリー40の内容
を利用して２つのオペランドを持つ第一のシリアル暗号
関数ｆを実現するすることのできる布線回路30を設け； ｅ）カードからのトランザクション要求に対する有効性
確認の際、 e1）端末において内部メモリーの出力を受け取り； e2）端末にキーワードを生成することのできる手段を
設け； e3）キーワードを端末から送信し； e4）カードレベルで第一の暗号関数ｆによりキーワー
ドと内部メモリーの出力の変換値を計算し； e5）カードから第一の暗号関数ｆによるその変換値を
受け取り； e6）第一の暗号関数ｆによるキーワードと内部メモリ
ーの出力の変換値を端末において計算し； e7）カードから受け取った変換値と端末において計算
した変換値とを比較して有効性の確認の結論を出す； 段階を有するものである。
次に、本発明による方法のe1）、e4）、e6）段階を示
す第６図を参照する。
より詳しく言えば、第６図ａ）は、カードからターミ
ナルへの識別ビットの転送に関するカードの状態を示す
ものである。これは識別ビットｉに関するメモリー領域
を読み取ることが関係している。一例として、メモリー
アドレスA0ないしA63から読み取るものとすることがで
きる。
第６図ｂ）は、カードの入力／出力線19を介する価値
ビットＤの端末への転送に関し本発明のカードの状態を
示すものである。これは、例えばアドレスA64ないしA19
1に格納された価値ビットＤのメモリー領域を読み取る
ことが関係している。
第６図ｃ）は、布線回路30によって実現されている暗
号関数ｆによるキーワードと内部メモリーの出力の変換
値を計算する段階に関するカード５の状態を示すもので
ある。これは内部メモリーのアドレスA192ないしA255の
内容であるサインビットＳを読み取ること、そして、カ
ード５の入力／出力線19を介して端末から到来するキー
ワードを受け取ることが関係している。
第６図ｄ）は、暗号関数ｆにより得られた変換値を入
力／出力線19を介して端末へと送信する段階におけるカ
ード５の状態を示すものである。これには、第一暗号関
数により得られた変換値を読み取ることが関係してお
り、この読み取りは、例えば、アドレスA256ないしA259
において実行される。
布線回路30の暗号関数ｆによるキーワードおよび内部
メモリーの出力の変換値は端末により受けとられる。キ
ーワードは、例えば、端末により生成される長さ64ビッ
トの変数であり、内部メモリーの出力はやはり64ビット
の長さを有するサインビットＳにより構成されている。
端末１の処理・計算手段３は、まず第一にカードのサ
インビットＳとキーワードの暗号関数による変換値を計
算する。サインビットＳは端末１に以前に受けとられた
識別ビットｉおよび価値ビットＤから暗号関数Ｈにより
既に確定されているものである。（一旦確定された）サ
インビットＳはインタフェース手段を介してカードと端
末間では決して伝送されないことに注目すべきである。
もしそうでなければ、不正カードを偽造することは容易
であろう。
ついで、処理・計算手段３は端末において暗号関数ｆ
により計算された変換値をカードから受け取った変換値
と比較する。
２つの変換値が同じであれば、処理・計算手段３はカ
ードが正規のものであると結論し、そのカードと端末間
のトランザクションの有効性が認められる。
トランザクションの終りに、価値ビットおよびサイン
ビットの更新が必要となる。取り引き後に、端末が価値
ビットＤおよびサインビットＳの新しい値Ｄ′および
Ｓ′をコード化されない形で送ることはできない。その
場合には、利用者はＤ′とＳ′を横取りして、不正にカ
ードのコピーを作成することができるからである。
この問題を克服するため、本発明はサインビットの新
しい値Ｓ′を布線論理によって解読できるようにコード
化するための備えを設けている。
本発明によれば、トランザクション後にサインビット
Ｓをコード化するための方法Ｕは端末の処理・計算手段
３により実行される。より詳しく言えば、処理・計算手
段３は、まず第一に、行なわれたトランザクションに応
じて選択された基準により、取り引き後の価値ビットの
新しい値Ｄ′を決定する。次いで、処理・計算手段３は
第二暗号関数ＨによりｉおよびＤ′をオペランドとして
新しいサインビットの値Ｓ′を決定する。最後に、処理
・計算手段３はこの新しいサインビットの値Ｓ′を、こ
の値を用いて偽造カードを作れないように、コード化す
る。
本発明の重要な特徴として、サインビットＳ′のコー
ド化方法Ｕは、サインビットの古い値Ｓと、サインビッ
トの新しい値Ｓ′のバイナリーエレメントを循環パーミ
ュテーションにより修正したものと排他的論理和を取る
ことによるものである。
循環パーミュテーションは右方向に行なっても良い
し、左方向に行なっても良い。
この循環パーミュテーション処理は、排他的論理和演
算器と可換ではないので、すなわち順番を交換したとき
に異なる結果が得られるので、循環パーミュテーション
を行なうことにより、排他的論理和の結果から新しいサ
インビットの値Ｓ′を不正に導き出すことを防止できる
ことが当業者には理解されるであろう。
次に、第７図を参照して上記のサインビットのコード
化方法を説明する。
第７図ａ）は、識別ビットｉが内部メモリーのアドレ
スA0ないしA63への書き込みを示している。
第７図ｂ）では、価値ビットＤ′が内部メモリーのア
ドレスA64ないしA191に書き込まれている。
第７図ｃ）では、トランザクション前のサインビット
Ｓが、制御ユニット28に備えられた排他的論理和演算器
60により、コード化されたサインビットＵに加えられて
いる。このコード化されたサインビットＵは、トランザ
クション前のサインビットＳと、そしてバイナリーエレ
メントの循環回転により修正された取り引き後のサイン
ビットＳ′との排他的論理和により得られたものであ
る。
レジスタ62はこの同じ循環回転演算を行なう。
これらの演算に必要な処理は： ａ）取り引き前のサインビットＳを読み取り； ｂ）取り引き前のサインビットＳと、端末から受け取っ
たコード化されたサインビットＵとの排他的論理和を取
る； ｃ）クロックパルスにより循環パーミュテーションの分
だけ遅延させる； ｄ）このようにして得られた取り引き後のサインビット
Ｓ′を格納する； ことである。
この循環回転演算のシーケンシングはクロックパルス
17の立ち上がりおよび立ち下がりのフロントを利用して
行なわれる。
クロック信号17および読み／書き信号21に応じて、信
号22がメモリー11の読取りモード、次いで書き込みモー
ドを設定することによりシーケンシングを駆動する。こ
れにより、トランザクション前のサインビットＳの読み
取りおよびトランザクション後のサインビットの書き込
みが可能になる。
処理を完了するために、メモリー11のアドレスレジス
タの内容がアドレスA256となる時には、メモリーにおい
てマークされるビットはアドレスA192のビット（サイン
ビットの開始ビット）である必要がある。このように、
アドレスA255（サインビットの終了ビット）に格納され
たサインビットの１ビットS63と、コード化されたサイ
ンビットＵのビットU63の排他的論理和はアドレスA192
のメモリー領域Ｓ′０に格納される。メモリー11のため
の制御信号はメモリーのアドレスレジスタのアドレスに
応じて布線論理により管理されている。
第７図ｄ）において、新しいビット値ｉ、Ｄ′および
Ｓ′がトランザクション後カードに格納される。
上に述べられた布線型マイクロサーキットカードの有
効性あるいは正当性確認に関する原理は、そのようなカ
ードを電子財布として利用するのに適用できる。利用可
能なメモリー領域、つまり、単位価値が割り当てられる
ビットが格納される領域の管理は、バイナリーカウンタ
ーにより管理されるか、単位価値を例えば電話用コイン
１個（１度数）とするそろばん型の管理とすることがで
きる。そろばん型の管理と異なり、バイナリーカウンタ
ー型の管理では単位価値を通貨単位（例えばフランおよ
びサンチーム）に等しいものとする。
そろばん型管理のメモリーにおいて、１度数は１ビッ
トで表される。すなわち、使用されていない時は０と
し、使用された時は１とする。メモリーのビットにはア
ドレスに応じて様々なウェイトをかけることができる。
そして、ビットの消費に応じ、ビットを０から１に書き
込むだけで、非可逆的に課金することができる。バイナ
リーカウンターの場合は、カードの残価を表すビット
は、カウンターの内容および消費量に応じ、０から１へ
あるいは１から０へと書き換えられる。
本発明によれば、上記のそろばん型管理のメモリーの
性質を考慮した更に簡単な布線論理のカードを提供する
ことができる。
この変形例においても、メモリーはカードを識別する
ための、例えば64ビットにわたる、識別ビットｉ、そろ
ばん型管理の、例えば128ビットにわたる、価値ビット
Ｄ、そして、例えば64ビットにわたる、サインビットＳ
からなる。サインビットＳは第二の暗号関数Ｈにより、
前記のように識別ビットｉおよび価値ビットＤの２つの
オペランドではなく、識別ビットｉのみをオペランドと
して決定される。このようにすれば、度数が消費される
度にサインビットを更新する必要はない。これにより、
第７図を参照して説明された、トランザクションの後に
サインビットＳを更新するための要素、演算器60および
レジスタ62を用いずに済む。
しかし、この変形例においても、カードはメモリー領
域ｉ、ＤおよびＳへのアクセス条件を検証しなければな
らない。第一に、識別ビットｉは自由に読み書き、消去
ができるものとする。第二に、価値ビットＤは読取りは
自由にできるが、０から１への書き込みのみが許される
ものとする。他方、Ｄの消去、すなわちカードの再充填
時にビットを１から０に書き換えることは、自由にはで
きない。１つの方法は、Ｄの消去はＳの消去と同時の場
合にのみ許すことである。このようにすれば、偽造者が
カードの再充填を望んだとしても、書き込むべきＳの値
が分からないので、再充填することはできない。この価
値ビットＤとサインビットＳを同時に消去する方法を拡
張して、ｉ、ＤおよびＳを同時に消去するようにしても
よい。
第三に、サインビットＳは読取りのみが不可能である
ものとし、書き込みおよび消去は自由であるものとす
る。
再充填カウンター（図示せず）を識別ビット内に置く
こともできる。例えば、64回の再充填処理のために６ビ
ットからなるカウンターを設けることができる。このよ
うに、再充填カウンターを設けることによりカードが再
充填される回数を制限することができる。この再充填カ
ウンターは、カード自身ではなく、端末側から制御され
るものとする。
ただし、このそろばん型の変形例は、カードを再充填
する端末が安全な場合にのみ実施できる。つまり、偽造
者がカードと端末間にセンサーを介在させ、偽造カード
を作る目的でビットｉ、ＤおよびＳの値を検知すること
が不可能でなければならない。
しかし、このような事態は識別ビットｉの書き換えを
禁止することにより防止できる。ただし、これを禁止す
ることは、識別ビットが物理的に消去可能なメモリーの
一部に存在するのでなければ、カードに複数のタイプの
メモリーを設けることが必要となり、パーソナライゼー
ションあるいは利用状態を管理しなければならないカー
ドの布線論理を複雑にする。
他の方法としてサインビットＳとは独立に再充填のエ
ンコードを行なうための備えを設けることである。この
エンコードは再充填用端末にのみ知られる第三の暗号関
数ｇを用いて価値ビットの変換値を得ることである。
この場合、価値ビットＤの消去はもはやサインビット
Ｓの消去と関連づけられていない。再充填用端末は第二
暗号関数Ｈを知ることなしに、第三の暗号関数ｇのみを
知るだけでよい。
次に第８図を参照するが、そこにおいてはそろばん型
メモリーを持つ本発明による方法の変形例に関する各段
階が示されている。
より詳しく述べると、第８図ａ）においては、カード
から端末への識別ビットｉの転送に関する状態が示され
ている。これには、アドレスA0ないしA63のメモリー領
域の読取りが関係している。
第８図ｂ）は、入力／出力線19を介する価値ビットＤ
の端末への転送が示されている。この図に示されている
通り、価値ビットＤはシリアル線20によって布線回路30
にも入力されている。これには、アドレスA64ないしA19
1に格納された価値ビットメモリー領域Ｄの読取りが関
係している。
第８図ｃ）は、入力／出力線19を介するキーワードの
布線回路30への入力、そして線20を介するサインビット
Ｓの布線回路30への入力が示されている。これには、サ
インビットＳおよびキーワードの読取りが関係してい
る。サインビットＳはアドレスA192ないしA255から読み
取られる。
第８図ｄ）は、ビットＤ、Ｓおよびキーワードの暗号
関数ｆによる変換値の計算に関連するカードの状態を示
す。この変換値は、計算後、線19を介して端末へと伝送
される。
ここで、暗号関数ｆによる変換値の計算はキーワー
ド、価値ビットＤそしてサインビットＳによりなされ
る。この暗号関数の演算は、価値ビットＤがサインビッ
トＳと共にシリアル入力20を介して布線回路30にシリー
ズで入力されるならば、前記の布線ロジックを修正する
必要はない。
価値ビットＤの暗号関数ｆへの導入は、マイクロプロ
セッサとカードの布線論理の一部を利用してカードをコ
ピーしようと意図する不正行為を防止するために必要で
ある。実際、この不正の場合、マイクロプロセッサを利
用して、端末からの信号を受け取り、また布線論理の一
部を利用してキーワードとサインビットＳをオペランド
とする暗号関数ｆによる変換値の計算を実行することが
できる。この不正行為は端末が価値ビットＤのＤ′への
更新前と後にカードの正当性の確認をキーワード、サイ
ンビットＳそして価値ビットＤを用いて行なうことによ
り防止することができる。
次に、第９図は、トランザクション時の価値ビットの
消費を示すものである。これには、読み／書き線21の制
御のもとで、ビットを１に書き換えることが関係してい
る。ビットはアドレスA64ないしA191の価値ビットの領
域で１に書き換えられる。
次に、第10図を参照するが、この図は消去（第10図
ｂ）および再充填（第10図ｃ）ないし第10図ｅ））の際
のカードを示すものである。
第10図ｂ）では、メモリービットの消去（すなわち０
への書き換え）が示されている。
第10図ｃ）では、再充填後の識別ビットｉ′のメモリ
ー11のアドレスA0ないしA63への書き込みを示してい
る。再充填後の識別ビットは、インクリメントされた再
充填カウンターをも含んでいる。
第10図ｄ）は、価値ビットＤ′のメモリーアドレスA6
4ないしA191への書き込みを示している。価値ビット
Ｄ′はこれまでの勘定残高を考慮して再構成された価値
に対応する。
第10図ｅ）は、サインビットＳ′のメモリーアドレス
A192ないしA255への書き込みを示している。サインビッ
トＳ′は、ここでは、識別ビットｉがオペランドを形成
する暗号関数Ｈにより得られたものである。
第８図ないし第10図を参照して説明された、そろばん
型管理のメモリーを有する実施例は、EPROMタイプのメ
モリーカードに適したものである。
価値ビットＤおよびサインビットＳは価値ビットの消
費が進むにつれ、選択されたトランザクション基準によ
り更新するようにすることができる。例えば、「フロー
型」更新と名付けられるこの更新方法は、利用者がいつ
でもカードの利用を解約できるために必要となるもので
ある。他の方法は、進行時点でＤビットだけ更新するも
のである、つまり、度数の場合にはあるビットだけが関
係する。そこで、通信の最後に価値ビットＤおよびサイ
ンビットＳを更新する必要がある。このようにカードが
使い切られていないうちの解約により、カードは利用で
きなくなる。
本発明の他の実施例はバイナリーカウンター型のメモ
リー管理をするものであり、価値ビットＤを非可逆的に
更新する備えを有するものである。
この実施例においては、価値ビットＤはバイナリーモ
ードで書き込まれたトランザクションの勘定を保持する
ものである。端末は価値ビットＤを上記のように読み取
る。
端末１はカードの価値ビットＤの残高が利用されよう
としている額ｍより大きいかどうかチェックする。
消費段階においては、トランザクション後に直接価値
ビットＤに新しいビットを書き込むかわりに、端末は利
用されようとしている額ｍをカードに示す（第11図）。
制御ユニット28に設けられた１ビット加算器70は、端末
から到来する利用額ｍをその第一入力72へと受け取る。
加算器70の第二入力74には、メモリー11から到来する価
値ビットＤを受け取る。加算器70はＤ−ｍの演算を１ビ
ットづつ実行する。加算器70の出力76は、この演算の結
果を引き渡し、その値は価値ビットＤに割り当てられて
いるメモリー領域に格納される。
もしＤ−ｍの演算結果がマイナスの場合は、カードの
メモリーに配置される指標を設け、その指標により残高
が使い切られたことを示さなければならない。
この指標（図示せず）は、例えば、メモリー11に、加
算器70の出力82とその加算器の入力84の間でループを形
成するフリップフロップ80を介してメモリー11に格納さ
れている。フリップフロップはカードのクロック信号に
より制御されている。
このようなカードが再充填される時には、指標は０に
リセットされる。安全のために、この指標の消去はサイ
ンビットＳの消去だけに連結される。
第12図には、バイナリーカウンター型の管理のメモリ
ーの場合の価値ビットＤの更新を示すものである。
本発明のこの実施例はEEPROMタイプのメモリーカード
だけに適している。
本発明で説明された秘密メモリー40のバイナリー内容
はすべてのカードに共通である。もちろん、メモリーの
内容はカードやその適用に応じて変化することができ
る。
【図面の簡単な説明】
第１図は、本発明を実施するためのトランザクションシ
ステムの一実施例を示す図、 第２図は、本発明の布線型マイクロサーキットカードの
一実施例の構造を示す図、 第３図は、本発明の布線回路の概略線図、 第４図は、本発明の第一暗号関数の実現を可能にする布
線回路の一つの動作例を示す詳細な線図、 第５図は、本発明の第一暗号関数の実現を可能にする布
線回路の他の動作例を示す詳細な線図、 第６図ａ）ないし第６図ｄ）は、トランザクション前に
EEPROMメモリーを備えられているカードの正当性確認に
関連する各段階を示す図、 第７図ａ）ないし第７図ｄ）は、第６図ａ）ないし第６
図ｄ）に示されたカードのトランザクション後の更新に
関連する各段階を示す図、 第８図ａ）ないし第８図ｄ）は、トランザクション前に
EPROMメモリーを備えられているカードの正当性確認に
関連する各段階を示す図、 第９図は、EPROMメモリーの価値ビットの使い切りに関
連した段階を示す図、 第10図ａ）ないし第10図ｅ）は、EPROMカードのメモリ
ーの再充填に関連する各段階を示す図、 第11図は、本発明による価値ビットを計算するための機
構の詳細を示す図、そして、 第12図は、その計算に関連した段階を示す図、である。 １……端末、 ３……処理・計算手段、 ５……カード、 ７……通信インタフェース、 ９……布線処理ユニット、 11……内部メモリー、 13……アドレスカウンター、 15……ゼロリセット信号、 17……クロックパルス、 18……制御ユニット、 19、20……入力／出力線、 21……読み／書き線、 22……制御線、 23……フィーダー信号、 25……アース線、 26……アドレスバス、 30……布線回路、 31……第一論理演算器、 32……入力手段、 33……第二論理演算器、 36……遅延手段、 40……内部秘密メモリー 42……出力手段、 45……アドレスデコーダー、 51、59、69……論理演算器、 60……排他的論理和演算器、 62……レジスタ、 70……加算器、 80……フリップフロップ、 Ｄ……価値ビット、 ｆ、ｇ、Ｈ……暗号関数、 ｉ……識別ビット、 Ｒ、R0、R1、R2、R3……フリップフロップ、 Ｓ……サインビット。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−62252（ＪＰ，Ａ) 特開 昭62−118472（ＪＰ，Ａ) 特開 昭62−191199（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/14 G06K 17/00 G06K 19/073

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項１】通信インタフェース（７）と、内部メモリ
    ー（11）と、外部から前記内部メモリーへのアドレスを
    可能にする布線処理ユニット（９）とを有するマイクロ
    サーキットカードであり、 前記マイクロサーキットカードが更に、外部からのアド
    レスの不可能な秘密メモリー（40）を有し、 前記布線処理ユニット（９）が、 前記秘密メモリーの内容を用いて、２つのオペランドを
    持つ第一の暗号関数（ｆ）を設定する布線回路（30）
    と、 キーワード（19）を伴った前記内部メモリー（11）への
    所定のアドレスに応じて、前記キーワード（19）と前記
    内部メモリーの出力（20）とを前記布線回路のオペラン
    ドとして与える応答手段とを有し、 前記布線回路（30）が、 前記キーワード（19）と前記内部メモリーの出力（20）
    とを受信する第一の論理演算器（31）と、 前記秘密メモリー（40）の出力（34）に接続された入力
    を有し、前記秘密メモリー（40）の出力（34）と入力
    （28）との間にループを形成する遅延手段（36）と、 前記第一の論理演算器の出力（35）と前記遅延手段の出
    力（38）とを受信する入力手段（32）と、 前記遅延手段の出力（38）を受信し、前記布線回路の出
    力（39）として前記通信インタフェースに送信する出力
    手段（42）とを有し、 前記布線回路（30）が、前記秘密メモリーの出力（34）
    と入力（28）との間に、前記入力手段を介してループを
    形成することを特徴とするマイクロサーキットカード。
  2. 【請求項２】前記入力手段（32）が、一方では前記第一
    の論理演算器の出力（35）を、他方では前記遅延手段の
    出力（37）を受信する第二の論理演算器（33）を有し、 前記第二の論理演算器（33）が、排他的論理和素子のよ
    うに重みの等しい二値型であることを特徴とする請求項
    １に記載のマイクロサーキットカード。
  3. 【請求項３】前記遅延手段（36）が、前記秘密メモリー
    の出力（34）と入力（28）との間にループを形成するよ
    うに搭載された複数のフリップフロップ（R0ないしR3）
    を有し、 前記フリップフロップの少なくとも１つ（R0）が、前記
    第二の論理演算器の出力（41）を受信し、 前記第二の論理演算器（33）が、一方では前記第一の論
    理演算器の出力（35）を、他方では前記秘密メモリーの
    出力（37）を受信し、 前記フリップフロップの１つ（R3）が、前記布線回路の
    出力（39）となることを特徴とする請求項１または２に
    記載のマイクロサーキットカード。
  4. 【請求項４】２つの前記論理演算器（31,33）が、排他
    的論理和型のものであることを特徴とする請求項１ない
    し３のいずれか１項に記載のマイクロサーキットカー
    ド。
  5. 【請求項５】前記キーワード（19）が、前記通信インタ
    フェースから送信される変数であることを特徴とする請
    求項１に記載のマイクロサーキットカード。
  6. 【請求項６】前記内部メモリー（11）が、 前記マイクロサーキットカードの識別ビット（ｉ）と、 その上に書き込まれることにより消費される単位価値を
    割り当てられた価値ビット（Ｄ）と、 前記マイクロサーキットカードのサインビット（Ｓ）と
    を含むことを特徴とする請求項１に記載のマイクロサー
    キットカード。
  7. 【請求項７】前記内部メモリー（11）に導入された前記
    サインビット（Ｓ）が、前記マイクロサーキットカード
    の外部にある第二の暗号関数（Ｈ）によりコード化され
    て得られたものであり、前記第二の暗号関数（Ｈ）は前
    記内部メモリーの出力をオペランドとすることを特徴と
    する請求項６に記載のマイクロサーキットカード。
  8. 【請求項８】前記内部メモリー（11）に導入された前記
    サインビット（Ｓ）が、前記マイクロサーキットカード
    の外部にある第二の暗号関数（Ｈ）によりコード化され
    て得られたものであり、前記第二の暗号関数（Ｈ）は前
    記識別ビット（ｉ）と前記価値ビット（Ｄ）とをオペラ
    ンドとすることを特徴とする請求項６に記載のマイクロ
    サーキットカード。
  9. 【請求項９】前記内部メモリー（11）が、恒久的なEPRO
    Mタイプの電気的に消去不可能なエントリーモードのメ
    モリーであることを特徴とする請求項１に記載のマイク
    ロサーキットカード。
  10. 【請求項１０】前記内部メモリー（11）が、恒久的なEE
    PROMタイプの消去可能な電気的に更新可能なエントリー
    モードのメモリーであることを特徴とする請求項１に記
    載のマイクロサーキットカード。
  11. 【請求項１１】前記秘密メモリー（40）が、恒久的なエ
    ントリーメモリーであることを特徴とする請求項１に記
    載のマイクロサーキットカード。
  12. 【請求項１２】前記秘密メモリー（40）が、固定的なバ
    イナリー内容を有するPROMタイプの恒久的なエントリー
    メモリーであることを特徴とする請求項１に記載のマイ
    クロサーキットカード。
  13. 【請求項１３】少なくとも１つの端末と、前記端末と協
    働する少なくとも１つのマイクロサーキットカードとの
    間におけるトランザクション方法であり、 ａ）前記マイクロサーキットカードに、通信インタフェ
    ース（７）と、内部メモリー（11）と、外部から前記内
    部メモリーへのアドレスを可能にする布線処理ユニット
    （９）とを備える工程と、 ｂ）前記マイクロサーキットカードに、外部からのアド
    レスの不可能な秘密メモリー（40）を備える工程と、 ｃ）前記マイクロサーキットカードの前記内部メモリー
    （11）に、 前記マイクロサーキットカードの識別ビット（ｉ）と、
    その上に書き込むことにより消費される価値単位を割り
    当てられた価値ビット（Ｄ）と、前記マイクロサーキッ
    トカードのサインビット（Ｓ）とを予め格納する工程
    と、 ｄ）前記マイクロサーキットカードの前記布線処理ユニ
    ット（９）に、前記秘密メモリーの内容を用いて、２つ
    のオペランドを持つ第一の暗号関数（ｆ）を設定するこ
    とのできる布線回路（30）を設ける工程と、 ｅ）前記マイクロサーキットカードとのトランザクショ
    ンの有効性を確認する際、 e1）前記マイクロサーキットカードから前記内部メモリ
    ーの前記サインビット（Ｓ）以外の出力（20）を受信
    し、 e2）前記端末に設けられたキーワードを生成する手段に
    よりキーワードを生成し、 e3）前記キーワード（19）を前記マイクロサーキットカ
    ードに送信し、 e4）前記マイクロサーキットカードにおいて、前記キー
    ワード（19）と前記内部メモリーの出力（20）との前記
    第一の暗号関数（ｆ）による変換値を計算し、 e5）前記マイクロサーキットカードから前記第一の暗号
    関数（ｆ）による変換値を受信し、 e6）前記端末において、前記キーワード（19）と前記内
    部メモリーの出力（20）から変換したサインビット
    （Ｓ）との前記第一の暗号関数（ｆ）による変換値を計
    算し、 e7）前記マイクロサーキットカードから受信した変換値
    と、前記端末において計算した変換値とを比較すること
    により有効性を決定する工程とを含み、 前記マイクロサーキットカードに導入された前記サイン
    ビット（Ｓ）が、前記マイクロサーキットカードの外部
    にある第二の暗号関数（Ｈ）による変換値であり、前記
    第二の暗号関数（Ｈ）は前記内部メモリーの出力（i,
    D）をオペランドとし、 前記マイクロサーキットカードに導入された前記サイン
    ビット（Ｓ）が、前記キーワード（19）とともに前記第
    一の暗号関数（ｆ）のオペランドとなることを特徴とす
    るトランザクション方法。
  14. 【請求項１４】前記端末に、前記内部メモリーの出力
    （i,D）をオペランドとする前記第二の暗号関数（Ｈ）
    を実施する手段を更に備え、 トランザクションの有効性を確認する際、 前記工程e1）が、前記端末において、前記内部メモリー
    の出力（i,D）の前記第二の暗号関数（Ｈ）による変換
    値である前記サインビット（Ｓ）を計算する工程を更に
    含み、 前記工程e6）が、前記端末において、前記キーワード
    （19）と前記第二の暗号関数（Ｈ）による変換値である
    前記サインビット（Ｓ）とをオペランドとする前記第一
    の暗号関数（ｆ）による変換値を計算することであるこ
    とを特徴とする請求項13に記載のトランザクション方
    法。
  15. 【請求項１５】前記マイクロサーキットカードが、前記
    端末において、選択された基準にしたがってトランザク
    ションを有効に処理する、所定の価値を有する価値ビッ
    トを少なくとも保持し、トランザクションの終了後、 ａ）前記端末において、トランザクション後の価値ビッ
    ト（Ｄ′）を獲得し、 ｂ）前記端末において、前記トランザクション後の価値
    ビット（Ｄ′）とトランザクション前の価値ビット
    （Ｄ）とを比較し、 ｃ）前記トランザクション後の価値ビット（Ｄ′）が前
    記トランザクション前の価値ビット（Ｄ）より大きい
    時、前記識別ビット（ｉ）と前記トランザクション後の
    価値ビット（Ｄ′）との前記第二の暗号関数（Ｈ）によ
    る変換値（Ｓ′）を計算し、 ｄ）前記第二の暗号関数（Ｈ）により計算された変換値
    （Ｓ′）について、循環パーミュテーションによるバイ
    ナリーエレメントへの転置を行い、 ｅ）トランザクション前に前記第二の暗号関数（Ｈ）に
    より計算された変換値（Ｓ）と、トランザクション後に
    前記第二の暗号関数（Ｈ）により計算され、循環パーミ
    ュテーションにより転置された変換値（Ｓ′）との排他
    的論理和により中間コード信号（Ｕ）を獲得し、 ｆ）前記トランザクション後の価値ビット（Ｄ′）を前
    記マイクロサーキットカードに送信し、 ｇ）前記中間コード信号（Ｕ）を前記マイクロサーキッ
    トカードに送信し、 ｈ）前記マイクロサーキットカードにおいて、前記トラ
    ンザクション後の価値ビット（Ｄ′）を前記内部メモリ
    ーに格納し、 ｉ）前記マイクロサーキットカードにおいて、前記トラ
    ンザクション前のサインビット（Ｓ）と前記中間コード
    信号（Ｕ）との排他的論理和を格納し、 ｊ）前記格納された排他的論理和を用いて、前記トラン
    ザクション後のサインビット（Ｓ′）を前記内部メモリ
    ーに格納する工程を含むことを特徴とする請求項13また
    は14に記載のトランザクション方法。
  16. 【請求項１６】前記価値ビットを更新する際、 ａ）前記端末から前記トランザクションの量（ｍ）を示
    すビットを転送し、 ｂ）前記量（ｍ）を示すビットと前記価値ビット（Ｄ）
    とを比較し、 ｃ）前記量（ｍ）を示すビットを前記価値ビット（Ｄ）
    から引き算し、 ｄ）前記引き算の符号に応じて指標をセットすることを
    特徴とする請求項13ないし15のいずれか１項に記載のト
    ランザクション方法。
  17. 【請求項１７】前記価値ビットの各１ビットに、ビット
    の重みに応じて単位価値変数が割り当てられ、前記価値
    ビットは０から１への非可逆的入力により使い切られる
    ことを特徴とする請求項13ないし16のいずれか１項に記
    載のトランザクション方法。
  18. 【請求項１８】前記工程e4）が、前記マイクロサーキッ
    トカードにおいて、前記第一の暗号関数（ｆ）による、
    前記キーワード（19）を第一のオペランド、前記価値ビ
    ット（Ｄ）および前記サインビット（Ｓ）をシリーズで
    第二のオペランドとする変換値の計算であることを特徴
    とする請求項13または17に記載のトランザクション方
    法。
  19. 【請求項１９】前記価値ビットが使い切られた際、 ａ）再充填前の前記識別ビット（ｉ）と、前記価値ビッ
    ト（Ｄ）と、前記サインビット（Ｓ）とを０にセット
    し、 ｂ）再充填カウンターをインクリメントし、 ｃ）前記マイクロサーキットカードに、新しい識別ビッ
    ト（ｉ′）と、新しい価値ビット（Ｄ′）と、新しいサ
    インビット（Ｓ′）とを再充填する工程を含むことを特
    徴とする請求項13ないし17のいずれか１項に記載のトラ
    ンザクション方法。
  20. 【請求項２０】前記価値ビットが、前記マイクロサーキ
    ットカードに固有の第三の暗号関数（ｇ）によりコード
    化されることを特徴とする請求項13に記載のトランザク
    ション方法。
  21. 【請求項２１】前記価値ビットが使い切られた際、 ａ）再充填前の前記識別ビット（ｉ）と、前記価値ビッ
    ト（Ｄ）とを０にセットし、 ｂ）再充填カウンターをインクリメントし、 ｃ）再充填後の識別ビット（ｉ′）と、価値ビット
    （Ｄ′）とを再充填する工程を含むことを特徴とする請
    求項20に記載のトランザクション方法。
  22. 【請求項２２】前記トランザクション前に前記サインビ
    ットを受け取る第一の入力と、前記コード信号（Ｕ）を
    受け取る第二の入力とを有する排他的論理和演算器（6
    0）と、 前記排他的論理和演算器（60）の出力に接続された入力
    と、前記内部メモリーの出力に接続された出力とを有す
    る格納レジスタ（62）とを更に含むことを特徴とする請
    求項15に記載のトランザクション方法を実行するための
    請求項１ないし12のいずれか１項に記載のマイクロサー
    キットカード。
  23. 【請求項２３】前記端末から到来する前記トランザクシ
    ョンの量（ｍ）を示すビットを受け取る第一の入力（7
    2）と、前記内部メモリーの出力に接続された第二の入
    力（74）と、前記内部メモリーの出力に接続された第一
    の出力（76）とを持つ加算器（70）と、 前記加算器の入力と出力との間でループを形成する保持
    フリップフロップ（80）とを更に含むことを特徴とする
    請求項16に記載のトランザクション方法を実行するため
    の請求項１ないし12のいずれか１項に記載のマイクロサ
    ーキットカード。
  24. 【請求項２４】前記価値ビットが、前記マイクロサーキ
    ットカードに固有の第三の暗号関数（ｇ）によりコード
    化されることを特徴とする請求項18または20に記載のト
    ランザクション方法を実行するための請求項１ないし12
    のいずれか１項に記載のマイクロサーキットカード。
  25. 【請求項２５】前記内部メモリーが更に、再充填カウン
    ターを有することを特徴とする請求項19または21に記載
    のトランザクション方法を実行するための請求項１ない
    し12のいずれか１項に記載のマイクロサーキットカー
    ド。
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