JP3239285B2 - 電界放出カソードの製造方法 - Google Patents
電界放出カソードの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出カソードに関するものであり、特
に製造歩留を向上させることができる電界放出カソード
製造方法に関するものである。
知られている電界放出カソードに関するものであり、特
に製造歩留を向上させることができる電界放出カソード
製造方法に関するものである。
【０００２】
【従来の技術】金属または半導体表面の印加電界を１０
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して常温でも真空中に電子放出が行われるよ
うになる。これを電界放出（Field Emission）といい、
このような原理で電子を放出するカソードを電界放出カ
ソード（Field Emission Cathode）と呼んでいる。近
年、半導体加工技術を駆使して、ミクロンサイズの電界
放出カソードからなる面放出型の電界放出カソードを作
成することが可能となっており、電界放出カソードは蛍
光表示装置、電子デバイス、電子顕微鏡や電子ビーム装
置を構成する素子として開発されている。
9 ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して常温でも真空中に電子放出が行われるよ
うになる。これを電界放出（Field Emission）といい、
このような原理で電子を放出するカソードを電界放出カ
ソード（Field Emission Cathode）と呼んでいる。近
年、半導体加工技術を駆使して、ミクロンサイズの電界
放出カソードからなる面放出型の電界放出カソードを作
成することが可能となっており、電界放出カソードは蛍
光表示装置、電子デバイス、電子顕微鏡や電子ビーム装
置を構成する素子として開発されている。
【０００３】図５に、その一例であるエミッタとカソー
ド間に抵抗を有するスピント（Ｓｐｉｎｄｔ）型と呼ば
れる電界放出カソード（以下、ＦＥＣと記す）を利用し
た装置の斜視図を示す。この図において、基板１００上
にカソード電極層（ライン）１０１が形成されており、
このカソード電極層１０１上に、後で述べる製造方法で
形成されるコーン状のエミッタ１１５が抵抗層１０２を
介して形成されている。さらに、抵抗層１０２上に絶縁
層１０３を介してゲ−ト電極層（ライン）１０４が設け
られており、ゲート電極層１０４に設けられた丸い開口
部の中に前記したコーン状のエミッタ１１５が配置さ
れ、このエミッタ１１５の先端部分がゲート電極層１０
４に開けられた開口部から臨んでいる。
ド間に抵抗を有するスピント（Ｓｐｉｎｄｔ）型と呼ば
れる電界放出カソード（以下、ＦＥＣと記す）を利用し
た装置の斜視図を示す。この図において、基板１００上
にカソード電極層（ライン）１０１が形成されており、
このカソード電極層１０１上に、後で述べる製造方法で
形成されるコーン状のエミッタ１１５が抵抗層１０２を
介して形成されている。さらに、抵抗層１０２上に絶縁
層１０３を介してゲ−ト電極層（ライン）１０４が設け
られており、ゲート電極層１０４に設けられた丸い開口
部の中に前記したコーン状のエミッタ１１５が配置さ
れ、このエミッタ１１５の先端部分がゲート電極層１０
４に開けられた開口部から臨んでいる。
【０００４】このエミッタ１１５間のピッチは１０ミク
ロン以下とすることができ、このようなエミッタを数万
ないし数１０万個を１枚の基板１００上に設け、図示さ
れているようにｘ、ｙ方向に伸びているカソード電極層
１０１とゲート電極層１０４にカソード駆動回路、及び
ゲート駆動回路から走査電圧を印加することによって、
その交点の領域に位置する電界放出素子ブロックから電
子が放出され、対向して配置されているアノード電極１
２０に塗布されている蛍光物質を発光するようにしてい
る。
ロン以下とすることができ、このようなエミッタを数万
ないし数１０万個を１枚の基板１００上に設け、図示さ
れているようにｘ、ｙ方向に伸びているカソード電極層
１０１とゲート電極層１０４にカソード駆動回路、及び
ゲート駆動回路から走査電圧を印加することによって、
その交点の領域に位置する電界放出素子ブロックから電
子が放出され、対向して配置されているアノード電極１
２０に塗布されている蛍光物質を発光するようにしてい
る。
【０００５】なお、エミッタ１１５とカソード電極層１
０１間に抵抗層を設けると、製造の過程又は動作時に塵
埃又は衝撃等によって極めて近接して配置されている一
部のエミッタとゲート間が短絡したときでも、エミッタ
に大電流が流れ、溶断したエミッタが周辺に飛散してこ
のエミッタの近傍にある全ての電界放出カソードの機能
を失うという事故を防止することができる。
０１間に抵抗層を設けると、製造の過程又は動作時に塵
埃又は衝撃等によって極めて近接して配置されている一
部のエミッタとゲート間が短絡したときでも、エミッタ
に大電流が流れ、溶断したエミッタが周辺に飛散してこ
のエミッタの近傍にある全ての電界放出カソードの機能
を失うという事故を防止することができる。
【０００６】さらに、多数のエミッタのうち電子の放出
しやすいエミッタから集中して電子が放出されやすいた
め、そのエミッタに電流が集中することになり、画面上
に異状に明るいスポットが発生することもあったが、こ
れらの動作上の欠点を防止するためにカソードとエミッ
タとの間に抵抗領域を設けることは極めて有効である。
しやすいエミッタから集中して電子が放出されやすいた
め、そのエミッタに電流が集中することになり、画面上
に異状に明るいスポットが発生することもあったが、こ
れらの動作上の欠点を防止するためにカソードとエミッ
タとの間に抵抗領域を設けることは極めて有効である。
【０００７】次に、図６によって上記したようなスピン
ト型のＦＥＣの製造過程の一例を説明する。まず、図６
（ａ）に示すように、ガラス等の基板１００の上にカソ
ード電極層１０１が蒸着により形成されており、さらに
その上に金属材料をスパッタ蒸着して抵抗層１０２を成
膜する、そしてさらに酸化シリコンによって絶縁層１０
３が形成されている。さらに、その上にゲート電極層１
０４となるニオブ（Ｎｂ）が蒸着され、ゲート電極層１
０４上にフォトレジストを塗布した後、図６（ｂ）に示
すようにパターニング及びエッチングを行いゲート電極
層１０４に開口１１３が作られる。
ト型のＦＥＣの製造過程の一例を説明する。まず、図６
（ａ）に示すように、ガラス等の基板１００の上にカソ
ード電極層１０１が蒸着により形成されており、さらに
その上に金属材料をスパッタ蒸着して抵抗層１０２を成
膜する、そしてさらに酸化シリコンによって絶縁層１０
３が形成されている。さらに、その上にゲート電極層１
０４となるニオブ（Ｎｂ）が蒸着され、ゲート電極層１
０４上にフォトレジストを塗布した後、図６（ｂ）に示
すようにパターニング及びエッチングを行いゲート電極
層１０４に開口１１３が作られる。
【０００８】このような積層基板はバッファードフッ酸
（ＢＨＦ）等でウェットエッチングするか、またはＣＦ
4 反応性イオンエッチング（ＲＩＥ）することにより絶
縁層１０３をエッチングし絶縁層１０３の部分にエミッ
タ１１５を形成するための穴１１４を形成する（図６の
Ｃ）。次に、図６（Ｃ）に示すように、基板１００を回
転させながら、斜め方向から剥離層１０５となるアルミ
ニウムの蒸着を行う。このように斜め蒸着を行うと、剥
離層１０５は開けた穴の中には蒸着されずにゲート電極
層１０４の表面にのみ選択的に蒸着されるようになる。
（ＢＨＦ）等でウェットエッチングするか、またはＣＦ
4 反応性イオンエッチング（ＲＩＥ）することにより絶
縁層１０３をエッチングし絶縁層１０３の部分にエミッ
タ１１５を形成するための穴１１４を形成する（図６の
Ｃ）。次に、図６（Ｃ）に示すように、基板１００を回
転させながら、斜め方向から剥離層１０５となるアルミ
ニウムの蒸着を行う。このように斜め蒸着を行うと、剥
離層１０５は開けた穴の中には蒸着されずにゲート電極
層１０４の表面にのみ選択的に蒸着されるようになる。
【０００９】さらに、図６（ｄ）に示すように剥離層１
０５の上からモリブデンの混合物等からなる材料層１０
６を電子ビーム蒸着法（ＥＢ）によって垂直方向から堆
積させる。すると、この材料層１０６は絶縁層１０３に
開けた穴１１４の中にも堆積し、抵抗層１０２上に円錐
状のコーンとして堆積され、これがエミッタ１１５とし
て形成される。この後、ゲート電極層１０４上の剥離層
１０５及び材料層１０６をエッチングにより共に除去す
ると、図６（ｅ）に示すような形状の単体のＦＥＣが得
られるようになる。
０５の上からモリブデンの混合物等からなる材料層１０
６を電子ビーム蒸着法（ＥＢ）によって垂直方向から堆
積させる。すると、この材料層１０６は絶縁層１０３に
開けた穴１１４の中にも堆積し、抵抗層１０２上に円錐
状のコーンとして堆積され、これがエミッタ１１５とし
て形成される。この後、ゲート電極層１０４上の剥離層
１０５及び材料層１０６をエッチングにより共に除去す
ると、図６（ｅ）に示すような形状の単体のＦＥＣが得
られるようになる。
【００１０】図６（ｅ）に示すＦＥＣはコーン状のエミ
ッタ１１５とゲート電極層１０４との距離をサブミクロ
ンとすることができるため、エミッタ１１５とゲート電
極層１０４間にわずか数１０ボルトの電圧を印加するこ
とによりエミッタ１１５から電子を放出させることがで
きるようになる。
ッタ１１５とゲート電極層１０４との距離をサブミクロ
ンとすることができるため、エミッタ１１５とゲート電
極層１０４間にわずか数１０ボルトの電圧を印加するこ
とによりエミッタ１１５から電子を放出させることがで
きるようになる。
【００１１】なお、図６（ｆ）に示されているようにゲ
ート電極層１０４の上面に第２の絶縁層１０７及び、第
２のゲート電極層１０８を積層して、上記したようなＦ
ＥＣ製造工程を施行すると、第２ゲート１０８を収束電
極とするような３極管構造のＦＥＣを構成することもで
きる。
ート電極層１０４の上面に第２の絶縁層１０７及び、第
２のゲート電極層１０８を積層して、上記したようなＦ
ＥＣ製造工程を施行すると、第２ゲート１０８を収束電
極とするような３極管構造のＦＥＣを構成することもで
きる。
【００１２】
【発明が解決しようとする課題】ところで、上記したよ
うな電界放出カソードを多数個基板上に形成し、例えば
表示装置に適応する場合は、図５に示したように上記電
界放出素子と対向する真空中にほぼ２００μｍの距離を
おいて電子の衝突によって発光するアノード電極１２０
を設け、電子を放出するエミッタを適当な数を単位とし
てブロックに分割し、この分割されたブロック毎に走査
電圧を印加して画像表示装置とすることが知られてい
る。
うな電界放出カソードを多数個基板上に形成し、例えば
表示装置に適応する場合は、図５に示したように上記電
界放出素子と対向する真空中にほぼ２００μｍの距離を
おいて電子の衝突によって発光するアノード電極１２０
を設け、電子を放出するエミッタを適当な数を単位とし
てブロックに分割し、この分割されたブロック毎に走査
電圧を印加して画像表示装置とすることが知られてい
る。
【００１３】このような表示装置の場合は、画像信号に
対応してブロック化された各電界放出素子を走査するた
めに、上記カソード電極を画素に対応するようにブロッ
クに分割しているが、カソード電極層はほぼ０．２μｍ
程度の厚みがあり、この厚みによってブロックに分割し
たときに各ブロックとブロックの間に積層される絶縁層
やゲート電極層の部分に凹凸の段差が生じ、この段差部
の膜質は段差のない部分に比べてあるため、条件によっ
てこの部分に亀裂が入るという問題がある。
対応してブロック化された各電界放出素子を走査するた
めに、上記カソード電極を画素に対応するようにブロッ
クに分割しているが、カソード電極層はほぼ０．２μｍ
程度の厚みがあり、この厚みによってブロックに分割し
たときに各ブロックとブロックの間に積層される絶縁層
やゲート電極層の部分に凹凸の段差が生じ、この段差部
の膜質は段差のない部分に比べてあるため、条件によっ
てこの部分に亀裂が入るという問題がある。
【００１４】すなわち、図７に拡大して示されているよ
うに、基板１００上に所定の領域でブロック化されてい
るカソード電極層１０１を蒸着し、その上に抵抗層とな
るアモルファスシリコン層１０２と絶縁層１０３を成膜
すると共に、さらにその上面にゲート電極層１０４とな
るニオブが蒸着され積層基板が構成される。そして、前
記したスピントの製造方法によって、エミッタが形成さ
れカソード電極の上に所定の数の電界放出カソードが構
築されるが、カソ−ド電極層の領域ＬC と、隣接するカ
ソード電極間Ｌの範囲は図示されているようにカソード
電極層１０１の厚みによって凹凸状の段差が生じ、特に
最上層に蒸着されるゲート電極層１０４の部分に凹状の
沈み込みが生じる。
うに、基板１００上に所定の領域でブロック化されてい
るカソード電極層１０１を蒸着し、その上に抵抗層とな
るアモルファスシリコン層１０２と絶縁層１０３を成膜
すると共に、さらにその上面にゲート電極層１０４とな
るニオブが蒸着され積層基板が構成される。そして、前
記したスピントの製造方法によって、エミッタが形成さ
れカソード電極の上に所定の数の電界放出カソードが構
築されるが、カソ−ド電極層の領域ＬC と、隣接するカ
ソード電極間Ｌの範囲は図示されているようにカソード
電極層１０１の厚みによって凹凸状の段差が生じ、特に
最上層に蒸着されるゲート電極層１０４の部分に凹状の
沈み込みが生じる。
【００１５】そして、この沈み込んだ領域にゲート電極
となる薄膜のニオブを蒸着すると、その段差によってＱ
点に示される位置に亀裂が生じ、この状態で電界放出素
子を形成するパターニングやエッチングが実行される
と、亀裂下部のエッチングによる断線や素子の内部応力
によって歪みが発生し、ブロック化された各電界放出素
子の特性が不均一になり、表示面にむらが生じる不合格
品が多発するという製造方法としては極めて歩留の悪い
ものになるという問題が生じる。
となる薄膜のニオブを蒸着すると、その段差によってＱ
点に示される位置に亀裂が生じ、この状態で電界放出素
子を形成するパターニングやエッチングが実行される
と、亀裂下部のエッチングによる断線や素子の内部応力
によって歪みが発生し、ブロック化された各電界放出素
子の特性が不均一になり、表示面にむらが生じる不合格
品が多発するという製造方法としては極めて歩留の悪い
ものになるという問題が生じる。
【００１６】
【課題を解決するための手段】本発明は上記したような
製造上の問題点が解消されるようにした電界放出カソー
ドを提供することを目的としてなされたもので、基板上
に例えばプラズマＣＶＤ法によってｎ又はｐ型アモルフ
ァスシリコン層を成膜し、前記ｎ又はｐ型アモルファス
シリコン層の所定の位置をレーザ光線によるアニールに
よって多結晶化することによりカソード電極を形成する
と共に、上記ｎ又はｐ型アモルファスシリコン層の上面
にスピントの方法によってエミッタ、及びゲート電極を
形成することによって電界放出カソードを構成する。
製造上の問題点が解消されるようにした電界放出カソー
ドを提供することを目的としてなされたもので、基板上
に例えばプラズマＣＶＤ法によってｎ又はｐ型アモルフ
ァスシリコン層を成膜し、前記ｎ又はｐ型アモルファス
シリコン層の所定の位置をレーザ光線によるアニールに
よって多結晶化することによりカソード電極を形成する
と共に、上記ｎ又はｐ型アモルファスシリコン層の上面
にスピントの方法によってエミッタ、及びゲート電極を
形成することによって電界放出カソードを構成する。
【００１７】
【作用】基板上にプラズマＣＶＤ法等によって蒸着され
たｎ又はｐ型アモルファスシリコン層は、たとえば燐又
はホウ素がドープされることによって、その抵抗率が１
０2 〜１０6 Ω／ｃｍであり、エミッタの電流を抑制す
る抵抗層として動作するが、このｎ又はｐ型アモルファ
スシリコン層の所定の領域をレーザによってアニールす
ると、アニールされた部分は熱エネルギーによってアモ
ルファスの状態から多結晶化され、その抵抗率が１０-1
ないし１０-3Ω／ｃｍの導電体に変化する。したがっ
て、このアニールされた領域をカソード電極として絶縁
層、ゲート電極層を蒸着すると，積層基板は平坦な形状
になり、凹凸の部分がなくなることによって特性の揃っ
た電界放出素子を構築することができる。
たｎ又はｐ型アモルファスシリコン層は、たとえば燐又
はホウ素がドープされることによって、その抵抗率が１
０2 〜１０6 Ω／ｃｍであり、エミッタの電流を抑制す
る抵抗層として動作するが、このｎ又はｐ型アモルファ
スシリコン層の所定の領域をレーザによってアニールす
ると、アニールされた部分は熱エネルギーによってアモ
ルファスの状態から多結晶化され、その抵抗率が１０-1
ないし１０-3Ω／ｃｍの導電体に変化する。したがっ
て、このアニールされた領域をカソード電極として絶縁
層、ゲート電極層を蒸着すると，積層基板は平坦な形状
になり、凹凸の部分がなくなることによって特性の揃っ
た電界放出素子を構築することができる。
【００１８】
【実施例】図１、及び第２図は本発明の電界放出カソー
ドを製造する工程を示したもので、まずガラス基板１２
１の一方の面に燐をドープしたｎ又はｐ型アモルファス
シリコン層１２２をプラズマＣＶＤ法によって成膜す
る。
ドを製造する工程を示したもので、まずガラス基板１２
１の一方の面に燐をドープしたｎ又はｐ型アモルファス
シリコン層１２２をプラズマＣＶＤ法によって成膜す
る。
【００１９】このｎ型アモルフアスシリコン層はガス種
としてはＳi Ｈ4 あるいはＳｉ2 Ｈ6 にＰＨ3 を数％か
ら数十％混合してプラズマ分解を行い、抵抗率が１０2
〜１０6 Ω／ｃｍのｎ型アモルファスシリコン層として
成膜したものであり、図１（ａ）に示すようにＦＥＣの
抵抗層となるものである。なお、ド−プ材としては燐の
他に、砒素（Ａｓ）等を混入することができる。また、
ｐ型のドープ材としてはホウ素（Ｂ 2 Ｈ 6 ）の他にガリ
ウム（Ｇａ）、インジウム（Ｉｎ）等を混入することが
できる。
としてはＳi Ｈ4 あるいはＳｉ2 Ｈ6 にＰＨ3 を数％か
ら数十％混合してプラズマ分解を行い、抵抗率が１０2
〜１０6 Ω／ｃｍのｎ型アモルファスシリコン層として
成膜したものであり、図１（ａ）に示すようにＦＥＣの
抵抗層となるものである。なお、ド−プ材としては燐の
他に、砒素（Ａｓ）等を混入することができる。また、
ｐ型のドープ材としてはホウ素（Ｂ 2 Ｈ 6 ）の他にガリ
ウム（Ｇａ）、インジウム（Ｉｎ）等を混入することが
できる。
【００２０】そして、図１（ｂ）に示すように、例えば
エキシマレーザＬｐ（波長３０８ｎｍ）を照射して所定
の領域を瞬間的に加熱するアニール処理を行い、このｎ
又はｐ型アモルファスシリコン層１２２のレーザが照射
されている部分をアモルファス状態から多結晶化する
と、ドープされている燐が活性化され、アニール処理さ
れた領域１２３が抵抗率１０-1〜１０-3Ω／Ｃｍの導電
体に変化する。
エキシマレーザＬｐ（波長３０８ｎｍ）を照射して所定
の領域を瞬間的に加熱するアニール処理を行い、このｎ
又はｐ型アモルファスシリコン層１２２のレーザが照射
されている部分をアモルファス状態から多結晶化する
と、ドープされている燐が活性化され、アニール処理さ
れた領域１２３が抵抗率１０-1〜１０-3Ω／Ｃｍの導電
体に変化する。
【００２１】このようにガラス基板上に配置されている
ｎ又はｐ型アモルファスシリコン層１２２にアニール処
理を施した後、図１（ｃ）に示すように例えばＳｉＯ2
からは絶縁層１２４、及びニオブ等からなるゲート電極
層１２５を成膜し、前記図６に示したようにＦＥＣを成
形する工程、すなわちゲート電極層１２５の所定位置に
マスクをかけてフォトレジスト層１２６を形成し、エッ
チングによりゲート電極層１２５に穴を開け（図１の
ｄ）、次に図２（ｅ）に示すように斜め蒸着によって剥
離層２０７となるＡｌを蒸着し、この開口部から等方性
エッチングによって絶縁層１２４に穴を開ける。そし
て、この穴からモリブデン等からなるエミッタ材料層を
電子ビーム蒸着方法等によって堆積させると、図２
（ｆ）に示すように先端が円錐形状とされたコーン状の
エミッタ１１５がｎ又はｐ型のアモルファスシリコン層
１２２の上に形成される。そして、その後は従来の製造
方法と同様にレジスト層１２６及び剥離層１２７を除去
することによって本発明のＦＥＣが形成される。（図２
のｇ）
ｎ又はｐ型アモルファスシリコン層１２２にアニール処
理を施した後、図１（ｃ）に示すように例えばＳｉＯ2
からは絶縁層１２４、及びニオブ等からなるゲート電極
層１２５を成膜し、前記図６に示したようにＦＥＣを成
形する工程、すなわちゲート電極層１２５の所定位置に
マスクをかけてフォトレジスト層１２６を形成し、エッ
チングによりゲート電極層１２５に穴を開け（図１の
ｄ）、次に図２（ｅ）に示すように斜め蒸着によって剥
離層２０７となるＡｌを蒸着し、この開口部から等方性
エッチングによって絶縁層１２４に穴を開ける。そし
て、この穴からモリブデン等からなるエミッタ材料層を
電子ビーム蒸着方法等によって堆積させると、図２
（ｆ）に示すように先端が円錐形状とされたコーン状の
エミッタ１１５がｎ又はｐ型のアモルファスシリコン層
１２２の上に形成される。そして、その後は従来の製造
方法と同様にレジスト層１２６及び剥離層１２７を除去
することによって本発明のＦＥＣが形成される。（図２
のｇ）
【００２２】本発明の電界放出カソードは上記したよう
にｎ又はｐ型アモルファスシリコン層１２２によって抵
抗層を形成し、このｎ又はｐ型アモルファスシリコン層
１２２の所定の位置にレーザアニールをかけることによ
って、ｎ又はｐ型アモルファスシリコン層にアモルファ
スシリコンから多結晶化する際ドープ材料を活性化して
良導電体に変化するようにしているので、この導電体部
分をカソード電極領域１２３としてすることができる。
そのため、各エミッタはこのカソード電極領域１２３と
抵抗層を構成しているｎ又はｐ型アモルファスシリコン
層を介して接続されることになる。
にｎ又はｐ型アモルファスシリコン層１２２によって抵
抗層を形成し、このｎ又はｐ型アモルファスシリコン層
１２２の所定の位置にレーザアニールをかけることによ
って、ｎ又はｐ型アモルファスシリコン層にアモルファ
スシリコンから多結晶化する際ドープ材料を活性化して
良導電体に変化するようにしているので、この導電体部
分をカソード電極領域１２３としてすることができる。
そのため、各エミッタはこのカソード電極領域１２３と
抵抗層を構成しているｎ又はｐ型アモルファスシリコン
層を介して接続されることになる。
【００２３】本発明のＦＥＣ構造ではその積層基板の状
態では全ての層が平坦になり、従来のＦＥＣにみられよ
うにカソード電極に対応する部分の上面が盛り上がった
積層状態になることがないから、ＦＥＣを製造する各種
のプロセスが平坦な面で実行され、ゲート電極の厚み
や、エミッタの高さなどが均一となるように構成するこ
とができる。
態では全ての層が平坦になり、従来のＦＥＣにみられよ
うにカソード電極に対応する部分の上面が盛り上がった
積層状態になることがないから、ＦＥＣを製造する各種
のプロセスが平坦な面で実行され、ゲート電極の厚み
や、エミッタの高さなどが均一となるように構成するこ
とができる。
【００２４】上記ｎ又はｐ型アモルファスシリコン層に
よって形成される抵抗層をレーザアニールすることによ
って構成されるカソード電極領域１２３の形状は、例え
ば図３に示されているように、数１０個の電界放出カソ
ード素子１２８をグループとして分割されたブロック１
２９を囲むようなパターンにすることができる。又、表
示装置の場合はこのカソード電極１２３の形状を、図５
に示したように帯状のカソード電極層１０１となるよう
に構成することもできる。
よって形成される抵抗層をレーザアニールすることによ
って構成されるカソード電極領域１２３の形状は、例え
ば図３に示されているように、数１０個の電界放出カソ
ード素子１２８をグループとして分割されたブロック１
２９を囲むようなパターンにすることができる。又、表
示装置の場合はこのカソード電極１２３の形状を、図５
に示したように帯状のカソード電極層１０１となるよう
に構成することもできる。
【００２５】ところで、図２（ｇ）に示されているよう
に基板上にカソード電極を配置すると、ブロック内にあ
る各エミッタがｎ又はｐ型アモルファスシリコン層から
なる抵抗層を介してカソード電極に接続される経路長が
異なるという問題が残る。そこで、次に示す図４のよう
に積層基板を構成すると帯状のカソード電極層の上に均
質な抵抗層を有するＦＥＣを構成することができる。
に基板上にカソード電極を配置すると、ブロック内にあ
る各エミッタがｎ又はｐ型アモルファスシリコン層から
なる抵抗層を介してカソード電極に接続される経路長が
異なるという問題が残る。そこで、次に示す図４のよう
に積層基板を構成すると帯状のカソード電極層の上に均
質な抵抗層を有するＦＥＣを構成することができる。
【００２６】すなわち、図４に示すようにガラス等の基
板１３１上に不純物が混入されている絶縁性のアモルフ
ァスシリコン、又はポリシリコンをスパッタ蒸着法まは
たプラズマＣＶＤ法で被膜して第１の絶縁層１３２を形
成する。そして、この第１の絶縁層１３２の所定の範囲
Ｂをエキシマレーザ等のよってアニールすると、アモル
ファスシリコンからなる層の一部が結晶化され、抵抗率
が１０-1〜１０-3Ω／ｃｍ程度の導電領域１３３が結晶
化される。そして、図４に示すようにこの導電領域１３
３の上面に減圧ＣＶＤ法によって前記したｎ又はｐ型の
アモルファスシリコン層１３４を蒸着し、さらにその上
方に図１及び図２で示したように絶縁層１３５、ゲート
電極層１３６を成膜する。
板１３１上に不純物が混入されている絶縁性のアモルフ
ァスシリコン、又はポリシリコンをスパッタ蒸着法まは
たプラズマＣＶＤ法で被膜して第１の絶縁層１３２を形
成する。そして、この第１の絶縁層１３２の所定の範囲
Ｂをエキシマレーザ等のよってアニールすると、アモル
ファスシリコンからなる層の一部が結晶化され、抵抗率
が１０-1〜１０-3Ω／ｃｍ程度の導電領域１３３が結晶
化される。そして、図４に示すようにこの導電領域１３
３の上面に減圧ＣＶＤ法によって前記したｎ又はｐ型の
アモルファスシリコン層１３４を蒸着し、さらにその上
方に図１及び図２で示したように絶縁層１３５、ゲート
電極層１３６を成膜する。
【００２７】そして、前記図１及び図２で説明した方法
で、絶縁層１３５に穴を開け、この穴からモリブデン等
の堆積によってエミッタを形成するものであるが、本実
施例の場合はこのエミッタを堆積する前に図１（ｃ）に
示されているように、絶縁層１３５に穴が開けられた後
にレーザＬＰを照射し、ｎ又はｐ型アモルファスシリコ
ン層１３４で形成されている部分に局所的に抵抗領域１
３７を形成するレーザアニールを行う。すると交差斜線
で示されているようにアニ−ルを行ったｎ又はｐ型アモ
ルファスシリコン層１３４の一部が局所的に抵抗領域１
３７に変化し、抵抗率が１０2 〜１０6 Ω／ｃｍ程度の
範囲となるような抵抗を示す。
で、絶縁層１３５に穴を開け、この穴からモリブデン等
の堆積によってエミッタを形成するものであるが、本実
施例の場合はこのエミッタを堆積する前に図１（ｃ）に
示されているように、絶縁層１３５に穴が開けられた後
にレーザＬＰを照射し、ｎ又はｐ型アモルファスシリコ
ン層１３４で形成されている部分に局所的に抵抗領域１
３７を形成するレーザアニールを行う。すると交差斜線
で示されているようにアニ−ルを行ったｎ又はｐ型アモ
ルファスシリコン層１３４の一部が局所的に抵抗領域１
３７に変化し、抵抗率が１０2 〜１０6 Ω／ｃｍ程度の
範囲となるような抵抗を示す。
【００２８】なお、この抵抗率を正確に実現するため
に、積層基板上のｎ又はｐ型アモルフアスシリコン層１
３４の一部領域にテスト領域を設けておき、このテスト
領域の抵抗変化を監視しながらレーザアニールの時間、
強度等を調整しながら行うことが好ましい。そして、上
記したレーザアニールによって抵抗領域１３７が形成さ
れたあと、前記したようにモリブデン材料を電子ビーム
蒸着によって垂直方向から堆積し、エミッタ１１５を絶
縁層の穴の中に堆積する。
に、積層基板上のｎ又はｐ型アモルフアスシリコン層１
３４の一部領域にテスト領域を設けておき、このテスト
領域の抵抗変化を監視しながらレーザアニールの時間、
強度等を調整しながら行うことが好ましい。そして、上
記したレーザアニールによって抵抗領域１３７が形成さ
れたあと、前記したようにモリブデン材料を電子ビーム
蒸着によって垂直方向から堆積し、エミッタ１１５を絶
縁層の穴の中に堆積する。
【００２９】したがって、この実施例の場合は図４
（ｄ）に示されているようにアニールによって形成され
たカソード電極領域１３３の上方に同じくアニールによ
って構成されている抵抗領域１３７が設けられ、この抵
抗領域１３７の上がコーン状のエミッタ１１５となるＦ
ＥＣとすることができる。
（ｄ）に示されているようにアニールによって形成され
たカソード電極領域１３３の上方に同じくアニールによ
って構成されている抵抗領域１３７が設けられ、この抵
抗領域１３７の上がコーン状のエミッタ１１５となるＦ
ＥＣとすることができる。
【００３０】本実施例ではカソード電極領域１３３の上
方に載置されている全てのエミッタ１１５はカソード電
極領域１３３に対して同一の抵抗領域１３７を介して接
続されることになり、このカソード電極領域１３３を走
査電極として制御するときに、各エミッタの電位を完全
に同一に保つことができる。
方に載置されている全てのエミッタ１１５はカソード電
極領域１３３に対して同一の抵抗領域１３７を介して接
続されることになり、このカソード電極領域１３３を走
査電極として制御するときに、各エミッタの電位を完全
に同一に保つことができる。
【００３１】なお、上記実施例はレーザアニールを行う
際に積層基板の上方からレーザを照射しているが、ガラ
ス基板の透過性を利用して基板の裏側からカソード電極
層となる部分をアニール加工によって形成することもで
きる。したがって、前記図１、図２、及び図４に示した
製造方法では、最終的にＦＥＣを完成したのちカソード
電極領域１２３、又は１３３を形成することも可能にな
る。
際に積層基板の上方からレーザを照射しているが、ガラ
ス基板の透過性を利用して基板の裏側からカソード電極
層となる部分をアニール加工によって形成することもで
きる。したがって、前記図１、図２、及び図４に示した
製造方法では、最終的にＦＥＣを完成したのちカソード
電極領域１２３、又は１３３を形成することも可能にな
る。
【００３２】
【発明の効果】本発明は、以上のようにガラス基板上に
形成されるカソード電極がｎ又はｐ型アモルファスシリ
コン層をレーザアニールすることによって構成されてい
るため、ＦＥＣを構成する各種の構成材料を積層すると
きに、これらの各層を平坦な状態で加工処理することが
できる。したがって、従来のように積層基板を形成する
際にカソード電極が盛り上がることによって生じる各種
の弊害が解消され、欠陥のない均質な電界放出カソード
の製造を歩留まり良くすることができる。
形成されるカソード電極がｎ又はｐ型アモルファスシリ
コン層をレーザアニールすることによって構成されてい
るため、ＦＥＣを構成する各種の構成材料を積層すると
きに、これらの各層を平坦な状態で加工処理することが
できる。したがって、従来のように積層基板を形成する
際にカソード電極が盛り上がることによって生じる各種
の弊害が解消され、欠陥のない均質な電界放出カソード
の製造を歩留まり良くすることができる。
【図１】本発明の電界放出カソードの製造工程を示す前
半の説明図である。
半の説明図である。
【図２】本発明の電界放出カソードの製造工程を示す後
半の説明図である。
半の説明図である。
【図３】レーザアニールによって形成されるカソード電
極の説明図である。
極の説明図である。
【図４】本発明の他の実施例を示す電界放出カソードの
製造過程を示す説明図である。
製造過程を示す説明図である。
【図５】電界放出カソードを使用する装置の一例を示す
斜視図である。
斜視図である。
【図６】従来の電界放出カソードの製造方法を示す説明
図である。
図である。
【図７】従来の製造方法で生じる積層基板の凹凸の拡大
した断面図である。
した断面図である。
１２１，１３１ 基板 １２２ ｎ又はｐ型アモルファスシリコン層 １２３ カソード電極領域 １２３ 絶縁層 １２５ ゲート電極層 １１５ エミッタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大津 和佳 千葉県茂原市大芝629 双葉電子工業株 式会社内 (56)参考文献 特開 平４−229922（ＪＰ，Ａ) 特開 平７−14500（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01J 9/02
Claims (3)
- 【請求項１】 基板上にプラズマＣＶＤ法、又は減圧Ｃ
ＶＤ法等によってｎ又はｐ型アモルファスシリコン層を
成膜し、前記ｎ又はｐ型アモルファスシリコン層の所定
の位置をレーザアニールによって多結晶化することによ
りカソード電極領域を形成すると共に、上記ｎ又はｐ型
アモルファスシリコン層の上面に少なくとも絶縁層、ゲ
ート電極層を成膜し、所定の位置をエッチング、および
蒸着するＦＥＣ製造工程によって多数のエミッタ、およ
びゲート電極を形成することを特徴とする電界放出カソ
ードの製造方法。 - 【請求項２】 上記カソード電極は、上記エミッタの複
数個を取り巻くように形成されることを特徴とする請求
項１に記載の電界放出カソードの製造方法。 - 【請求項３】 上記ｎ型アモルファスシリコン層はガス
種としてＳi Ｈ4 、又はＳｉ2 Ｈ6 にＰＨ3 を、又ｐ型
アモルファスシリコン層はガス種としてＳ i Ｈ 4 、又は
Ｓｉ 2 Ｈ 6 にＢ2 Ｈ6 を混合してプラズマ分解を行い、
抵抗率が１０2 Ω／ｃｍ〜１０6 Ω／ｃｍとされている
ことを特徴とする請求項１又は２に記載の電界放出カソ
ードの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31397293A JP3239285B2 (ja) | 1993-11-22 | 1993-11-22 | 電界放出カソードの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31397293A JP3239285B2 (ja) | 1993-11-22 | 1993-11-22 | 電界放出カソードの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141984A JPH07141984A (ja) | 1995-06-02 |
| JP3239285B2 true JP3239285B2 (ja) | 2001-12-17 |
Family
ID=18047704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31397293A Expired - Fee Related JP3239285B2 (ja) | 1993-11-22 | 1993-11-22 | 電界放出カソードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239285B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3080004B2 (ja) * | 1996-06-21 | 2000-08-21 | 日本電気株式会社 | 電界放出型冷陰極およびその製造方法 |
| KR100464294B1 (ko) * | 1998-01-12 | 2005-05-27 | 삼성에스디아이 주식회사 | 저항체층겸용음극층을갖는필드에미션어레이및그제조방법 |
| AU2002221226A1 (en) * | 2000-12-08 | 2002-06-18 | Lightlab Ab | A field emitting cathode and a light source using a field emitting cathode |
| GB2378570B (en) * | 2001-08-11 | 2005-11-16 | Univ Dundee | Improved field emission backplate |
| KR100730808B1 (ko) | 2001-08-11 | 2007-06-20 | 더 유니버시티 코트 오브 더 유니버시티 오브 던디 | 전계 방출 백플레이트 및 그의 제조방법과 전계 방출 장치 |
-
1993
- 1993-11-22 JP JP31397293A patent/JP3239285B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07141984A (ja) | 1995-06-02 |
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