JP3239223B2 - CCD image element - Google Patents
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＣＤ映像素子（Ｃｈ
ａｒｇｅ Ｃｏｕｐｌｄ ｉｍａｇｅ Ｓｅｎｓｏｒ）
に関し、特にＶＣＣＤを垂直方向にジグザグ形で形成
し、各ＶＣＣＤの左右にホトダイオードを各々配列して
同一のチップサイズで画面の解像度を向上させることが
でるＣＣＤ映像素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CCD image sensor (Ch).
arge Coupled image Sensor
In particular, the present invention relates to a CCD image element in which a VCCD is formed in a zigzag shape in a vertical direction, and photodiodes are arranged on the right and left sides of each VCCD to improve the screen resolution with the same chip size.
【０００２】[0002]
【従来の技術】一般に、ＣＣＤのような走査器具を用い
て信号を走査する方式としてインターレース方式および
非インターレース方式がある。前記方式中、非インター
レース方式は１つのフレームが複数のフィールドに構成
されて入力されるフィールド・データの順で画面に順次
走査し、またインターレース方式は１つのフレームが偶
数フィールドと奇数フィールドとで構成され、偶数フィ
ールド・データと奇数フィールド・データとが交互に走
査されるが、入力されるフィールド・データ順で先に奇
数フィールドのデータが画面に走査され、ついで偶数フ
ィールド・データが画面に走査される。したがって、前
記非インターレース方式は、走査速度が速いので、速く
動作する物体の実際画像を正確に捕捉することができ
る。これはミサイルのような軍用装備に用いられ、イン
ターレース方式は非インターレース方式に比べて走査速
度が遅いので、画像の安定感がある。これは主にＮＴＳ
Ｃ方式またはＰＡＬ方式のＴＶ画面の走査に用いられ
る。2. Description of the Related Art Generally, there are an interlaced system and a non-interlaced system for scanning a signal using a scanning instrument such as a CCD. In the above-mentioned system, the non-interlaced system sequentially scans the screen in the order of field data in which one frame is composed of a plurality of fields, and the interlaced system has one frame composed of an even field and an odd field. The even field data and the odd field data are alternately scanned.The odd field data is first scanned on the screen in the order of the input field data, and then the even field data is scanned on the screen. You. Therefore, the non-interlaced method has a high scanning speed, and thus can accurately capture an actual image of a fast-moving object. This is used for military equipment such as missiles, and the scanning speed of the interlaced system is lower than that of the non-interlaced system. This is mainly NTS
It is used for scanning a C screen or a PAL TV screen.
【０００３】従来のインターレース方式のＣＣＤ映像素
子の構造を図１乃至図４を参照して説明する。図１は、
従来のインターレース方式のＣＣＤ映像素子の構成図で
ある。従来のインターレース方式のＣＣＤ映像素子は、
垂直方向に長く延長された各ＶＣＣＤ（Ｖｅｒｔｉｃａ
ｌ ＣＣＤ）領域が水平方向に一定間隔をおいて配列さ
れた複数のＶＣＣＤ領域と、各ＶＣＣＤ領域の一方の側
にのみ配列され入射された光により信号電荷を発生する
複数のホトダイオードＰＤと、前記各ＶＣＣＤ領域を通
して電送されるホトダイオードＰＤの信号電荷を水平方
向に電送するためのＨＣＣＤ（Ｈｏｒｉｚｏｎｔａｌ
ＣＣＤ）領域と、このＨＣＣＤ領域から入力される電荷
情報を電圧情報に変換して外部に出力するためのセンシ
ング増幅器とから構成される。The structure of a conventional interlaced CCD image element will be described with reference to FIGS. FIG.
FIG. 2 is a configuration diagram of a conventional interlaced CCD image element. Conventional interlaced CCD image elements are
Each VCCD (Vertica) extended in the vertical direction
1 CCD) regions, a plurality of VCCD regions arranged at regular intervals in the horizontal direction, a plurality of photodiodes PD arranged only on one side of each VCCD region and generating signal charges by incident light, An HCCD (Horizontal) for horizontally transmitting signal charges of the photodiode PD transmitted through each VCCD region.
And a sensing amplifier for converting charge information input from the HCCD area into voltage information and outputting it to the outside.
【０００４】図２は、従来のインターレース方式のＣＣ
Ｄ映像素子のレイアウト図である。ホトダイオードＰＤ
に蓄積された信号電荷をＶＣＣＤ領域に電送させるため
のトランスファゲートＴＧは、各フレームが２つのフィ
ールドで構成されるので、各フィールドに対応して２つ
のトランスファゲートが形成されている。第１トランス
ファゲートＴＧ1 は奇数フィールドから垂直方向に奇数
番目配列される、すなわち、奇数番目の水平走査ライン
に配列されるホトダイオードＰＤ1の信号電荷をＶＣＣ
Ｄ領域に電送させるためのトランスファゲートであり、
第２トランスファゲートＴＧ2 は偶数フィールドから垂
直方向に偶数番目配列される、すなわち、偶数番目の水
平走査ラインに配列されるホトダイオードＰＤ2 の信号
電荷をＶＣＣＤ領域に電送させるためのトランスファゲ
ートである。第１トランスファゲートＴＧ1 にはトラン
スファ電極ＰＧ1 が連結され、第２トランスファゲート
ＴＧ2 にはトランスファ電極ＰＧ2 が連結されて、ホト
ダイオードＰＤに蓄積された信号は、トランスファ電極
ＰＧ1 、ＰＧ 2 ／トランスファゲートＴＧ 1 、ＴＧ2 に印
加されるＶＣＣＤクロック信号Ｖφ1−Ｖφ4 により４
相としてＶＣＣＤ領域に電送される。FIG. 2 shows a conventional interlaced CC.
It is a layout diagram of a D video element. Photodiode PD
In the transfer gate TG for transmitting the signal charges stored in the CCDC region to the VCCD region, since each frame is composed of two fields, two transfer gates are formed corresponding to each field. The first transfer gate TG 1 is odd sequence from the odd field in the vertical direction, i.e., the odd-numbered signal charges of the photodiode PD 1, which is arranged in the horizontal scanning line VCC
A transfer gate for transmitting electric power to the D region,
The second transfer gate TG 2 is the even-numbered array from an even field in the vertical direction, i.e., a transfer gate for causing the electrical transmission of the even-numbered signal charges of the photodiode PD 2, which is arranged in the horizontal scanning line in the VCCD region. The first transfer gate TG 1 is connected is the transfer electrode PG 1, the second transfer gate TG 2 is connected is the transfer electrode PG 2, the signal accumulated in the photodiode PD, the transfer electrode PG 1, PG 2 / The VCCD clock signal Vφ 1 −Vφ 4 applied to the transfer gates TG 1 and TG 2
The phase is transmitted to the VCCD area.
【０００５】図３（ａ）は、図２のａ−ａ′線による従
来のインターレース方式のＣＣＤ映像素子の縦断面図
で、トランスファゲートが形成されている部分の縦断面
図である。図３（ｂ）は、図２のｂ−ｂ′線による従来
のインターレース方式のＣＣＤ映像素子の縦断面図で、
トランスファゲートが形成されない部分の縦断面図であ
る。従来のＣＣＤ映像素子は、ｐ型ウェル２００がｎ型
基板１００上に形成され、ｐ型ウェル２００の上にはｎ
型ホトダイオードＰＤとｎ型ＶＣＣＤ領域とがチャネル
ストップ領域ＳＴによって互いに隔離されて形成されて
いる。さらに初期バイアス電圧を印加するためのｐ+ 型
薄膜３００がｎ型ホトダイオードＰＤの表面上に形成さ
れている。ＯＦＤ（Ｏｖｅｒ Ｆｌｏｗ Ｄｒａｉｎ）
電圧を制御するための浅いｐ型ウェル２００ａが各ｎ型
ホトダイオードＰＤの下部に形成され、深いｐ型ウェル
２００ｂが各ｎ型ＶＣＣＤ領域の下部に形成されてい
る。FIG. 3A is a longitudinal sectional view of a conventional interlaced CCD image element taken along the line aa 'of FIG. 2, and is a longitudinal sectional view of a portion where a transfer gate is formed. FIG. 3B is a longitudinal sectional view of a conventional interlaced CCD image element taken along the line bb 'in FIG.
FIG. 4 is a longitudinal sectional view of a portion where a transfer gate is not formed. In a conventional CCD image device, a p-type well 200 is formed on an n-type substrate 100, and n-type
The photodiode PD and the n-type VCCD region are formed separately from each other by a channel stop region ST. Further, ap + -type thin film 300 for applying an initial bias voltage is formed on the surface of the n-type photodiode PD. OFD (Over Flow Drain)
A shallow p-type well 200a for controlling voltage is formed below each n-type photodiode PD, and a deep p-type well 200b is formed below each n-type VCCD region.
【０００６】図３（ａ）で、各ｎ型ＶＣＣＤ領域および
チャネルストップ領域ＳＴの上部には１対のトランスフ
ァゲート電極ＰＧ1 の中、第１クロック信号Ｖφ1 を印
加するためのトランスファゲート電極ＰＧ1bが形成さ
れ、前記ホトダイオードＰＤと前記ＶＣＣＤ領域とを連
結するための第１トランスファゲートＴＧ1 が前記トラ
ンスファゲート電極ＰＧ1bに連結されている。In FIG. 3A, a transfer gate electrode PG for applying a first clock signal Vφ 1 among a pair of transfer gate electrodes PG 1 is provided above each n-type VCCD region and channel stop region ST. 1b is formed, the first transfer gate TG 1 for connecting the photodiode PD and the VCCD region is connected to the transfer gate electrode PG 1b.
【０００７】図３（ｂ）で、各ｎ型ＶＣＣＤ領域および
チャネルストップ領域ＳＴの上部には１対のトランスフ
ァゲート電極ＰＧ1 の中、第２クロック信号Ｖφ2 を印
加するためのトランスファゲート電極ＰＧ1aが形成され
ている。前記ｎ型ＶＣＣＤ領域とホトダイオードＰＤと
はチャネルストップ領域ＳＴにより互いに隔離されてい
る。In FIG. 3B, a transfer gate electrode PG for applying a second clock signal Vφ 2 among a pair of transfer gate electrodes PG 1 is provided above each n-type VCCD region and channel stop region ST. 1a is formed. The n-type VCCD region and the photodiode PD are isolated from each other by a channel stop region ST.
【０００８】図４は、トランスファゲート電極ＰＧ1 ，
ＰＧ2 に印加するためのＶＣＣＤクロック信号Ｖφ1−
Ｖφ4 のタイミング図であり、図５は、図４の単位区
間（Ｋ）においてのＶＣＣＤクロック信号Ｖφ1−Ｖφ4
のタイミング図である。FIG. 4 shows transfer gate electrodes PG 1 ,
VCCD clock signal Vφ 1 − to be applied to PG 2
FIG. 5 is a timing chart of Vφ 4 , and FIG. 5 is a diagram showing the VCCD clock signal Vφ 1 −Vφ 4 in the unit section (K) of FIG.
FIG.
【０００９】上述の構造を有する従来のインターレース
方式のＣＣＤ映像素子の動作を説明する。ホトダイオー
ドＰＤに光が入射されると、入射された光の強さにより
ホトダイオードＰＤより信号電荷が発生され、発生され
た信号電荷はトランスファゲート電極ＰＧ1 ，ＰＧ2 に
印加されるＶＣＣＤクロック信号Ｖφ1−Ｖφ4によりＶ
ＣＣＤ領域に電送される。奇数フィールドでは、トラン
スファゲート電極ＰＧ1 に印加されるＶＣＣＤクロック
信号Ｖφ1−Ｖφ2 により第１トランスファゲートＴＧ1
に‘ハイ’状態の電圧Ｖ1 が印加され、奇数番目の水平
走査ライン上に配列されたホトダイオードＰＤ1 で発生
された信号電荷がＶＣＣＤ領域に電送される。The operation of the conventional interlaced CCD image element having the above structure will be described. When light is incident on the photodiode PD, signal charges are generated from the photodiode PD according to the intensity of the incident light, and the generated signal charges are applied to the VCCD clock signal Vφ 1 applied to the transfer gate electrodes PG 1 and PG 2. V by -Vφ 4
It is transmitted to the CCD area. In the odd field, VCCD clock signal Vφ 1 -Vφ 2 by the first transfer gate TG 1 is applied to the transfer gate electrode PG 1
Voltage V 1 of the "high" state is applied to the odd-numbered generated signal charges in the photodiode PD 1, which is arranged in the horizontal scanning line on is electrical transmission to the VCCD region.
【００１０】一方、偶数フィールドでは、トランスファ
ゲート電極ＰＧ 2 に印加されるＶＣＣＤクロック信号Ｖ
φ3−Ｖφ4 により第２トランスファゲートＴＧ2 に
‘ハイ’状態の電圧Ｖ2 が印加され、偶数番目の水平走
査ライン上に配列されたホトダイオードＰＤ2 で発生さ
れた信号電荷がＶＣＣＤ領域に電送される。On the other hand, in an even field, the VCCD clock signal V applied to the transfer gate electrode PG 2
φ 3 -Vφ is 4 by the voltage V 2 of the 'high' state to the second transfer gate TG 2 is applied, electrical transmission even-numbered generated signal charges in the photodiode PD 2, which is arranged in the horizontal scanning line on within VCCD region Is done.
【００１１】ＶＣＣＤ領域へ電送された信号電荷はＨＣ
ＣＤ領域に電送され、ＨＣＣＤ領域に印加されるＨＣＣ
Ｄクロック信号によりセンシング増幅器に印加されて最
終に電圧情報として外部へ出力される。The signal charge transmitted to the VCCD area is HC
HCC transmitted to CD area and applied to HCCD area
The signal is applied to the sensing amplifier by the D clock signal and finally output to the outside as voltage information.
【００１２】前述した方式として出力された映像信号
は、図６に示すような形態として配列されるが、奇数フ
ィールドで第１トランスファゲートＴＧ1 の‘ハイ’状
態の電圧Ｖ1 が印加され出力される映像信号が“１”と
表示された位置に配列され、偶数フィールドで第２トラ
ンスファゲートＴＧ2 に‘ハイ’状態の電圧Ｖ2 が印加
され出力される映像信号が“２”と表示される位置に配
列される。[0012] The video signal output as the above-described manner is arranged in the form as shown in FIG. 6, the voltage V 1 of the first transfer gate TG 1 'high' state is applied is output at the odd field that video signal is arranged to "1" and the display position, the video signal voltage V 2 of the 'high' state second to the transfer gate TG 2 in the even field is being applied output is displayed as "2" Arranged in position.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、従来の
インターレース方式のＣＣＤ映像素子は、各ＶＣＣＤ領
域の一側にのみホトダイオードが配列されているので画
像の解像度が低いという欠点があった。画像の解像度を
向上させるためホトダイオード領域を広げる試みがなさ
れたが、同一のチップサイズにおいては、ホトダイオー
ド領域がＶＣＣＤ領域により面積制約を受けるので困難
であった。結局従来は、チップ面積を増加しなければな
らなかった。However, the conventional interlaced CCD image element has a disadvantage that the resolution of the image is low because the photodiodes are arranged only on one side of each VCCD area. Attempts have been made to increase the photodiode area in order to improve the resolution of the image, but it has been difficult with the same chip size since the photodiode area is limited in area by the VCCD area. In the past, conventionally, the chip area had to be increased.
【００１４】本発明は、上述した従来の技術の問題点を
解消するためのもので、ＶＣＣＤを垂直方向にジグザグ
形で形成し、ＶＣＣＤの左右両側にホトダイオードを各
々配列して同一のチップサイズで画面の解像度を向上さ
せることができるＣＣＤ映像素子を提供することが目的
である。An object of the present invention is to solve the above-mentioned problems of the prior art, in which a VCCD is formed in a zigzag shape in the vertical direction, and photodiodes are arranged on both the left and right sides of the VCCD so as to have the same chip size. It is an object of the present invention to provide a CCD image device capable of improving the resolution of a screen.
【００１５】[0015]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、左右両側に、規則的に、かつ交
互に湾曲部を有するジグザグ形に形成された各ＶＣＣＤ
領域が水平方向に一定の間隔をおいて配列された複数の
ＶＣＣＤ領域と；前記各ＶＣＣＤ領域から電送された信
号電荷を電圧情報と変換して出力されるためのＨＣＣＤ
領域と；チャネルストップ領域により各ＶＣＣＤ領域と
隔離されてＶＣＣＤ領域の左右両側に各々配列された複
数のホトダイオードと；ここで複数のホトダイオードの
中の第１ホトダイオードは奇数番目の水平走査ライン上
で各ＶＣＣＤ領域の湾曲部の左側に配列され、第２ホト
ダイオードは偶数番目の水平走査ライン上でＶＣＣＤ領
域の湾曲部の右側に配列され、第３ホトダイオードは奇
数番目の水平走査ライン上で各ＶＣＣＤ領域の湾曲部の
右側に配列され、第４ホトダイオードは偶数番目の水平
走査ライン上で各ＶＣＣＤ領域の湾曲部の左側に配列さ
れ、かつ、前記第３ホトダイオードに垂直方向に、一直
線上に配列される。According to the present invention, there is provided, in accordance with the present invention, a VCCD formed in a zigzag shape having curved portions on both left and right sides regularly and alternately.
A plurality of VCCD areas in which areas are arranged at regular intervals in the horizontal direction; and an HCCD for converting signal charges transmitted from each of the VCCD areas into voltage information and outputting the converted information.
A plurality of photodiodes arranged on the left and right sides of the VCCD area separated from the respective VCCD areas by a channel stop area; wherein the first photodiodes of the plurality of photodiodes are arranged on odd-numbered horizontal scanning lines. The second photodiode is arranged on the left side of the curved portion of the VCCD area, the second photodiode is arranged on the even-numbered horizontal scanning line to the right of the curved section of the VCCD area, and the third photodiode is arranged on the odd-numbered horizontal scanning line of each VCCD area. The fourth photodiodes are arranged on the right side of the curved portion, and the fourth photodiodes are arranged on the even-numbered horizontal scanning lines on the left side of the curved portion in each VCCD region, and are arranged on the third photodiode in a straight line in the vertical direction.
【００１６】各ＶＣＣＤ領域と前記第１ホトダイオード
とを連結するための第１トランスファゲートと；各ＶＣ
ＣＤ領域と前記第２ホトダイオードとを連結するための
第２トランスファゲートと；各ＶＣＣＤ領域と前記第３
ホトダイオードとを連結するための第３トランスファゲ
ートと；各ＶＣＣＤ領域と前記第４ホトダイオードとを
連結するための第４トランスファゲートと；チャネルス
トップ領域とＶＣＣＤ領域上とに形成されて前記第１ホ
トダイオードに連結された第１ＶＣＣＤクロック信号印
加用第１トランスファゲート電極と；チャネルストップ
領域とＶＣＣＤ領域上とに形成されて前記第３ホトダイ
オードに連結された第２ＶＣＣＤクロック信号印加用第
２トランスファゲート電極と；チャネルストップ領域と
ＶＣＣＤ領域上とに形成されて前記第４ホトダイオード
に連結された第３ＶＣＣＤクロック信号印加用第３トラ
ンスファゲート電極と；チャネルストップ領域とＶＣＣ
Ｄ領域上とに形成されて前記第２ホトダイオードに連結
された第４ＶＣＣＤクロック信号印加用第４トランスフ
ァゲート電極と；を含む。A first transfer gate for connecting each VCCD region to the first photodiode;
A second transfer gate for connecting a CD region to the second photodiode; each VCCD region and the third transfer gate;
A third transfer gate for connecting a photodiode; a fourth transfer gate for connecting each VCCD region to the fourth photodiode; a third transfer gate formed on a channel stop region and the VCCD region and connected to the first photodiode. A first transfer gate electrode for applying a first VCCD clock signal; a second transfer gate electrode for applying a second VCCD clock signal formed on the channel stop region and the VCCD region and connected to the third photodiode; A third transfer gate electrode for applying a third VCCD clock signal formed on the stop area and the VCCD area and connected to the fourth photodiode; a channel stop area and VCC
And a fourth transfer gate electrode for applying a fourth VCCD clock signal formed on the D region and connected to the second photodiode.
【００１７】[0017]
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。まず、図７に示すように、本発明のＣＣＤ
映像素子は、垂直方向にジグザグ形で長く延長された各
ＶＣＣＤ領域が、水平方向に一定の間隔をおいて配列さ
れた複数のＶＣＣＤ領域と、奇数番目の水平走査ライン
上でチャネルストップ領域ＳＴにより各ＶＣＣＤ領域と
隔離されてＶＣＣＤ領域の湾曲部の左側に配列された、
入射光にしたがって信号を発生するための第１ホトダイ
オードＰＤ61と、奇数番目の水平走査ライン上でチャネ
ルストップ領域ＳＴにより各ＶＣＣＤ領域と隔離されて
ＶＣＣＤ領域の湾曲部の右側に配列された、入射光にし
たがって信号を発生するための第３ホトダイオードＰＤ
63と、偶数番目の水平走査ライン上でチャネルストップ
領域ＳＴにより各ＶＣＣＤ領域と隔離されてＶＣＣＤ領
域の湾曲部の左側に配列された、入射光にしたがって信
号を発生するための第４ホトダイオードＰＤ64と、偶数
番目の水平走査ライン上でチャネルストップ領域ＳＴに
より各ＶＣＣＤ領域と隔離されてＶＣＣＤ領域の湾曲部
の右側に配列された、入射光にしたがって信号を発生す
るための第２ホトダイオードＰＤ62と、前記ＶＣＣＤ領
域を通して電送された第１乃至第４ホトダイオードＰＤ
61〜ＰＤ64の信号電荷をセンシング増幅器に電送するた
めのＨＣＣＤ領域と前記ＨＣＣＤ領域より電送された電
荷情報を電圧情報と変換して外部に出力するためのセン
シング増幅器とから構成される。An embodiment of the present invention will be described below with reference to the accompanying drawings. First, as shown in FIG.
The image element is composed of a plurality of VCCD areas, each of which is extended in a zigzag shape in the vertical direction and arranged at regular intervals in the horizontal direction, and a channel stop area ST on odd-numbered horizontal scanning lines. It is arranged on the left side of the curved portion of the VCCD area so as to be isolated from each VCCD area.
A first photodiode PD 61 for generating a signal in accordance with incident light, are arranged by a channel stop region ST on odd-numbered horizontal scanning lines on the right side of the curved portion of the isolated and each VCCD region VCCD region, incident Third photodiode PD for generating a signal according to light
63, and a fourth photodiode PD 64 arranged on the left side of the curved portion of the VCCD area, separated from each VCCD area by a channel stop area ST on even-numbered horizontal scanning lines, for generating a signal according to incident light. If, arranged on the right side of the curved portion of the isolated and each VCCD region VCCD region by a channel stop region ST on even-numbered horizontal scanning lines, and the second photodiodes PD 62 for generating a signal according to incident light , The first to fourth photodiodes PD transmitted through the VCCD region
It comprises an HCCD area for transmitting the signal charges of 61 to PD 64 to the sensing amplifier, and a sensing amplifier for converting the charge information transmitted from the HCCD area into voltage information and outputting it to the outside.
【００１８】図８は、図７の本発明のインターレース方
式のＣＣＤ映像素子のレイアウト図である。本発明で
は、ホトダイオードＰＤ61〜ＰＤ64に蓄積された信号電
荷をＶＣＣＤ領域に電送させるための４個のトランスフ
ァゲートＴＧが形成されている。第１トランスファゲー
トＴＧ1 は、奇数フィールドで奇数番目の水平走査ライ
ンに配列されたホトダイオードの中の各ＶＣＣＤ領域の
湾曲部の左側に位置したホトダイオードＰＤ61の信号電
荷をＶＣＣＤ領域に電送させるためのトランスファゲー
トであり、第３トランスファゲートＴＧ3 は、奇数フィ
ールドで奇数番目の水平走査ラインに配列されたホトダ
イオードの中、各ＶＣＣＤ領域の湾曲部の右側に位置し
たホトダイオードＰＤ63の信号電荷をＶＣＣＤ領域に電
送させるためのトランスファゲートであり、第４トラン
スファゲートＴＧ4 は、偶数フィールドで偶数番目の水
平走査ラインに配列されたホトダイオードの中、各ＶＣ
ＣＤ領域の湾曲部の左側に位置したホトダイオードＰＤ
64の信号電荷をＶＣＣＤ領域に電送させるためのトラン
スファゲートであり、第２トランスファゲートＴＧ2
は、偶数フィールドで偶数番目の水平走査ラインに配列
されたホトダイオードの中、各ＶＣＣＤ領域の湾曲部の
右側に位置したホトダイオードＰＤ62の信号電荷をＶＣ
ＣＤ領域に電送させるためのトランスファゲートであ
る。FIG. 8 is a layout diagram of the interlaced CCD image element of the present invention shown in FIG. In the present invention, four transfer gates TG to be electronically transfer the signal charges accumulated in the photodiode PD 61 -PD 64 to VCCD region is formed. The first transfer gate TG 1 is the odd odd field horizontal scanning of each VCCD regions in the photodiodes arranged in the line curved portion for electrical transmission of the signal charges of the photodiode PD 61 located on the left side in the VCCD region of a transfer gate, the third transfer gate TG 3 is odd in the photodiodes arranged in the horizontal scanning line, VCCD region signal charges of the photodiode PD 63 located on the right side of the curved portion of each VCCD region an odd field to a transfer gate for causing the electrical transmission, fourth transfer gates TG 4 is in the even-numbered photodiodes arranged in a horizontal scanning line in an even field, each VC
Photodiode PD located on the left side of curved portion in CD area
A transfer gate for transmitting 64 signal charges to the VCCD area, and a second transfer gate TG 2
The signal charge of the photodiode PD 62 located on the right side of the curved portion of each VCCD region among the photodiodes arranged on the even-numbered horizontal scanning lines in the even field is represented by VC.
This is a transfer gate for transmitting electric power to the CD area.
【００１９】ホトダイオードＰＤは、その幅ａ1 がＶＣ
ＣＤ領域の幅ａ2 と同様になるように形成し、奇数番目
の水平走査ライン上の各ＶＣＣＤ領域の湾曲部の右側の
ホトダイオードＰＤ63と、偶数番目の水平走査ライン上
の各ＶＣＤ領域の湾曲部の左側のホトダイオードＰＤ64
とは垂直方向に、一直線上に配列されるように形成され
た。The photodiode PD has a width a 1 of VC
Formed to be similar to the width a 2 of CD region, the curvature of the odd-numbered and right photodiodes PD 63 of the curved portion of each VCCD regions on the horizontal scan lines, each VCD areas on even-numbered horizontal scanning lines Photodiode PD 64 on left side of section
Are formed so as to be arranged in a straight line in the vertical direction.
【００２０】前記第１ホトダイオードＰＤ61には第１Ｖ
ＣＣＤクロック信号Ｖφ1 が印加される第１トランスフ
ァゲート電極ＰＧ1bが連結され、前記第３ホトダイオー
ドＰＤ 63 には、第２ＶＣＣＤクロック信号Ｖφ2 が印加
される第２トランスファゲート電極ＰＧ1aが連結され、
前記第４ホトダイオードＰＤ 64 には第３ＶＣＣＤクロッ
ク信号Ｖφ3 が印加される第３トランスファゲート電極
ＰＧ2bが連結され、前記第２ホトダイオードＰＤ 62 には
第４ＶＣＣＤクロック信号Ｖφ4 が印加する第４トラン
スファゲート電極ＰＧ2aが連結されている。したがっ
て、ホトダイオードＰＤ61〜ＰＤ64に蓄積された信号電
荷は第１乃至第４トランスファゲート電極ＰＧ1a，ＰＧ
1b，ＰＧ2a，ＰＧ2bに印加される第１乃至第４ＶＣＣＤ
クロック信号Ｖφ1〜Ｖφ4により４相としてＶＣＣＤ領
域に電送される。[0020] The the first photodiode PD 61 a 1V
The first transfer gate electrode PG 1b to CCD clock signal V.phi 1 is applied is connected, the third Hotodaio
The second transfer gate electrode PG 1a to which the second VCCD clock signal Vφ 2 is applied is connected to the gate PD 63 ,
A third transfer gate electrode PG 2b to which a third VCCD clock signal Vφ 3 is applied is connected to the fourth photodiode PD 64 , and a fourth transfer gate to which a fourth VCCD clock signal Vφ 4 is applied to the second photodiode PD 62. The electrode PG 2a is connected. Therefore, the signal charge accumulated in the photodiode PD 61 -PD 64 the first to fourth transfer gate electrode PG 1a, PG
1b to 1st to 4th VCCD applied to PG 2a and PG 2b
The signals are transmitted to the VCCD area as four phases by the clock signals Vφ 1 to Vφ 4 .
【００２１】このようなＣＣＤ映像素子は、各ＶＣＣＤ
領域を擬似ホトダイオードとすると、１つの擬似ホトダ
イオードを複数の実ホトダイオードが包囲する構造とな
る。その結果ホトダイオードに書き込まれるデータの信
頼性が高まる。Such a CCD image element is composed of each VCCD.
Assuming that the region is a pseudo photodiode, one pseudo photodiode is surrounded by a plurality of real photodiodes. As a result, the reliability of the data written to the photodiode increases.
【００２２】図９は図８のｃ−ｃ′線による本発明のＣ
ＣＤ映像素子の縦断面図であり、図１０は図８のｄ−
ｄ′線による本発明のＣＣＤ映像素子の縦断面図であ
る。本発明のＣＣＤ映像素子は、ｐ型ウェル２００がｎ
型基板１００上に形成され、前記ｐ型ウェル２００内に
は各ＶＣＣＤ領域と奇数番目の水平走査ライン上のＶＣ
ＣＤ領域の左右両側のホトダイオードＰＤ61，ＰＤ 63と
がチャネルストップ領域ＳＴによって隔離されて連続的
に配列されている。各々のｎ型ホトダイオードＰＤ61，
ＰＤ63の表面上には初期バイアス電圧を印加するための
ｐ+ 型薄膜３００が形成されている。各ｎ型ホトダイオ
ードＰＤ61，ＰＤ63の下部にはＯＦＤ電圧を制御するた
めの浅いｐ型ウェル２００ａが形成され、各ｎ型ＶＣＣ
Ｄ領域の下部には深いｐ型ウェル２００ｂが形成されて
いる。FIG. 9 shows a C-C 'line of the present invention taken along the line cc'
FIG. 10 is a vertical cross-sectional view of the CD image element, and FIG.
FIG. 2 is a vertical sectional view of the CCD image element of the present invention taken along line d ′. In the CCD image element of the present invention, the p-type well 200 has n
Formed on the mold substrate 100, and each of the VCCD regions and VCs on odd-numbered horizontal scanning lines are formed in the p-type well 200.
Photodiode PD 61 of the left and right sides of CD area, and P D 63 are successively arranged are separated by a channel stop region ST. Each n-type photodiode PD 61 ,
A p + type thin film 300 for applying an initial bias voltage is formed on the surface of the PD 63 . The bottom of each n-type photodiode PD 61, PD 63 is formed shallow p-type well 200a for controlling the OFD voltage, the n-type VCC
A deep p-type well 200b is formed below the D region.
【００２３】図９を参照すれば、各ｎ型ＶＣＣＤ領域お
よびその左側のホトダイオードＰＤ61間の上側には、こ
れらを相互連結するための第１トランスファゲートＴＧ
1 が形成され、この第１トランスファゲートＴＧ1 は各
ＶＣＣＤ領域とチャネルストップ領域ＳＴ上に形成され
た第１ＶＣＣＤクロック信号印加用の第１トランスファ
ゲート電極ＰＧ1bとに連結されている。ＶＣＣＤ領域と
その右側のホトダイオードＰＤ63とは、チャネルストッ
プ領域ＳＴにより隔離されている。[0023] Referring to FIG. 9, on the upper side between the photodiode PD 61 of each n-type VCCD region and the left, the first transfer gate TG to these interconnecting
1 is formed, the first transfer gate TG 1 is connected to the first transfer gate electrode P G 1b for the 1VCCD clock signal applied which is formed on each VCCD region and the channel stop region ST. The VCCD region and the photodiode PD 63 on the right side thereof are separated by a channel stop region ST.
【００２４】図１０を参照すれば、前記構成とは異なっ
て各ｎ型ＶＣＣＤ領域およびその右側のホトダイオード
ＰＤ63間の上側には、これらを相互連結するための第３
トランスファゲートＴＧ3 が形成され、この第３トラン
スファゲートＴＧ3 は各ＶＣＣＤ領域とチャネルストッ
プ領域ＳＴ上に形成された第２ＶＣＣＤクロック信号印
加用の第２トランスファゲート電極ＰＧ1aとに連結され
ている。ＶＣＣＤ領域とその左側のホトダイオードＰＤ
61とは、チャネルストップ領域ＳＴにより隔離されてい
る。Referring to FIG. 10, different from the above-described configuration, a third portion for interconnecting them is provided between each n-type VCCD region and the photodiode PD 63 on the right side thereof.
Transfer gate TG 3 is formed, the third transfer gate TG 3 is connected to the second transfer gate electrode P G 1a for the 2VCCD clock signal applied which is formed on each VCCD region and the channel stop region ST . VCCD area and photodiode PD on the left side
61 is isolated from the channel stop region ST.
【００２５】前述した構成の本発明のＣＣＤ映像素子の
動作を説明する。図１１は本発明に用いられるトランス
ファゲート電極に印加されるＶＣＣＤクロック信号Ｖφ
1〜Ｖφ4のタイミング図であり、図１２は図１１の単位
区間（Ｋ）で発生されるＶＣＣＤクロック信号Ｖφ1〜
Ｖφ4のパルス波形図である。ホトダイオードＰＤに光
が入射されると、入射された光の強さによりホトダイオ
ードＰＤで信号電荷が発生され、発生された信号電荷は
第１乃至第４トランスファゲート電極ＰＧ1a，ＰＧ1b，
ＰＧ2a，ＰＧ2bに印加されるＶＣＣＤクロック信号Ｖφ
1〜Ｖφ4によりＶＣＣＤ領域に電送される。この時、奇
数フィールドでは第１トランスファゲート電極ＰＧ1bに
印加される第１ＶＣＣＤクロック信号Ｖφ1 により第１
トランスファゲートＴＧ1 に‘ハイ’状態の電圧Ｖ1 が
印加され、奇数番目の水平走査ラインの各ＶＣＣＤ領域
の左側ホトダイオードＰＤ61の信号電荷が各ＶＣＣＤ領
域に電送され、第２トランスファゲート電極ＰＧ1aに印
加される第２ＶＣＣＤクロック信号Ｖφ2 により第３ト
ランスファゲートＴＧ3に‘ハイ’状態の電圧Ｖ2が印加
され、奇数番目の水平走査ラインの各ＶＣＣＤ領域の右
側ホトダイオードＰＤ63の信号電荷が各ＶＣＣＤ領域に
電送される。The operation of the CCD image element of the present invention having the above-described configuration will be described. FIG. 11 shows a VCCD clock signal Vφ applied to the transfer gate electrode used in the present invention.
1 is a timing diagram of ~Vφ 4, 12 VCCD clock signals V.phi 1 ~ generated by unit interval (K) in FIG. 11
It is a pulse waveform diagram of V.phi 4. When light is incident on the photodiode PD, signal charges are generated in the photodiode PD according to the intensity of the incident light, and the generated signal charges are transferred to the first to fourth transfer gate electrodes PG 1a , PG 1b , and PG 1b .
VCCD clock signal Vφ applied to PG 2a and PG 2b
By 1 ~Vφ 4 are electrical transmission to the VCCD region. At this time, in the odd field, the first VCCD clock signal Vφ 1 applied to the first transfer gate electrode PG 1b causes the first field.
Voltage V 1 of the 'high' state to the transfer gate TG 1 is applied, the signal charges of the left photodiode PD 61 of each VCCD regions of the odd-numbered horizontal scanning lines are electrical transmission to each VCCD region, a second transfer gate electrode PG 1a voltage V 2 of the third 'high' state to the transfer gate TG 3 is applied by the 2VCCD clock signal V.phi 2 applied to the signal charges of the right photodiode PD 63 of each VCCD regions of the odd-numbered horizontal scan lines each It is transmitted to the VCCD area.
【００２６】一方、偶数フィールドでは、第３トランス
ファゲート電極ＰＧ2bに印加される第３ＶＣＣＤクロッ
ク信号Ｖφ3 により第４トランスファゲートＴＧ4 に
‘ハイ’状態の電圧Ｖ 3 が印加され、偶数番目の水平走
査ラインの各ＶＣＣＤ領域の左側ホトダイオードＰＤ64
の信号電荷が各ＶＣＣＤ領域に電送され、第４トランス
ファゲート電極ＰＧ2aに印加される第４ＶＣＣＤクロッ
ク信号Ｖφ4 により第２トランスファゲートＴＧ2 に
‘ハイ’状態の電圧Ｖ4 が印加され、偶数番目の水平走
査ラインの各ＶＣＣＤ領域の右側ホトダイオードＰＤ62
の信号電荷が各ＶＣＣＤ領域に電送される。On the other hand, in the even-numbered field, the "high" state voltage V 3 is applied to the fourth transfer gate TG 4 by the third VCCD clock signal Vφ 3 applied to the third transfer gate electrode PG 2b. Is applied, and the left photodiode PD 64 of each VCCD area of the even-numbered horizontal scanning line is applied.
Signal charges are electrical transmission to each VCCD region, fourth transfer gate electrode P first 4VCCD clock signal V.phi 4 by the second transfer gate TG 2 to a voltage V 4 of the 'high' state is applied to the G 2a is applied, the even The right photodiode PD 62 in each VCCD area of the th horizontal scanning line
Is transmitted to each VCCD region.
【００２７】ＶＣＣＤ領域へ電送された信号電荷は、Ｈ
ＣＣＤ領域に電送され、ＨＣＣＤ領域に印加されるＨＣ
ＣＤクロック信号によりセンシング増幅器に印加されて
最終に電圧情報として外部へ出力される。The signal charge transmitted to the VCCD area is H
HC transmitted to the CCD area and applied to the HCCD area
It is applied to the sensing amplifier by the CD clock signal, and is finally output to the outside as voltage information.
【００２８】前述した方式として出力された映像信号
は、図３に示すような形態として配列されるが、第１ト
ランスファゲートＴＧ1 に第１ＶＣＣＤクロック信号Ｖ
φ1 により駆動電圧Ｖ1 が印加されて出力される映像信
号が“１”と表示された位置に配列され、第３トランス
ファゲートＴＧ3 に第２ＶＣＣＤクロック信号Ｖφ2 に
より駆動電圧Ｖ2 が印加されて出力される映像信号が
“３”と表示された位置に配列され、第４トランスファ
ゲートＴＧ4 に第３ＶＣＣＤクロック信号Ｖφ3 により
駆動電圧Ｖ3 が印加されて出力される映像信号が“４”
と表示された位置に配列され、第２トランスファゲート
ＴＧ2 に第４ＶＣＣＤクロック信号Ｖφ4 により駆動電
圧Ｖ4 が印加されて出力される映像信号が“２”と表示
された位置に配列される。The video signal outputted as the above-described manner is arranged in the form as shown in FIG. 3, the 1VCCD clock signal V to the first transfer gate TG 1
φ video signal driving voltages V 1 is output is applied by one are arranged at a position labeled "1", the first 2VCCD clock signal V.phi 2 is a drive voltage V 2 is applied to the third transfer gate TG 3 The output video signal is arranged at a position indicated as “3”, and the driving voltage V 3 is applied to the fourth transfer gate TG 4 by the third VCCD clock signal Vφ 3, and the output video signal is “4”.
Arranged in the display position and the driving voltage V 4 by the 4VCCD clock signal V.phi 4 is arranged at a position where the video signal is displayed as "2" output is applied to the second transfer gate TG 2.
【００２９】図１４は、各ＶＣＣＤ領域を擬似ホトダイ
オードとして、前記動作により表示される１つの画面を
示したものである。擬似ホトダイオードから得られた画
像位置は［Ｃ］と表示された部分に配置されている。実
際値に近似した値を得られる。各フィールドで得られた
各フィールドの画像情報［１］［２］［３］［４］を合
算して４で割り算して［Ｃ］位置のはこの近似した実際
値である。其の他、［Ｔ］［ＴＲ］［Ｌ］［Ｒ］［Ｂ］
［ＢＬ］などは［Ｃ］の変形として映像の縁部に位置し
た擬似ホトダイオードを求めるための計算形式を示す。FIG. 14 shows one screen displayed by the above operation with each VCCD area as a pseudo photodiode. The image position obtained from the pseudo-photodiode is located at the portion indicated by [C]. A value close to the actual value can be obtained. The image information [1] [2] [3] [4] of each field obtained in each field is added and divided by 4, and the [C] position is the approximate actual value. In addition, [T] [TR] [L] [R] [B]
[BL] and the like show a calculation format for obtaining a pseudo photodiode located at the edge of an image as a modification of [C].
【００３０】[0030]
【発明の効果】以上に説明したように、本発明によれ
ば、同一のチップサイズにおいてＶＣＣＤ領域が占有す
る比率を減少してホトダイオードの面積占有の比率を向
上させるものであり、しかも解像度を増大させることが
できる。また、ＶＣＣＤをジグザグ形で配置して擬似ホ
トダイオードの周囲に実ホトダイオードを配置すること
により、擬似ホトダイオードへ書き込むデータの信頼性
を向上させことができる。ＶＣＣＤ領域にも擬似ホトダ
イオードがあることになるので、ホトダイオード領域を
最大に拡張することができる効果を得ることができる。As described above, according to the present invention, the ratio of the area occupied by the photodiodes is improved by reducing the ratio occupied by the VCCD region in the same chip size, and the resolution is increased. Can be done. Further, by arranging the VCCDs in a zigzag shape and arranging the real photodiodes around the pseudo photodiodes, the reliability of data written to the pseudo photodiodes can be improved. Since the pseudo photodiode also exists in the VCCD area, the effect of maximizing the photodiode area can be obtained.
【図１】従来のインターレース方式のＣＣＤ映像素子構
成図である。FIG. 1 is a configuration diagram of a conventional interlaced CCD image element.
【図２】図１の詳細レイアウト図である。FIG. 2 is a detailed layout diagram of FIG. 1;
【図３】図２のａ−ａ′線，ｂ−ｂ′線の縦断面図であ
る。FIG. 3 is a longitudinal sectional view taken along lines aa ′ and bb ′ in FIG. 2;
【図４】従来のインターレース方式のＶＣＣＤクロック
信号タイミング図である。FIG. 4 is a timing chart of a conventional interlaced VCCD clock signal.
【図５】図４の単位区間（Ｋ）のパルス波形図である。FIG. 5 is a pulse waveform diagram of a unit section (K) in FIG. 4;
【図６】従来のインターレース方式による１つの画面の
構成図である。FIG. 6 is a configuration diagram of one screen according to a conventional interlace method.
【図７】本発明によるＣＣＤ映像素子の構成図である。FIG. 7 is a configuration diagram of a CCD image element according to the present invention.
【図８】図７のレイアウト図である。FIG. 8 is a layout diagram of FIG. 7;
【図９】図８のｃ−ｃ′線の縦断面図である。FIG. 9 is a vertical sectional view taken along the line cc 'of FIG. 8;
【図１０】図８のｄ−ｄ′線の縦断面図である。FIG. 10 is a vertical sectional view taken along line dd ′ of FIG. 8;
【図１１】本発明によるＶＣＣＤのクロック信号タイミ
ング図である。FIG. 11 is a clock signal timing diagram of a VCCD according to the present invention.
【図１２】図１１の単位区間（Ｋ）のパルス波形図であ
る。FIG. 12 is a pulse waveform diagram of a unit section (K) in FIG. 11;
【図１３】本発明による１つの画面の画素構成図であ
る。FIG. 13 is a diagram illustrating a pixel configuration of one screen according to the present invention.
【図１４】本発明による他の画素構成図である。FIG. 14 is another pixel configuration diagram according to the present invention.
ＰＤ ホトダイオード ＴＧ1−ＴＧ4 トランスファゲート Ｖφ1−Ｖφ4 ＶＣＣＤクロック信号 ＰＧ ゲート電極 ＳＴ チャネルストップ領域 １００ ｎ型基板 ２００ ｐ型基板 ３００ ｐ+ 型薄膜PD photodiode TG 1 -TG 4 transfer gate Vφ 1 -Vφ 4 VCCD clock signal PG gate electrode ST channel stop region 100 n-type substrate 200 p-type substrate 300 p + -type thin film
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−100576（ＪＰ，Ａ) 特開 昭55−163951（ＪＰ，Ａ) 特開 昭60−66587（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/14 - 27/148 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-56-100576 (JP, A) JP-A-55-163951 (JP, A) JP-A-60-66587 (JP, A) (58) Field (Int.Cl. 7 , DB name) H01L 27/14-27/148
Claims (3)
を有するジグザグ形で形成された各ＶＣＣＤ領域が、水
平方向に一定の間隔をおいて配列された複数のＶＣＣＤ
領域と；第１ホトダイオードは奇数番目の水平走査ライ
ン上で各ＶＣＣＤ領域の湾曲部の左側に配列され、第２
ホトダイオードは偶数番目の水平走査ライン上でＶＣＣ
Ｄ領域の湾曲部の右側に配列され、第３ホトダイオード
は奇数番目の水平走査ライン上で各ＶＣＣＤ領域の湾曲
部の右側に配列され、第４ホトダイオードは偶数番目の
水平走査ラインより各ＶＣＣＤ領域の湾曲部の左側に配
列された各ＶＣＣＤ領域と隔離されてＶＣＣＤ領域の左
右側に各々配列された複数のホトダイオードと；前記各
ＶＣＣＤ領域から電送された信号電荷を電圧情報に変換
して出力させるためのＨＣＣＤ領域と；各ＶＣＣＤ領域
と前記第１ホトダイオードとを連結するための第１トラ
ンスファゲートと；各ＶＣＣＤ領域と前記第２ホトダイ
オードとを連結するための第２トランスファゲートと；
各ＶＣＣＤ領域と前記第３ホトダイオードとを連結する
ための第３トランスファゲートと；各ＶＣＣＤ領域と前
記第４ホトダイオードとを連結するための第４トランス
ファゲートと；チャネルストップ領域とＶＣＣＤ領域上
とに形成されて前記第１ホトダイオードに連結された第
１ＶＣＣＤクロック信号印加用の第１トランスファゲー
ト電極と；チャネルストップ領域とＶＣＣＤ領域上とに
形成されて前記第３ホトダイオードに連結された第２Ｖ
ＣＣＤクロック信号印加用の第２トランスファゲート電
極と；チャネルストップ領域とＶＣＣＤ領域上とに形成
されて前記第４ホトダイオードに連結された第３ＶＣＣ
Ｄクロック信号印加用の第３トランスファゲート電極
と；チャネルストップ領域とＶＣＣＤ領域上とに形成さ
れて前記第２ホトダイオードに連結された第４ＶＣＣＤ
クロック信号印加用の第４トランスファゲート電極と；
を含むことを特徴とするＣＣＤ映像素子。1. A plurality of VCCDs, each having a zigzag shape having regularly and alternately curved portions, arranged on the left and right sides at regular intervals in the horizontal direction.
A first photodiode is arranged on the odd-numbered horizontal scanning lines on the left side of the curved portion of each VCCD region;
The photodiode is connected to VCC on even-numbered horizontal scan lines.
The third photodiode is arranged on the right side of the curved portion of each VCCD region on odd-numbered horizontal scanning lines, and the fourth photodiode is arranged on the right side of the curved portion of each VCCD region on the odd-numbered horizontal scanning lines. A plurality of photodiodes arranged on the left and right sides of the VCCD area separated from the respective VCCD areas arranged on the left side of the curved portion; and for converting signal charges transmitted from the respective VCCD areas into voltage information and outputting the same. A first transfer gate for connecting each VCCD region to the first photodiode; a second transfer gate for connecting each VCCD region to the second photodiode;
A third transfer gate for connecting each VCCD region to the third photodiode; a fourth transfer gate for connecting each VCCD region to the fourth photodiode; and a channel stop region and formed on the VCCD region. And a first transfer gate electrode for applying a first VCCD clock signal connected to the first photodiode; and a second transfer gate electrode formed on the channel stop region and the VCCD region and connected to the third photodiode.
A second transfer gate electrode for applying a CCD clock signal; a third VCC formed on the channel stop region and the VCCD region and connected to the fourth photodiode.
A third transfer gate electrode for applying a D clock signal; and a fourth VCCD formed on the channel stop region and the VCCD region and connected to the second photodiode.
A fourth transfer gate electrode for applying a clock signal;
A CCD image element comprising:
配列されるホトダイオードの幅と同様であることを特徴
とする前記第１項記載のＣＣＤ映像素子。2. The CCD video device according to claim 1, wherein the width of each VCCD region is the same as the width of photodiodes arranged on both left and right sides thereof.
トダイオードと偶数番目の水平走査ラインの第４ホトダ
イオードとが、垂直方向に、一直線上に配列されたこと
を特徴とする前記第１項記載のＣＣＤ映像素子。3. The first photodiode according to claim 1, wherein the third photodiodes of the odd-numbered horizontal scanning lines and the fourth photodiodes of the even-numbered horizontal scanning lines are vertically aligned on a straight line. CCD image element.
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