JP3237458B2 - Semiconductor wafer and semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、キャリアの走行特性と
キャリアの漏れ防止性能を改善した半導体ウェハ及び半
導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor wafer and a semiconductor device with improved carrier running characteristics and carrier leakage prevention performance.

【０００２】[0002]

【従来の技術】図７は、従来例の電界効果トランジスタ
（ＦＥＴ）用エピタキシャルウェハ構造、および該ウェ
ハから作製したＦＥＴの構造を示す模式断面図である。
図７（ａ）に示すＦＥＴ用エピタキシャルウェハは、半
絶縁性ＧａＡｓ基板１上に高抵抗もしくはｐ^- 型Ａｌ_x
Ｇａ_1-x Ａｓバッファ層２（０＜ｘ≦１）を形成し、そ
の上にｎ型ＧａＡｓ動作層３を形成したものである。図
７（ｂ）に示すＦＥＴは、上記ウェハのｎ型ＧａＡｓ動
作層３の表面に、さらにソース電極４、ゲート電極５お
よびドレイン電極６を形成したものである。2. Description of the Related Art FIG. 7 is a schematic sectional view showing a conventional epitaxial wafer structure for a field effect transistor (FET) and the structure of an FET manufactured from the wafer.
The FET epitaxial wafer shown in FIG. 7A has a semi-insulating GaAs substrate 1 on which high resistance or p ^- type Al _x
A Ga _1-x As buffer layer 2 (0 <x ≦ 1) is formed, and an n-type GaAs operation layer 3 is formed thereon. In the FET shown in FIG. 7B, a source electrode 4, a gate electrode 5, and a drain electrode 6 are further formed on the surface of the n-type GaAs operation layer 3 of the wafer.

【０００３】このようなＦＥＴの高出力化、高耐圧化、
高効率化、低雑音化は、動作層３中のキャリア走行特
性、特にバッファ層２との界面付近のキャリアの走行特
性向上や、バッファ層２へのキャリアの漏れ（すなわ
ち、リーク電流）を防止することによって達成、向上さ
れる。[0003] In such FETs, high output, high breakdown voltage,
The higher efficiency and lower noise improve the carrier traveling characteristics in the operation layer 3, particularly the carrier traveling characteristics near the interface with the buffer layer 2, and prevent the leakage of carriers to the buffer layer 2 (that is, leakage current). Achieved and improved by doing

【０００４】そのため、バッファ層２にＧａＡｓ動作層
３よりバンドギャップの大きい材料であるＡｌＧａＡｓ
を用い、そのエネルギー差によって形成される障壁を利
用してリーク電流を抑止していた（米国特許明細書第
４，１５７，５５６号）。しかし、この構造では動作層
３中のキャリアの走行特性、特にバッファ層２との界面
付近のキャリアの走行特性が、Ａｌ_x Ｇａ_1-x Ａｓバッ
ファ層２とｎ型ＧａＡｓ動作層３の異種間接合によって
悪くなる。For this reason, AlGaAs which is a material having a larger band gap than the GaAs operation layer 3 is used for the buffer layer 2.
And a leakage current is suppressed by using a barrier formed by the energy difference (US Pat. No. 4,157,556). However, in this structure, the traveling characteristics of the carriers in the operation layer 3, particularly the traveling characteristics of the carriers near the interface with the buffer layer 2, are different from those of the Al _x Ga _{1 -x} As buffer layer 2 and the n-type GaAs operation layer 3. It gets worse depending on the situation.

【０００５】そこで、従来、界面付近のキャリア走行特
性を改善するため、次のような技術が提案されている。In order to improve the carrier traveling characteristics near the interface, the following techniques have been proposed.

【０００６】(1) 上記米国特許でキャリア走行特性が悪
くなるのは、異種間接合によって生じる歪が原因である
として、歪によって生じる高周波特性の劣化を防ぐため
に、図８（ａ）のウェハ構造、および図８（ｂ）のＦＥ
Ｔ構造に示すように、Ａｌ_xＧａ_1-x Ａｓバッファ層７
とＧａＡｓバッファ層８を交互に積層した半導体超格子
構造をバッファ層９として用いる（特公昭６２−１４１
０５号公報）。(1) The carrier running characteristics are deteriorated in the above-mentioned US patents because of the distortion caused by the heterogeneous junction. To prevent the deterioration of the high frequency characteristics caused by the distortion, the wafer structure shown in FIG. , And the FE in FIG.
As shown in the T structure, the Al _x Ga _{1 -x} As buffer layer 7
And a GaAs buffer layer 8 are alternately stacked, and a semiconductor superlattice structure is used as the buffer layer 9 (Japanese Patent Publication No. Sho 62-141).
No. 05).

【０００７】(2) 結晶性を良くするために、バッファ層
を、動作層よりバンドギャップの大きい半導体層Ａと、
半導体層Ａよりさらにバンドギャップの大きい半導体層
Ｂとの交互層で構成するか、または半導体層Ａもしくは
半導体層Ｂのみで構成して、これら半導体層Ａや半導体
層Ｂの混晶組成比を基板から動作層に向かって徐々に小
さくする。(2) In order to improve the crystallinity, the buffer layer is composed of a semiconductor layer A having a larger band gap than the operation layer,
The semiconductor layer A may be composed of alternating layers with the semiconductor layer B having a larger band gap than the semiconductor layer A, or may be composed only of the semiconductor layer A or the semiconductor layer B, and the mixed crystal composition ratio of the semiconductor layer A and the semiconductor layer B may be adjusted by the substrate. From the working layer to the working layer.

【０００８】[0008]

【発明が解決しようとする課題】しかし、上述した従来
の技術では次のような問題があった。However, the above-mentioned prior art has the following problems.

【０００９】(1) 半導体超格子構造をバッファ層として
用いたＦＥＴでは、超格子構造によって生じる電子の波
動関数の重なりにより生じるミニバンドの形成により、
超格子バッファ層の動作層に対するエネルギー障壁が実
効的に低くなり、そのため、リーク電流の抑止効果が大
幅に低下するという問題があることが明らかになった。(1) In a FET using a semiconductor superlattice structure as a buffer layer, a miniband is formed due to the overlapping of wave functions of electrons generated by the superlattice structure.
It has been found that there is a problem that the energy barrier of the superlattice buffer layer with respect to the operation layer is effectively reduced, and the effect of suppressing the leakage current is significantly reduced.

【００１０】(2) バッファ層を構成する半導体層Ａや半
導体層Ｂの混晶組成比を徐々に小さくする方法では、バ
ンドギャップも小さくなるので、バッファ層と動作層の
界面近傍でこれら二つの層の間のエネルギー障壁（ΔＥ
_c 、ΔＥ_v ）が小さくなるか、若しくはなくなるため、
電流リークの抑止効果がなくなってしまう。(2) In the method of gradually decreasing the mixed crystal composition ratio of the semiconductor layer A and the semiconductor layer B constituting the buffer layer, the band gap also becomes smaller, so that these two near the interface between the buffer layer and the operating layer. Energy barrier between layers (ΔE
_c , ΔE _v ) is reduced or eliminated,
The effect of suppressing current leakage is lost.

【００１１】本発明の目的は、新規なバッファ構造を採
用することにより、上述した従来技術の問題を解消し
て、ミニバンド形成やエネルギー障壁低下によるリーク
電流の増加を防ぎ、さらにキャリアの走行特性を向上さ
せた半導体ウェハおよび半導体装置を提供することにあ
る。An object of the present invention is to solve the above-mentioned problems of the prior art by adopting a novel buffer structure, to prevent an increase in leak current due to mini-band formation and a decrease in energy barrier, and to further improve carrier traveling characteristics. It is to provide a semiconductor wafer and a semiconductor device in which are improved.

【００１２】[0012]

【課題を解決するための手段】本発明の半導体ウェハ
は、図１（ａ）に示すように、半導体基板１、バッファ
層１６及び動作層３が順次積層された半導体ウェハにお
いて、バッファ層１６を、動作層３と材料が同じ半導体
層Ａ１５、１３、１１と、動作層３よりバンドギャップ
の大きい半導体層Ｂ１４、１２、１０とを、半導体基板
１から動作層３に向かって、半導体層Ａ及び半導体層Ｂ
の各々の厚さを順次薄くしながら、半導体層Ａと半導体
層Ｂの交互層２５を少なくとも２回以上交互に積層した
厚さグレーディッド型交互積層構造で構成したものであ
る。ここで交互層２５を少なくとも２回以上積層するよ
うにしたのは、動作層に対するエネルギー障壁を複数
回設けることにより、動作層からバッファ層への電子の
流れ、すなわち電流のリークをより効果的に抑止するた
めであり、また１回だと動作層および基板と半導体層
Ａおよび半導体層Ｂとの格子定数の差による結晶成長の
乱れを小さくすることができないからである。As shown in FIG. 1 (a), a semiconductor wafer according to the present invention comprises a semiconductor wafer in which a semiconductor substrate 1, a buffer layer 16 and an operation layer 3 are sequentially stacked. The semiconductor layers A15, 13, 11 having the same material as the operation layer 3 and the semiconductor layers B14, 12, 10 having a band gap larger than that of the operation layer 3 are formed from the semiconductor substrate 1 toward the operation layer 3 by the semiconductor layers A and Semiconductor layer B
Is formed in a graded-type alternating laminated structure in which alternating layers 25 of the semiconductor layers A and the semiconductor layers B are alternately laminated at least twice or more while sequentially decreasing the thickness of each of them. Here, the alternate layers 25 are stacked at least twice or more because the energy barrier for the operation layer is provided a plurality of times, so that the flow of electrons from the operation layer to the buffer layer, that is, the current leakage is more effectively prevented. This is because the crystal growth disorder due to the difference in lattice constant between the operation layer and the substrate and the semiconductor layer A and the semiconductor layer B cannot be reduced once.

【００１３】また、本発明の半導体ウェハは、動作層に
ＩｎＰを、バッファ層の半導体層ＡにＩｎＰを、半導体
層ＢにＩｎＰにほぼ格子整合する混晶比ｚ（ｚ＝０．５
２）を有するか若しくはＩｎＰよりもバンドギャップが
大きくなる混晶比ｚを有するＩｎ_zＡｌ_1-zＡｓをそれぞ
れ用いたりしてもよい。 Further, the semiconductor wafer of the present invention has an operation layer
A mixed crystal ratio z (z = 0.5) that almost lattice-matches InP, InP to the semiconductor layer A of the buffer layer, and InP to the semiconductor layer B.
The In _z Al _1-z As with a mole fraction z bandgap than either or InP having larger 2) may be or used, respectively.

【００１４】また、本発明の半導体ウェハは、動作層を
２層以上の半導体層で構成したり、動作層の上に動作層
のバンドギャップ以上のバンドギャップを有するアンド
ープもしくは低キャリア濃度の高耐圧層、またはオーミ
ックコンタクト層を形成するか、または両者を高耐圧
層、オーミックコンタクト層の順に形成してもよい。In the semiconductor wafer of the present invention, the operating layer may be composed of two or more semiconductor layers, or may have an undoped or low carrier concentration high breakdown voltage having a band gap above the operating layer over the operating layer. A layer or an ohmic contact layer may be formed, or both may be formed in the order of a high breakdown voltage layer and an ohmic contact layer.

【００１５】また、本発明の半導体ウェハは、動作層の
導電型をｎ型とし、バッファ層を構成する各層の導電型
をｐ^- 型もしくは高抵抗型としたり、反対に動作層の導
電型をｐ型とし、バッファ層を構成する各層の導電型を
ｎ^- 型もしくは高抵抗型としてもよい。Further, in the semiconductor wafer of the present invention, the conductivity type of the operation layer is n-type, and the conductivity type of each layer constituting the buffer layer is p ^- type or high resistance type. The buffer layer may be p-type and the conductivity type of each layer constituting the buffer layer may be n ⁻ type or high resistance type.

【００１６】また、本発明の半導体装置は、上述したい
ずれかに記載の半導体ウェハから構成されたものであっ
て、例えば図１（ｂ）に示すように、動作層３の表面に
ソース電極４、ゲート電極５及びドレイン電極６を設け
たものである。A semiconductor device according to the present invention is constituted by any of the semiconductor wafers described above. For example, as shown in FIG. , A gate electrode 5 and a drain electrode 6.

【００１７】[0017]

【作用】例えば、図１に示す本発明の半導体ウェハのよ
うに、半導体層Ａと半導体層Ｂの交互層２５の厚さを変
えて、周期性をなくすことにより、超格子構造とはなら
ず、ミニバンドを形成しない。そうすると、波動関数の
しみ出しによる電流リークが起きない。その結果、半導
体装置の高耐圧化、低雑音化がもたらされる。For example, as in the semiconductor wafer of the present invention shown in FIG. 1, the superlattice structure is not formed by changing the thickness of the alternating layers 25 of the semiconductor layers A and B to eliminate the periodicity. , Do not form mini-bands. Then, no current leak occurs due to the exudation of the wave function. As a result, higher breakdown voltage and lower noise of the semiconductor device are brought about.

【００１８】また、半導体層Ａと半導体層Ｂとにバンド
ギャップ差を設けるが、各層のバンドギャップは変えず
に一定とすると、バッファ層１６と動作層３の間のエネ
ルギー障壁そのものは、界面近傍でも変らないため、電
流リークは起きない。Although a bandgap difference is provided between the semiconductor layer A and the semiconductor layer B, if the bandgap of each layer is kept constant without changing, the energy barrier itself between the buffer layer 16 and the operation layer 3 becomes close to the interface. However, since it does not change, no current leak occurs.

【００１９】また、バッファ層に動作層とのエネルギー
障壁を厚さ方向に複数回設けることにより、動作層から
バッファ層への電子の流れ、すなわち電流のリークをよ
り効果的に抑止することができる。Further, by providing the buffer layer with an energy barrier with the operating layer a plurality of times in the thickness direction, the flow of electrons from the operating layer to the buffer layer, that is, the current leakage can be more effectively suppressed. .

【００２０】さらに、半導体層Ａ及び半導体層Ｂの厚さ
を、基板１側から動作層３に向かって徐々に減らすこと
により、動作層３および基板１と半導体層Ａ及び半導体
層Ｂの交互層２５との格子定数の差により形成される結
晶成長の乱れが徐々に小さくなる。したがって、動作層
３とバッファ層１６の界面近傍の結晶性が良くなり、動
作層３のキャリア走行特性が大幅に向上する。その結
果、半導体装置の高出力化、高効率化、低雑音化がなさ
れ、高周波特性が大幅に向上する。Further, the thickness of the semiconductor layer A and the semiconductor layer B is gradually reduced from the substrate 1 side toward the operation layer 3 so that the operation layer 3 and the substrate 1 are alternately formed with the semiconductor layer A and the semiconductor layer B. The disorder of crystal growth formed by the difference in lattice constant from 25 gradually decreases. Therefore, the crystallinity near the interface between the operation layer 3 and the buffer layer 16 is improved, and the carrier traveling characteristics of the operation layer 3 are greatly improved. As a result, higher output, higher efficiency, and lower noise of the semiconductor device are achieved, and the high-frequency characteristics are significantly improved.

【００２１】[0021]

【実施例】以下に本発明の半導体ウェハ及び半導体装置
を、ＦＥＴ用エピタキシャルウェハ及びＦＥＴに適用し
た実施例について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the semiconductor wafer and the semiconductor device of the present invention are applied to an epitaxial wafer for FET and FET will be described below.

【００２２】図２は第１実施例のＦＥＴ用エピタキシャ
ルウェハの構成を示す模式断面図である。図３は図２の
ウェハから作製したＦＥＴに関する図であって、（ａ）
はＦＥＴの構成を示す模式断面図、（ｂ）はそのエネル
ギーバンドの構造図、（ｃ）は組成比ｘを示す図であ
る。FIG. 2 is a schematic sectional view showing the structure of the FET epitaxial wafer of the first embodiment. FIG. 3 is a diagram relating to an FET fabricated from the wafer of FIG.
FIG. 1 is a schematic cross-sectional view showing a configuration of an FET, FIG. 2B is a structural view of an energy band thereof, and FIG. 1C is a view showing a composition ratio x.

【００２３】図２に示すようにＦＥＴ用エピタキシャル
ウェハは、半絶縁性ＧａＡｓ基板１上に、バッファ層１
６及びｎ型ＧａＡｓ動作層３が順次積層されたものであ
り、またＦＥＴは、図３に示すようにｎ型ＧａＡｓ動作
層３の表面にソース電極４、ゲート電極５、ドレイン電
極６を設けたものである。As shown in FIG. 2, an epitaxial wafer for FET comprises a buffer layer 1 on a semi-insulating GaAs substrate 1.
6 and an n-type GaAs operation layer 3 are sequentially stacked. In the FET, a source electrode 4, a gate electrode 5, and a drain electrode 6 are provided on the surface of the n-type GaAs operation layer 3 as shown in FIG. Things.

【００２４】バッファ層１６は、ｎ型ＧａＡｓ動作層３
と材料が同じ半導体層Ａであるｐ^-型ＧａＡｓ層１８
と、動作層３よりもバンドギャップの大きい半導体層Ｂ
であるｐ^- 型Ａｌ_x Ｇａ_1-x Ａｓ層１７（０＜ｘ≦１）
とを、半絶縁性ＧａＡｓ基板１から動作層３に向かっ
て、ＧａＡｓ層１８及びＡｌ_x Ｇａ_1-x Ａｓ層１７の各
々の厚さを順次薄くしながら、ＧａＡｓ層１８とＡｌ_x
Ｇａ_1-x Ａｓ層１７の交互層２５を５回交互に積層した
厚さグレーディッド型交互積層構造で構成される。ここ
で、ｎ型ＧａＡｓ動作層３のキャリア濃度は２×１０¹⁷
cm^-3である。また、バッファ層１６中のｐ^- 型Ａｌ_x Ｇ
ａ_1-x Ａｓ層１７のＡｌ組成比ｘは０．３、キャリア濃
度は５×１０¹⁵cm^-3であり、バッファ層１６中のｐ^- 型
ＧａＡｓ層１８のキャリア濃度は２×１０¹⁴cm^-3であ
る。また、ＡｌＧａＡｓ層１７、ＧａＡｓ層１８の各々
１０層の厚さは、ＧａＡｓ基板１から動作層３に向かっ
て、それぞれ０．２μｍ、０．１μｍ、０．０５μｍ、
０．０４５μｍ、０．０４０μｍ、０．０３５μｍ、
０．０３０μｍ、０．０２５μｍ、０．０２０μｍ、
０．０１５μｍである。The buffer layer 16 is composed of the n-type GaAs operation layer 3
And material are the same semiconductor layer A p ^- -type GaAs layer 18
And a semiconductor layer B having a larger band gap than the operation layer 3
P ⁻ -type Al _x Ga _{1 -x} As layer 17 (0 <x ≦ 1)
The door, toward the active layer 3 of a semi-insulating GaAs substrate 1, while sequentially reducing the thickness of each of GaAs layers 18 and Al _x Ga _1-x As layer 17, the GaAs layer 18 and the Al _x
It has a graded-type alternating laminated structure in which alternating layers 25 of Ga _1-x As layers 17 are alternately laminated five times. Here, the carrier concentration of the n-type GaAs operation layer 3 is 2 × 10 ¹⁷
cm ^-3 . Also, the p ⁻ type Al _x G in the buffer layer 16
The Al composition ratio x of the a _1-x As layer 17 is 0.3, the carrier concentration is 5 × 10 ¹⁵ cm ⁻³ , and the carrier concentration of the p ⁻ -type GaAs layer 18 in the buffer layer 16 is 2 × 10 ¹⁴ cm. It is ^-3 . The thickness of each of the 10 layers of the AlGaAs layer 17 and the GaAs layer 18 is 0.2 μm, 0.1 μm, 0.05 μm, and 0.2 μm, respectively, from the GaAs substrate 1 to the operation layer 3.
0.045 μm, 0.040 μm, 0.035 μm,
0.030 μm, 0.025 μm, 0.020 μm,
It is 0.015 μm.

【００２５】このような構造にすることによって、リー
ク電流は動作層３と厚さグレーディッド型交互積層構造
のバッファ層１６との界面、およびバッファ層１６に形
成されるエネルギー障壁により抑止される。また、従来
の超格子構造バッファ層のような厚さの周期性がないた
め、ミニバンドを形成せず、そのため、波動関数のしみ
出しによる電流リークが起きない。さらに、厚さグレー
ディッド型交互積層構造をバッファ層１６に用いること
によって、異種間接合により生じる歪みを更に低減で
き、動作層３の結晶性の劣化、及び界面近傍のトラップ
形成をなくせる。その結果、ＦＥＴの高周波特性を大幅
に向上させることができ、特に、低電圧動作、低消費電
力が必要とされる携帯用電子機器（携帯電話、携帯情報
端末など）用のデバイスとして効力を発揮する。With such a structure, the leakage current is suppressed by the interface between the operation layer 3 and the buffer layer 16 having the graded thickness alternately laminated structure and the energy barrier formed on the buffer layer 16. In addition, since there is no periodicity of the thickness as in the conventional superlattice structure buffer layer, a mini band is not formed, and therefore, current leakage due to exudation of a wave function does not occur. Furthermore, by using a graded-type alternating layered structure for the buffer layer 16, distortion caused by heterogeneous junction can be further reduced, and the crystallinity of the operation layer 3 is not deteriorated, and trap formation near the interface can be eliminated. As a result, the high-frequency characteristics of the FET can be significantly improved, and it is particularly effective as a device for portable electronic devices (mobile phones, portable information terminals, etc.) requiring low voltage operation and low power consumption. I do.

【００２６】図４は、動作層をキャリア濃度の異なる２
層とした第２実施例を示す。ｎ型ＧａＡｓ第１動作層２
１の上にｎ型ＧａＡｓ第２動作層２０を積層し、さらに
その上にｎ⁺ 型ＧａＡｓオーミックコンタクト層１９を
設けたものであり、図４（ａ）はＦＥＴ用エピタキシャ
ルウェハの構成を示す模式断面図、図４（ｂ）はそのウ
ェハのオーミックコンタクト層１９にソース電極４及び
ドレイン電極６を、第２動作層２０上にゲート電極５を
それぞれ設けたＦＥＴの構成を示す模式断面図である。FIG. 4 shows an operation layer 2 having different carrier concentrations.
Example 2 is shown as a layer. n-type GaAs first operation layer 2
1. An n-type GaAs second operation layer 20 is stacked on the substrate 1, and an n ⁺ -type GaAs ohmic contact layer 19 is further provided thereon. FIG. 4A is a schematic diagram showing the structure of an epitaxial wafer for FET. FIG. 4B is a schematic cross-sectional view showing the configuration of an FET in which the source electrode 4 and the drain electrode 6 are provided on the ohmic contact layer 19 of the wafer and the gate electrode 5 is provided on the second operation layer 20, respectively. .

【００２７】ここで、ｎ⁺ 型ＧａＡｓオーミックコンタ
クト層１９のキャリア濃度は２×１０¹⁸cm^-3であり、ｎ
型ＧａＡｓ第１、第２動作層２０、２１のキャリア濃度
は各々２×１０¹⁶cm^-3、２×１０¹⁷cm^-3である。バッフ
ァ層１６中のｐ^- 型Ａｌ_x Ｇａ_1-x Ａｓ層１７のＡｌ組
成比ｘは０．２、キャリア濃度は２×１０¹⁵cm^-3であ
り、バッファ層１６中のｐ^- 型ＧａＡｓ層１８のキャリ
ア濃度は２×１０¹⁴cm^-3である。Here, the carrier concentration of the n ⁺ -type GaAs ohmic contact layer 19 is 2 × 10 ¹⁸ cm ⁻³ ,
The carrier concentration of the type GaAs first and second operation layers 20 and 21 is 2 × 10 ¹⁶ cm ⁻³ and 2 × 10 ¹⁷ cm ⁻³ , respectively. The Al composition ratio x of the p ⁻ -type Al _x Ga _{1 -x} As layer 17 in the buffer layer 16 is 0.2, the carrier concentration is 2 × 10 ¹⁵ cm ⁻³ , and the p ⁻ -type GaAs layer in the buffer layer 16 is The carrier concentration of No. 18 is 2 × 10 ¹⁴ cm ⁻³ .

【００２８】また、図５は第３実施例を示し、ｎ型Ｇａ
Ａｓ動作層２３の上にエネルギーバンドギャップがより
大きいＡｌ_p Ｇａ_1-p Ａｓ層２２を設け、その上にｎ⁺
型ＧａＡｓオーミックコンタクト層１９を設けたもので
あり、図５（ａ）はＦＥＴ用エピタキシャルウェハの構
成を示す模式断面図、図５（ｂ）はそのウェハ表面に電
極を設けたＦＥＴの構成を示す模式断面図である。FIG. 5 shows a third embodiment, in which n-type Ga
An Al _p Ga _{1 -p} As layer 22 having a larger energy band gap is provided on the As operation layer 23, and n ⁺
FIG. 5A is a schematic cross-sectional view showing the structure of an epitaxial wafer for FET, and FIG. 5B is a diagram showing the structure of an FET in which electrodes are provided on the surface of the wafer. It is a schematic cross section.

【００２９】ここで、ｎ⁺ 型ＧａＡｓオーミックコンタ
クト層１９のキャリア濃度は３×１０¹⁸cm^-3、Ａｌ_p Ｇ
ａ_1-p Ａｓ層２２はＡｌ組成比ｘが０．３でキャリア濃
度は１×１０¹⁶cm^-3以下の低濃度で高抵抗、ｎ型ＧａＡ
ｓ動作層２３のキャリア濃度は２×１０¹⁷cm^-3、バッフ
ァ層１６中のｐ^- 型Ａｌ_x Ｇａ_1-x Ａｓ層１７のＡｌ組
成比ｘは０．２５、キャリア濃度は１×１０¹⁶cm^-3以下
の低濃度で高抵抗、バッファ層１６中のｐ^- 型ＧａＡｓ
層１８のキャリア濃度は２×１０¹⁴cm^-3である。Here, the carrier concentration of the n ⁺ -type GaAs ohmic contact layer 19 is 3 × 10 ¹⁸ cm ⁻³ and Al _p G
The a _{1 -p} As layer 22 has an Al composition ratio x of 0.3, a low carrier concentration of 1 × 10 ¹⁶ cm ⁻³ or less, a high resistance, and n-type GaAs.
The s active layer 23 has a carrier concentration of 2 × 10 ¹⁷ cm ⁻³ , the p ⁻ type Al _x Ga _{1 -x} As layer 17 in the buffer layer 16 has an Al composition ratio x of 0.25, and a carrier concentration of 1 × 10 ^16. p ⁻ -type GaAs in the buffer layer 16 at a low concentration of less than cm ⁻³ and a high resistance
The carrier concentration of the layer 18 is 2 × 10 ¹⁴ cm ⁻³ .

【００３０】図６は第４実施例を示し、動作層３とバッ
ファ層１６との間に、高純度のスペーサ層２４を挿入し
たＦＥＴを示す模式断面図である。スペーサ層２４を挿
入したのは、ｐ^- 型Ａｌ_x Ｇａ_1-x Ａｓ層１７とｎ型Ｇ
ａＡｓ動作層３との界面の乱れをなくすためである。こ
の場合、動作層３はｎ型ＧａＡｓ層、スペーサ層２４は
高純度アンドープＧａＡｓ層、バッファ層１６はｐ^- 型
Ａｌ_x Ｇａ_1-x Ａｓ層１７とｐ^- 型ＧａＡｓ層１８の厚
さグレーディッド型交互積層構造である。FIG. 6 is a schematic sectional view showing an FET in which a high-purity spacer layer 24 is inserted between the operation layer 3 and the buffer layer 16 according to the fourth embodiment. The spacer layer 24 is inserted because the p ^- type Al _x Ga _{1 -x} As layer 17 and the n-type G
This is for eliminating disturbance at the interface with the aAs operation layer 3. In this case, operation layer 3 is n-type GaAs layer, the spacer layer 24 is high purity undoped GaAs layer, the buffer layer 16 p ^- -type Al _x Ga _1-x As layer 17 and p ^- thickness graded type GaAs layer 18 It is a mold alternate lamination structure.

【００３１】ここで、ｎ型ＧａＡｓ動作層３のキャリア
濃度は１．５×１０¹⁷cm^-3、高純度のＧａＡｓスペーサ
層２４のキャリア濃度は２×１０¹⁴cm^-3、バッファ層１
６中のｐ^- 型Ａｌ_x Ｇａ_1-x Ａｓ層１７のＡｌ組成比ｘ
は０．２５、キャリア濃度は１×１０¹⁶cm^-3以下の低濃
度で高抵抗、バッファ１６層中のｐ^- 型ＧａＡｓ層１８
のキャリア濃度は１×１０¹⁴cm^-3以下の低濃度で高抵抗
である。Here, the carrier concentration of the n-type GaAs operation layer 3 is 1.5 × 10 ¹⁷ cm ⁻³ , the carrier concentration of the high-purity GaAs spacer layer 24 is 2 × 10 ¹⁴ cm ⁻³ , and the buffer layer 1
6, the Al composition ratio x of the p ⁻ -type Al _x Ga _{1 -x} As layer 17
Is 0.25, the carrier concentration is 1 × 10 ¹⁶ cm ⁻³ or less, the resistance is low and the resistance is high, and the p ⁻ -type GaAs layer 18 in the buffer 16 is
^{Has a} high resistance at a low carrier concentration of 1 × 10 ¹⁴ cm ⁻³ or less.

【００３２】なお、上記実施例はいずれもＧａＡｓを動
作層とするＦＥＴないしＦＥＴ用エピタキシャルウェハ
について述べたが、本発明はＧａＡｓに限定されるもの
ではなく、他の化合物半導体、例えばＩｎＰ、ＩｎＧａ
Ａｓ、ＩｎＡｓを動作層とするＦＥＴについても同様な
効果を発揮することはいうまでもない。また、動作層が
ｎ型の場合について述べたが、ｐ型の動作層を有するＦ
ＥＴ、あるいは、ｎ型動作層とｐ型動作層を共有するコ
ンプリメンタリ型ＦＥＴ−ＩＣについても同様である。
また、プレーナドープ層を有する動作層や、ノンアロイ
オーミックコンタクト層を有するＦＥＴにも本発明を適
用できる。In each of the above embodiments, an FET or an epitaxial wafer for FET using GaAs as an active layer has been described. However, the present invention is not limited to GaAs, and other compound semiconductors such as InP and InGa
It goes without saying that the same effect is exerted also for the FET using As and InAs as the operation layers. Also, the case where the operation layer is of the n-type has been described.
The same applies to the ET or the complementary FET-IC sharing the n-type operation layer and the p-type operation layer.
Further, the present invention can be applied to an operation layer having a planar doped layer and an FET having a non-alloy ohmic contact layer.

【００３３】また、本発明のＦＥＴ用エピタキシャルウ
ェハは、有機金属気相成長法や分子線エピタキシー法に
より容易に形成できる。また、そのように形成したウェ
ハから、一般的な半導体微細加工プロセスによりＦＥＴ
を作ることができる。Further, the epitaxial wafer for FET of the present invention can be easily formed by a metal organic chemical vapor deposition method or a molecular beam epitaxy method. In addition, FETs are formed from the wafer thus formed by a general semiconductor microfabrication process.
Can be made.

【００３４】[0034]

【発明の効果】本発明の半導体ウェハによれば、バッフ
ァ層として、動作層と材料が同じ半導体層Ａ、及び動作
層よりバンドギャップの大きい半導体層Ｂの厚さを順次
薄くしながら、これらの層を少なくとも２回以上交互に
積層した厚さグレーディッド型交互積層構造を用いたの
で、動作層からバッファ層への電流リークが生じず、か
つ動作層とバッファ層の間の界面に歪みが生じないた
め、動作層のキャリア走行特性が向上する。According to the semiconductor wafer of the present invention, as the buffer layer, the semiconductor layer A having the same material as the active layer and the semiconductor layer B having the larger band gap than the active layer are sequentially reduced in thickness. Since a graded-type alternating stacked structure in which layers are alternately stacked at least twice is used, no current leaks from the operating layer to the buffer layer, and distortion occurs at the interface between the operating layer and the buffer layer. Therefore, the carrier traveling characteristics of the operation layer are improved.

【００３５】特に動作層の上に、そのバンドギャップ以
上の高耐圧層、またはオーミックコンタクト層を形成す
るか、または両者を高耐圧層、オーミックコンタクト層
の順に形成した場合には、より高耐圧化、高出力化する
ことができる。In particular, when a high breakdown voltage layer whose band gap is equal to or larger than the band gap or an ohmic contact layer is formed on the operation layer, or when both the high breakdown voltage layer and the ohmic contact layer are formed in this order, the higher breakdown voltage is obtained. , High output can be achieved.

【００３６】また、バッファ層に厚さグレーディッド型
交互積層構造を用いた半導体ウェハを用い場合には、高
出力化、高耐圧化、高効率化、低雑音化が達成でき、高
周波特性が向上する。Further, when a semiconductor wafer using a graded thickness alternately laminated structure for the buffer layer is used, high output, high withstand voltage, high efficiency, and low noise can be achieved, and high frequency characteristics are improved. I do.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明をＦＥＴに適用した原理的模式図であっ
て、（ａ）はＦＥＴ用ウェハの断面図、（ｂ）はＦＥＴ
の断面図である。FIGS. 1A and 1B are schematic diagrams showing the principle of application of the present invention to an FET, wherein FIG. 1A is a cross-sectional view of an FET wafer, and FIG.
FIG.

【図２】第１実施例のＦＥＴ用エピタキシャルウェハの
構成を示す模式断面図である。FIG. 2 is a schematic cross-sectional view showing a configuration of an FET epitaxial wafer of a first embodiment.

【図３】第１実施例のＦＥＴの構成に関する模式図であ
って、（ａ）はＦＥＴの断面図、（ｂ）はそのエネルギ
ーバンド構造図、（ｃ）はその混晶組成比ｘのエピタキ
シャル層厚さ方向の変化を示す図である。FIGS. 3A and 3B are schematic diagrams relating to the configuration of the FET of the first embodiment, in which FIG. 3A is a cross-sectional view of the FET, FIG. 3B is an energy band structure diagram thereof, and FIG. It is a figure which shows the change of a layer thickness direction.

【図４】第２実施例のＦＥＴの構成に関する模式図であ
って、（ａ）はＦＥＴ用エピタキシャルウェハの断面
図、（ｂ）はＦＥＴの断面図である。FIGS. 4A and 4B are schematic diagrams relating to the configuration of the FET according to the second embodiment, in which FIG. 4A is a cross-sectional view of an FET epitaxial wafer, and FIG.

【図５】第３実施例のＦＥＴの構成に関する模式図であ
って、（ａ）はＦＥＴ用エピタキシャルウェハの断面
図、（ｂ）はＦＥＴの断面図である。5A and 5B are schematic diagrams relating to the configuration of the FET according to the third embodiment, in which FIG. 5A is a cross-sectional view of an FET epitaxial wafer, and FIG. 5B is a cross-sectional view of the FET.

【図６】第４実施例のＦＥＴの構成を示す模式断面図で
ある。FIG. 6 is a schematic sectional view showing a configuration of an FET according to a fourth embodiment.

【図７】従来例のＦＥＴの構成に関する模式図であっ
て、（ａ）はＦＥＴ用エピタキシャルウェハの断面図、
（ｂ）はＦＥＴの断面図である。7A and 7B are schematic views showing a configuration of a conventional FET, wherein FIG. 7A is a cross-sectional view of an epitaxial wafer for FET,
(B) is a sectional view of the FET.

【図８】従来例の超格子構造バッファを有するＦＥＴの
構成に関する模式図であって、（ａ）はＦＥＴ用エピタ
キシャルウェハの断面図、（ｂ）はＦＥＴの断面図であ
る。FIGS. 8A and 8B are schematic views showing a configuration of a conventional FET having a superlattice structure buffer, wherein FIG. 8A is a cross-sectional view of an epitaxial wafer for FET, and FIG. 8B is a cross-sectional view of the FET.

【符号の説明】 １ 半導体基板 ２ バッファ層 ３ 動作層 ４ ソース電極 ５ ゲート電極 ６ ドレイン電極 １０、１２、１４ 半導体層Ｂ １１、１３、１５ 半導体層Ａ １６ 厚さグレーディッド型交互積層構造のバッファ層 １７ ｐ^- 型Ａｌ_x Ｇａ_1-x Ａｓ層 １８ ｐ^- 型ＧａＡｓ層 １９ ｎ⁺ 型ＧａＡｓオーミックコンタクト層 ２０ ｎ型ＧａＡｓ第２動作層 ２１ ｎ型ＧａＡｓ第１動作層 ２２ Ａｌ_p Ｇａ_1-p Ａｓ層 ２３ ｎ型ＧａＡｓ動作層 ２４ アンドープＧａＡｓスペーサ層 ２５ 交互層DESCRIPTION OF REFERENCE NUMERALS 1 semiconductor substrate 2 buffer layer 3 operation layer 4 source electrode 5 gate electrode 6 drain electrode 10, 12, 14 semiconductor layer B 11, 13, 15 semiconductor layer A 16 buffer of graded type alternate lamination structure with thickness Layer 17 p ^- type Al _x Ga _1-x As layer 18 p ^- type GaAs layer 19 n ⁺ type GaAs ohmic contact layer 20 n-type GaAs second operation layer 21 n-type GaAs first operation layer 22 Al _p Ga _1-p As layer 23 n-type GaAs operation layer 24 undoped GaAs spacer layer 25 alternate layer

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−150016（ＪＰ，Ａ) 特開 平２−231733（ＪＰ，Ａ) 特開 平４−725（ＪＰ，Ａ) 特開 平７−235665（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/812 H01L 21/20 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-2-150016 (JP, A) JP-A-2-231733 (JP, A) JP-A 4-725 (JP, A) JP-A-7- 235665 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 21/338 H01L 29/812 H01L 21/20

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体基板、バッファ層及び動作層が順
次積層された半導体ウェハであり、かつ、上記バッファ
層を、上記動作層と材料が同じ半導体層Ａと、上記動作
層よりバンドギャップの大きい半導体層Ｂとを、上記半
導体基板から上記動作層に向かって、半導体層Ａ及び半
導体層Ｂの各々の厚さを順次薄くしながら、半導体層Ａ
と半導体層Ｂの交互層を少なくとも２回以上交互に積層
した厚さグレーディッド型交互積層構造で構成した半導
体ウェハにおいて、上記動作層にＩｎＰを、上記バッフ
ァ層の半導体層ＡにＩｎＰを、半導体層ＢにＩｎＰにほ
ぼ格子整合する混晶比ｚを有するか若しくはＩｎＰより
もバンドギャップが大きくなる混晶比ｚを有するＩｎ _z
Ａｌ _1-z Ａｓをそれぞれ用いたことを特徴とする半導体
ウェハ。 1. A semiconductor wafer in which a semiconductor substrate, a buffer layer, and an operation layer are sequentially laminated , and the buffer layer is made of a semiconductor layer A having the same material as the operation layer, and has a larger band gap than the operation layer. The semiconductor layer A is formed by sequentially reducing the thickness of each of the semiconductor layer A and the semiconductor layer B from the semiconductor substrate to the operation layer.
Semiconductors constructed with a thickness of the graded type alternate stacked structure formed by alternately laminating at least twice the alternating layers of the semiconductor layer B
In the body wafer, InP is applied to the operation layer,
InP is applied to the semiconductor layer A and InP to the semiconductor layer B.
Have a mixed crystal ratio z that matches the lattice or
In _z also have a mole fraction z of the band gap becomes larger
Semiconductors characterized by using Al _1-z As, respectively.
Wafer. 【請求項２】 上記動作層が２層以上の半導体層から構
成された請求項１に記載の半導体ウェハ。 2. The semiconductor device according to claim 1, wherein the operating layer is composed of two or more semiconductor layers.
The semiconductor wafer according to claim 1 formed. 【請求項３】 上記動作層の上に、該動作層のバンドギ
ャップ以上のバンドギャップを有するアンドープもしく
は低キャリア濃度の高耐圧層、またはオーミックコンタ
クト層を形成するか、または両者を高耐圧層、オーミッ
クコンタクト層の順に形成したことを特徴とする請求項
１または２に記載の半導体ウェハ。 3. A bandgap of said operation layer on said operation layer.
Undoped with a band gap greater than the gap
Is a high withstand voltage layer with low carrier concentration or ohmic contact
A high-voltage layer or an ohmic layer.
The contact layer is formed in the order of the contact layer.
3. The semiconductor wafer according to 1 or 2. 【請求項４】 上記動作層の導電型がｎ型であり、上記
バッファ層を構成する各層の導電型が、ｐ ^- 型もしくは
高抵抗型である請求項１ないし３に記載の半導体ウェ
ハ。 4. The operation layer has an n-type conductivity.
The conductivity type of each layer constituting the buffer layer is p ^- type or
4. The semiconductor wafer according to claim 1, wherein the semiconductor wafer is a high resistance type.
C. 【請求項５】 上記動作層の導電型がｐ型であり、上記
バッファ層を構成する各層の導電型が、ｎ ^- 型もしくは
高抵抗型である請求項１ないし３に記載の半導体ウェ
ハ。 5. The semiconductor device according to claim 1, wherein said operation layer has a conductivity type of p-type.
The conductivity type of each layer constituting the buffer layer is n ^- type or
4. The semiconductor wafer according to claim 1, wherein the semiconductor wafer is a high resistance type.
C. 【請求項６】 請求項１ないし５のいずれかに記載の半
導体ウェハから構成された半導体装置であって、上記ウ
ェハ表面にソース電極、ゲート電極及びドレイン電極を
設けた半導体装置。 6. A half of any one of claims 1 to 5.
A semiconductor device comprising a conductor wafer, wherein
Source, gate and drain electrodes on the wafer surface
Semiconductor device provided.