JP3237374B2 - Digital signal recording device, digital signal reproducing device, and digital signal recording / reproducing device - Google Patents
Digital signal recording device, digital signal reproducing device, and digital signal recording / reproducing deviceInfo
- Publication number
- JP3237374B2 JP3237374B2 JP04424894A JP4424894A JP3237374B2 JP 3237374 B2 JP3237374 B2 JP 3237374B2 JP 04424894 A JP04424894 A JP 04424894A JP 4424894 A JP4424894 A JP 4424894A JP 3237374 B2 JP3237374 B2 JP 3237374B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage area
- code data
- stored
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、固体メモリにデジタル
信号を符号化して記録するデジタル信号記録装置、及び
該記録装置にて記録された信号を再生するデジタル信号
再生装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal recording apparatus for encoding and recording a digital signal in a solid-state memory, and a digital signal reproducing apparatus for reproducing a signal recorded by the recording apparatus.
【0002】[0002]
【従来の技術】近年、固体メモリを記録媒体にしたデジ
タル信号記録再生装置は、次世代記録再生装置として期
待されている。しかしながら、現在、固体メモリは磁気
テープや、磁気ディスク、光ディスクなどの他の記録媒
体に比較するとバイト単価が非常に高く、デジタル信号
記録再生装置の実用化を阻んでいる。信号圧縮技術は、
固体メモリの有効活用を図り、デジタル信号記録再生装
置の実用化を図る上で有効な手段であるが、圧縮率を上
げると一方で記録品質が低下するというトレードオフの
問題を有している。2. Description of the Related Art In recent years, a digital signal recording / reproducing apparatus using a solid-state memory as a recording medium is expected as a next-generation recording / reproducing apparatus. However, at present, the solid-state memory has a very high unit cost per byte as compared with other recording media such as a magnetic tape, a magnetic disk, and an optical disk, which hinders the practical use of a digital signal recording / reproducing apparatus. Signal compression technology
Although this is an effective means for effectively utilizing a solid-state memory and for putting a digital signal recording / reproducing apparatus into practical use, there is a trade-off problem that increasing the compression rate while reducing the recording quality.
【0003】そこで、従来から種々の解決策が提案され
ている。たとえば、本発明に最も近い従来例としては、
以下のようなものがある。符号化のビットレートを可変
できるようにしておき、メモリ容量が充分にあるときは
デジタル信号を高ビットレートで符号化して固体メモリ
に記録する。次に、固体メモリの残容量が少なくなって
くると、高ビットレートで記録したデータを固体メモリ
から読みだして、当初とは異なる圧縮アルゴリズムによ
りビットレートを下げて再度符号化し直し、固体メモリ
に記録することにより固体メモリに空領域を確保する。
この一連の処理を繰り返すことによって、記録品質と長
時間化の相反する課題に対処している(例えば、特開平
2−305053号公報参照)。Therefore, various solutions have been conventionally proposed. For example, as a conventional example closest to the present invention,
There are the following. The encoding bit rate is made variable, and when the memory capacity is sufficient, the digital signal is encoded at a high bit rate and recorded in the solid-state memory. Next, when the remaining capacity of the solid-state memory decreases, data recorded at a high bit rate is read from the solid-state memory, and the bit rate is reduced by a compression algorithm different from the original one, and the encoding is performed again, and the solid-state memory is re-encoded. An empty area is secured in the solid-state memory by recording.
By repeating this series of processes, the contradictory problem of recording quality and long time is dealt with (for example, see Japanese Patent Application Laid-Open No. Hei 2-305053).
【0004】[0004]
【発明が解決しようとする課題】しかしながら、上記し
たような従来例では、固体メモリに空領域を確保するた
めには、高ビットレートで記録したデータを固体メモリ
から読みだし、当初とは異なる低ビットレート化の圧縮
アルゴリズムによりビットレートを下げて再度符号化し
直さなければならず、ハードウエアに対する負荷が大き
く、効率が悪いという問題を有していた。また、データ
量によっては固体メモリ内に未使用領域が発生し、固体
メモリのメモリ有効活用が図れないという問題を有して
いた。However, in the above-mentioned conventional example, in order to secure an empty area in the solid-state memory, data recorded at a high bit rate is read from the solid-state memory, and a low-level data different from the initial state is read. The bit rate has to be reduced and re-encoded again by the bit rate compression algorithm, which has a problem that the load on hardware is large and the efficiency is low. Further, there is a problem that an unused area is generated in the solid-state memory depending on the amount of data, and the memory of the solid-state memory cannot be effectively used.
【0005】本発明は上記問題点に鑑み、記録品質を可
能な限り保持しながら、効率よく記録時間の再延長を行
うことができるデジタル信号記録装置及びデジタル信号
再生装置を提供することを目的とする。また、固体メモ
リのメモリの有効活用を図るデジタル信号記録装置及び
デジタル信号再生装置を提供することを目的とする。SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to provide a digital signal recording apparatus and a digital signal reproducing apparatus capable of efficiently extending a recording time while maintaining recording quality as much as possible. I do. It is another object of the present invention to provide a digital signal recording device and a digital signal reproducing device for effectively utilizing a solid-state memory.
【0006】[0006]
【課題を解決するための手段】この目的を達成するため
に、第1の発明のデジタル信号記録装置は、入力デジタ
ル信号を第1の符号データに符号化する符号化器と、該
第1の符号データを元のデジタル信号に復号化する復号
化器と、上記符号化器で入力デジタル信号を符号化しさ
らに該符号化データを上記復号化器で元のデジタル信号
に復号化する処理に要する時間分だけ入力デジタル信号
を遅延させる遅延器と、上記復号化器の出力信号と上記
遅延器の出力信号との差信号を第2の符号データとして
出力する減算器と、上記第1の符号データと上記第2の
符号データとを格納するためのデータ格納領域と、該デ
ータ格納領域の属性及び該格納されたデータの属性を示
す補助情報を格納する補助情報格納領域とを有する固体
メモリと、上記データ格納領域に書き込み可能領域が存
在する間は、上記第1の符号データと上記第2の符号デ
ータとを上記データ格納領域に格納し、上記データ格納
領域の書き込み可能領域が不足した場合は、上記データ
格納領域に格納されている、上記第2の符号データの一
部あるいは全部を廃棄し、該廃棄されたデータが格納さ
れていた領域に上記第1の符号データを格納し、上記補
助情報を上記補助情報格納領域に格納する書き込み制御
器とを備えたものである。In order to achieve this object, a digital signal recording apparatus according to a first aspect of the present invention comprises an encoder for encoding an input digital signal into first code data; A decoder for decoding the encoded data into the original digital signal, and a time required for encoding the input digital signal by the encoder and for decoding the encoded data into the original digital signal by the decoder A delay unit for delaying the input digital signal by an amount, a subtractor for outputting a difference signal between the output signal of the decoder and the output signal of the delay unit as second code data, and the first code data. A solid-state memory having a data storage area for storing the second code data, an auxiliary information storage area for storing an attribute of the data storage area and auxiliary information indicating an attribute of the stored data; De While the writable area exists in the data storage area, the first code data and the second code data are stored in the data storage area. If the writable area of the data storage area becomes insufficient, A part or all of the second code data stored in the data storage area is discarded, and the first code data is stored in an area where the discarded data is stored. In the auxiliary information storage area.
【0007】また、第2の発明のデジタル信号再生装置
は、上記第1の発明のデジタル信号記録装置にて記録さ
れた符号データが格納された、データ格納領域と、該デ
ータ格納領域の属性及び該格納されたデータの属性を示
す補助情報を格納する補助情報格納領域とを有する固体
メモリと、上記補助情報格納領域に格納された補助情報
に基づいて、上記データ格納領域に格納された第1の符
号データを逐次読みだし、もし上記第2の符号データが
上記データ格納領域に存在している場合は第2の符号デ
ータをも読み出す読みだし制御器と、上記読みだし制御
器で読み出された上記第1の符号データを復号化する復
号化器と、上記復号化器の出力信号と上記第2の符号デ
ータとの和信号を出力する加算器とを備えたものであ
る。A digital signal reproducing apparatus according to a second aspect of the present invention includes a data storage area storing code data recorded by the digital signal recording apparatus according to the first aspect of the present invention, an attribute of the data storage area, A solid-state memory having an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data; and a first memory stored in the data storage area based on the auxiliary information stored in the auxiliary information storage area. Are read out sequentially, and if the second code data is present in the data storage area, the read controller also reads the second code data, and the read controller reads the second code data. A decoder for decoding the first code data, and an adder for outputting a sum signal of the output signal of the decoder and the second code data.
【0008】また、第3の発明のデジタル信号記録装置
は、入力デジタル信号を第1の符号データに符号化する
第1の符号化器と、該第1の符号データを元のデジタル
信号に復号化する第1の復号化器と、上記第1の符号化
器で入力のデジタル信号を符号化しさらに該符号化デー
タを上記第1の復号化器で元のデジタル信号に復号化す
る処理に要する時間分だけ入力デジタル信号を遅延させ
る遅延器と、上記第1の復号化器の出力信号と上記遅延
器の出力信号との差信号を第2の符号データとして出力
する減算器と、上記減算器の出力信号を第3の符号デー
タとして符号化する第2の符号化器と、上記第1の符号
データと上記第3の符号データとを格納するためのデー
タ格納領域と、該データ格納領域の属性及び該格納され
たデータの属性を示す補助情報を格納する補助情報格納
領域とを有する固体メモリと、上記データ格納領域に書
き込み可能領域が存在する間は、上記第1の符号データ
と上記第3の符号データとを上記データ格納領域に格納
し、上記データ格納領域の書き込み可能領域が不足した
場合は、上記データ格納領域に格納されている、上記第
3の符号データの一部あるいは全部を廃棄し、該廃棄さ
れたデータが格納されていた領域に上記第1の符号デー
タを格納し、上記補助情報を上記補助情報格納領域に格
納する書き込み制御器とを備えたものである。A digital signal recording apparatus according to a third aspect of the present invention provides a first encoder for encoding an input digital signal into first code data, and decoding the first code data into an original digital signal. A first decoder for encoding, and a process of encoding the input digital signal by the first encoder and decoding the encoded data to an original digital signal by the first decoder. A delay unit that delays an input digital signal by a time, a subtractor that outputs a difference signal between an output signal of the first decoder and an output signal of the delay unit as second code data, and the subtractor A second encoder for encoding the output signal of the second code data as third code data, a data storage area for storing the first code data and the third code data, Attributes and attributes of the stored data A solid-state memory having an auxiliary information storage area for storing auxiliary information, and the first code data and the third code data being stored in the data storage area while a writable area exists in the data storage area. When the writable area of the data storage area becomes insufficient, a part or all of the third code data stored in the data storage area is discarded, and the discarded data is stored. And a write controller that stores the first code data in the area where the writing has been performed, and stores the auxiliary information in the auxiliary information storage area.
【0009】また、第4の発明のデジタル信号再生装置
は、上記第3の発明のデジタル信号記録装置にて記録さ
れた符号データが格納された、データ格納領域と、該デ
ータ格納領域の属性及び該格納されたデータの属性を示
す補助情報を格納する補助情報格納領域とを有する固体
メモリと、上記補助情報格納領域に格納された補助情報
に基づいて、上記データ格納領域に格納された第1の符
号データを逐次読みだし、もし上記第3の符号データが
上記データ格納領域に存在している場合は第3の符号デ
ータをも読み出す読みだし制御器と、上記読みだし制御
器で読み出された上記第1の符号データを復号化する第
1の復号化器と、上記読みだし制御器で読み出された上
記第3の符号データを復号化する第2の復号化器と、上
記第1の復号化器の出力信号と、上記第2の復号化器の
出力信号との和信号を出力する加算器とを備えたもので
ある。A digital signal reproducing apparatus according to a fourth aspect of the present invention includes a data storage area storing code data recorded by the digital signal recording apparatus according to the third aspect of the present invention, an attribute of the data storage area, A solid-state memory having an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data; and a first memory stored in the data storage area based on the auxiliary information stored in the auxiliary information storage area. Are read out sequentially, and if the third code data is present in the data storage area, the read controller also reads the third code data, and the read controller reads the third code data. A first decoder that decodes the first code data, a second decoder that decodes the third code data read by the reading controller, and a first decoder that decodes the third code data. The decoder An output signal is obtained by an adder which outputs a sum signal between the output signal of said second decoder.
【0010】また、本発明のデジタル信号記録再生装置
は、上記第1の発明のデジタル信号記録装置と第2の発
明のデジタル信号再生装置、もしくは上記第3の発明の
デジタル信号記録装置と第4の発明のデジタル信号再生
装置の複号化器を共用して構成したものである。The digital signal recording / reproducing apparatus of the present invention comprises the digital signal recording apparatus of the first aspect and the digital signal reproducing apparatus of the second aspect, or the digital signal recording apparatus of the third aspect and the fourth aspect. In the digital signal reproducing apparatus according to the invention, the decoder is shared.
【0011】[0011]
【作用】本発明は上記した構成によって、メモリに空き
領域が存在する時は、通常の圧縮符号化データの他に、
その圧縮符号化によって損失するデータをもメモリに格
納していき、再生時には、通常の復号データに、その圧
縮符号化によって損失したデータを付加するので、通常
の圧縮符号化よりも高品質の再生信号が得られる。ま
た、メモリに空き領域が不足した場合でも、通常の圧縮
符号化データは保持したまま、過去に格納された、圧縮
符号化によって損失するデータの一部或いは全部を廃棄
し、メモリ内に空き領域を確保して記録処理を続行する
ので、少なくとも、通常の圧縮符号化での品質を有した
再生信号は得られる。According to the present invention, when there is a free area in the memory according to the above-described configuration, in addition to the normal compressed and encoded data,
The data lost due to the compression encoding is also stored in the memory, and at the time of reproduction, the data lost due to the compression encoding is added to the normal decoded data, so that reproduction with higher quality than normal compression encoding is performed. A signal is obtained. Further, even when the memory has a shortage of free space, a part or all of the data stored in the past and lost by the compression coding is discarded while the normal compression-coded data is retained, and the free space in the memory is discarded. , And the recording process is continued, so that a reproduced signal having at least the quality of ordinary compression encoding can be obtained.
【0012】この様にすることによって、記録品質を可
能な限り保持しながら、効率よく記録時間の再延長を行
うことができることなる。また、記録品質を可能な限り
保持しながら、データが固体メモリに有効に格納される
ため、固体メモリのメモリの有効活用が図ることができ
ることとなる。By doing so, it is possible to efficiently extend the recording time while maintaining the recording quality as much as possible. Further, since the data is effectively stored in the solid-state memory while maintaining the recording quality as much as possible, the memory of the solid-state memory can be effectively used.
【0013】また、本発明のデジタル信号記録再生装置
は、上記第1の発明のデジタル信号記録装置と第2の発
明のデジタル信号再生装置、もしくは上記第3の発明の
デジタル信号記録装置と第4の発明のデジタル信号再生
装置の複号化器を共用して構成したものであり、これに
より回路構成を簡素化することができる。Further, the digital signal recording / reproducing apparatus of the present invention comprises the digital signal recording apparatus of the first aspect and the digital signal reproducing apparatus of the second aspect, or the digital signal recording apparatus of the third aspect and the fourth aspect. In the digital signal reproducing apparatus according to the invention, the decoder is commonly used, and the circuit configuration can be simplified.
【0014】[0014]
【実施例】以下、本発明のデジタル信号記録装置の実施
例について、図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the digital signal recording apparatus according to the present invention will be described below with reference to the drawings.
【0015】図1は本発明の第1の実施例におけるデジ
タル信号記録装置の構成を示すブロック図である。図1
において、11は、例えば16ビットの入力デジタル信
号を第1の符号データに圧縮符号化する符号化器、12
は、該第1の符号データを元のデジタル信号に復号化す
る復号化器、13は、符号化器11によって入力デジタ
ル信号を符号化しさらに該符号化データを復号化器12
で元のデジタル信号に復号化する処理に要する時間分だ
け入力デジタル信号を遅延させる遅延器、14は、復号
化器12の出力信号と遅延器13の出力信号との差信号
を第2の符号データとして出力する減算器、15は、上
記第1の符号データと、上記第2の符号データとを格納
するためのデータ格納領域と、該データ格納領域の属性
及び該格納されたデータの属性を示す補助情報を格納す
る補助情報格納領域とを有する固体メモリ、16は、上
記データ格納領域に書き込み可能領域が存在する間は、
上記第1の符号データと上記第2の符号データとを上記
データ格納領域に格納し、上記データ格納領域の書き込
み可能領域が不足した場合は、上記データ格納領域に格
納されている、上記第2の符号データの一部あるいは全
部を廃棄し、該廃棄されたデータが格納されていた領域
に、上記第1の符号データを格納し、上記補助情報を、
上記補助情報格納領域に格納する書き込み制御器であ
る。ここで、符号化器11は、PCM、ADPCM、C
ELP等といった従来から実施されているどのような符
号化器でもよい。また、復号化器12は、符号化器11
に対応する復号化器である。またここでは、上記データ
格納領域は、1アドレスにつき8ビットの記憶容量を持
つメモリであるものとする。また、固体メモリ15は不
揮発性メモリを用いることとするが、本発明はこのよう
な不揮発性メモリに限定されるものではない。これは、
以下の実施例の固体メモリにおいて述べる全ての説明に
おいて共通することである。FIG. 1 is a block diagram showing a configuration of a digital signal recording apparatus according to a first embodiment of the present invention. FIG.
, 11 is an encoder that compresses and encodes, for example, a 16-bit input digital signal into first encoded data.
Is a decoder that decodes the first coded data into the original digital signal. 13 is a coder that encodes the input digital signal by the coder 11 and further decodes the coded data into the decoder 12.
A delay unit for delaying the input digital signal by a time required for decoding the original digital signal into a digital signal, and a second code for converting a difference signal between the output signal of the decoder 12 and the output signal of the delay unit 13 into a second code A subtractor 15 for outputting as data includes a data storage area for storing the first code data and the second code data, an attribute of the data storage area, and an attribute of the stored data. The solid-state memory 16 having an auxiliary information storage area for storing auxiliary information shown therein, the solid-state memory 16 includes, while a writable area exists in the data storage area,
The first code data and the second code data are stored in the data storage area, and when the writable area of the data storage area becomes insufficient, the second code data stored in the data storage area is stored. A part or all of the code data is discarded, the first code data is stored in an area where the discarded data is stored, and the auxiliary information is
This is a write controller that stores the auxiliary information in the auxiliary information storage area. Here, the encoder 11 performs PCM, ADPCM, C
Any conventional encoder such as an ELP may be used. In addition, the decoder 12 includes the encoder 11
Is a decoder corresponding to. Here, it is assumed that the data storage area is a memory having a storage capacity of 8 bits per address. The solid-state memory 15 uses a nonvolatile memory, but the present invention is not limited to such a nonvolatile memory. this is,
This is common to all the descriptions given in the solid-state memories of the following embodiments.
【0016】図2は、固体メモリ15のデータ格納領域
がメモリフル状態になるまでに、記録処理が終了した場
合のデータ格納領域の状態を示す図である。FIG. 2 is a diagram showing the state of the data storage area when the recording process is completed before the data storage area of the solid-state memory 15 becomes full.
【0017】図3は、固体メモリ15のデータ格納領域
がメモリフル状態になるまでに、記録処理が終了した場
合の補助情報格納領域の状態を示す図である。FIG. 3 is a diagram showing a state of the auxiliary information storage area when the recording process is completed before the data storage area of the solid-state memory 15 becomes full.
【0018】また図4は、固体メモリ15のデータ格納
領域がメモリフル状態になり、さらに記録処理がしばら
く続行した後に、記録処理が終了した場合のデータ格納
領域の状態を示す図である。FIG. 4 is a diagram showing a state of the data storage area when the data storage area of the solid-state memory 15 is in the memory full state, and after the recording processing is continued for a while, the recording processing is completed.
【0019】図5は、固体メモリ15のデータ格納領域
がメモリフル状態になり、さらに記録処理がしばらく続
行した後に、記録処理が終了した場合の補助情報格納領
域の状態を示す図である。FIG. 5 is a diagram showing a state of the auxiliary information storage area when the data storage area of the solid-state memory 15 is in the memory full state, and after the recording processing has been continued for a while, the recording processing is completed.
【0020】以上のように構成されたデジタル信号記録
装置について、以下その動作について図1から図5を用
いて説明する。The operation of the digital signal recording apparatus configured as described above will be described below with reference to FIGS.
【0021】図1において、まず、各サンプルが16ビ
ットの入力ディジタル信号は、符号化器11により、各
サンプル毎に4ビットに圧縮符号化し、第1の符号デー
タを出力する。復号化器12は、符号化器11の出力で
ある第1の符号データを元のデジタル信号に復号する。
遅延器13では、上記圧縮符号化及び復号化に要する時
間Tだけ入力ディジタル信号を遅延させる。減算器14
では、復号化器12の出力信号と遅延器13の出力信号
との差信号を第2の符号データとして出力する。ここ
で、上記差信号の振幅は8ビットで表現できる信号にな
っているものとする。書き込み制御器16は、固体メモ
リ15内のデータ格納領域に空き領域が存在する間は、
上記第1の符号データと第2の符号データとを固体メモ
リ15内のデータ格納領域に格納していく。In FIG. 1, first, an input digital signal having 16 bits in each sample is compression-coded by a coder 11 into 4 bits for each sample, and first code data is output. The decoder 12 decodes the first code data output from the encoder 11 into an original digital signal.
The delay unit 13 delays the input digital signal by the time T required for the compression encoding and decoding. Subtractor 14
Then, a difference signal between the output signal of the decoder 12 and the output signal of the delay unit 13 is output as second code data. Here, it is assumed that the amplitude of the difference signal is a signal that can be expressed by 8 bits. While the write controller 16 has a free area in the data storage area in the solid-state memory 15,
The first code data and the second code data are stored in a data storage area in the solid-state memory 15.
【0022】ここで、第1の符号データは、1サンプル
あたり4ビットであるので、2サンプルの符号データを
8ビットに整列して1つのアドレスに格納し、第2の符
号データは、1サンプルあたり8ビットであるので、1
サンプル毎に1つのアドレスに格納するものとする。ま
た、上記第1の符号データはデータ格納領域のアドレス
番号00000からアドレス番号0FFFFの領域に順
次格納され、上記第2の符号データはデータ格納領域の
アドレス番号10000からアドレス番号2FFFFの
領域に順次格納されていくものとする。これは、データ
格納領域が例えば30000アドレス分しかない場合、
第1の符号データは、1サンプルあたり4ビットの信号
であり、第2の符号データは1サンプルあたり8ビット
の信号であるので、第2の符号データが格納される領域
は、第1の符号データが格納される領域の2倍必要であ
るからである。Here, since the first code data is 4 bits per sample, the code data of 2 samples is arranged in 8 bits and stored at one address, and the second code data is 1 sample. 8 bits per
It shall be stored at one address for each sample. The first code data is sequentially stored in the data storage area from the address number 000000 to the address number 0FFFF, and the second code data is sequentially stored in the data storage area from the address number 10000 to the address number 2FFFF. Shall be done. This is because if the data storage area has only 30000 addresses, for example,
Since the first code data is a signal of 4 bits per sample and the second code data is a signal of 8 bits per sample, the area where the second code data is stored is the first code data. This is because the required area is twice as large as the area where the data is stored.
【0023】この様な書き込み処理を行い、固体メモリ
15のデータ格納領域がメモリフル状態になるまでに、
記録処理が終了した場合のデータ格納領域の状態を示し
た図が図2である。図2において、D1(t)は時刻tにお
ける第1の符号データを表し、D2(t)は時刻tにおける
第2の符号データを表す。また、この様な場合の、補助
情報格納領域の状態を示した図が図3である。ここで
は、第1の符号データの格納領域は、アドレス0000
0からアドレス0FFFFまで割り当てられており、第
2の符号データの格納領域は、アドレス10000から
アドレス2FFFFまで割り当てられており、第1の符
号データは、1サンプルあたり4ビットであり、第2の
符号データは、1サンプルあたり8ビットであり、第1
の符号データは、アドレス00000からアドレス04
000までに格納されており、第2の符号データは、ア
ドレス10000からアドレス18000までに格納さ
れていることを表している。By performing such a writing process, until the data storage area of the solid-state memory 15 becomes full,
FIG. 2 shows the state of the data storage area when the recording process is completed. In FIG. 2, D1 (t) represents the first code data at time t, and D2 (t) represents the second code data at time t. FIG. 3 shows a state of the auxiliary information storage area in such a case. Here, the storage area of the first code data is the address 0000.
0 to address 0FFFF, the storage area of the second code data is allocated from address 10000 to address 2FFFF, the first code data is 4 bits per sample, and the second code data The data is 8 bits per sample and the first
Code data from address 000000 to address 04
000, indicating that the second code data is stored from address 10000 to address 18000.
【0024】固体メモリ15のデータ格納領域がメモリ
フル状態になるまでに、記録処理が終了しなかった場合
は、書き込み制御器16は、上記第1の符号データのみ
を固体メモリ15内のデータ格納領域に格納していく。
この時、上記第1の符号データはデータ格納領域のアド
レス番号10000からアドレス番号2FFFFの領域
に順次格納されていく。これによって、アドレス番号1
0000からアドレス番号2FFFFの領域に格納され
ていた第2の符号データは、徐々に廃棄され、廃棄され
た領域に、第1の符号データが格納されていくことにな
るので、メモリフルの状態になった後でも、記録時間の
延長を行うことができる。If the recording process is not completed before the data storage area of the solid-state memory 15 becomes full, the write controller 16 stores only the first code data in the solid-state memory 15. Store in the area.
At this time, the first code data is sequentially stored in the data storage area from the address number 10000 to the address number 2FFFF. As a result, address number 1
The second code data stored in the area from 0000 to the address number 2FFFF is gradually discarded, and the first code data is stored in the discarded area. After that, the recording time can be extended.
【0025】この様な書き込み処理を行い、固体メモリ
15のデータ格納領域がメモリフル状態になった後にも
データが記録された場合のデータ格納領域の状態を示し
た図が図4である。図4において、D1(t)は時刻tにお
ける第1の符号データを表し、D2(t)は時刻tにおける
第2の符号データを表す。この例では、第1の符号デー
タがアドレス14000まで格納された為に、過去に格
納されていた第2の符号データのうち、アドレス100
00からアドレス14000に格納されていたものが廃
棄されたことが示されている。また、この様な場合の、
補助情報格納領域の状態を示した図が図5である。ここ
では、第1の符号データの格納領域は、アドレス000
00からアドレス0FFFFまで割り当てられており、
第2の符号データの格納領域は、アドレス10000か
らアドレス2FFFFまで割り当てられており、第1の
符号データは、1サンプルあたり4ビットであり、第2
の符号データは、1サンプルあたり8ビットであり、第
1の符号データは、アドレス00000からアドレス1
4000までに格納されており、第2の符号データは、
アドレス14001からアドレス2FFFFまでに格納
されていることを表しているので、第2の符号データの
うち、アドレス10000からアドレス14000まで
に格納されていたデータは、廃棄され、第1の符号デー
タに書き換えられたことがわかる。FIG. 4 is a diagram showing a state of the data storage area when data is recorded even after the data storage area of the solid-state memory 15 has reached the memory full state by performing such a writing process. In FIG. 4, D1 (t) represents the first code data at time t, and D2 (t) represents the second code data at time t. In this example, since the first code data is stored up to the address 14000, of the second code data stored in the past, the address 100
It is shown that the data stored at the address 14000 from 00 is discarded. Also, in such a case,
FIG. 5 shows the state of the auxiliary information storage area. Here, the storage area of the first code data is the address 000
00 to address 0FFFF,
The storage area for the second code data is allocated from address 10000 to address 2FFFF, and the first code data is 4 bits per sample.
Is 8 bits per sample, and the first code data is from address 000000 to address 1
The second code data is stored up to 4000.
Since the data is stored from the address 14001 to the address 2FFFF, of the second code data, the data stored from the address 10000 to the address 14000 is discarded and rewritten with the first code data. You can see that it was done.
【0026】以上のように、本実施例によれば、入力デ
ジタル信号を第1の符号データに符号化する符号化器
と、該第1の符号データを元のデジタル信号に復号化す
る復号化器と、上記符号化器で入力デジタル信号を符号
化しさらに該符号化データを上記復号化器で元のデジタ
ル信号に復号化する処理に要する時間分だけ入力デジタ
ル信号を遅延させる遅延器と、上記復号化器の出力信号
と上記遅延器の出力信号との差信号を第2の符号データ
として出力する減算器と、上記第1の符号データと上記
第2の符号データとを格納するためのデータ格納領域
と、該データ格納領域の属性及び該格納されたデータの
属性を示す補助情報を格納する補助情報格納領域とを有
する固体メモリと、上記データ格納領域に書き込み可能
領域が存在する間は、上記第1の符号データと上記第2
の符号データとを上記データ格納領域に格納し、上記デ
ータ格納領域の書き込み可能領域が不足した場合は、上
記データ格納領域に格納されている、上記第2の符号デ
ータの一部あるいは全部を廃棄し、該廃棄されたデータ
が格納されていた領域に上記第1の符号データを格納
し、上記補助情報を上記補助情報格納領域に格納する書
き込み制御器とを備え、メモリに空き領域が存在する時
は、通常の圧縮符号化データ(上記第1の符号データ)
の他に、その圧縮符号化によって損失するデータ(上記
第2の符号データ)をもメモリに格納していくので、通
常の圧縮符号化よりも高品質の記録処理が行える。ま
た、メモリに空き領域が不足した場合でも、通常の圧縮
符号化データは保持したまま、過去に格納されれた、圧
縮符号化によって損失するデータの一部を廃棄し、メモ
リ内に空き領域を確保し、記録処理を続行するので、少
なくとも、通常の圧縮符号化の品質の記録処理は行え
る。As described above, according to the present embodiment, the encoder for encoding the input digital signal into the first code data and the decoding for decoding the first code data into the original digital signal A delay unit that encodes an input digital signal with the encoder and further delays the input digital signal by a time required for a process of decoding the encoded data into an original digital signal with the decoder. A subtractor for outputting a difference signal between the output signal of the decoder and the output signal of the delay unit as second code data, and data for storing the first code data and the second code data A solid-state memory having a storage area and an auxiliary information storage area for storing auxiliary information indicating an attribute of the data storage area and an attribute of the stored data, and a writable area in the data storage area, Serial first code data and the second
Is stored in the data storage area, and if the writable area of the data storage area is insufficient, a part or all of the second code data stored in the data storage area is discarded. A write controller that stores the first code data in the area where the discarded data is stored, and stores the auxiliary information in the auxiliary information storage area, and a free area exists in the memory. At the time, normal compressed encoded data (the first encoded data)
In addition, since the data (the second code data) lost by the compression encoding is also stored in the memory, a recording process of higher quality than the normal compression encoding can be performed. Also, even if there is not enough free space in the memory, a part of the data stored in the past that is lost by the compression coding is discarded while retaining the normal compressed and coded data, and the free space is left in the memory. Since the recording process is secured and the recording process is continued, at least the recording process of the quality of normal compression encoding can be performed.
【0027】この様に、本発明によれば、記録品質を可
能な限り保持しながら、効率よく記録時間の再延長を行
うことができることとなる。また、記録品質を可能な限
り保持しながら、データが固体メモリに有効に格納され
るため、固体メモリのメモリ有効活用を図ることができ
ることとなる。As described above, according to the present invention, it is possible to efficiently extend the recording time while maintaining the recording quality as much as possible. In addition, since the data is effectively stored in the solid-state memory while maintaining the recording quality as much as possible, the memory of the solid-state memory can be effectively used.
【0028】図6は本発明の第2の実施例におけるデジ
タル信号再生装置の構成を示すブロック図である。図6
において、21は、第1の実施例の様にして記録された
符号データが格納された、データ格納領域と、該データ
格納領域の属性及び該格納されたデータの属性を示す補
助情報を格納する補助情報格納領域とを有する、第1の
実施例と同様の固体メモリ、22は、上記補助情報格納
領域に格納された補助情報に基づいて、上記データ格納
領域に格納された第1の符号データを逐次読みだし、も
し上記第2の符号データが上記データ格納領域に存在し
ている場合は第2の符号データをも読み出す読みだし制
御器、23は、読みだし制御器22で読み出された上記
第1の符号データを復号化する復号化器、24は、復号
化器23の出力信号と、上記第2の符号データとの和信
号を出力する加算器である。ここで、復号化器23は、
第1の実施例における復号化器12と同様のものであ
る。FIG. 6 is a block diagram showing a configuration of a digital signal reproducing apparatus according to a second embodiment of the present invention. FIG.
, 21 stores a data storage area in which code data recorded as in the first embodiment is stored, an attribute of the data storage area, and auxiliary information indicating an attribute of the stored data. A solid-state memory 22 having an auxiliary information storage area and a first code data stored in the data storage area based on the auxiliary information stored in the auxiliary information storage area; Are read sequentially, and if the second code data is present in the data storage area, the read controller 23 also reads the second code data. The read controller 23 reads the second code data. A decoder 24 for decoding the first code data is an adder for outputting a sum signal of the output signal of the decoder 23 and the second code data. Here, the decoder 23
This is the same as the decoder 12 in the first embodiment.
【0029】以上のように構成されたデジタル信号再生
装置について、以下その動作について図6及び図3及び
図5を用いて説明する。The operation of the digital signal reproducing apparatus configured as described above will be described below with reference to FIGS. 6, 3 and 5.
【0030】図6において、まず、読みだし制御器22
は、固体メモリ21の補助情報格納領域から、上記デー
タ格納領域の属性及び該格納されたデータの属性を示す
補助情報を読み出す。例えば、図3に示されたような補
助情報を読み出す。ここでは、第1の符号データの格納
領域は、アドレス00000からアドレス0FFFFま
で割り当てられており、第2の符号データの格納領域
は、アドレス10000からアドレス2FFFFまで割
り当てられており、第1の符号データは、1サンプルあ
たり4ビットであり、第2の符号データは、1サンプル
あたり8ビットであり、第1の符号データは、アドレス
00000からアドレス04000までに格納されてお
り、第2の符号データは、アドレス10000からアド
レス18000までに格納されていることを表している
ので、記録開始時刻から、記録終了時刻までの全時刻に
ついて、上記第1の符号データ及び第2の符号データが
格納されていることがわかる。よって、読みだし制御器
22は、上記データ格納領域に格納されている、第1の
符号データ及び第2の符号データを順次読みだし、第1
の符号データを復号化器23に送出し、第2の符号デー
タを加算器24に送出する。ここで、第2の符号データ
を送出するタイミングは、復号化器23で復号化処理に
要する時間を考慮して、その時間分だけ遅延させて送出
する。復号化器23では、上記読み出された第1の符号
データを受け取って元のデジタル信号に復号する。加算
器24では、復号化器23の出力信号と上記読み出され
た第2の符号データとの加算処理を行なうことによっ
て、再生信号を生成する。In FIG. 6, first, the reading controller 22
Reads the attribute of the data storage area and the auxiliary information indicating the attribute of the stored data from the auxiliary information storage area of the solid-state memory 21. For example, the auxiliary information as shown in FIG. 3 is read. Here, the storage area for the first code data is allocated from address 00000 to address 0FFFF, and the storage area for the second code data is allocated from address 10000 to address 2FFFF. Is 4 bits per sample, the second code data is 8 bits per sample, the first code data is stored from address 000000 to address 04000, and the second code data is , From the address 10000 to the address 18000, the first code data and the second code data are stored for all times from the recording start time to the recording end time. You can see that. Therefore, the reading controller 22 sequentially reads the first code data and the second code data stored in the data storage area, and reads the first code data and the second code data.
To the decoder 23, and the second code data to the adder 24. Here, the timing at which the second encoded data is transmitted is delayed by that time in consideration of the time required for the decoding process by the decoder 23 and transmitted. The decoder 23 receives the read first code data and decodes it into the original digital signal. The adder 24 generates a reproduction signal by performing an addition process on the output signal of the decoder 23 and the read second code data.
【0031】図3に示した補助情報は、固体メモリ21
のデータ格納領域がメモリフル状態になるまでに、記録
処理が終了した場合のものであったが、固体メモリ21
のデータ格納領域がメモリフル状態になるまでに、記録
処理が終了しなかった場合は、例えば図5に示すような
補助情報が上記補助情報格納領域に格納されている。図
5では、第1の符号データの格納領域は、アドレス00
000からアドレス0FFFFまで割り当てられてお
り、第2の符号データの格納領域は、アドレス1000
0からアドレス2FFFFまで割り当てられており、第
1の符号データは、1サンプルあたり4ビットであり、
第2の符号データは、1サンプルあたり8ビットであ
り、第1の符号データは、アドレス00000からアド
レス14000までに格納されており、第2の符号デー
タは、アドレス14001からアドレス2FFFFまで
に格納されていることを表しているので、第2の符号デ
ータのうち、アドレス10000からアドレス1400
0までに格納されていたデータは、廃棄されたことがわ
かる。それに基づいて、読みだし制御器22は、上記デ
ータ格納領域に格納されている、第1の符号データ及び
第2の符号データを順次読みだし、第1の符号データを
復号化器23に送出し、第2の符号データを加算器24
に送出する。第2の符号データは、8ビットの符号であ
るので、アドレス10000からアドレス14000ま
でに格納されていたデータが、廃棄されたということ
は、記録開始時から4000サンプル目までのデータが
廃棄されていることになるので、第2の符号データは、
4001サンプル目から読み出すことになる。ここで、
第2の符号データを送出するタイミングは、復号化器2
3で復号化処理に要する時間を考慮して、その時間分だ
け遅延させて送出する。復号化器23では、上記読み出
された第1の符号データを受け取って元のデジタル信号
に復号する。加算器24では、復号化器23の出力信号
と上記読み出された第2の符号データとの加算処理を行
なうことによって、再生信号を生成する。The auxiliary information shown in FIG.
This is the case where the recording process is completed before the data storage area of the memory becomes full.
If the recording process is not completed before the data storage area becomes full, the auxiliary information as shown in FIG. 5 is stored in the auxiliary information storage area. In FIG. 5, the storage area of the first code data is address 00
000 to address 0FFFF, and the storage area for the second code data is at address 1000
0 to address 2FFFF, the first code data is 4 bits per sample,
The second code data is 8 bits per sample, the first code data is stored from address 000000 to address 14000, and the second code data is stored from address 14001 to address 2FFFF. Of the second code data, the address 10000 to the address 1400
It can be seen that the data stored up to 0 has been discarded. Based on this, the read controller 22 sequentially reads the first code data and the second code data stored in the data storage area, and sends the first code data to the decoder 23. , The second code data to the adder 24
To send to. Since the second code data is an 8-bit code, the fact that the data stored from address 10000 to address 14000 has been discarded means that the data from the start of recording to the 4000th sample has been discarded. Therefore, the second code data is
Reading is started from the 4001st sample. here,
The timing at which the second code data is sent is determined by the decoder 2
3. In consideration of the time required for the decoding process, the transmission is delayed by the time. The decoder 23 receives the read first code data and decodes it into the original digital signal. The adder 24 generates a reproduction signal by performing an addition process on the output signal of the decoder 23 and the read second code data.
【0032】以上のように、本実施例によれば、第1の
実施例の様にして記録された符号データが格納された、
データ格納領域と、該データ格納領域の属性及び該格納
されたデータの属性を示す補助情報を格納する補助情報
格納領域とを有する固体メモリと、上記補助情報格納領
域に格納された補助情報に基づいて、上記データ格納領
域に格納された第1の符号データを逐次読みだし、もし
上記第2の符号データが上記データ格納領域に存在して
いる場合は第2の符号データをも読み出す読みだし制御
器と、上記読みだし制御器で読み出された上記第1の符
号データを復号化する復号化器と、上記復号化器の出力
信号と上記第2の符号データとの和信号を出力する加算
器とを備え、通常の圧縮符号化データ(上記第1の符号
データ)の他に、その圧縮符号化によって損失するデー
タ(上記第2の符号データ)をもメモリに格納してある
固体メモリから、通常の圧縮符号化データを読みだし、
通常の復号データを得るとともに、その圧縮符号化によ
って損失したデータをも読みだし、それを付加するの
で、通常の圧縮符号化よりも高品質の再生信号が得られ
る。もし、記録時間が長く、通常の圧縮符号化データし
かデータ格納領域に存在しない場合でも、少なくとも、
通常の圧縮符号化の品質の再生信号は得られる。As described above, according to this embodiment, the code data recorded as in the first embodiment is stored.
A solid-state memory having a data storage area, an auxiliary information storage area for storing an attribute of the data storage area and an auxiliary information indicating an attribute of the stored data, and a memory based on the auxiliary information stored in the auxiliary information storage area. Reading control for sequentially reading out the first code data stored in the data storage area, and also reading out the second code data if the second code data exists in the data storage area. Decoder, a decoder for decoding the first code data read by the read controller, and an addition for outputting a sum signal of an output signal of the decoder and the second code data. From the solid-state memory in which, in addition to the normal compressed encoded data (the first encoded data), data (the second encoded data) lost by the compression encoding is also stored in the memory. , It reads the encoded data of the ordinary,
Since normal decoded data is obtained, data lost due to the compression encoding is also read out, and the data is added, so that a reproduced signal with higher quality than ordinary compression encoding can be obtained. Even if the recording time is long and only normal compressed and encoded data exists in the data storage area, at least,
A reproduction signal having the quality of normal compression encoding is obtained.
【0033】図7は本発明の第3の実施例におけるデジ
タル信号記録装置の構成を示すブロック図である。図7
において、31は16ビットの入力のデジタル信号を第
1の符号データに圧縮符号化する第1の符号化器、32
は、該第1の符号データを元のデジタル信号に復号化す
る第1の復号化器、33は、第1の符号化器31で入力
のデジタル信号を符号化しさらに該符号化データを第1
の復号化器32で元のデジタル信号に復号化する処理に
要する時間分だけ入力のデジタル信号を遅延させる遅延
器、34は、第1の復号化器32の出力信号と、遅延器
33の出力信号との差信号を第2の符号データとして出
力する減算器、35は、減算器34の出力信号を第3の
符号データとして符号化する第2の符号化器、36は、
上記第1の符号データと上記第3の符号データとを格納
するためのデータ格納領域と、該データ格納領域の属性
及び該格納されたデータの属性を示す補助情報を格納す
る補助情報格納領域とを有する固体メモリ、37は、上
記データ格納領域に書き込み可能領域が存在する間は、
上記第1の符号データと上記第3の符号データとを上記
データ格納領域に格納し、上記データ格納領域の書き込
み可能領域が不足した場合は、上記データ格納領域に格
納されている、上記第3の符号データの一部あるいは全
部を廃棄し、該廃棄されたデータが格納されていた領域
に上記第1の符号データを格納し、上記補助情報を上記
補助情報格納領域に格納する書き込み制御器である。こ
こで、第1の符号化器31は、PCM、ADPCM、C
ELP等といった従来から実施されているどのような符
号化器であってもよい。また、第1の復号化器32は、
第1の符号化器31に対応する復号化器である。またこ
こでは、上記データ格納領域は、1アドレスにつき8ビ
ットの記憶容量を持つメモリであるものとする。FIG. 7 is a block diagram showing the configuration of a digital signal recording apparatus according to a third embodiment of the present invention. FIG.
, 31 is a first encoder for compressing and encoding a 16-bit input digital signal into first code data, 32
Is a first decoder for decoding the first coded data into the original digital signal, 33 encodes the input digital signal by the first coder 31 and further converts the coded data to the first digital data.
A delay unit 34 for delaying the input digital signal by the time required for the decoding of the original digital signal by the decoder 32, the output signal of the first decoder 32 and the output of the delay unit 33 A subtractor that outputs a difference signal from the signal as second code data; 35, a second encoder that encodes an output signal of the subtractor 34 as third code data;
A data storage area for storing the first code data and the third code data, and an auxiliary information storage area for storing an attribute of the data storage area and auxiliary information indicating an attribute of the stored data. The solid-state memory 37 has a writable area in the data storage area.
The first code data and the third code data are stored in the data storage area, and when the writable area of the data storage area becomes insufficient, the third code data stored in the data storage area is stored. A write controller for discarding a part or all of the code data of the above, storing the first code data in the area where the discarded data is stored, and storing the auxiliary information in the auxiliary information storage area. is there. Here, the first encoder 31 is configured to perform PCM, ADPCM, C
Any conventional encoder such as an ELP may be used. Also, the first decoder 32
This is a decoder corresponding to the first encoder 31. Here, it is assumed that the data storage area is a memory having a storage capacity of 8 bits per address.
【0034】図8は、固体メモリ36のデータ格納領域
がメモリフル状態になるまでに、記録処理が終了した場
合のデータ格納領域の状態を示す図である。FIG. 8 is a diagram showing a state of the data storage area when the recording process is completed before the data storage area of the solid-state memory 36 becomes full.
【0035】図9は、固体メモリ36のデータ格納領域
がメモリフル状態になるまでに、記録処理が終了した場
合の補助情報格納領域の状態を示す図である。FIG. 9 is a diagram showing the state of the auxiliary information storage area when the recording process is completed before the data storage area of the solid-state memory 36 becomes full.
【0036】また、図10は、固体メモリ36のデータ
格納領域がメモリフル状態になりさらに記録処理がしば
らく続行した後、記録処理が終了した場合のデータ格納
領域の状態を示す図である。FIG. 10 is a diagram showing the state of the data storage area when the data storage area of the solid-state memory 36 is full and the recording process has been continued for a while, and then the recording process has been completed.
【0037】図11は、固体メモリ36のデータ格納領
域がメモリフル状態になりさらに記録処理がしばらく続
行した後、記録処理が終了した場合の補助情報格納領域
の状態を示す図である。FIG. 11 is a diagram showing the state of the auxiliary information storage area when the data storage area of the solid-state memory 36 has reached the memory full state and the recording processing has continued for a while, and then the recording processing has been completed.
【0038】以上のように構成されたデジタル信号記録
装置について、以下その動作について図7から図11を
用いて説明する。The operation of the digital signal recording apparatus configured as described above will be described below with reference to FIGS.
【0039】図7において、まず、例えば各サンプル毎
に16ビットの入力ディジタル信号は、第1の符号化器
31により各サンプル4ビットに圧縮符号化される。第
1の復号化器32は、第1の符号化器31の出力である
第1の符号データを元のデジタル信号に復号する。遅延
器33では、上記圧縮符号化及び復号化に要する時間T
だけ入力のディジタル信号を遅延させる。減算器34で
は、第1の復号化器32の出力信号と遅延器33の出力
信号との差信号を第2の符号データとして出力する。第
2の符号化器35は、上記差信号を各サンプル毎に2ビ
ットに圧縮符号化する。書き込み制御器37は、固体メ
モリ36内のデータ格納領域に空き領域が存在する間
は、上記第1の符号データと第3の符号データとを固体
メモリ36内のデータ格納領域に格納していく。In FIG. 7, first, for example, an input digital signal of 16 bits for each sample is compression-encoded by the first encoder 31 into 4 bits for each sample. The first decoder 32 decodes the first encoded data output from the first encoder 31 into an original digital signal. In the delay unit 33, the time T required for the compression encoding and decoding is calculated.
Only the input digital signal is delayed. The subtractor 34 outputs a difference signal between the output signal of the first decoder 32 and the output signal of the delay unit 33 as second code data. The second encoder 35 compression-encodes the difference signal into two bits for each sample. The write controller 37 stores the first code data and the third code data in the data storage area in the solid-state memory 36 while the data storage area in the solid-state memory 36 has a free area. .
【0040】ここで、第1の符号データは、1サンプル
あたり4ビットであるので、2サンプルの符号データを
8ビットに整列して1つのアドレスに格納し、第3の符
号データは、1サンプルあたり2ビットであるので、4
サンプルの符号データを8ビットに整列して1つのアド
レスに格納するものとする。また、上記第1の符号デー
タはデータ格納領域のアドレス番号00000からアド
レス番号1FFFFの領域に順次格納され、上記第3の
符号データはデータ格納領域のアドレス番号20000
からアドレス番号2FFFFの領域に順次格納されてい
くものとする。これは、データ格納領域が30000ア
ドレス分しかない場合、第1の符号データは、1サンプ
ルあたり4ビットの信号であり、第3の符号データは、
1サンプルあたり2ビットの信号であるので、第1の符
号データが格納される領域は、第3の符号データが格納
される領域の2倍必要であるからである。Here, since the first code data is 4 bits per sample, the code data of 2 samples is arranged in 8 bits and stored in one address, and the third code data is 1 sample. 2 bits per
It is assumed that the code data of the sample is arranged in 8 bits and stored at one address. The first code data is sequentially stored in the data storage area from the address number 000000 to the address number 1FFFF, and the third code data is stored in the data storage area at the address number 20000.
From the address 2FFFF. If the data storage area has only 30000 addresses, the first code data is a signal of 4 bits per sample, and the third code data is
This is because, since each sample is a 2-bit signal, the area in which the first code data is stored needs to be twice as large as the area in which the third code data is stored.
【0041】この様な書き込み処理を行い、固体メモリ
36のデータ格納領域がメモリフル状態になるまでに、
記録処理が終了した場合のデータ格納領域の状態を示し
た図が図8である。図8において、D1(t)は時刻tにお
ける第1の符号データを表し、D3(t)は時刻tにおける
第3の符号データを表す。また、この様な場合の、補助
情報格納領域の状態を示した図が図9である。ここで
は、第1の符号データの格納領域は、アドレス0000
0からアドレス1FFFFまで割り当てられており、第
3の符号データの格納領域は、アドレス20000から
アドレス2FFFFまで割り当てられており、第1の符
号データは、1サンプルあたり4ビットであり、第3の
符号データは、1サンプルあたり2ビットであり、第1
の符号データは、アドレス00000からアドレス08
000までに格納されており、第3の符号データは、ア
ドレス20000からアドレス24000までに格納さ
れていることを表している。固体メモリ36のデータ格
納領域がメモリフル状態になるまでに、記録処理が終了
しなかった場合は、書き込み制御器37は、上記第1の
符号データのみを固体メモリ36内のデータ格納領域に
格納していく。この時、上記第1の符号データはデータ
格納領域のアドレス番号20000からアドレス番号2
FFFFの領域に順次格納されていく。これによって、
アドレス番号20000からアドレス番号2FFFFの
領域に格納されていた、第3の符号データは、徐々に廃
棄され、廃棄された領域に、第1の符号データが格納さ
れていくことになるので、メモリフルの状態になった後
でも、記録時間の延長を行うことができる。By performing such a writing process, until the data storage area of the solid-state memory 36 becomes full memory,
FIG. 8 is a diagram showing a state of the data storage area when the recording process is completed. In FIG. 8, D1 (t) represents first code data at time t, and D3 (t) represents third code data at time t. FIG. 9 shows a state of the auxiliary information storage area in such a case. Here, the storage area of the first code data is the address 0000.
0 to address 1FFFF, the storage area of the third code data is allocated from address 20000 to address 2FFFF, the first code data is 4 bits per sample, and the third code data The data is 2 bits per sample and the first
Code data from address 000000 to address 08
000, indicating that the third code data is stored from address 20,000 to address 24000. If the recording process is not completed before the data storage area of the solid-state memory 36 becomes full, the write controller 37 stores only the first code data in the data storage area of the solid-state memory 36. I will do it. At this time, the first code data is converted from address number 20000 of the data storage area to address number 2
The data is sequentially stored in the area of FFFF. by this,
The third code data stored in the area from the address number 20000 to the address number 2FFFF is gradually discarded, and the first code data is stored in the discarded area. After that, the recording time can be extended.
【0042】この様な書き込み処理を行い、固体メモリ
36のデータ格納領域がメモリフル状態になった後にも
データが記録された場合のデータ格納領域の状態を示し
た図が図10である。図10において、D1(t)は時刻t
における第1の符号データを表し、D3(t)は時刻tにお
ける第3の符号データを表す。この例では、第1の符号
データがアドレス24000まで格納された為に、過去
に格納されていた第3の符号データのうち、アドレス2
0000からアドレス24000に格納されていたもの
が廃棄されたことが示されている。また、この様な場合
の、補助情報格納領域の状態を示した図が図11であ
る。ここでは、第1の符号データの格納領域は、アドレ
ス00000からアドレス1FFFFまで割り当てられ
ており、第3の符号データの格納領域は、アドレス20
000からアドレス2FFFFまで割り当てられてお
り、第1の符号データは、1サンプルあたり4ビットで
あり、第3の符号データは、1サンプルあたり2ビット
であり、第1の符号データは、アドレス00000から
アドレス24000までに格納されており、第3の符号
データは、アドレス24001からアドレス2FFFF
までに格納されていることを表しているので、第3の符
号データのうち、アドレス20000からアドレス24
000までに格納されていたデータは、廃棄されたこと
がわかる。FIG. 10 shows the state of the data storage area in the case where data is recorded even after the data storage area of the solid-state memory 36 has reached the memory full state by performing such a write process. In FIG. 10, D1 (t) is the time t
, And D3 (t) represents the third code data at time t. In this example, since the first code data is stored up to the address 24000, of the third code data stored in the past, the address 2 is stored.
It is shown that what has been stored from 0000 to address 24000 has been discarded. FIG. 11 shows the state of the auxiliary information storage area in such a case. Here, the storage area for the first code data is allocated from address 00000 to address 1FFFF, and the storage area for the third code data is address 20
000 to address 2FFFF, the first code data is 4 bits per sample, the third code data is 2 bits per sample, and the first code data is from address 000000 The third code data is stored from address 24001 to address 2FFFF.
Since the third code data is stored from address 20000 to address 24
It can be seen that the data stored up to 000 has been discarded.
【0043】以上のように、本実施例によれば、入力デ
ジタル信号を第1の符号データに符号化する第1の符号
化器と、該第1の符号データを元のデジタル信号に復号
化する第1の復号化器と、上記第1の符号化器で入力の
デジタル信号を符号化しさらに該符号化データを上記第
1の復号化器で元のデジタル信号に復号化する処理に要
する時間分だけ入力デジタル信号を遅延させる遅延器
と、上記第1の復号化器の出力信号と上記遅延器の出力
信号との差信号を第2の符号データとして出力する減算
器と、上記減算器の出力信号を第3の符号データとして
符号化する第2の符号化器と、上記第1の符号データと
上記第3の符号データとを格納するためのデータ格納領
域と、該データ格納領域の属性及び該格納されたデータ
の属性を示す補助情報を格納する補助情報格納領域とを
有する固体メモリと、上記データ格納領域に書き込み可
能領域が存在する間は、上記第1の符号データと上記第
3の符号データとを上記データ格納領域に格納し、上記
データ格納領域の書き込み可能領域が不足した場合は、
上記データ格納領域に格納されている、上記第3の符号
データの一部あるいは全部を廃棄し、該廃棄されたデー
タが格納されていた領域に上記第1の符号データを格納
し、上記補助情報を上記補助情報格納領域に格納する書
き込み制御器とを備え、メモリに空き領域が存在する時
は、通常の圧縮符号化データ(上記第1の符号データ)
の他に、その圧縮符号化によって損失するデータ(上記
第2の符号データ)をも圧縮符号化してメモリに格納し
ていくので、通常の圧縮符号化よりも高品質の記録処理
が行える。また、メモリに空き領域が不足した場合で
も、通常の圧縮符号化データは保持したまま、過去に格
納されれた、通常の圧縮符号化によって損失するデータ
を圧縮符号化したデータ(上記第3の符号データ)の一
部を廃棄し、メモリ内に空き領域を確保し、記録処理を
続行するので、少なくとも、通常の圧縮符号化の品質の
記録処理は行える。また、通常の圧縮符号化によって損
失するデータを圧縮符号化しているので、第1の実施例
で示した場合よりも長時間の記録処理を行える。As described above, according to the present embodiment, the first encoder that encodes the input digital signal into the first code data, and decodes the first code data into the original digital signal And a time required for encoding the input digital signal by the first encoder and decoding the encoded data to the original digital signal by the first decoder. A delay unit that delays the input digital signal by an amount corresponding to the input signal; a subtractor that outputs a difference signal between the output signal of the first decoder and the output signal of the delay unit as second code data; A second encoder for encoding the output signal as third code data, a data storage area for storing the first code data and the third code data, and an attribute of the data storage area And auxiliary information indicating attributes of the stored data. The first code data and the third code data are stored in the data storage area while the data storage area has a solid-state memory having an auxiliary information storage area for storing data. If the writable area of the data storage area is insufficient,
A part or all of the third code data stored in the data storage area is discarded, and the first code data is stored in an area where the discarded data is stored. In the auxiliary information storage area, and when there is a free area in the memory, normal compression encoded data (the first code data)
In addition, since data lost by the compression encoding (the second code data) is also compression-encoded and stored in the memory, higher quality recording processing can be performed than ordinary compression encoding. Further, even when the free space in the memory is insufficient, the data which has been stored in the past and which is lost by the normal compression encoding and which has been compressed and encoded while retaining the normal compression encoded data (the third data described above). A part of the code data) is discarded, a free area is secured in the memory, and the recording process is continued, so that at least the recording process of the normal compression encoding quality can be performed. Further, since the data lost by the normal compression encoding is compression-encoded, the recording process can be performed for a longer time than the case shown in the first embodiment.
【0044】この様に、本実施例によれば、記録品質を
可能な限り保持しながら、効率よく記録時間の再延長を
行うことができることなる。また、記録品質を可能な限
り保持しながら、データが固体メモリに有効に格納され
るため、固体メモリのメモリ有効活用を図ることができ
ることとなる。As described above, according to this embodiment, it is possible to efficiently extend the recording time while maintaining the recording quality as much as possible. In addition, since the data is effectively stored in the solid-state memory while maintaining the recording quality as much as possible, the memory of the solid-state memory can be effectively used.
【0045】図12は本発明の第4の実施例におけるデ
ジタル信号再生装置の構成を示すブロック図である。図
12において、41は、第3の実施例の様にして記録さ
れた符号データが格納された、データ格納領域と、該デ
ータ格納領域の属性及び該格納されたデータの属性を示
す補助情報を格納する補助情報格納領域とを有する、第
3の実施例と同様の固体メモリ、42は、上記補助情報
格納領域に格納された補助情報に基づいて、上記データ
格納領域に格納された第1の符号データを逐次読みだ
し、もし上記第3の符号データが上記データ格納領域に
存在している場合は第3の符号データをも読み出す読み
だし制御器、43は、読みだし制御器42で読み出され
た上記第1の符号データを復号化する第1の復号化器、
44は、上記読みだし制御器で読み出された上記第3の
符号データを復号化する第2の復号化器、45は、第1
の復号化器43の出力信号と第2の復号化器44の出力
信号との和信号を出力する加算器である。ここで、第1
の復号化器43は、第3の実施例における第1の復号化
器32と同様のものである。FIG. 12 is a block diagram showing the configuration of a digital signal reproducing apparatus according to the fourth embodiment of the present invention. In FIG. 12, reference numeral 41 denotes a data storage area in which code data recorded as in the third embodiment is stored, an attribute of the data storage area, and auxiliary information indicating an attribute of the stored data. The solid-state memory 42 having the auxiliary information storage area to be stored and similar to the third embodiment, the first solid-state memory 42 stored in the data storage area based on the auxiliary information stored in the auxiliary information storage area. A read controller for sequentially reading the code data, and if the third code data is present in the data storage area, a read controller for reading the third code data. A first decoder that decodes the first code data thus obtained,
44 is a second decoder for decoding the third code data read by the reading controller, 45 is a first decoder
Is an adder that outputs a sum signal of the output signal of the decoder 43 and the output signal of the second decoder 44. Here, the first
Is the same as the first decoder 32 in the third embodiment.
【0046】以上のように構成されたデジタル信号再生
装置について、以下その動作について図12及び図9及
び図11を用いて説明する。The operation of the digital signal reproducing apparatus configured as described above will be described below with reference to FIGS. 12, 9 and 11.
【0047】図12において、まず、読みだし制御器4
2は、固体メモリ41の補助情報格納領域から、上記デ
ータ格納領域の属性及び該格納されたデータの属性を示
す補助情報を読み出す。例えば、図9に示されたような
補助情報を読み出す。ここでは、第1の符号データの格
納領域は、アドレス00000からアドレス1FFFF
まで割り当てられており、第3の符号データの格納領域
は、アドレス20000からアドレス2FFFFまで割
り当てられており、第1の符号データは、1サンプルあ
たり4ビットであり、第3の符号データは、1サンプル
あたり2ビットであり、第1の符号データは、アドレス
00000からアドレス08000までに格納されてお
り、第3の符号データは、アドレス20000からアド
レス24000までに格納されていることを表している
ので、記録開始時刻から、記録終了時刻までの全時刻に
ついて、上記第1の符号データ及び第3の符号データが
格納されていることがわかる。よって、読みだし制御器
42は、上記データ格納領域に格納されている、第1の
符号データ及び第3の符号データを順次読みだし、第1
の符号データを第1の復号化器43に送出し、第3の符
号データを第2の復号化器44に送出する。In FIG. 12, first, the reading controller 4
2 reads, from the auxiliary information storage area of the solid-state memory 41, auxiliary information indicating the attribute of the data storage area and the attribute of the stored data. For example, the auxiliary information as shown in FIG. 9 is read. Here, the storage area of the first code data is from address 00000 to address 1FFFF
, The storage area for the third code data is allocated from address 20000 to address 2FFFF, the first code data is 4 bits per sample, and the third code data is 1 bit. Since it is 2 bits per sample, the first code data is stored from address 00000 to address 08000, and the third code data is stored from address 20000 to address 24000. It can be seen that the first code data and the third code data are stored for all times from the recording start time to the recording end time. Therefore, the reading controller 42 sequentially reads the first code data and the third code data stored in the data storage area, and reads the first code data and the third code data.
Is transmitted to the first decoder 43, and the third code data is transmitted to the second decoder 44.
【0048】ここで、第3の符号データを送出するタイ
ミングは、第1の復号化器43で復号化処理に要する時
間と第2の復号化器44で復号化処理に要する時間を考
慮して、その時間差分だけ遅延させて(或いは早めて)
送出する。第1の復号化器43では、上記読み出された
第1の符号データを受け取って元のデジタル信号に復号
する。第2の復号化器44では、上記読み出された第3
の符号データを受け取って、第3の実施例における第2
の符号データに復号する。加算器45では、第1の復号
化器43の出力信号と、第2の復号化器44の出力信号
との加算処理を行なうことによって、再生信号を生成す
る。Here, the timing at which the third code data is transmitted is determined in consideration of the time required for the decoding process by the first decoder 43 and the time required for the decoding process by the second decoder 44. , Delay (or advance) by the time difference
Send out. The first decoder 43 receives the read first code data and decodes it into the original digital signal. In the second decoder 44, the read third
Receiving the coded data of
To the encoded data of. The adder 45 performs a process of adding the output signal of the first decoder 43 and the output signal of the second decoder 44 to generate a reproduced signal.
【0049】図9に示した補助情報は、固体メモリ41
のデータ格納領域がメモリフル状態になるまでに、記録
処理が終了した場合のものであったが、固体メモリ41
のデータ格納領域がメモリフル状態になるまでに、記録
処理が終了しなかった場合は、例えば図11に示すよう
な補助情報が上記補助情報格納領域に格納されている。
図11では、第1の符号データの格納領域は、アドレス
00000からアドレス1FFFFまで割り当てられて
おり、第3の符号データの格納領域は、アドレス200
00からアドレス2FFFFまで割り当てられており、
第1の符号データは、1サンプルあたり4ビットであ
り、第3の符号データは、1サンプルあたり2ビットで
あり、第1の符号データは、アドレス00000からア
ドレス24000までに格納されており、第3の符号デ
ータは、アドレス24001からアドレス2FFFFま
でに格納されていることを表しているので、第3の符号
データの内、アドレス20000からアドレス2400
0までに格納されていたデータは、廃棄されたことがわ
かる。それに基づいて、読みだし制御器42は、上記デ
ータ格納領域に格納されている、第1の符号データ及び
第3の符号データを順次読みだし、第1の符号データを
第1の復号化器43に送出し、第3の符号データを第2
の復号化器44に送出する。第3の符号データは、2ビ
ットの符号であるので、アドレス20000からアドレ
ス24000までに格納されていたデータが、廃棄され
たということは、記録開始時から4×4000サンプル
目までのデータが廃棄されていることになるので、第3
の符号データは、4×4001サンプル目から読み出す
ことになる。ここで、第3の符号データを送出するタイ
ミングは、第1の復号化器43で復号化処理に要する時
間と第2の復号化器44で復号化処理に要する時間を考
慮して、その時間差分だけ遅延させて(或いは早めて)
送出する。第1の復号化器43では、上記読み出された
第1の符号データを受け取って元のデジタル信号に復号
する。第2の復号化器44では、上記読み出された第3
の符号データを受け取って、第3の実施例における第2
の符号データに復号する。加算器45では、第1の復号
化器43の出力信号と、第2の復号化器44の出力信号
との加算処理を行なうことによって、再生信号を生成す
る。The auxiliary information shown in FIG.
In this case, the recording process has been completed before the data storage area of the solid state memory 41 becomes full.
If the recording process has not been completed before the data storage area becomes full, the auxiliary information as shown in FIG. 11 is stored in the auxiliary information storage area.
In FIG. 11, the storage area of the first code data is allocated from address 00000 to address 1FFFF, and the storage area of the third code data is address 200.
00 to address 2FFFF,
The first code data is 4 bits per sample, the third code data is 2 bits per sample, and the first code data is stored from address 000000 to address 24000. 3 indicates that the code data is stored from the address 24001 to the address 2FFFF. Therefore, of the third code data, from the address 20000 to the address 2400
It can be seen that the data stored up to 0 has been discarded. Based on this, the reading controller 42 sequentially reads out the first code data and the third code data stored in the data storage area, and reads the first code data into the first decoder 43. And the third code data is transmitted to the second
To the decoder 44. Since the third code data is a 2-bit code, the fact that the data stored from address 20,000 to address 24000 is discarded means that the data from the start of recording to the 4 × 4000th sample is discarded. The third
Is read from the 4 × 4001 sample. Here, the timing at which the third code data is transmitted is determined by considering the time required for the decoding process in the first decoder 43 and the time required for the decoding process in the second decoder 44. Delay (or advance) the difference
Send out. The first decoder 43 receives the read first code data and decodes it into the original digital signal. In the second decoder 44, the read third
Receiving the coded data of
To the encoded data of. The adder 45 performs a process of adding the output signal of the first decoder 43 and the output signal of the second decoder 44 to generate a reproduced signal.
【0050】以上のように、本実施例によれば、第3の
実施例の様にして記録された符号データが格納された、
データ格納領域と、該データ格納領域の属性及び該格納
されたデータの属性を示す補助情報を格納する補助情報
格納領域とを有する固体メモリと、上記補助情報格納領
域に格納された補助情報に基づいて、上記データ格納領
域に格納された第1の符号データを逐次読みだし、もし
上記第3の符号データが上記データ格納領域に存在して
いる場合は第3の符号データをも読み出す読みだし制御
器と、上記読みだし制御器で読み出された上記第1の符
号データを復号化する第1の復号化器と、上記読みだし
制御器で読み出された上記第3の符号データを復号化す
る第2の復号化器と、上記第1の復号化器の出力信号
と、上記第2の復号化器の出力信号との和信号を出力す
る加算器とを備え、通常の圧縮符号化データ(上記第1
の符号データ)の他に、その圧縮符号化によって損失す
るデータをも圧縮して格納してある固体メモリから、通
常の圧縮符号化データを読みだし通常の復号データを得
るとともに、その圧縮符号化によって損失したデータを
符号化したデータ(上記第3の符号データ)をも読みだ
し、それを復号し付加するので、通常の圧縮符号化より
も高品質の再生信号が得られる。もし、記録時間が長
く、通常の圧縮符号化データしかデータ格納領域に存在
しない場合でも、少なくとも、通常の圧縮符号化の品質
の再生信号は得られる。As described above, according to the present embodiment, the code data recorded as in the third embodiment is stored.
A solid-state memory having a data storage area, an attribute of the data storage area, and an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data; Reading control means for sequentially reading the first code data stored in the data storage area, and also reading the third code data if the third code data exists in the data storage area. Device, a first decoder for decoding the first code data read by the read controller, and a decoder for decoding the third code data read by the read controller And a second decoder that outputs a sum signal of the output signal of the first decoder and the output signal of the second decoder. (The first
In addition to the compressed data, the data lost due to the compression encoding is also read out from the solid-state memory in which ordinary compressed encoded data is read out to obtain ordinary decoded data, and the compressed encoded data is obtained. Since the data (third code data) obtained by encoding the data lost due to the above is also read, and it is decoded and added, a reproduced signal having higher quality than ordinary compression encoding can be obtained. Even if the recording time is long and only normal compression coded data is present in the data storage area, at least a reproduction signal of the normal compression coded quality can be obtained.
【0051】図13は本発明の第5の実施例におけるデ
ジタル信号記録再生装置の構成を示すブロック図であ
る。図13において、51は例えば16ビットの入力デ
ジタル信号を第1の符号データに圧縮符号化する第1の
符号化器、52は、該第1の符号データを元のデジタル
信号に復号化する第1の復号化器、53は、第1の符号
化器51で入力デジタル信号を符号化しさらに該符号化
データを第1の復号化器52で元のデジタル信号に復号
化する処理に要する時間分だけ入力デジタル信号を遅延
させる遅延器、54は、第1の復号化器52の出力信号
と遅延器53の出力信号との差信号を第2の符号データ
として出力する減算器、55は、上記第1の符号データ
と上記第2の符号データとを格納するためのデータ格納
領域と、該データ格納領域の属性及び該格納されたデー
タの属性を示す補助情報を格納する補助情報格納領域と
を有する固体メモリ、56は、上記データ格納領域に書
き込み可能領域が存在する間は、上記第1の符号データ
と上記第2の符号データとを上記データ格納領域に格納
し、上記データ格納領域の書き込み可能領域が不足した
場合は、上記データ格納領域に格納されている、上記第
2の符号データの一部あるいは全部を廃棄し、該廃棄さ
れたデータが格納されていた領域に、上記第1の符号デ
ータを格納し、上記補助情報を、上記補助情報格納領域
に格納する書き込み制御器、57は、上記補助情報格納
領域に格納された補助情報に基づいて、上記データ格納
領域に格納された第1の符号データを逐次読みだし、も
し上記第2の符号データが上記データ格納領域に存在し
ている場合は第2の符号データをも読み出す読みだし制
御器、58は、記録処理時には、第1の符号化器51の
出力信号を第1の復号化器52に送出し、読みだし処理
時には、読みだし制御器57で読み出された固体メモリ
55に格納されていた第1の符号データを第1の復号化
器52に送出するマルチプレクサ、59は、第1の復号
化器52の出力信号と第2の符号データとの和信号を出
力する加算器である。ここで、第1の符号化器51は、
PCM、ADPCM、CELP等といった従来から実施
されているどのような符号化器であってもよい。また、
第1の復号化器52は、第1の符号化器51に対応する
復号化器である。またここでは、上記データ格納領域
は、1アドレスにつき8ビットの記憶容量を持つメモリ
であるものとする。FIG. 13 is a block diagram showing the configuration of a digital signal recording / reproducing apparatus according to the fifth embodiment of the present invention. In FIG. 13, reference numeral 51 denotes a first encoder for compressing and encoding, for example, a 16-bit input digital signal into first code data, and 52 a first encoder for decoding the first code data into an original digital signal. The first decoder 53 encodes the input digital signal with the first encoder 51 and further converts the encoded data into the original digital signal with the first decoder 52 in a time required for processing. A delayer that delays the input digital signal only by a delay, a subtractor that outputs a difference signal between the output signal of the first decoder 52 and the output signal of the delay unit 53 as second code data, A data storage area for storing the first code data and the second code data, and an auxiliary information storage area for storing an attribute of the data storage area and auxiliary information indicating an attribute of the stored data. Solid state memory, 6 stores the first code data and the second code data in the data storage area while the writable area exists in the data storage area, and the writable area of the data storage area is insufficient. In this case, part or all of the second code data stored in the data storage area is discarded, and the first code data is stored in the area where the discarded data is stored. And a write controller for storing the auxiliary information in the auxiliary information storage area, based on the auxiliary information stored in the auxiliary information storage area, the first code data stored in the data storage area. Is read out sequentially, and if the second code data is present in the data storage area, the read controller 58 also reads out the second code data. The output signal of the encoder 51 is sent to the first decoder 52, and at the time of read processing, the first code data stored in the solid-state memory 55 read by the read controller 57 is converted to the first code data. A multiplexer 59 that sends the signal to the decoder 52 of the first decoder 52 is an adder that outputs a sum signal of the output signal of the first decoder 52 and the second code data. Here, the first encoder 51
Any conventional encoder such as PCM, ADPCM, CELP, etc. may be used. Also,
The first decoder 52 is a decoder corresponding to the first encoder 51. Here, it is assumed that the data storage area is a memory having a storage capacity of 8 bits per address.
【0052】以上のように構成されたデジタル信号記録
再生装置について、以下その動作について図13を用い
て説明する。The operation of the digital signal recording / reproducing apparatus configured as described above will be described below with reference to FIG.
【0053】図13において、まず、記録処理時には、
各サンプル16ビット毎の入力ディジタル信号は、第1
の符号化器51により各サンプル4ビットに圧縮符号化
される。マルチプレクサ58は、記録処理時には、第1
の符号化器51の出力を第1の復号化器52に送出す
る。第1の復号化器52は、マルチプレクサ58から、
第1の符号化器51の出力である第1の符号データを受
取り、元のデジタル信号に復号する。遅延器53では、
上記圧縮符号化及び復号化に要する時間Tだけ入力のデ
ィジタル信号を遅延させる。減算器54では、第1の復
号化器52の出力信号と遅延器53の出力信号との差信
号を第2の符号データとして出力する。以下、書き込み
制御器56の動作は、既に述べた第1の実施例における
動作と同様である。In FIG. 13, first, at the time of the recording process,
The input digital signal for every 16 bits of each sample is the first digital signal.
Are compressed and encoded into 4 bits for each sample by the encoder 51. The multiplexer 58 controls the first
Of the encoder 51 is sent to the first decoder 52. The first decoder 52 outputs from the multiplexer 58
The first coded data output from the first coder 51 is received and decoded into an original digital signal. In the delay unit 53,
The input digital signal is delayed by the time T required for the compression encoding and decoding. The subtractor 54 outputs a difference signal between the output signal of the first decoder 52 and the output signal of the delay unit 53 as second code data. Hereinafter, the operation of the write controller 56 is the same as the operation in the first embodiment already described.
【0054】次に再生処理時には、読みだし制御器57
が、固体メモリ55の補助情報格納領域から、上記デー
タ格納領域の属性及び該格納されたデータの属性を示す
補助情報を読み出し、それに基づいて固体メモリ55の
データ格納領域に格納された上記第1の符号データ及び
上記第2の符号データを読み出す。この動作は、第2の
実施例における動作と同様である。マルチプレクサ58
は、再生処理時には、読みだし制御器57によって読み
出された上記第1の符号データを第1の復号化器52に
送出する。第1の復号化器52は、マルチプレクサ58
から第1の符号データを受取り、元のデジタル信号に復
号する。加算器59では、第1の復号化器52の出力信
号と上記読み出された第2の符号データとの加算処理を
行なうことによって、再生信号を生成する。Next, at the time of reproduction processing, the reading controller 57
Reads the attribute of the data storage area and the auxiliary information indicating the attribute of the stored data from the auxiliary information storage area of the solid-state memory 55, and stores the first information stored in the data storage area of the solid-state memory 55 based on the read information. And the second code data. This operation is the same as the operation in the second embodiment. Multiplexer 58
Sends the first code data read by the reading controller 57 to the first decoder 52 at the time of reproduction processing. The first decoder 52 includes a multiplexer 58
Receives the first coded data from the base station and decodes it into the original digital signal. The adder 59 performs a process of adding the output signal of the first decoder 52 and the read second code data to generate a reproduced signal.
【0055】以上のように、本実施例によれば、入力デ
ジタル信号を第1の符号データに符号化する第1の符号
化器と、該第1の符号データを元のデジタル信号に復号
化する第1の復号化器と、上記第1の符号化器で入力の
デジタル信号を符号化しさらに該符号化データを上記第
1の復号化器で元のデジタル信号に復号化する処理に要
する時間分だけ入力のデジタル信号を遅延させる遅延器
と、上記第1の復号化器の出力信号と上記遅延器の出力
信号との差信号を第2の符号データとして出力する減算
器と、上記第1の符号データと上記第2の符号データと
を格納するためのデータ格納領域と、該データ格納領域
の属性及び該格納されたデータの属性を示す補助情報を
格納する補助情報格納領域とを有する固体メモリと、上
記データ格納領域に書き込み可能領域が存在する間は、
上記第1の符号データと上記第2の符号データとを上記
データ格納領域に格納し、上記データ格納領域の書き込
み可能領域が不足した場合は、上記データ格納領域に格
納されている、上記第2の符号データの一部あるいは全
部を廃棄し、該廃棄されたデータが格納されていた領域
に上記第1の符号データを格納し、上記補助情報を上記
補助情報格納領域に格納する書き込み制御器と、上記補
助情報格納領域に格納された補助情報に基づいて、上記
データ格納領域に格納された第1の符号データを逐次読
みだし、もし上記第2の符号データが上記データ格納領
域に存在している場合は第2の符号データをも読み出す
読みだし制御器と、記録処理時には、上記第1の符号化
器の出力信号を上記第1の復号化器に送出し、読みだし
処理時には、上記読みだし制御器で読み出された上記固
体メモリに格納されていた第1の符号データを上記第1
の復号化器に送出するマルチプレクサと、上記第1の符
号化器の出力信号と、上記読みだし制御器で読み出され
た上記固体メモリに格納されていた第2の符号データと
の和信号を出力する加算器とを備え、メモリに空き領域
が存在する時は、通常の圧縮符号化データ(上記第1の
符号データ)の他に、その圧縮符号化によって損失する
データ(上記第2の符号データ)をもメモリに格納して
いくので、通常の圧縮符号化よりも高品質の記録再生処
理が行える。また、メモリに空き領域が不足した場合で
も、通常の圧縮符号化データは保持したまま、過去に格
納された、圧縮符号化によって損失するデータの一部を
廃棄し、メモリ内に空き領域を確保し、記録処理を続行
するので、少なくとも、通常の圧縮符号化の品質の記録
再生処理は行える。As described above, according to the present embodiment, the first encoder that encodes the input digital signal into the first code data, and decodes the first code data into the original digital signal And a time required for encoding the input digital signal by the first encoder and decoding the encoded data to the original digital signal by the first decoder. A delay unit for delaying the input digital signal by an amount, a subtractor for outputting a difference signal between an output signal of the first decoder and an output signal of the delay unit as second code data, Having a data storage area for storing the first code data and the second code data, and an auxiliary information storage area for storing an attribute of the data storage area and auxiliary information indicating an attribute of the stored data. Memory and the above data storage area While writable area is present,
The first code data and the second code data are stored in the data storage area, and when the writable area of the data storage area becomes insufficient, the second code data stored in the data storage area is stored. A write controller for discarding part or all of the code data of the above, storing the first code data in an area where the discarded data is stored, and storing the auxiliary information in the auxiliary information storage area. The first code data stored in the data storage area is sequentially read out based on the auxiliary information stored in the auxiliary information storage area, and if the second code data exists in the data storage area, A reading controller that also reads out the second encoded data, and outputs the output signal of the first encoder to the first decoder at the time of recording processing, and outputs the output signal of the first encoder at the time of recording processing. The first of the code data stored in the solid-state memory read by the controller Heading first
And a sum signal of the output signal of the first encoder and the second code data stored in the solid-state memory read by the reading controller. An output adder, and when there is a free area in the memory, in addition to the normal compressed encoded data (the first code data), data lost by the compression encoding (the second code) Data) is also stored in the memory, so that higher quality recording / reproducing processing can be performed than normal compression encoding. In addition, even if the memory has insufficient free space, a part of the data stored in the past that is lost due to the compression coding is discarded and the free space is secured in the memory, while the normal compression coded data is retained. Then, since the recording process is continued, at least the recording / reproducing process of the normal compression encoding quality can be performed.
【0056】この様に、本発明によれば、記録品質を可
能な限り保持しながら、効率よく記録時間の再延長を行
うことができることとなる。また、記録品質を可能な限
り保持しながら、データが固体メモリに有効に格納され
るため、固体メモリのメモリ有効活用が図ることができ
ることとなる。しかも、記録処理時には、上記第1の符
号化器の出力信号を上記第1の復号化器に送出し、再生
処理時には、上記読みだし制御器で読み出された上記固
体メモリに格納されていた第1の符号データを上記第1
の復号化器に送出するマルチプレクサを設けているの
で、第1の複号化器を記録処理時と再生処理時で共有し
て用いることができ、回路規模を小さく抑えることが可
能となる。As described above, according to the present invention, it is possible to efficiently extend the recording time while maintaining the recording quality as much as possible. Further, since the data is effectively stored in the solid-state memory while maintaining the recording quality as much as possible, the memory of the solid-state memory can be effectively used. Moreover, at the time of recording processing, the output signal of the first encoder is sent to the first decoder, and at the time of reproduction processing, the output signal is stored in the solid-state memory read by the reading controller. The first code data is converted to the first code data.
Since the multiplexer for transmitting the data to the decoder is provided, the first decoder can be shared between the recording process and the reproducing process, and the circuit scale can be reduced.
【0057】図14は本発明の第6の実施例におけるデ
ジタル信号記録再生装置の構成を示すブロック図であ
る。図14において、61は例えば16ビットの入力デ
ジタル信号を第1の符号データに圧縮符号化する第1の
符号化器、62は、該第1の符号データを元のデジタル
信号に復号化する第1の復号化器、63は、第1の符号
化器61で入力デジタル信号を符号化しさらに該符号化
データを第1の復号化器62で元のデジタル信号に復号
化する処理に要する時間分だけ入力デジタル信号を遅延
させる遅延器、64は、第1の復号化器62の出力信号
と遅延器63の出力信号との差信号を第2の符号データ
として出力する減算器、610は、減算器64の出力信
号を第3の符号データとして符号化する第2の符号化
器、65は、上記第1の符号データと上記第3の符号デ
ータとを格納するためのデータ格納領域と、該データ格
納領域の属性及び該格納されたデータの属性を示す補助
情報を格納する補助情報格納領域とを有する固体メモ
リ、66は、上記データ格納領域に書き込み可能領域が
存在する間は、上記第1の符号データと上記第3の符号
データとを上記データ格納領域に格納し、上記データ格
納領域の書き込み可能領域が不足した場合は、上記デー
タ格納領域に格納されている、上記第3の符号データの
一部あるいは全部を廃棄し、該廃棄されたデータが格納
されていた領域に上記第1の符号データを格納し、上記
補助情報を上記補助情報格納領域に格納する書き込み制
御器、67は、上記補助情報格納領域に格納された補助
情報に基づいて、上記データ格納領域に格納された第1
の符号データを逐次読みだし、もし上記第3の符号デー
タが上記データ格納領域に存在している場合は第3の符
号データをも読み出す読みだし制御器、68は、記録処
理時には、第1の符号化器51の出力信号を第1の復号
化器52に送出し、読みだし処理時には、読みだし制御
器67で読み出された固体メモリ65に格納されていた
第1の符号データを第1の復号化器62に送出するマル
チプレクサ、611は、読みだし制御器67で読み出さ
れた上記第3の符号データを復号化する第2の復号化
器、69は、第1の復号化器62の出力信号と第2の復
号化器611の出力信号との和信号を出力する加算器で
ある。ここで、第1の符号化器61は、PCM、ADP
CM、CELP等といった従来から実施されているどの
ような符号化器であってもよい。また、第1の復号化器
62は、第1の符号化器61に対応する復号化器であ
る。またここでは、上記データ格納領域は、1アドレス
につき8ビットの記憶容量を持つメモリであるものとす
る。FIG. 14 is a block diagram showing the configuration of a digital signal recording / reproducing apparatus according to the sixth embodiment of the present invention. In FIG. 14, reference numeral 61 denotes a first encoder that compresses and encodes, for example, a 16-bit input digital signal into first code data, and 62 denotes a first encoder that decodes the first code data into an original digital signal. The first decoder 63 encodes the input digital signal by the first encoder 61, and decodes the encoded data into the original digital signal by the first decoder 62 for the time required for processing. A delayer for delaying the input digital signal only by a delay; a subtractor for outputting a difference signal between an output signal of the first decoder and an output signal of the delayer as second code data; A second encoder 65 for encoding the output signal of the encoder 64 as third code data, a data storage area for storing the first code data and the third code data, Attributes of data storage area and its storage The solid-state memory 66 includes an auxiliary information storage area for storing auxiliary information indicating the attribute of the data, and the first code data and the third code data while the writable area exists in the data storage area. Code data is stored in the data storage area, and if the writable area of the data storage area becomes insufficient, a part or all of the third code data stored in the data storage area is discarded. A write controller that stores the first code data in the area where the discarded data is stored, and stores the auxiliary information in the auxiliary information storage area; The first information stored in the data storage area based on the auxiliary information
Is read out sequentially, and if the third code data is present in the data storage area, the read controller 68 also reads out the third code data. The output signal of the encoder 51 is sent to the first decoder 52, and at the time of read processing, the first code data stored in the solid-state memory 65 read by the read controller 67 is converted to the first code data. The multiplexer 611 that sends the data to the decoder 62 of the first decoder 611 is a second decoder that decodes the third code data read by the read controller 67, and the decoder 69 that is the first decoder 62 Is an adder that outputs a sum signal of the output signal of the second decoder 611 and the output signal of the second decoder 611. Here, the first encoder 61 uses PCM, ADP
Any conventional encoder such as CM, CELP, etc. may be used. The first decoder 62 is a decoder corresponding to the first encoder 61. Here, it is assumed that the data storage area is a memory having a storage capacity of 8 bits per address.
【0058】以上のように構成されたデジタル信号記録
再生装置について、以下その動作について図14を用い
て説明する。The operation of the digital signal recording / reproducing apparatus configured as described above will be described below with reference to FIG.
【0059】図14において、まず、記録処理時には、
各サンプル毎に16ビットの入力のディジタル信号は、
第1の符号化器61により各サンプル4ビットに圧縮符
号化される。マルチプレクサ68は、記録処理時には、
第1の符号化器61の出力を第1の復号化器62に送出
する。第1の復号化器62は、マルチプレクサ68か
ら、第1の符号化器61の出力である第1の符号データ
を受取り、元のデジタル信号に復号する。遅延器63で
は、上記圧縮符号化及び復号化に要する時間Tだけ入力
ディジタル信号を遅延させる。減算器64では、第1の
復号化器62の出力信号と遅延器63の出力信号との差
信号を第2の符号データとして出力する。第2の符号化
器610は、上記差信号を各サンプル2ビットに圧縮符
号化する。以下、書き込み制御器66の動作は、第3の
実施例における動作と同様である。In FIG. 14, first, at the time of recording processing,
The 16-bit input digital signal for each sample is
The first encoder 61 compression-encodes each sample into 4 bits. At the time of recording processing, the multiplexer 68
The output of the first encoder 61 is sent to the first decoder 62. The first decoder 62 receives the first encoded data output from the first encoder 61 from the multiplexer 68, and decodes the first encoded data into the original digital signal. The delay unit 63 delays the input digital signal by the time T required for the compression encoding and decoding. The subtractor 64 outputs a difference signal between the output signal of the first decoder 62 and the output signal of the delay unit 63 as second code data. The second encoder 610 compression-encodes the difference signal into 2 bits for each sample. Hereinafter, the operation of the write controller 66 is the same as the operation in the third embodiment.
【0060】次に再生処理時には、読みだし制御器67
が、固体メモリ65の補助情報格納領域から、上記デー
タ格納領域の属性及び該格納されたデータの属性を示す
補助情報を読み出し、それに基づいて固体メモリ65の
データ格納領域に格納された上記第1の符号データ及び
上記第3の符号データを読み出す。この動作は、既に述
べた第4の実施例における動作と同様である。マルチプ
レクサ68は、再生処理時には、読みだし制御器67に
よって読み出された上記第1の符号データを第1の復号
化器62に送出する。第1の復号化器62は、マルチプ
レクサ68から第1の符号データを受取り、元のデジタ
ル信号に復号する。第2の復号化器611では、上記読
み出された第3の符号データを受け取って、上記第2の
符号データに復号する。加算器69では、第1の復号化
器62の出力信号と第2の復号化器611の出力信号と
の加算処理を行なうことによって、再生信号を生成す
る。Next, at the time of reproduction processing, the reading controller 67
Reads the attribute of the data storage area and the auxiliary information indicating the attribute of the stored data from the auxiliary information storage area of the solid-state memory 65, and stores the first information stored in the data storage area of the solid-state memory 65 based on the read-out information. And the third code data. This operation is the same as the operation in the fourth embodiment already described. The multiplexer 68 sends the first code data read by the read controller 67 to the first decoder 62 during the reproduction process. The first decoder 62 receives the first encoded data from the multiplexer 68 and decodes the first encoded data into the original digital signal. The second decoder 611 receives the read third code data and decodes the read third code data into the second code data. The adder 69 performs a process of adding the output signal of the first decoder 62 and the output signal of the second decoder 611 to generate a reproduced signal.
【0061】以上のように、本実施例によれば、入力の
デジタル信号を第1の符号データに符号化する第1の符
号化器と、該第1の符号データを元のデジタル信号に復
号化する第1の復号化器と、上記第1の符号化器で入力
のデジタル信号を符号化し、さらに該符号化データを上
記第1の復号化器で元のデジタル信号に復号化する処理
に要する時間分だけ入力のデジタル信号を遅延させる遅
延器と、上記第1の復号化器の出力信号と、上記遅延器
の出力信号との、差信号を出力する減算器と、上記減算
器の出力信号を第3の符号データとして符号化する第2
の符号化器と、上記第1の符号データと、上記第3の符
号データとを格納するためのデータ格納領域と、該デー
タ格納領域の属性及び該格納されたデータの属性を示す
補助情報を格納する補助情報格納領域とを有する固体メ
モリと、上記データ格納領域に書き込み可能領域が存在
する間は、上記第1の符号データと上記第3の符号デー
タとを上記データ格納領域に格納し、上記データ格納領
域の書き込み可能領域が不足した場合は、上記データ格
納領域に格納されている、上記第3の符号データの一部
あるいは全部を廃棄し、該廃棄されたデータが格納され
ていた領域に、上記第1の符号データを格納し、上記補
助情報を、上記補助情報格納領域に格納する書き込み制
御器と、上記補助情報格納領域に格納された補助情報に
基づいて、上記データ格納領域に格納された第1の符号
データを逐次読みだし、もし上記第3の符号データが上
記データ格納領域に存在している場合は第3の符号デー
タをも読み出す読みだし制御器と、記録処理時には、上
記第1の符号化器の出力信号を上記第1の復号化器に送
出し、読みだし処理時には、上記読みだし制御器で読み
出された上記固体メモリに格納されていた第1の符号デ
ータを上記第1の復号化器に送出する、マルチプレクサ
と、上記読みだし制御器で読み出された上記第3の符号
データを復号化する第2の復号化器と、上記第1の復号
化器の出力信号と、上記第2の復号化器の出力信号との
和信号を出力する加算器とを備え、メモリに空き領域が
存在する時は、通常の圧縮符号化データ(上記第1の符
号データ)の他に、その圧縮符号化によって損失するデ
ータ(上記第2の符号データ)をも圧縮符号化してメモ
リに格納していくので、通常の圧縮符号化よりも高品質
の記録再生処理が行える。また、メモリに空き領域が不
足した場合でも、通常の圧縮符号化データは保持したま
ま、過去に格納された、通常の圧縮符号化によって損失
するデータ(上記第2の符号データ)を圧縮符号化した
データ(上記第3の符号データ)の一部を廃棄し、メモ
リ内に空き領域を確保し、記録処理を続行するので、少
なくとも、通常の圧縮符号化の品質の記録再生処理は行
える。また、第1の圧縮符号化によって損失するデータ
を圧縮符号化しているので、第5の実施例で示したより
長時間の記録処理を行える。As described above, according to the present embodiment, the first encoder that encodes the input digital signal into the first code data, and decodes the first code data into the original digital signal A first decoder for encoding, and a process for encoding an input digital signal with the first encoder and further decoding the encoded data into an original digital signal with the first decoder. A delay unit for delaying an input digital signal by a required time, a subtractor for outputting a difference signal between an output signal of the first decoder and an output signal of the delay unit, and an output of the subtractor A second encoding of the signal as third encoded data
, A data storage area for storing the first code data and the third code data, and auxiliary information indicating the attribute of the data storage area and the attribute of the stored data. While the solid-state memory having the auxiliary information storage area to be stored and the writable area in the data storage area, the first code data and the third code data are stored in the data storage area, If the writable area of the data storage area is insufficient, a part or all of the third code data stored in the data storage area is discarded, and the area where the discarded data is stored is discarded. A write controller for storing the first code data and storing the auxiliary information in the auxiliary information storage area; and the data controller based on the auxiliary information stored in the auxiliary information storage area. A reading controller for sequentially reading the first code data stored in the data storage area, and also reading the third code data if the third code data exists in the data storage area; At the time of recording processing, the output signal of the first encoder is sent to the first decoder, and at the time of reading processing, the output signal stored in the solid-state memory read by the reading controller is read. A multiplexer for transmitting the first code data to the first decoder; a second decoder for decoding the third code data read by the read controller; And an adder that outputs a sum signal of the output signal of the second decoder and the output signal of the second decoder. When there is an empty area in the memory, the normal compression encoded data (the above Compression coding in addition to the first code data) Thus the data to be lost gradually stored in the memory by the compression encoding (the second code data), high-quality recording and reproduction processing of perform than conventional compression coding. Further, even when the free space in the memory is insufficient, the data (the second code data) stored in the past and lost by the normal compression coding while maintaining the normal compression coded data is compressed and coded. A part of the data (the third code data) is discarded, an empty area is secured in the memory, and the recording process is continued, so that at least the recording and reproducing process of the normal compression encoding quality can be performed. Further, since data lost by the first compression encoding is compression-encoded, recording processing for a longer time than that shown in the fifth embodiment can be performed.
【0062】この様に、本実施例によれば、記録品質を
可能な限り保持しながら、効率よく記録時間の再延長を
行うことができることとなる。また、記録品質を可能な
限り保持しながら、データが固体メモリに有効に格納さ
れるため、固体メモリのメモリ有効活用が図ることがで
きることとなる。しかも、記録処理時には、上記第1の
符号化器の出力信号を上記第1の復号化器に送出し、再
生処理時には、上記読みだし制御器で読み出された上記
固体メモリに格納されていた第1の符号データを上記第
1の復号化器に送出するマルチプレクサを設けているの
で、第1の複号化器を、記録処理時と再生処理時で共有
して用いることができる。As described above, according to this embodiment, it is possible to efficiently extend the recording time while maintaining the recording quality as much as possible. Further, since the data is effectively stored in the solid-state memory while maintaining the recording quality as much as possible, the memory of the solid-state memory can be effectively used. Moreover, at the time of recording processing, the output signal of the first encoder is sent to the first decoder, and at the time of reproduction processing, the output signal is stored in the solid-state memory read by the reading controller. Since the multiplexer for transmitting the first code data to the first decoder is provided, the first decoder can be shared between the recording process and the reproduction process.
【0063】図15は本発明の第7の実施例におけるデ
ジタル信号記録再生装置の構成を示すブロック図であ
る。図15において、71は、例えば16ビットの入力
デジタル信号を第1の符号データに圧縮符号化する第1
の符号化器、72は、該第1の符号データを元のデジタ
ル信号に復号化する第1の復号化器、73は、第1の符
号化器71で入力デジタル信号を符号化しさらに該符号
化データを第1の復号化器72で元のデジタル信号に復
号化する処理に要する時間分だけ入力のデジタル信号を
遅延させる遅延器、74は、第1の復号化器71の出力
信号と、遅延器73の出力信号との差信号を第2の符号
データとして出力する減算器、75は、上記第1の符号
データと上記第2の符号データとを格納するためのデー
タ格納領域と、該データ格納領域の属性及び該格納され
たデータの属性を示す補助情報を格納する補助情報格納
領域とを有する固体メモリ、76は、上記データ格納領
域に書き込み可能領域が存在する間は、上記第1の符号
データと上記第2の符号データとを上記データ格納領域
に格納し、上記データ格納領域の書き込み可能領域が不
足した場合は、上記データ格納領域に格納されている、
上記第2の符号データの一部あるいは全部を廃棄し、該
廃棄されたデータが格納されていた領域に上記第1の符
号データを格納し、上記補助情報を上記補助情報格納領
域に格納する書き込み制御器、77は、上記補助情報格
納領域に格納された補助情報に基づいて、上記データ格
納領域に格納された第1の符号データを逐次読みだし、
もし上記第2の符号データが上記データ格納領域に存在
している場合は第2の符号データをも読み出す読みだし
制御器、78は、記録処理時には、第1の符号化器71
の出力信号を第1の復号化器72に送出し、読みだし処
理時には、読みだし制御器77で読み出された固体メモ
リ75に格納されていた第1の符号データを第1の復号
化器72に送出するマルチプレクサ、79は、第1の復
号化器72の出力信号と上記第2の符号データとの和信
号を出力する加算器であり、以上は、第5の実施例に示
したものと同様のものである。本実施例が第5の実施例
と異なるところは、図15の破線で示したラインを、任
意に着脱可能なコネクタで接続しているところである。FIG. 15 is a block diagram showing the configuration of a digital signal recording / reproducing apparatus according to the seventh embodiment of the present invention. In FIG. 15, reference numeral 71 denotes a first code for compressing and encoding, for example, a 16-bit input digital signal into first code data.
The first encoder 72 decodes the first encoded data into the original digital signal. The first encoder 73 encodes the input digital signal with the first encoder 71 and further encodes the input digital signal. A delay unit 74 for delaying the input digital signal by the time required for decoding the encoded data into the original digital signal by the first decoder 72, an output signal of the first decoder 71, A subtractor 75 for outputting a difference signal from the output signal of the delay unit 73 as second code data; 75 a data storage area for storing the first code data and the second code data; The solid-state memory 76 has an attribute of a data storage area and an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data. Code data and the second The code data stored in the data storage area, if the writable area of the data storage area is insufficient, stored in the data storage area,
A write operation for discarding part or all of the second code data, storing the first code data in the area where the discarded data is stored, and storing the auxiliary information in the auxiliary information storage area A controller configured to sequentially read the first code data stored in the data storage area based on the auxiliary information stored in the auxiliary information storage area;
If the second code data is present in the data storage area, the read controller 78 for reading out the second code data also performs the first encoder 71 during the recording process.
Is output to the first decoder 72, and at the time of reading processing, the first code data stored in the solid-state memory 75 read by the reading controller 77 is converted to the first decoder 72. A multiplexer 79 for sending the signal to the adder 72 is an adder for outputting a sum signal of the output signal of the first decoder 72 and the second code data. The above is the one shown in the fifth embodiment. Is similar to This embodiment is different from the fifth embodiment in that the lines shown by the broken lines in FIG. 15 are connected to each other by a detachable connector.
【0064】本実施例におけるデジタル信号記録再生装
置の動作は、既に述べた第5の実施例における動作と同
様であるので説明を省略する。一般に、デジタル信号の
符号化、復号化処理において、復号化処理を行うハード
ウェアの規模は、符号化処理を行うハードウェアの規模
に比べると小規模である。そこで、上記のようなコネク
タを設けておけば、復号化処理のみを行うような場合
は、復号化処理に必要な部分のみをコンパクトな形で持
ち運ぶことができる。The operation of the digital signal recording / reproducing apparatus according to the present embodiment is the same as the operation according to the fifth embodiment already described, and the description is omitted. Generally, in the encoding and decoding of digital signals, the scale of hardware for performing decoding is smaller than the scale of hardware for performing encoding. Therefore, if the connector as described above is provided, only the part necessary for the decoding process can be carried in a compact form when only the decoding process is performed.
【0065】以上のように本実施例においては、図15
における構成の中で、固体メモリ75と、読みだし制御
器77と、第1の復号化器72と、マルチプレクサ78
と、加算器79とによって構成されている部分と、その
他の部分とを、任意に着脱可能なコネクタで接続するこ
とによって、復号化処理のみを行うような場合は、復号
化処理に必要な部分のみをコンパクトな形で持ち運ぶこ
とができる。As described above, in this embodiment, FIG.
, The solid-state memory 75, the read controller 77, the first decoder 72, and the multiplexer 78
In the case where only the decoding process is performed by connecting the portion constituted by the adder 79 and the other portion with an optional detachable connector, the portion necessary for the decoding process is used. Only can be carried in a compact form.
【0066】図16は本発明の第8の実施例におけるデ
ジタル信号記録再生装置の構成を示すブロック図であ
る。図16において、81は例えば16ビットの入力デ
ジタル信号を第1の符号データに圧縮符号化する第1の
符号化器、82は、該第1の符号データを元のデジタル
信号に復号化する第1の復号化器、83は、第1の符号
化器81で入力デジタル信号を符号化しさらに該符号化
データを第1の復号化器82で元のデジタル信号に復号
化する処理に要する時間分だけ入力デジタル信号を遅延
させる遅延器、84は、第1の復号化器82の出力信号
と遅延器83の出力信号との差信号を第2の符号データ
として出力する減算器、810は、減算器84の出力信
号を第3の符号データとして符号化する第2の符号化
器、85は、上記第1の符号データと上記第3の符号デ
ータとを格納するためのデータ格納領域と、該データ格
納領域の属性及び該格納されたデータの属性を示す補助
情報を格納する補助情報格納領域とを有する固体メモ
リ、86は、上記データ格納領域に書き込み可能領域が
存在する間は、上記第1の符号データと上記第3の符号
データとを上記データ格納領域に格納し、上記データ格
納領域の書き込み可能領域が不足した場合は、上記デー
タ格納領域に格納されている、上記第3の符号データの
一部あるいは全部を廃棄し、該廃棄されたデータが格納
されていた領域に上記第1の符号データを格納し、上記
補助情報を上記補助情報格納領域に格納する書き込み制
御器、87は、上記補助情報格納領域に格納された補助
情報に基づいて、上記データ格納領域に格納された第1
の符号データを逐次読みだし、もし上記第3の符号デー
タが上記データ格納領域に存在している場合は第3の符
号データをも読み出す読みだし制御器、88は、記録処
理時には、第1の符号化器81の出力信号を第1の復号
化器82に送出し、読みだし処理時には、読みだし制御
器87で読み出された固体メモリ85に格納されていた
第1の符号データを第1の復号化器82に送出するマル
チプレクサ、811は、読みだし制御器87で読み出さ
れた上記第3の符号データを復号化する第2の復号化
器、89は、第1の復号化器82の出力信号と第2の復
号化器811の出力信号との和信号を出力する加算器で
あり、以上は、第6の実施例に示したものと同様のもの
である。本実施例が第6の実施例と異なるところは、図
16の破線で示したラインを、任意に着脱可能なコネク
タで接続しているところである。FIG. 16 is a block diagram showing the configuration of a digital signal recording / reproducing apparatus according to the eighth embodiment of the present invention. In FIG. 16, reference numeral 81 denotes a first encoder that compresses and encodes, for example, a 16-bit input digital signal into first encoded data, and 82 denotes a first encoder that decodes the first encoded data into an original digital signal. The first decoder 83 encodes the input digital signal by the first encoder 81 and the time required for decoding the encoded data into the original digital signal by the first decoder 82. A delay unit 84 for delaying the input digital signal only by a delay, a subtractor 84 for outputting a difference signal between the output signal of the first decoder 82 and the output signal of the delay unit 83 as second code data, and a subtractor 810 for subtraction. A second encoder 85 for encoding the output signal of the encoder 84 as third code data, a data storage area for storing the first code data and the third code data, Data storage area attributes and their storage The solid-state memory 86 has an auxiliary information storage area for storing auxiliary information indicating the attribute of the data, and the first code data and the third code data while the writable area exists in the data storage area. Code data is stored in the data storage area, and if the writable area of the data storage area becomes insufficient, a part or all of the third code data stored in the data storage area is discarded. A write controller that stores the first code data in the area where the discarded data is stored and stores the auxiliary information in the auxiliary information storage area; The first information stored in the data storage area based on the auxiliary information
Is read out sequentially, and if the third code data is present in the data storage area, the read controller 88 also reads out the third code data. The output signal of the encoder 81 is sent to the first decoder 82, and at the time of reading processing, the first code data stored in the solid-state memory 85 read by the reading controller 87 is converted to the first code data. , A multiplexer 811 for transmitting the third code data read by the read controller 87, and a multiplexer 89 for transmitting the third code data to the first decoder 82. This is an adder that outputs a sum signal of the output signal of the second decoder 811 and the output signal of the second decoder 811. The above is the same as that shown in the sixth embodiment. This embodiment is different from the sixth embodiment in that the lines shown by the broken lines in FIG. 16 are connected by an optional detachable connector.
【0067】本実施例におけるデジタル信号記録再生装
置の動作は、既に述べた第6の実施例における動作と同
様であるので説明を省略する。一般に、デジタル信号の
符号化、復号化処理において、復号化処理を行うハード
ウェアの規模は、符号化処理を行うハードウェアの規模
に比べると小規模である。そこで、上記のようなコネク
タを設けておけば、復号化処理のみを行うような場合
は、復号化処理に必要な部分のみをコンパクトな形で持
ち運ぶことができる。The operation of the digital signal recording / reproducing apparatus according to the present embodiment is the same as the operation according to the above-described sixth embodiment, and a description thereof will be omitted. Generally, in the encoding and decoding of digital signals, the scale of hardware for performing decoding is smaller than the scale of hardware for performing encoding. Therefore, if the connector as described above is provided, only the part necessary for the decoding process can be carried in a compact form when only the decoding process is performed.
【0068】以上のように本実施例においては、図16
における構成の中で、固体メモリ85と、読みだし制御
器87と、第1の復号化器82と、第2の復号化器81
1と、マルチプレクサ88と、加算器89とによって構
成されている部分と、その他の部分とを、任意に着脱可
能なコネクタで接続することによって、復号化処理のみ
を行うような場合は、復号化処理に必要な部分のみをコ
ンパクトな形で持ち運ぶことができる。As described above, in this embodiment, FIG.
, The solid-state memory 85, the read controller 87, the first decoder 82, and the second decoder 81
1, the multiplexer 88 and the adder 89, and the other parts are connected by an optional detachable connector to perform only the decoding process. Only the parts necessary for processing can be carried in a compact form.
【0069】図17は、一般的なCELP方式(符号励
振形線形予測方式)における符号化器、復号化器の基本
構成を表す図である。この方式の符号化器は、復号化
器、該復号化器の出力信号と入力信号との位相を合わせ
るための遅延器93、遅延器93の出力信号と、該復号
化器の出力信号との差信号を求める減算器94とを内蔵
している。つまり、図17における符号化器内の励振ベ
クトルコードブック121の処理と合成フィルタ120
の処理は、復号化器における励振ベクトルコードブック
107の処理と合成フィルタ106の処理と同様であ
り、該合成フィルタの出力信号と、位相調整後の入力信
号との差を求める減算器を内蔵していることになる。C
ELP方式に限らず一般的に、分析合成方式の符号化器
(MPC方式、LD−CELP方式、VSELP方式
等)や予測符号化方式の符号化器(ADPCM方式等)
は、復号化器、該復号化器の出力信号と入力信号との位
相を合わせるための遅延器、該遅延器の出力信号と、該
復号化器の出力信号との差信号を求める減算器とを内蔵
している(例えば、「電子情報通信学会編 デジタル信
号処理ハンドブック pp.338-346 1993年12月」参照)。FIG. 17 is a diagram showing a basic configuration of an encoder and a decoder in a general CELP system (code excitation type linear prediction system). The encoder of this system includes a decoder, a delay unit 93 for adjusting the phase of an output signal of the decoder and an input signal, an output signal of the delay unit 93, and an output signal of the decoder. And a subtractor 94 for obtaining a difference signal. That is, the processing of the excitation vector codebook 121 in the encoder in FIG.
Is similar to the processing of the excitation vector codebook 107 and the processing of the synthesis filter 106 in the decoder, and incorporates a subtractor for calculating the difference between the output signal of the synthesis filter and the input signal after the phase adjustment. Will be. C
Generally, not only the ELP method but also an analysis-synthesis method encoder (MPC method, LD-CELP method, VSELP method, etc.) and a predictive encoding method encoder (ADPCM method, etc.)
A decoder, a delay unit for adjusting the phase of the output signal of the decoder and the input signal, a subtractor for obtaining a difference signal between the output signal of the delay unit and the output signal of the decoder; (See, for example, "Handbook of Digital Signal Processing, ed. By the Institute of Electronics, Information and Communication Engineers, pp. 338-346, December 1993").
【0070】図18は本発明の第9の実施例におけるデ
ジタル信号記録装置の構成を示すブロック図である。図
18において、91は例えば16ビットの入力デジタル
信号を第1の符号データに圧縮符号化する第1の符号化
器であって、図17で示したCELP方式の符号化器、
92は、第1の符号化器91に内蔵されているところ
の、CELP方式の圧縮符号化の過程における、励振ベ
クトルコードブックの処理と合成フィルタの処理とによ
って構成される第1の復号化器、93は、第1の符号化
器91に内蔵されているところの、第1の復号化器92
の出力信号と入力信号との位相を合わせるための遅延
器、94は、第1の符号化器91に内蔵されているとこ
ろの、遅延器93の出力信号と第1の復号化器92の出
力信号との差信号を第2の符号データとして求める減算
器、95は、減算器94の出力信号を第3の符号データ
として符号化する第2の符号化器、96は、第1の符号
データと上記第3の符号データとを格納するためのデー
タ格納領域と、該データ格納領域の属性及び該格納され
たデータの属性を示す補助情報を格納する補助情報格納
領域とを有する固体メモリ、97は、上記データ格納領
域に書き込み可能領域が存在する間は、上記第1の符号
データと上記第3の符号データとを上記データ格納領域
に格納し、上記データ格納領域の書き込み可能領域が不
足した場合は、上記データ格納領域に格納されている、
上記第3の符号データの一部あるいは全部を廃棄し、該
廃棄されたデータが格納されていた領域に、上記第1の
符号データを格納し、上記補助情報を、上記補助情報格
納領域に格納する書き込み制御器である。FIG. 18 is a block diagram showing the configuration of a digital signal recording apparatus according to the ninth embodiment of the present invention. In FIG. 18, reference numeral 91 denotes a first encoder which compresses and encodes, for example, a 16-bit input digital signal into first code data, which is a CELP encoder shown in FIG.
Reference numeral 92 denotes a first decoder configured by excitation vector codebook processing and synthesis filter processing in the CELP compression encoding process, which is built in the first encoder 91. , 93 are the first decoder 92, which is built in the first encoder 91.
A delay unit 94 for matching the phase of the output signal of the first encoder 91 with the output signal of the first decoder 92, which is built in the first encoder 91. A subtractor for obtaining a difference signal from the signal as second code data; 95, a second encoder for coding the output signal of the subtractor 94 as third code data; 96, a first code data A solid-state memory having a data storage area for storing data and the third code data, and an auxiliary information storage area for storing an attribute of the data storage area and auxiliary information indicating an attribute of the stored data; Stores the first code data and the third code data in the data storage area while the writable area exists in the data storage area, and the writable area of the data storage area becomes insufficient. If the above Stored in over data storage area,
A part or all of the third code data is discarded, the first code data is stored in an area where the discarded data is stored, and the auxiliary information is stored in the auxiliary information storage area. Write controller.
【0071】図19は、固体メモリ96のデータ格納領
域がメモリフル状態になるまでに、記録処理が終了した
場合のデータ格納領域の状態を示す図である。FIG. 19 is a diagram showing a state of the data storage area when the recording process is completed before the data storage area of the solid-state memory 96 becomes full.
【0072】図20は、固体メモリ96のデータ格納領
域がメモリフル状態になるまでに、記録処理が終了した
場合の補助情報格納領域の状態を示す図である。FIG. 20 is a diagram showing the state of the auxiliary information storage area when the recording process is completed before the data storage area of the solid-state memory 96 becomes full.
【0073】図21は、固体メモリ96のデータ格納領
域がメモリフル状態になりさらに記録処理がしばらく続
行した後、記録処理が終了した場合のデータ格納領域の
状態を示す図である。FIG. 21 is a diagram showing the state of the data storage area when the data storage area of the solid-state memory 96 is full and the recording process has been continued for a while, and then the recording process has been completed.
【0074】図22は、固体メモリ96のデータ格納領
域がメモリフル状態になりさらに記録処理がしばらく続
行した後、記録処理が終了した場合の補助情報格納領域
の状態を示す図である。FIG. 22 is a diagram showing the state of the auxiliary information storage area when the data storage area of the solid-state memory 96 is full and the recording processing is continued for a while, and then the recording processing is completed.
【0075】以上のように構成されたデジタル信号記録
装置について、以下その動作について図18から図22
を用いて説明する。The operation of the digital signal recording apparatus configured as described above will now be described with reference to FIGS.
This will be described with reference to FIG.
【0076】図18において、まず、各サンプル毎に1
6ビットの入力ディジタル信号は、第1の符号化器91
により8kb/sのビットレートで第1の符号データと
して圧縮符号化される。この時同時に、符号化器91に
よる符号化の過程において生成される、第1の復号化器
92の出力信号と遅延器93の出力信号との差信号を求
める減算器94の出力信号(第2の符号データ)を、第
2の符号化器95によって16kb/sのビットレート
で第3の符号データとして圧縮符号化する。書き込み制
御器97は、固体メモリ96内のデータ格納領域に空き
領域が存在する間は、上記第1の符号データと第3の符
号データとを固体メモリ96内のデータ格納領域に格納
していく。ここで、上記第1の符号データはデータ格納
領域のアドレス番号00000からアドレス番号0FF
FFの領域に順次格納され、上記第3の符号データはデ
ータ格納領域のアドレス番号10000からアドレス番
号2FFFFの領域に順次格納されていくものとする。
これは、データ格納領域が30000アドレス分しかな
い場合、第1の符号データは、8kp/sのビットレー
トの符号化データであり、第3の符号データは、16k
p/sのビットレートの符号化データであるので、第3
の符号データが格納される領域は、第1の符号データが
格納される領域の2倍必要であるからである。In FIG. 18, first, one sample is set for each sample.
The 6-bit input digital signal is supplied to a first encoder 91.
Is compressed and encoded as first code data at a bit rate of 8 kb / s. At this time, at the same time, the output signal of the subtractor 94 (the second signal) for obtaining the difference signal between the output signal of the first decoder 92 and the output signal of the delay unit 93, which is generated in the process of encoding by the encoder 91, Is encoded by the second encoder 95 as third encoded data at a bit rate of 16 kb / s. The write controller 97 stores the first code data and the third code data in the data storage area in the solid-state memory 96 as long as there is a free area in the data storage area in the solid-state memory 96. . Here, the first code data is from the address number 000000 to the address number 0FF of the data storage area.
The third code data is sequentially stored in the FF area, and the third code data is sequentially stored in the data storage area from the address number 10000 to the address number 2FFFF.
If the data storage area has only 30000 addresses, the first code data is 8 kp / s bit rate coded data, and the third code data is 16 kp / s.
Since the encoded data has a bit rate of p / s, the third
Is required twice as large as the area in which the first code data is stored.
【0077】この様な書き込み処理を行い、固体メモリ
96のデータ格納領域がメモリフル状態になるまでに、
記録処理が終了した場合のデータ格納領域の状態を示し
た図が図19である。この様な場合の、補助情報格納領
域の状態を示した図が図20である。ここでは、第1の
符号データの格納領域は、アドレス00000からアド
レス0FFFFまで割り当てられており、第3の符号デ
ータの格納領域は、アドレス10000からアドレス2
FFFFまで割り当てられており、第1の符号データ
は、8kb/sのビットレートで圧縮符号化されたもの
であり、第3の符号データは、16kb/sのビットレ
ートで圧縮符号化されたものであり、第1の符号データ
は、アドレス00000からアドレス04000までに
格納されており、第3の符号データは、アドレス100
00からアドレス18000までに格納されていること
を表している。固体メモリ96のデータ格納領域がメモ
リフル状態になるまでに、記録処理が終了しなかった場
合は、書き込み制御器97は、上記第1の符号データの
みを固体メモリ96内のデータ格納領域に格納してい
く。この時、上記第1の符号データはデータ格納領域の
アドレス番号10000からアドレス番号2FFFFの
領域に順次格納されていく。これによって、アドレス番
号10000からアドレス番号2FFFFの領域に格納
されていた、第3の符号データは、徐々に廃棄され、廃
棄された領域に、第1の符号データが格納されていくこ
とになるので、メモリフルの状態になった後でも、記録
時間の延長を行うことができる。By performing such a writing process, until the data storage area of the solid-state memory 96 becomes full memory,
FIG. 19 shows the state of the data storage area when the recording process is completed. FIG. 20 shows a state of the auxiliary information storage area in such a case. Here, the storage area of the first code data is allocated from address 00000 to address 0FFFF, and the storage area of the third code data is from address 10000 to address 2
Up to FFFF, the first code data is compression-coded at a bit rate of 8 kb / s, and the third code data is compression-coded at a bit rate of 16 kb / s. The first code data is stored from address 00000 to address 04000, and the third code data is stored at address 100
This indicates that the data is stored from 00 to the address 18000. If the recording process is not completed before the data storage area of the solid-state memory 96 becomes full, the write controller 97 stores only the first code data in the data storage area of the solid-state memory 96. I will do it. At this time, the first code data is sequentially stored in the data storage area from the address number 10000 to the address number 2FFFF. As a result, the third code data stored in the area from the address number 10000 to the address number 2FFFF is gradually discarded, and the first code data is stored in the discarded area. Even after the memory becomes full, the recording time can be extended.
【0078】この様な書き込み処理を行い、固体メモリ
96のデータ格納領域がメモリフル状態になった後にも
データが記録された場合のデータ格納領域の状態を示し
た図が図21である。この様な場合の、補助情報格納領
域の状態を示した図が図22である。ここでは、第1の
符号データの格納領域は、アドレス00000からアド
レス0FFFFまで割り当てられており、第3の符号デ
ータの格納領域は、アドレス10000からアドレス2
FFFFまで割り当てられており、第1の符号データ
は、8kb/sのビットレートで圧縮符号化されたもの
であり、第3の符号データは、16kb/sのビットレ
ートで圧縮符号化されたものであり、第1の符号データ
は、アドレス00000からアドレス14000までに
格納されており、第3の符号データは、アドレス140
01からアドレス2FFFFまでに格納されていること
を表しているので、第3の符号データの内、アドレス1
0000からアドレス14000までに格納されていた
データは、廃棄されたことがわかる。FIG. 21 is a diagram showing a state of the data storage area when data is recorded even after the data storage area of the solid-state memory 96 has reached the memory full state by performing such a writing process. FIG. 22 shows a state of the auxiliary information storage area in such a case. Here, the storage area of the first code data is allocated from address 00000 to address 0FFFF, and the storage area of the third code data is from address 10000 to address 2
FFFF are allocated, the first code data is compression-coded at a bit rate of 8 kb / s, and the third code data is compression-coded at a bit rate of 16 kb / s. The first code data is stored from address 00000 to address 14000, and the third code data is stored at address 140
01 to address 2FFFF, and therefore, of the third code data, address 1
It can be seen that the data stored from 0000 to address 14000 has been discarded.
【0079】以上のように、本実施例によれば、入力デ
ジタル信号を第1の符号データに符号化する、分析合成
方式の第1の符号化器と、第1の符号データを元のデジ
タル信号に復号化する、該分析合成方式の第1の符号化
器に内蔵されているところの、第1の復号化器の出力信
号と、該第1の復号化器の出力信号と入力信号との位相
を合わせるための該第1の符号化器に内蔵されていると
ころの遅延器の出力信号との差信号を求める該第1の符
号化器に内蔵されているところの減算器の出力信号(第
2の符号データ)を第3の符号データとして符号化する
第2の符号化器と、上記第1の符号データと上記第3の
符号データとを格納するためのデータ格納領域と、該デ
ータ格納領域の属性及び該格納されたデータの属性を示
す補助情報を格納する補助情報格納領域とを有する固体
メモリと、上記データ格納領域に書き込み可能領域が存
在する間は、上記第1の符号データと上記第3の符号デ
ータとを上記データ格納領域に格納し、上記データ格納
領域の書き込み可能領域が不足した場合は、上記データ
格納領域に格納されている、上記第3の符号データの一
部あるいは全部を廃棄し、該廃棄されたデータが格納さ
れていた領域に上記第1の符号データを格納し、上記補
助情報を上記補助情報格納領域に格納する書き込み制御
器とを備え、メモリに空き領域が存在する時は、通常の
圧縮符号化データ(上記第1の符号データ)の他に、そ
の圧縮符号化によって損失するデータ(上記第2の符号
データ)をも圧縮符号化してメモリに格納していくの
で、通常の圧縮符号化よりも高品質の記録処理が行え
る。また、メモリに空き領域が不足した場合でも、通常
の圧縮符号化データは保持したまま、過去に格納されれ
た、通常の圧縮符号化によって損失するデータを圧縮符
号化したデータの一部を廃棄し、メモリ内に空き領域を
確保し、記録処理を続行するので、少なくとも、通常の
圧縮符号化の品質の記録処理は行える。As described above, according to the present embodiment, the first encoder of the analysis / synthesis method for encoding the input digital signal into the first code data and the first code data of the first code data are converted to the original digital data. An output signal of the first decoder, an output signal of the first decoder, and an input signal, which are built in the first encoder of the analysis and synthesis method, which decodes the signal. An output signal of a subtractor incorporated in the first encoder for obtaining a difference signal from an output signal of a delay unit incorporated in the first encoder for adjusting the phase of the signal A second encoder for encoding (second code data) as third code data, a data storage area for storing the first code data and the third code data, Stores attributes of the data storage area and auxiliary information indicating the attributes of the stored data A solid-state memory having an auxiliary information storage area and a writable area in the data storage area, the first code data and the third code data are stored in the data storage area; If the writable area of the data storage area is insufficient, a part or all of the third code data stored in the data storage area is discarded, and the area where the discarded data is stored is discarded. A write controller for storing the first encoded data and storing the auxiliary information in the auxiliary information storage area, and when there is a free area in the memory, the normal compressed encoded data (the first compressed Code data), the data (the second code data) lost by the compression encoding is also compression-encoded and stored in the memory, so that the quality is higher than that of the normal compression encoding. Recording processing can be performed. Also, even when the memory space is insufficient, the normal compression-encoded data is retained, and a part of the data stored in the past that has been compressed and encoded for the data lost by the normal compression-encoding is discarded. Then, since a free area is secured in the memory and the recording process is continued, at least the recording process of the quality of the normal compression encoding can be performed.
【0080】この様に、本実施例によれば、記録品質を
可能な限り保持しながら、効率よく記録時間の再延長を
行うことができることとなる。また、記録品質を可能な
限り保持しながら、データが固体メモリに有効に格納さ
れるため、固体メモリのメモリ有効活用を図ることがで
きることとなる。As described above, according to this embodiment, it is possible to efficiently extend the recording time while maintaining the recording quality as much as possible. In addition, since the data is effectively stored in the solid-state memory while maintaining the recording quality as much as possible, the memory of the solid-state memory can be effectively used.
【0081】図23は本発明の第10の実施例における
デジタル信号再生装置の構成を示すブロック図である。
図23において、101は、第9の実施例の様にして記
録された符号データが格納された、データ格納領域と、
該データ格納領域の属性及び該格納されたデータの属性
を示す補助情報を格納する補助情報格納領域とを有す
る、第9の実施例と同様の固体メモリ、102は、上記
補助情報格納領域に格納された補助情報に基づいて、上
記データ格納領域に格納された第1の符号データを逐次
読みだし、もし上記第3の符号データが上記データ格納
領域に存在している場合は第3の符号データをも読み出
す読みだし制御器、103は、読みだし制御器102で
読み出された上記第1の符号データを復号化する、分析
合成方式の第1の復号化器、104は、読みだし制御器
102で読み出された上記第3の符号データを復号化す
る第2の復号化器、105は、第1の復号化器103の
出力信号と第2の復号化器104の出力信号との和信号
を出力する加算器である。ここで、第1の復号化器10
3は、既に述べた第9の実施例における、第1の符号化
器91に内蔵された第1の復号化器92と同様のもので
ある。FIG. 23 is a block diagram showing a configuration of a digital signal reproducing apparatus according to the tenth embodiment of the present invention.
In FIG. 23, reference numeral 101 denotes a data storage area in which code data recorded as in the ninth embodiment is stored;
The solid-state memory 102 having the attribute of the data storage area and the auxiliary information storage area for storing auxiliary information indicating the attribute of the stored data, similar to the ninth embodiment, is stored in the auxiliary information storage area. The first code data stored in the data storage area is sequentially read out based on the obtained auxiliary information, and if the third code data exists in the data storage area, the third code data is read out. Is a reading controller for decoding the first code data read by the reading controller 102, and 104 is a reading controller for the analysis / synthesis method. A second decoder 105 for decoding the third code data read at 102 is a sum of an output signal of the first decoder 103 and an output signal of the second decoder 104. With an adder that outputs a signal That. Here, the first decoder 10
Reference numeral 3 is the same as the first decoder 92 built in the first encoder 91 in the ninth embodiment described above.
【0082】以上のように構成されたデジタル信号再生
装置について、以下、その動作について図23及び図2
0及び図22を用いて説明する。The operation of the digital signal reproducing apparatus configured as described above will now be described with reference to FIGS.
This will be described with reference to FIG.
【0083】図23において、まず、読みだし制御器1
02は、固体メモリ101の補助情報格納領域から、上
記データ格納領域の属性及び該格納されたデータの属性
を示す補助情報を読み出す。例えば、図20に示された
ような補助情報を読み出す。ここでは、第1の符号デー
タの格納領域は、アドレス00000からアドレス0F
FFFまで割り当てられており、第3の符号データの格
納領域は、アドレス10000からアドレス2FFFF
まで割り当てられており、第1の符号データは、8kb
/sのビットレートで圧縮符号化されたものであり、第
3の符号データは、16kb/sのビットレートで圧縮
符号化されたものであり、第1の符号データは、アドレ
ス00000からアドレス04000までに格納されて
おり、第3の符号データは、アドレス10000からア
ドレス18000までに格納されていることを表してい
るので、記録開始時刻から、記録終了時刻までの全時刻
について、上記第1の符号データ及び第3の符号データ
が格納されていることがわかる。よって、読みだし制御
器102は、上記データ格納領域に格納されている、第
1の符号データ及び第3の符号データを順次読みだし、
第1の符号データを、第1の復号化器103に送出し、
第3の符号データを、第2の復号化器104に送出す
る。ここで、第3の符号データを送出するタイミング
は、第1の復号化器103で復号化処理に要する時間と
第2の復号化器104で復号化処理に要する時間を考慮
して、その時間差分だけ遅延させて(或いは早めて)送
出する。第1の復号化器103では、上記読み出された
第1の符号データを受け取って元のデジタル信号に復号
する。第2の復号化器104では、上記読み出された第
3の符号データを受け取って、第9の実施例における第
2の符号データに復号する。加算器105では、第1の
復号化器103の出力信号と第2の復号化器104の出
力信号との加算処理を行なうことによって、再生信号を
生成する。In FIG. 23, first, the reading controller 1
In step 02, the auxiliary information indicating the attribute of the data storage area and the attribute of the stored data is read from the auxiliary information storage area of the solid-state memory 101. For example, the auxiliary information as shown in FIG. 20 is read. Here, the storage area of the first code data is from address 00000 to address 0F.
FFF is allocated, and the storage area of the third code data is from address 10000 to address 2FFFF.
And the first code data is 8 kb.
/ S compression-coded at a bit rate of / s, the third code data is compression-coded at a bit rate of 16 kb / s, and the first code data is from an address 000000 to an address 04000. Since the third code data is stored from address 10000 to address 18000, the first code data is stored for all times from the recording start time to the recording end time. It can be seen that the code data and the third code data are stored. Therefore, the reading controller 102 sequentially reads the first code data and the third code data stored in the data storage area,
Sending the first coded data to the first decoder 103;
The third coded data is sent to the second decoder 104. Here, the timing at which the third encoded data is transmitted is determined by considering the time required for the decoding process by the first decoder 103 and the time required for the decoding process by the second decoder 104. The data is transmitted after being delayed (or advanced) by the difference. The first decoder 103 receives the read first code data and decodes it into an original digital signal. The second decoder 104 receives the read third code data and decodes it into the second code data in the ninth embodiment. The adder 105 performs a process of adding the output signal of the first decoder 103 and the output signal of the second decoder 104 to generate a reproduced signal.
【0084】図20に示した補助情報は、固体メモリ1
01のデータ格納領域がメモリフル状態になるまでに、
記録処理が終了した場合のものであったが、固体メモリ
101のデータ格納領域がメモリフル状態になるまで
に、記録処理が終了しなかった場合は、例えば図22に
示すような補助情報が上記補助情報格納領域に格納され
ている。図22では、第1の符号データの格納領域は、
アドレス00000からアドレス0FFFFまで割り当
てられており、第3の符号データの格納領域は、アドレ
ス10000からアドレス2FFFFまで割り当てられ
ており、第1の符号データは、8kb/sのビットレー
トで圧縮符号化されたものであり、第3の符号データ
は、16kb/sのビットレートで圧縮符号化されたも
のであり、第1の符号データは、アドレス00000か
らアドレス14000までに格納されており、第3の符
号データは、アドレス14001からアドレス2FFF
Fまでに格納されていることを表しているので、第3の
符号データのうち、アドレス10000からアドレス1
4000までに格納されていたデータは、廃棄されたこ
とがわかる。それに基づいて、読みだし制御器102
は、上記データ格納領域に格納されている、第1の符号
データ及び第3の符号データを順次読みだし、第1の符
号データを第1の復号化器103に送出し、第3の符号
データを第2の復号化器104に送出する。第3の符号
データが16kb/sのビットレートで符号化されたの
もであり、そのデータのうち、アドレス10000から
アドレス14000までに格納されていたデータが、廃
棄されたということが補助情報からわかるので、その情
報に基づいて、廃棄さたデータが何時刻目のデータであ
るかを算出し、その時刻については、第3の符号データ
は読み出さない。ここで、第3の符号データを送出する
タイミングは、第1の復号化器103で復号化処理に要
する時間と第2の復号化器104で復号化処理に要する
時間を考慮して、その時間差分だけ遅延させて(或いは
早めて)送出する。第1の復号化器103では、上記読
み出された第1の符号データを受け取って元のデジタル
信号に復号する。第2の復号化器104では、上記読み
出された第3の符号データを受け取って、第9の実施例
における第2の符号データに復号する。加算器105で
は、第1の復号化器103の出力信号と第2の復号化器
104の出力信号との加算処理を行なうことによって、
再生信号を生成する。The auxiliary information shown in FIG.
By the time the data storage area 01 becomes full memory,
In the case where the recording process is completed, if the recording process is not completed before the data storage area of the solid-state memory 101 becomes full, the auxiliary information as shown in FIG. It is stored in the auxiliary information storage area. In FIG. 22, the storage area of the first code data is
Addresses from 00000 to address 0FFFF are allocated, a storage area for the third code data is allocated from addresses 10000 to 2FFFF, and the first code data is compression-coded at a bit rate of 8 kb / s. The third code data is compression-coded at a bit rate of 16 kb / s, and the first code data is stored from address 000000 to address 14000. Code data is from address 14001 to address 2FFF
F of the third code data from address 10000 to address 1 of the third code data.
It can be seen that the data stored up to 4000 has been discarded. Based on that, the reading controller 102
Reads out the first code data and the third code data stored in the data storage area sequentially, sends the first code data to the first decoder 103, and outputs the third code data. To the second decoder 104. Since the third code data is coded at a bit rate of 16 kb / s, the auxiliary information indicates that the data stored from address 10000 to address 14000 has been discarded. Based on the information, the time of the discarded data is calculated, and the third code data is not read at that time. Here, the timing at which the third encoded data is transmitted is determined by considering the time required for the decoding process by the first decoder 103 and the time required for the decoding process by the second decoder 104. The data is transmitted after being delayed (or advanced) by the difference. The first decoder 103 receives the read first code data and decodes it into an original digital signal. The second decoder 104 receives the read third code data and decodes it into the second code data in the ninth embodiment. The adder 105 performs an addition process on the output signal of the first decoder 103 and the output signal of the second decoder 104,
Generate a playback signal.
【0085】以上のように、本実施例によれば、第1の
実施例の様にして記録された符号データが格納された、
データ格納領域と、該データ格納領域の属性及び該格納
されたデータの属性を示す補助情報を格納する補助情報
格納領域とを有する固体メモリと、上記補助情報格納領
域に格納された補助情報に基づいて、上記データ格納領
域に格納された第1の符号データを逐次読みだし、もし
上記第3の符号データが上記データ格納領域に存在して
いる場合は第3の符号データをも読み出す読みだし制御
器と、上記読みだし制御器で読み出された上記第1の符
号データを復号化する第1の復号化器と、上記読みだし
制御器で読み出された上記第3の符号データを復号化す
る第2の復号化器と、上記第1の復号化器の出力信号
と、上記第2の復号化器の出力信号との和信号を出力す
る加算器とを備え、通常の圧縮符号化データ(上記第1
の符号データ)の他に、その圧縮符号化によって損失す
るデータをも圧縮して格納してある固体メモリから、通
常の圧縮符号化データを読みだし、通常の復号データを
得るとともに、その圧縮符号化によって損失したデータ
を圧縮符号化したデータをも読みだし、それを復号し付
加するので、通常の圧縮符号化よりも高品質の再生信号
が得られる。もし、記録時間が長く、通常の圧縮符号化
データしかデータ格納領域に存在しない場合でも、少な
くとも、通常の圧縮符号化の品質の再生信号は得られ
る。As described above, according to this embodiment, the code data recorded as in the first embodiment is stored.
A solid-state memory having a data storage area, an attribute of the data storage area, and an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data; Reading control means for sequentially reading the first code data stored in the data storage area, and also reading the third code data if the third code data exists in the data storage area. Device, a first decoder for decoding the first code data read by the read controller, and a decoder for decoding the third code data read by the read controller And a second decoder that outputs a sum signal of the output signal of the first decoder and the output signal of the second decoder. (The first
In addition to the normal compressed data, solid-state memory in which data lost by the compression encoding is also compressed and stored is read to obtain ordinary decoded data, and the compressed code is obtained. Also, data obtained by compression-encoding data that has been lost due to encoding is read, decoded, and added, so that a reproduced signal with higher quality than ordinary compression-encoding can be obtained. Even if the recording time is long and only normal compression coded data is present in the data storage area, at least a reproduction signal of the normal compression coded quality can be obtained.
【0086】図24は本発明の第11の実施例における
デジタル信号記録装置の構成を示すブロック図である。
図24において、111は例えば16ビットの入力デジ
タル信号を第1の符号データに圧縮符号化する第1の符
号化器、112は、該第1の符号データを元のデジタル
信号に復号化する第1の復号化器、113は、第1の符
号化器111で入力デジタル信号を符号化しさらに該符
号化データを第1の復号化器112で元のデジタル信号
に復号化する処理に要する時間分だけ入力デジタル信号
を遅延させる遅延器、114は、第1の復号化器112
の出力信号と遅延器113の出力信号との差信号を第2
の符号データとして出力する減算器、115は、減算器
114の出力信号を第3の符号データとして符号化する
第2の符号化器、116は、上記第1の符号データと上
記第3の符号データとを格納するためのデータ格納領域
と、該データ格納領域の属性及び該格納されたデータの
属性を示す補助情報を格納する補助情報格納領域とを有
する固体メモリ、117は、上記データ格納領域に書き
込み可能領域が存在する間は、上記第1の符号データと
上記第3の符号データとを上記データ格納領域に格納
し、上記データ格納領域の書き込み可能領域が不足した
場合は、上記データ格納領域に格納されている、上記第
3の符号データの一部あるいは全部を廃棄し、該廃棄さ
れたデータが格納されていた領域に上記第1の符号デー
タを格納し、上記補助情報を上記補助情報格納領域に格
納する書き込み制御器である。ここで、第1の符号化器
111は、入力デジタル信号の性質に合わせて符号化ビ
ットレートを適応的に変化させる可変ビットレート型の
符号化器である。また、第2の符号化器115は、第2
の符号データの性質に合わせて符号化ビットレートを適
応的に変化させる可変ビットレート型の符号化器であ
る。FIG. 24 is a block diagram showing the configuration of a digital signal recording apparatus according to the eleventh embodiment of the present invention.
In FIG. 24, reference numeral 111 denotes a first encoder that compresses and encodes, for example, a 16-bit input digital signal into first code data, and 112 denotes a first encoder that decodes the first code data into an original digital signal. The first decoder 113 encodes the input digital signal by the first encoder 111 and further decodes the encoded data into the original digital signal by the first decoder 112. A delay unit 114 for delaying the input digital signal only by the first decoder 112
The difference signal between the output signal of
A second encoder for encoding the output signal of the subtractor 114 as third code data, and a subtractor 116 for encoding the output signal of the subtractor 114 as third code data. The solid-state memory 117 includes a data storage area for storing data and an auxiliary information storage area for storing an attribute of the data storage area and auxiliary information indicating an attribute of the stored data. While the writable area exists, the first code data and the third code data are stored in the data storage area. If the writable area of the data storage area becomes insufficient, the data storage A part or all of the third code data stored in the area is discarded, and the first code data is stored in the area where the discarded data is stored. The information is a write controller for storing in the auxiliary information storage area. Here, the first encoder 111 is a variable bit rate encoder that adaptively changes the encoding bit rate according to the properties of the input digital signal. Also, the second encoder 115 outputs the second
Is a variable bit rate encoder that adaptively changes the encoding bit rate according to the nature of the encoded data.
【0087】図25は、固体メモリ116のデータ格納
領域がメモリフル状態になるまでに、記録処理が終了し
た場合のデータ格納領域の状態を示す図である。FIG. 25 is a diagram showing the state of the data storage area when the recording process is completed before the data storage area of the solid-state memory 116 becomes full.
【0088】また、図26は、固体メモリ116のデー
タ格納領域がメモリフル状態になるまでに、記録処理が
終了した場合の補助情報格納領域の状態を示す図であ
る。FIG. 26 is a diagram showing the state of the auxiliary information storage area when the recording process is completed before the data storage area of the solid-state memory 116 becomes full.
【0089】図27は、固体メモリ116のデータ格納
領域がメモリフル状態になりさらに記録処理がしばらく
続行した後、記録処理が終了した場合のデータ格納領域
の状態を示す図である。FIG. 27 is a diagram showing the state of the data storage area when the data storage area of the solid-state memory 116 has reached the memory full state and the recording processing has continued for a while, and then the recording processing has been completed.
【0090】図28は、固体メモリ116のデータ格納
領域がメモリフル状態になりさらに記録処理がしばらく
続行した後、記録処理が終了した場合の補助情報格納領
域の状態を示す図である。FIG. 28 is a diagram showing the state of the auxiliary information storage area when the data storage area of the solid-state memory 116 has reached the memory full state and the recording processing has continued for a while, and then the recording processing has been completed.
【0091】以上のように構成されたデジタル信号記録
装置について、以下、その動作について図24から図2
8を用いて説明する。The operation of the digital signal recording apparatus configured as described above will now be described with reference to FIGS.
8 will be described.
【0092】図24において、まず、各サンプル毎に1
6ビットの入力ディジタル信号は、第1の符号化器11
1により、可変ビットレートで第1の符号データとして
圧縮符号化される。第1の復号化器112は、第1の符
号化器111の出力である第1の符号データを元のデジ
タル信号に復号する。遅延器113では、上記圧縮符号
化及び復号化に要する時間Tだけ入力ディジタル信号を
遅延させる。減算器114では、第1の復号化器112
の出力信号と遅延器113の出力信号との差信号を第2
の符号データとして出力する。第2の符号化器115
は、上記差信号を可変ビットレートで第3の符号データ
として圧縮符号化する。書き込み制御器117は、固体
メモリ116内のデータ格納領域に空き領域が存在する
間は、上記第1の符号データと第3の符号データとを固
体メモリ116内のデータ格納領域に格納していく。こ
こで、上記第1の符号データはデータ格納領域のアドレ
ス番号00000からアドレス番号30000の方向に
順次格納され、上記第3の符号データはデータ格納領域
のアドレス番号30000からアドレス番号00000
の方向に順次格納されていくものとする。これは、第1
の符号データも、第3の符号データも、可変ビットレー
トで符号化された符号データであるために、第1の符号
データと第3の符号データとが、どれほどの比率でメモ
リに格納されるかをあらかじめ決定することができず、
あらかじめ特定の比率でそれぞれにメモリ領域を割り当
てておくことができない為である。In FIG. 24, first, one sample is set for each sample.
The 6-bit input digital signal is supplied to the first encoder 11
1, the data is compression-coded as first code data at a variable bit rate. The first decoder 112 decodes the first coded data output from the first coder 111 into an original digital signal. The delay unit 113 delays the input digital signal by a time T required for the compression encoding and decoding. In the subtractor 114, the first decoder 112
The difference signal between the output signal of
Is output as code data of. Second encoder 115
Compresses and encodes the difference signal as third code data at a variable bit rate. The write controller 117 stores the first code data and the third code data in the data storage area in the solid-state memory 116 while the data storage area in the solid-state memory 116 has a free area. . Here, the first code data is sequentially stored in the direction from the address number 000000 to the address number 30000 of the data storage area, and the third code data is stored from the address number 30000 to the address number 000000 of the data storage area.
Are stored sequentially in the direction of. This is the first
Since both the first code data and the third code data are code data encoded at a variable bit rate, the ratio between the first code data and the third code data is stored in the memory. Can not be determined in advance,
This is because a memory area cannot be allocated to each of them at a specific ratio in advance.
【0093】この様な書き込み処理を行い、固体メモリ
116のデータ格納領域がメモリフル状態になるまで
に、記録処理が終了した場合のデータ格納領域の状態を
示した図が図25である。また、この様な場合の、補助
情報格納領域の状態を示した図が図26である。ここで
は、第1の符号データは、アドレス00000からアド
レス18000までに格納されており、第3の符号デー
タは、アドレス2FFFFからアドレス20000まで
に格納されていることを表している。ここで、データ格
納領域がメモリフル状態になったかどうかの判定は、格
納した符号データの総量とメモリ容量との比較において
行うこともできるし、現在の第1の符号データの書き込
みアドレスと、現在の第3の符号データの書き込みアド
レスとの差を検出することにおいて行うこともできる。
固体メモリ116のデータ格納領域がメモリフル状態に
なるまでに、記録処理が終了しなかった場合は、書き込
み制御器117は、上記第1の符号データのみを、引き
続き固体メモリ116内のデータ格納領域に、アドレス
番号30000の方法に順次格納していく。これによっ
て、アドレス番号30000方向の領域にすでに格納さ
れていた、第3の符号データは徐々に廃棄され、廃棄さ
れた領域に第1の符号データが格納されていくことにな
るので、メモリフルの状態になった後でも記録時間の延
長を行うことができる。FIG. 25 is a diagram showing a state of the data storage area when the recording processing is completed until the data storage area of the solid-state memory 116 is in a memory full state by performing such a write processing. FIG. 26 shows a state of the auxiliary information storage area in such a case. Here, the first code data is stored from address 00000 to address 18000, and the third code data is stored from address 2FFFF to address 20000. Here, the determination as to whether the data storage area is in the memory full state can be made by comparing the total amount of the stored code data with the memory capacity, or the current write address of the first code data and the current write address. The third code data may be detected by detecting a difference from the write address of the third code data.
If the recording process is not completed before the data storage area of the solid-state memory 116 becomes full, the write controller 117 continues to store only the first code data in the data storage area in the solid-state memory 116. Are sequentially stored in the method of the address number 30000. As a result, the third code data already stored in the area in the direction of the address number 30000 is gradually discarded, and the first code data is stored in the discarded area. The recording time can be extended even after the state has been reached.
【0094】この様な書き込み処理を行い、固体メモリ
116のデータ格納領域がメモリフル状態になった後に
もデータが記録された場合のデータ格納領域の状態を示
した図が図27である。この例では、第1の符号データ
がアドレス24000まで格納された為に、第3の符号
データのうち、アドレス2FFFFからアドレス240
01に格納されていたもの以外は廃棄されたことにな
る。また、この様な場合の、補助情報格納領域の状態を
示した図が図28である。ここでは、第1の符号データ
は、アドレス00000からアドレス24000までに
格納されており、第3の符号データは、アドレス2FF
FFからアドレス24001までに格納されていること
を表しているので、第3の符号データのうち、上記のデ
ータ以外は廃棄されたことがわかる。FIG. 27 shows the state of the data storage area in the case where data is recorded even after the data storage area of the solid-state memory 116 has reached the memory full state by performing such a writing process. In this example, since the first code data is stored up to the address 24000, of the third code data, the address 2FFFF to the address 240
Those other than those stored in 01 are discarded. FIG. 28 shows a state of the auxiliary information storage area in such a case. Here, the first code data is stored from address 00000 to address 24000, and the third code data is stored at address 2FF.
Since it indicates that data is stored from the FF to the address 24001, it can be seen that, of the third code data, data other than the above-mentioned data has been discarded.
【0095】以上のように、本実施例によれば、入力デ
ジタル信号を第1の符号データに符号化する第1の符号
化器と、該第1の符号データを元のデジタル信号に復号
化する第1の復号化器と、上記第1の符号化器で入力デ
ジタル信号を符号化しさらに該符号化データを上記第1
の復号化器で元のデジタル信号に復号化する処理に要す
る時間分だけ入力のデジタル信号を遅延させる遅延器
と、上記第1の復号化器の出力信号と上記遅延器の出力
信号との差信号を第2の符号データとして出力する減算
器と、上記減算器の出力信号を第3の符号データとして
符号化する第2の符号化器と、上記第1の符号データと
上記第3の符号データとを格納するためのデータ格納領
域と、該データ格納領域の属性及び該格納されたデータ
の属性を示す補助情報を格納する補助情報格納領域とを
有する固体メモリと、上記データ格納領域に書き込み可
能領域が存在する間は、上記第1の符号データと上記第
3の符号データとを上記データ格納領域に格納し、上記
データ格納領域の書き込み可能領域が不足した場合は、
上記データ格納領域に格納されている、上記第3の符号
データの一部あるいは全部を廃棄し、該廃棄されたデー
タが格納されていた領域に上記第1の符号データを格納
し、上記補助情報を上記補助情報格納領域に格納する書
き込み制御器とを備え、上記書き込み制御器は、アドレ
スA番地からアドレスB番地までの連続したアドレス空
間のデータ格納領域に、上記第1の符号データを上記デ
ータ格納領域のアドレスA番地からアドレスB番地方向
に格納していき、上記第3の符号データを上記データ格
納領域のアドレスB番地からアドレスA番地方向に格納
していき、上記データ格納領域に空き領域が無くなった
場合、上記第3の符号データの書き込み処理は停止し、
上記第1の符号データは、ひきつづきアドレスB番地方
向に格納していくことによって、メモリに空き領域が存
在する時は、通常の圧縮符号化データ(上記第1の符号
データ)の他に、その圧縮符号化によって損失するデー
タ(上記第2の符号データ)をも圧縮符号化してメモリ
に格納していくので、通常の圧縮符号化よりも高品質の
記録処理が行える。また、メモリに空き領域が不足した
場合でも、通常の圧縮符号化データは保持したまま、過
去に格納されれた、通常の圧縮符号化によって損失する
データを圧縮符号化したデータ(上記第3の符号デー
タ)の一部を廃棄し、メモリ内に空き領域を確保し、記
録処理を続行するので、少なくとも通常の圧縮符号化の
品質の記録処理は行える。As described above, according to the present embodiment, the first encoder for encoding the input digital signal into the first code data, and the first encoder for decoding the first code data into the original digital signal A first decoder that encodes the input digital signal with the first encoder, and further encodes the encoded data with the first encoder.
And a delay unit for delaying the input digital signal by the time required for decoding to the original digital signal by the decoder, and a difference between the output signal of the first decoder and the output signal of the delay unit. A subtractor for outputting a signal as second code data; a second encoder for coding an output signal of the subtracter as third code data; a first code data and the third code A solid-state memory having a data storage area for storing data, an attribute of the data storage area, and an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data; and writing to the data storage area. While the available area exists, the first code data and the third code data are stored in the data storage area. If the writable area of the data storage area becomes insufficient,
A part or all of the third code data stored in the data storage area is discarded, and the first code data is stored in an area where the discarded data is stored. And a write controller for storing the first code data in the data storage area of a continuous address space from address A to address B. From the address A of the storage area to the address B, the third code data is stored from the address B to the address A of the data storage area, and the free space is stored in the data storage area. Is lost, the writing process of the third code data is stopped,
By storing the first code data in the direction of the address B successively, when there is a free area in the memory, the first code data is stored in addition to the normal compressed coded data (the first code data). Since data lost by compression encoding (the second code data) is also compression-encoded and stored in the memory, higher quality recording processing can be performed than normal compression encoding. Further, even when the free space in the memory is insufficient, while the normal compression-encoded data is held, the data stored in the past and lost by the normal compression-encoding and compressed and encoded (the third data described above). A part of the code data) is discarded, a free area is secured in the memory, and the recording process is continued, so that the recording process of at least normal compression encoding quality can be performed.
【0096】この様に、本実施例によれば、記録品質を
可能な限り保持しながら、効率よく記録時間の再延長を
行うことができることとなる。また、記録品質を可能な
限り保持しながら、データが固体メモリに有効に格納さ
れるため、固体メモリのメモリ有効活用を図ることがで
きることとなる。また、上記書き込み制御器のようなデ
ータの格納方法をとれば、可変ビットレートで符号化さ
れたようなデータに対しても、データの管理(特に第3
の符号データの廃棄処理)が、容易に行える。As described above, according to this embodiment, it is possible to efficiently extend the recording time while maintaining the recording quality as much as possible. In addition, since the data is effectively stored in the solid-state memory while maintaining the recording quality as much as possible, the memory of the solid-state memory can be effectively used. In addition, if a data storage method such as the write controller is adopted, data management (particularly the third method) can be performed even on data encoded at a variable bit rate.
(Code data discarding process) can be easily performed.
【0097】[0097]
【発明の効果】以上のように、第1の発明のデジタル信
号記録装置は、入力デジタル信号を第1の符号データに
符号化する符号化器と、該第1の符号データを元のデジ
タル信号に復号化する復号化器と、上記符号化器で入力
デジタル信号を符号化しさらに該符号化データを上記復
号化器で元のデジタル信号に復号化する処理に要する時
間分だけ入力デジタル信号を遅延させる遅延器と、上記
復号化器の出力信号と上記遅延器の出力信号との差信号
を第2の符号データとして出力する減算器と、上記第1
の符号データと上記第2の符号データとを格納するため
のデータ格納領域と、該データ格納領域の属性及び該格
納されたデータの属性を示す補助情報を格納する補助情
報格納領域とを有する固体メモリと、上記データ格納領
域に書き込み可能領域が存在する間は、上記第1の符号
データと上記第2の符号データとを上記データ格納領域
に格納し、上記データ格納領域の書き込み可能領域が不
足した場合は、上記データ格納領域に格納されている、
上記第2の符号データの一部あるいは全部を廃棄し、該
廃棄されたデータが格納されていた領域に上記第1の符
号データを格納し、上記補助情報を上記補助情報格納領
域に格納する書き込み制御器とを備え、メモリに空き領
域が存在する時は、通常の圧縮符号化データ(上記第1
の符号データ)の他に、その圧縮符号化によって損失す
るデータ(上記第2の符号データ)をもメモリに格納し
ていくので、通常の圧縮符号化よりも高品質の記録処理
が行える。また、メモリに空き領域が不足した場合で
も、通常の圧縮符号化データは保持したまま、過去に格
納されれた、圧縮符号化によって損失するデータの一部
を廃棄し、メモリ内に空き領域を確保し、記録処理を続
行するので、少なくとも、通常の圧縮符号化の品質の記
録処理は行える。As described above, the digital signal recording apparatus according to the first aspect of the present invention comprises an encoder for encoding an input digital signal into first encoded data, and an encoder for converting the first encoded data into an original digital signal. And a decoder that decodes the input digital signal by the encoder, and further delays the input digital signal by a time required for a process of encoding the input digital signal by the encoder and decoding the encoded data to the original digital signal by the decoder. A delay unit that outputs a difference signal between an output signal of the decoder and an output signal of the delay unit as second code data;
Having a data storage area for storing the first code data and the second code data, and an auxiliary information storage area for storing an attribute of the data storage area and auxiliary information indicating an attribute of the stored data. While the memory and the writable area exist in the data storage area, the first code data and the second code data are stored in the data storage area, and the writable area of the data storage area is insufficient. If it has been stored in the data storage area,
A write operation for discarding a part or all of the second code data, storing the first code data in an area where the discarded data is stored, and storing the auxiliary information in the auxiliary information storage area When there is a free area in the memory, a normal compressed and coded data (the first
In addition, the data (the second code data) lost by the compression encoding is also stored in the memory in addition to the compression encoding, so that a higher quality recording process than the normal compression encoding can be performed. Also, even if there is not enough free space in the memory, a part of the data stored in the past that is lost by the compression coding is discarded while retaining the normal compressed and coded data, and the free space is left in the memory. Since the recording process is secured and the recording process is continued, at least the recording process of the quality of normal compression encoding can be performed.
【0098】この様に、本発明によれば、記録品質を可
能な限り保持しながら、効率よく記録時間の再延長を行
うことができることとなる。また、記録品質を可能な限
り保持しながら、データが固体メモリに有効に格納され
るため、固体メモリのメモリ有効活用を図ることができ
ることとなる。As described above, according to the present invention, it is possible to efficiently extend the recording time while maintaining the recording quality as much as possible. In addition, since the data is effectively stored in the solid-state memory while maintaining the recording quality as much as possible, the memory of the solid-state memory can be effectively used.
【0099】また、第2の発明のデジタル信号再生装置
は、上記第1の発明のデジタル信号記録装置にて記録さ
れた符号データが格納された、データ格納領域と、該デ
ータ格納領域の属性及び該格納されたデータの属性を示
す補助情報を格納する補助情報格納領域とを有する固体
メモリと、上記補助情報格納領域に格納された補助情報
に基づいて、上記データ格納領域に格納された第1の符
号データを逐次読みだし、もし上記第2の符号データが
上記データ格納領域に存在している場合は第2の符号デ
ータをも読み出す読みだし制御器と、上記読みだし制御
器で読み出された上記第1の符号データを復号化する復
号化器と、上記復号化器の出力信号と上記第2の符号デ
ータとの和信号を出力する加算器とを備え、通常の圧縮
符号化データ(上記第1の符号データ)の他に、その圧
縮符号化によって損失するデータ(上記第2の符号デー
タ)をもメモリに格納してある固体メモリから、通常の
圧縮符号化データを読みだし、通常の復号データを得る
とともに、その圧縮符号化によって損失したデータをも
読みだし、それを付加するので、通常の圧縮符号化より
も高品質の再生信号が得られる。もし記録時間が長く、
通常の圧縮符号化データしかデータ格納領域に存在しな
い場合であっても、少なくとも通常の圧縮符号化の品質
の再生信号を得ることが可能となる。Further, a digital signal reproducing apparatus according to a second aspect of the present invention includes a data storage area storing code data recorded by the digital signal recording apparatus according to the first aspect of the present invention, an attribute of the data storage area, A solid-state memory having an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data; and a first memory stored in the data storage area based on the auxiliary information stored in the auxiliary information storage area. Are read out sequentially, and if the second code data is present in the data storage area, the read controller also reads the second code data, and the read controller reads the second code data. A decoder that decodes the first encoded data, and an adder that outputs a sum signal of the output signal of the decoder and the second encoded data. Up In addition to the first encoded data), the normal compressed encoded data is read out from the solid-state memory in which the data lost by the compression encoding (the second encoded data) is also stored in the memory. Since the decoded data is obtained, the data lost by the compression encoding is also read, and the data is added, so that a reproduced signal having higher quality than that of the normal compression encoding can be obtained. If the recording time is long,
Even if only normal compression-encoded data exists in the data storage area, it is possible to obtain a reproduction signal of at least normal compression-encoding quality.
【0100】また、第3の発明のデジタル信号記録装置
は、入力デジタル信号を第1の符号データに符号化する
第1の符号化器と、該第1の符号データを元のデジタル
信号に復号化する第1の復号化器と、上記第1の符号化
器で入力のデジタル信号を符号化しさらに該符号化デー
タを上記第1の復号化器で元のデジタル信号に復号化す
る処理に要する時間分だけ入力デジタル信号を遅延させ
る遅延器と、上記第1の復号化器の出力信号と上記遅延
器の出力信号との差信号を第2の符号データとして出力
する減算器と、上記減算器の出力信号を第3の符号デー
タとして符号化する第2の符号化器と、上記第1の符号
データと上記第3の符号データとを格納するためのデー
タ格納領域と、該データ格納領域の属性及び該格納され
たデータの属性を示す補助情報を格納する補助情報格納
領域とを有する固体メモリと、上記データ格納領域に書
き込み可能領域が存在する間は、上記第1の符号データ
と上記第3の符号データとを上記データ格納領域に格納
し、上記データ格納領域の書き込み可能領域が不足した
場合は、上記データ格納領域に格納されている、上記第
3の符号データの一部あるいは全部を廃棄し、該廃棄さ
れたデータが格納されていた領域に上記第1の符号デー
タを格納し、上記補助情報を上記補助情報格納領域に格
納する書き込み制御器とを備え、メモリに空き領域が存
在する時は、通常の圧縮符号化データ(上記第1の符号
データ)の他に、その圧縮符号化によって損失するデー
タ(上記第2の符号データ)をも圧縮符号化してメモリ
に格納していくので、通常の圧縮符号化よりも高品質の
記録処理が行える。また、メモリに空き領域が不足した
場合でも、通常の圧縮符号化データは保持したまま、過
去に格納されれた、通常の圧縮符号化によって損失する
データを圧縮符号化したデータ(上記第3の符号デー
タ)の一部を廃棄し、メモリ内に空き領域を確保し、記
録処理を続行するので、少なくとも、通常の圧縮符号化
の品質の記録処理は行える。また、通常の圧縮符号化に
よって損失するデータを圧縮符号化しているので、上記
第1の発明よりも長時間の記録処理を行える。Further, a digital signal recording apparatus according to a third aspect of the present invention includes a first encoder for encoding an input digital signal into first code data, and decoding the first code data into an original digital signal. A first decoder for encoding, and a process of encoding the input digital signal by the first encoder and decoding the encoded data to an original digital signal by the first decoder. A delay unit that delays an input digital signal by a time, a subtractor that outputs a difference signal between an output signal of the first decoder and an output signal of the delay unit as second code data, and the subtractor A second encoder for encoding the output signal of the third as the third code data, a data storage area for storing the first code data and the third code data, Attributes and attributes of the stored data A solid-state memory having an auxiliary information storage area for storing auxiliary information, and the first code data and the third code data are stored in the data storage area while a writable area exists in the data storage area. If the writable area of the data storage area becomes insufficient, a part or all of the third code data stored in the data storage area is discarded, and the discarded data is stored. A write controller for storing the first encoded data in the area where the data has been stored, and for storing the auxiliary information in the auxiliary information storage area. In addition to the (first code data), data (the second code data) lost by the compression coding is also compression-coded and stored in the memory. It can be carried out high-quality recording process than the reduction. Further, even when the free space in the memory is insufficient, the data which has been stored in the past and which is lost by the normal compression encoding and which has been compressed and encoded while retaining the normal compression encoded data (the third data described above). A part of the code data) is discarded, a free area is secured in the memory, and the recording process is continued, so that at least the recording process of the normal compression encoding quality can be performed. Further, since the data lost by the normal compression encoding is compression-encoded, the recording process can be performed for a longer time than in the first aspect.
【0101】また、第4の発明のデジタル信号再生装置
は、上記第3の発明のデジタル信号記録装置にて記録さ
れた符号データが格納された、データ格納領域と、該デ
ータ格納領域の属性及び該格納されたデータの属性を示
す補助情報を格納する補助情報格納領域とを有する固体
メモリと、上記補助情報格納領域に格納された補助情報
に基づいて、上記データ格納領域に格納された第1の符
号データを逐次読みだし、もし上記第3の符号データが
上記データ格納領域に存在している場合は第3の符号デ
ータをも読み出す読みだし制御器と、上記読みだし制御
器で読み出された上記第1の符号データを復号化する第
1の復号化器と、上記読みだし制御器で読み出された上
記第3の符号データを復号化する第2の復号化器と、上
記第1の復号化器の出力信号と、上記第2の復号化器の
出力信号との和信号を出力する加算器とを備え、通常の
圧縮符号化データ(上記第1の符号データ)の他に、そ
の圧縮符号化によって損失するデータをも圧縮して格納
してある固体メモリから、通常の圧縮符号化データを読
みだし通常の復号データを得るとともに、その圧縮符号
化によって損失したデータを符号化したデータ(上記第
3の符号データ)をも読みだし、それを復号し付加する
ので、通常の圧縮符号化よりも高品質の再生信号が得ら
れる。もし、記録時間が長く、通常の圧縮符号化データ
しかデータ格納領域に存在しない場合においても、少な
くとも通常の圧縮符号化の品質の再生信号を得ることが
可能となる。A digital signal reproducing apparatus according to a fourth aspect of the present invention includes a data storage area storing code data recorded by the digital signal recording apparatus according to the third aspect of the present invention, an attribute of the data storage area, A solid-state memory having an auxiliary information storage area for storing auxiliary information indicating an attribute of the stored data; and a first memory stored in the data storage area based on the auxiliary information stored in the auxiliary information storage area. Are sequentially read, and if the third code data is present in the data storage area, the read controller also reads the third code data, and the read controller reads the third code data. A first decoder that decodes the first code data, a second decoder that decodes the third code data read by the reading controller, and a first decoder that decodes the third code data. The decoder An adder that outputs a sum signal of the output signal and the output signal of the second decoder, and in addition to the normal compressed encoded data (the first encoded data), The normal compressed and encoded data is read out from the solid-state memory in which the lost data is also stored in a compressed state, and the normal decoded data is obtained. Is read out, decoded, and added, so that a reproduced signal having higher quality than that of normal compression encoding can be obtained. Even if the recording time is long and only normal compression coded data is present in the data storage area, it is possible to obtain a reproduction signal of at least normal compression coded quality.
【0102】また、本発明のデジタル信号記録再生装置
は、上記第1の発明のデジタル信号記録装置と第2の発
明のデジタル信号再生装置、もしくは上記第3の発明の
デジタル信号記録装置と第4の発明のデジタル信号再生
装置の複号化器を共用することにより、回路規模を小さ
く抑えることが可能となる。The digital signal recording / reproducing apparatus of the present invention comprises the digital signal recording apparatus of the first aspect and the digital signal reproducing apparatus of the second aspect, or the digital signal recording apparatus of the third aspect and the fourth aspect. By sharing the decoder in the digital signal reproducing apparatus according to the invention, the circuit scale can be reduced.
【0103】さらに、本発明のデジタル信号記録再生装
置において、任意に着脱可能なコネクタで接続する構成
することにより、復号化処理のみを行うような場合は、
復号化処理に必要な部分のみをコンパクトな形で持ち運
ぶことができる。Further, in the digital signal recording / reproducing apparatus of the present invention, when only the decoding processing is performed by connecting the digital signal recording / reproducing apparatus with an optional detachable connector,
Only the parts necessary for the decoding process can be carried in a compact form.
【図1】本発明の第1の実施例におけるデジタル信号記
録装置の構成を示すブロック図FIG. 1 is a block diagram illustrating a configuration of a digital signal recording device according to a first embodiment of the present invention.
【図2】データ格納領域がメモリフル状態になるまで
に、記録処理が終了した場合のデータ格納領域の状態を
示す図FIG. 2 is a diagram showing a state of a data storage area when a recording process is completed before the data storage area becomes a memory full state;
【図3】データ格納領域がメモリフル状態になるまで
に、記録処理が終了した場合の補助情報格納領域の状態
を示す図FIG. 3 is a diagram showing a state of an auxiliary information storage area when a recording process is completed before the data storage area becomes a memory full state;
【図4】データ格納領域がメモリフル状態になりさらに
記録処理がしばらく続行した後、記録処理が終了した場
合のデータ格納領域の状態を示す図FIG. 4 is a diagram showing the state of the data storage area when the recording processing is completed after the data storage area has reached the memory full state and the recording processing has continued for a while;
【図5】データ格納領域がメモリフル状態になりさらに
記録処理がしばらく続行した後、記録処理が終了した場
合の補助情報格納領域の状態を示す図FIG. 5 is a diagram showing the state of the auxiliary information storage area when the recording processing is completed after the data storage area has reached the memory full state and the recording processing has continued for a while;
【図6】本発明の第2の実施例におけるデジタル信号再
生装置の構成を示すブロック図FIG. 6 is a block diagram showing a configuration of a digital signal reproducing device according to a second embodiment of the present invention.
【図7】本発明の第3の実施例におけるデジタル信号記
録装置の構成を示すブロック図FIG. 7 is a block diagram showing a configuration of a digital signal recording device according to a third embodiment of the present invention.
【図8】データ格納領域がメモリフル状態になるまで
に、記録処理が終了した場合のデータ格納領域の状態を
示す図FIG. 8 is a diagram showing a state of the data storage area when the recording process is completed before the data storage area becomes full of memory.
【図9】データ格納領域がメモリフル状態になるまで
に、記録処理が終了した場合の補助情報格納領域の状態
を示す図FIG. 9 is a diagram showing a state of the auxiliary information storage area when the recording process is completed before the data storage area becomes full of memory.
【図10】データ格納領域がメモリフル状態になりさら
に記録処理がしばらく続行した後、記録処理が終了した
場合のデータ格納領域の状態を示す図FIG. 10 is a diagram showing a state of the data storage area when the data storage area is in a memory full state and the recording processing is continued for a while, and then the recording processing is completed.
【図11】データ格納領域がメモリフル状態になりさら
に記録処理がしばらく続行した後、記録処理が終了した
場合の補助情報格納領域の状態を示す図FIG. 11 is a diagram showing the state of the auxiliary information storage area when the recording processing is completed after the data storage area has reached the memory full state and the recording processing has continued for a while;
【図12】本発明の第4の実施例におけるデジタル信号
再生装置の構成を示すブロック図FIG. 12 is a block diagram showing a configuration of a digital signal reproducing device according to a fourth embodiment of the present invention.
【図13】本発明の第5の実施例におけるデジタル信号
記録再生装置の構成を示すブロック図FIG. 13 is a block diagram showing a configuration of a digital signal recording / reproducing apparatus according to a fifth embodiment of the present invention.
【図14】本発明の第6の実施例におけるデジタル信号
記録再生装置の構成を示すブロック図FIG. 14 is a block diagram showing a configuration of a digital signal recording / reproducing apparatus according to a sixth embodiment of the present invention.
【図15】本発明の第7の実施例におけるデジタル信号
記録再生装置の構成を示すブロック図FIG. 15 is a block diagram showing a configuration of a digital signal recording / reproducing apparatus according to a seventh embodiment of the present invention.
【図16】本発明の第8の実施例におけるデジタル信号
記録再生装置の構成を示すブロック図FIG. 16 is a block diagram showing a configuration of a digital signal recording / reproducing apparatus according to an eighth embodiment of the present invention.
【図17】一般的なCELP方式(符号励振形線形予測
方式)における符号化器、復号化器の基本構成を表す図FIG. 17 is a diagram illustrating a basic configuration of an encoder and a decoder in a general CELP scheme (code-excited linear prediction scheme).
【図18】本発明の第9の実施例におけるデジタル信号
記録装置の構成を示すブロック図FIG. 18 is a block diagram showing a configuration of a digital signal recording device according to a ninth embodiment of the present invention.
【図19】データ格納領域がメモリフル状態になるまで
に、記録処理が終了した場合のデータ格納領域の状態を
示す図FIG. 19 is a diagram showing a state of the data storage area when the recording process is completed before the data storage area becomes full of memory.
【図20】データ格納領域がメモリフル状態になるまで
に、記録処理が終了した場合の補助情報格納領域の状態
を示す図FIG. 20 is a diagram showing a state of the auxiliary information storage area when the recording process is completed before the data storage area becomes full of memory.
【図21】データ格納領域がメモリフル状態になりさら
に記録処理がしばらく続行した後、記録処理が終了した
場合のデータ格納領域の状態を示す図FIG. 21 is a diagram illustrating a state of the data storage area when the recording processing is completed after the data storage area has reached the memory full state and the recording processing has continued for a while;
【図22】データ格納領域がメモリフル状態になりさら
に記録処理がしばらく続行した後、記録処理が終了した
場合の補助情報格納領域の状態を示す図FIG. 22 is a diagram showing the state of the auxiliary information storage area when the recording processing is completed after the data storage area has reached the memory full state and the recording processing has continued for a while;
【図23】本発明の第10の実施例におけるデジタル信
号再生装置の構成を示すブロック図FIG. 23 is a block diagram showing a configuration of a digital signal reproducing device according to a tenth embodiment of the present invention.
【図24】本発明の第11の実施例におけるデジタル信
号記録装置の構成を示すブロック図FIG. 24 is a block diagram showing a configuration of a digital signal recording device according to an eleventh embodiment of the present invention.
【図25】データ格納領域がメモリフル状態になるまで
に、記録処理が終了した場合のデータ格納領域の状態を
示す図FIG. 25 is a diagram showing a state of the data storage area when the recording process is completed before the data storage area becomes full of memory.
【図26】データ格納領域がメモリフル状態になるまで
に、記録処理が終了した場合の補助情報格納領域の状態
を示す図FIG. 26 is a diagram showing a state of the auxiliary information storage area when the recording process is completed before the data storage area becomes full of memory.
【図27】データ格納領域がメモリフル状態になりさら
に記録処理がしばらく続行した後、記録処理が終了した
場合のデータ格納領域の状態を示す図FIG. 27 is a diagram showing the state of the data storage area when the recording processing is completed after the data storage area has reached the memory full state and the recording processing has continued for a while;
【図28】データ格納領域がメモリフル状態になりさら
に記録処理がしばらく続行した後、記録処理が終了した
場合の補助情報格納領域の状態を示す図FIG. 28 is a diagram showing the state of the auxiliary information storage area when the recording processing is completed after the data storage area has reached the memory full state and the recording processing has continued for a while;
11、31、51、61、71、81、91、111
第1の符号化器 12、23、32、43、52、62、72、82、9
2、103、112第1の復号化器 13、33、53、63、73、83、93、113
遅延器 14、34、54、64、74、84、94、114
減算器 35、610、810、95、115 第2の符号化器 16、37、56、66、76、86、97、117
書き込み制御器 44、611、811、104 第2の復号化器 24、45、59、69、79、89、105 加算器 22、42、57、67、77、87、102 読みだ
し制御器 15、21、36、41、55、65、75、85、9
6、101、116固体メモリ 58、68、78、88 マルチプレクサ11, 31, 51, 61, 71, 81, 91, 111
First encoder 12, 23, 32, 43, 52, 62, 72, 82, 9
2, 103, 112 First decoder 13, 33, 53, 63, 73, 83, 93, 113
Delay device 14, 34, 54, 64, 74, 84, 94, 114
Subtractors 35, 610, 810, 95, 115 Second encoders 16, 37, 56, 66, 76, 86, 97, 117
Write controller 44, 611, 811, 104 Second decoder 24, 45, 59, 69, 79, 89, 105 Adder 22, 42, 57, 67, 77, 87, 102 Read controller 15, 21, 36, 41, 55, 65, 75, 85, 9
6, 101, 116 solid-state memory 58, 68, 78, 88 multiplexer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三崎 正之 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 則松 武志 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 田中 恒雄 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 長野 利彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平2−305053(JP,A) 特開 昭61−90198(JP,A) 特開 昭62−231299(JP,A) 特開 平5−233000(JP,A) 特開 平5−324000(JP,A) 特開 平6−243696(JP,A) 特開 平5−28791(JP,A) (58)調査した分野(Int.Cl.7,DB名) G10L 19/00 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Masayuki Misaki 1006 Kazuma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. (72) Inventor Tsuneo Tanaka 1006 Kadoma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. JP-A-2-305053 (JP, A) JP-A-61-190198 (JP, A) JP-A-62-231299 (JP, A) JP-A-5-233000 (JP, A) JP-A-5-324000 (JP, A) JP-A-6-243696 (JP, A) JP-A-5-28791 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G10L 19/00
Claims (15)
号化する符号化器と、該第1の符号データを元のデジタ
ル信号に復号化する復号化器と、上記符号化器で入力デ
ジタル信号を符号化しさらに該符号化データを上記復号
化器で元のデジタル信号に復号化する処理に要する時間
分T(T≧0)だけ上記入力デジタル信号を遅延させる
遅延器と、上記復号化器の出力信号と上記遅延器の出力
信号との差信号を第2の符号データとして出力する減算
器と、上記第1の符号データと上記第2の符号データと
を格納するためのデータ格納領域、および該データ格納
領域の属性及び該格納されたデータの属性を示す補助情
報を格納する補助情報格納領域を有する固体メモリと、
上記データ格納領域に書き込み可能領域が存在する間
は、上記第1の符号データと上記第2の符号データとを
上記データ格納領域に格納し、上記データ格納領域の書
き込み可能領域が不足した場合は、上記データ格納領域
に格納されている、上記第2の符号データの一部あるい
は全部を廃棄し、該廃棄されたデータが格納されていた
領域に上記第1の符号データを格納し、上記補助情報を
上記補助情報格納領域に格納する書き込み制御器とを備
えたことを特徴とするデジタル信号記録装置。An encoder for encoding an input digital signal into first encoded data; a decoder for decoding the first encoded data into an original digital signal; A delay unit that encodes a signal and delays the input digital signal by a time T (T ≧ 0) required for a process of decoding the encoded data into an original digital signal by the decoder; A subtractor for outputting a difference signal between the output signal of the delay unit and the output signal of the delay unit as second code data, a data storage area for storing the first code data and the second code data, A solid state memory having an auxiliary information storage area for storing auxiliary information indicating an attribute of the data storage area and an attribute of the stored data;
While the writable area exists in the data storage area, the first code data and the second code data are stored in the data storage area. If the writable area of the data storage area is insufficient, Discarding a part or all of the second code data stored in the data storage area, storing the first code data in the area where the discarded data is stored, A write controller for storing information in the auxiliary information storage area.
記録されたデジタル信号を再生する再生装置であって、
上記補助情報格納領域に格納された補助情報に基づい
て、上記データ格納領域に格納された第1の符号データ
を逐次読みだし、上記第2の符号データが上記データ格
納領域に存在している場合は上記第2の符号データをも
読み出す読みだし制御器と、上記読みだし制御器で読み
出された上記第1の符号データを復号化する復号化器
と、上記復号化器の出力信号と上記第2の符号データと
の和信号を出力する加算器とを備えたことを特徴とする
デジタル信号再生装置。2. A reproducing apparatus for reproducing a digital signal recorded by the digital signal recording apparatus according to claim 1,
When the first code data stored in the data storage area is sequentially read based on the auxiliary information stored in the auxiliary information storage area, and the second code data exists in the data storage area Is a read controller that also reads the second code data, a decoder that decodes the first code data read by the read controller, an output signal of the decoder, A digital signal reproducing device comprising: an adder that outputs a sum signal with second code data.
号化する第1の符号化器と、該第1の符号データを元の
デジタル信号に復号化する第1の復号化器と、上記第1
の符号化器で入力デジタル信号を符号化しさらに該符号
化データを上記第1の復号化器で元のデジタル信号に復
号化する処理に要する時間分(T≧0)だけ上記入力デ
ジタル信号を遅延させる遅延器と、上記第1の復号化器
の出力信号と上記遅延器の出力信号との差信号を出力す
る減算器と、上記減算器の出力信号を第3の符号データ
として符号化する第2の符号化器と、上記第1の符号デ
ータと上記第3の符号データとを格納するためのデータ
格納領域、および該データ格納領域の属性及び該格納さ
れたデータの属性を示す補助情報を格納する補助情報格
納領域を有する固体メモリと、上記データ格納領域に書
き込み可能領域が存在する間は、上記第1の符号データ
と上記第3の符号データとを上記データ格納領域に格納
し、上記データ格納領域の書き込み可能領域が不足した
場合は、上記データ格納領域に格納されている、上記第
3の符号データの一部あるいは全部を廃棄し、該廃棄さ
れたデータが格納されていた領域に上記第1の符号デー
タを格納し、上記補助情報を上記補助情報格納領域に格
納する書き込み制御器とを備えたことを特徴とするデジ
タル信号記録装置。3. A first encoder for encoding an input digital signal into first code data, a first decoder for decoding said first code data into an original digital signal, First
The input digital signal is encoded by the encoder (1), and the input digital signal is delayed by a time (T ≧ 0) required for processing for decoding the encoded data into the original digital signal by the first decoder. A delay unit that outputs a difference signal between the output signal of the first decoder and the output signal of the delay unit; and a delay unit that encodes the output signal of the subtractor as third code data. 2 encoder, a data storage area for storing the first code data and the third code data, and auxiliary information indicating the attribute of the data storage area and the attribute of the stored data. While the solid-state memory having the auxiliary information storage area to be stored and the writable area in the data storage area exist, the first code data and the third code data are stored in the data storage area. Data case If the writable area of the area is insufficient, a part or all of the third code data stored in the data storage area is discarded, and the third code data is stored in the area where the discarded data is stored. A digital signal recording device, comprising: a write controller that stores the first code data and stores the auxiliary information in the auxiliary information storage area.
記録されたデジタル信号を再生する再生装置であって、
上記補助情報格納領域に格納された補助情報に基づい
て、上記データ格納領域に格納された第1の符号データ
を逐次読みだし、上記第3の符号データが上記データ格
納領域に存在している場合は上記第3の符号データをも
読み出す読みだし制御器と、上記読みだし制御器で読み
出された上記第1の符号データを復号化する第1の復号
化器と、上記読みだし制御器で読み出された上記第3の
符号データを復号化する第2の復号化器と、上記第1の
復号化器の出力信号と上記第2の復号化器の出力信号と
の和信号を出力する加算器とを備えたことを特徴とする
デジタル信号再生装置。4. A reproducing apparatus for reproducing a digital signal recorded by the digital signal recording apparatus according to claim 3,
When the first code data stored in the data storage area is sequentially read based on the auxiliary information stored in the auxiliary information storage area, and the third code data exists in the data storage area Is a read controller that also reads the third code data, a first decoder that decodes the first code data read by the read controller, and a read controller that reads the first code data. A second decoder for decoding the read third code data, and a sum signal of an output signal of the first decoder and an output signal of the second decoder. A digital signal reproducing device comprising an adder.
号化する第1の符号化器と、該第1の符号データを元の
デジタル信号に復号化する第1の復号化器と、上記第1
の符号化器で入力デジタル信号を符号化しさらに該符号
化データを上記第1の復号化器で元のデジタル信号に復
号化する処理に要する時間分(T≧0)だけ上記入力デ
ジタル信号を遅延させる遅延器と、上記第1の復号化器
の出力信号と上記遅延器の出力信号との差信号を第2の
符号データとして出力する減算器と、上記第1の符号デ
ータと上記第2の符号データとを格納するためのデータ
格納領域、および該データ格納領域の属性及び該格納さ
れたデータの属性を示す補助情報を格納する補助情報格
納領域とを有する固体メモリと、上記データ格納領域に
書き込み可能領域が存在する間は、上記第1の符号デー
タと上記第2の符号データとを上記データ格納領域に格
納し、上記データ格納領域の書き込み可能領域が不足し
た場合は、上記データ格納領域に格納されている、上記
第2の符号データの一部あるいは全部を廃棄し、該廃棄
されたデータが格納されていた領域に上記第1の符号デ
ータを格納し、上記補助情報を上記補助情報格納領域に
格納する書き込み制御器と、上記補助情報格納領域に格
納された補助情報に基づいて、上記データ格納領域に格
納された第1の符号データを逐次読みだし、上記第2の
符号データが上記データ格納領域に存在している場合は
上記第2の符号データをも読み出す読みだし制御器と、
記録処理時には上記第1の符号化器の出力信号を上記第
1の復号化器に送出し、かつ読みだし処理時には上記読
みだし制御器で読み出された上記固体メモリに格納され
ていた第1の符号データを上記第1の復号化器に送出す
るマルチプレクサと、上記第1の符号化器の出力信号
と、上記読みだし制御器で読み出された上記固体メモリ
に格納されていた第2の符号データとの和信号を出力す
る加算器とを備えたことを特徴とするデジタル信号記録
再生装置。5. A first encoder for encoding an input digital signal into first code data, a first decoder for decoding said first code data into an original digital signal, First
The input digital signal is encoded by the encoder (1), and the input digital signal is delayed by a time (T ≧ 0) required for processing for decoding the encoded data into the original digital signal by the first decoder. A delay unit that outputs a difference signal between the output signal of the first decoder and the output signal of the delay unit as second code data; a delay unit that outputs the first code data and the second code data; A solid-state memory having a data storage area for storing code data, and an auxiliary information storage area for storing an attribute of the data storage area and auxiliary information indicating an attribute of the stored data; While the writable area exists, the first code data and the second code data are stored in the data storage area. If the writable area of the data storage area is insufficient, the data is stored in the data storage area. A part or all of the second code data stored in the data storage area is discarded, the first code data is stored in the area where the discarded data is stored, and the auxiliary information is stored. The first code data stored in the data storage area is sequentially read based on the write controller stored in the auxiliary information storage area and the auxiliary information stored in the auxiliary information storage area. A reading controller that also reads the second code data when the code data exists in the data storage area;
At the time of recording processing, the output signal of the first encoder is sent to the first decoder, and at the time of reading processing, the first signal stored in the solid-state memory read by the reading controller is read. , A multiplexer for sending the encoded data to the first decoder, an output signal of the first encoder, and a second signal stored in the solid-state memory read by the reading controller. A digital signal recording / reproducing apparatus, comprising: an adder for outputting a sum signal with code data.
号化する第1の符号化器と、該第1の符号データを元の
デジタル信号に復号化する第1の復号化器と、上記第1
の符号化器で入力デジタル信号を符号化しさらに該符号
化データを上記第1の復号化器で元のデジタル信号に復
号化する処理に要する時間分(T≧0)だけ上記入力デ
ジタル信号を遅延させる遅延器と、上記第1の復号化器
の出力信号と上記遅延器の出力信号との差信号を出力す
る減算器と、上記減算器の出力信号を第3の符号データ
として符号化する第2の符号化器と、上記第1の符号デ
ータと上記第3の符号データとを格納するためのデータ
格納領域、および該データ格納領域の属性及び該格納さ
れたデータの属性を示す補助情報を格納する補助情報格
納領域を有する固体メモリと、上記データ格納領域に書
き込み可能領域が存在する間は、上記第1の符号データ
と上記第3の符号データとを上記データ格納領域に格納
し、上記データ格納領域の書き込み可能領域が不足した
場合は、上記データ格納領域に格納されている、上記第
3の符号データの一部あるいは全部を廃棄し、該廃棄さ
れたデータが格納されていた領域に上記第1の符号デー
タを格納し、上記補助情報を上記補助情報格納領域に格
納する書き込み制御器と、上記補助情報格納領域に格納
された補助情報に基づいて、上記データ格納領域に格納
された第1の符号データを逐次読みだし、上記第3の符
号データが上記データ格納領域に存在している場合は第
3の符号データをも読み出す読みだし制御器と、記録処
理時には上記第1の符号化器の出力信号を上記第1の復
号化器に送出し、読みだし処理時には上記読みだし制御
器で読み出された上記固体メモリに格納されていた第1
の符号データを上記第1の復号化器に送出するマルチプ
レクサと、上記読みだし制御器で読み出された上記第3
の符号データを復号化する第2の復号化器と、上記第1
の復号化器の出力信号と、上記第2の復号化器の出力信
号との和信号を出力する加算器とを備えたことを特徴と
するデジタル信号記録再生装置。6. A first encoder for encoding an input digital signal into first code data, a first decoder for decoding the first code data into an original digital signal, First
The input digital signal is encoded by the encoder (1), and the input digital signal is delayed by a time (T ≧ 0) required for processing for decoding the encoded data into the original digital signal by the first decoder. A delay unit that outputs a difference signal between the output signal of the first decoder and the output signal of the delay unit; and a delay unit that encodes the output signal of the subtractor as third code data. 2 encoder, a data storage area for storing the first code data and the third code data, and auxiliary information indicating the attribute of the data storage area and the attribute of the stored data. While the solid-state memory having the auxiliary information storage area to be stored and the writable area in the data storage area exist, the first code data and the third code data are stored in the data storage area. Data case If the writable area of the area is insufficient, a part or all of the third code data stored in the data storage area is discarded, and the third code data is stored in the area where the discarded data is stored. 1, a write controller for storing the code data of No. 1 and storing the auxiliary information in the auxiliary information storage area, and a first controller stored in the data storage area based on the auxiliary information stored in the auxiliary information storage area. And a reading controller for sequentially reading out the third code data when the third code data is present in the data storage area, and the first encoder for recording processing. Is output to the first decoder, and at the time of reading processing, the first signal stored in the solid-state memory read by the reading controller is read out.
And a multiplexer for sending the encoded data of the third decoder to the first decoder, and the third decoder read by the read controller.
A second decoder for decoding the encoded data of
A digital signal recording / reproducing apparatus, comprising: an adder that outputs a sum signal of the output signal of the decoder and the output signal of the second decoder.
復号化器とマルチプレクサと加算器とによって構成され
ている部分と、その他の部分とはコネクタにて着脱可能
としたことを特徴とする請求項5記載のデジタル信号記
録再生装置。7. A part constituted by the solid-state memory, the read controller, the first decoder, the multiplexer and the adder, and the other parts are detachable by connectors. The digital signal recording / reproducing apparatus according to claim 5, wherein
復号化器と第2の復号化器とマルチプレクサと加算器と
によって構成されている部分と、その他の部分とはコネ
クタにて着脱可能としたことを特徴とする請求項6記載
のデジタル信号記録再生装置。8. A part constituted by the solid-state memory, the read controller, the first decoder, the second decoder, the multiplexer and the adder, and the other parts are detachably connected by connectors. 7. The digital signal recording / reproducing device according to claim 6, wherein the digital signal recording / reproducing device is enabled.
器と上記遅延器と上記減算器を内蔵した分析合成方式あ
るいは予測符号化方式の符号化器であることを特徴とす
る請求項1または請求項3記載のデジタル信号記録装
置。9. The apparatus according to claim 1, wherein said first encoder is an encoder of an analysis-synthesis system or a predictive encoding system including said first decoder, said delay unit and said subtractor. The digital signal recording device according to claim 1 or 3, wherein
化器と上記遅延器と上記減算器を内蔵した分析合成方式
あるいは予測符号化方式の符号化器であることを特徴と
する請求項5、請求項6、請求項7、請求項8のいずれ
かに記載のデジタル信号記録再生装置。10. The method according to claim 1, wherein said first encoder is an encoder of an analysis and synthesis system or a predictive encoding system incorporating said first decoder, said delay unit and said subtractor. The digital signal recording / reproducing apparatus according to any one of claims 5, 6, 7, and 8.
モリであることを特徴とする請求項1、請求項3、請求
項9のいずれかに記載のデジタル信号記録装置。11. The digital signal recording apparatus according to claim 1, wherein said solid-state memory is a detachable nonvolatile memory.
モリであることを特徴とする請求項2または請求項4記
載のデジタル信号再生装置。12. The digital signal reproducing apparatus according to claim 2, wherein said solid-state memory is a removable nonvolatile memory.
モリであることを特徴とする請求項5、請求項6、請求
項7、請求項8、請求項10のいずれかに記載のデジタ
ル信号記録再生装置。13. The digital signal recording according to claim 5, wherein said solid-state memory is a detachable nonvolatile memory. Playback device.
からアドレスB番地までの連続したアドレス空間のデー
タ格納領域に、上記第1の符号データを上記データ格納
領域のアドレスA番地からアドレスB番地方向に格納し
ていき、上記第2の符号データ或いは上記第3の符号デ
ータを上記データ格納領域のアドレスB番地からアドレ
スA番地方向に格納していき、上記データ格納領域に空
き領域が無くなった場合、上記第2の符号データ或いは
上記第3の符号データの書き込み処理を停止し、上記第
1の符号データは、ひきつづきアドレスB番地方向に格
納していくことを特徴とする請求項1、請求項3、請求
項9、請求項11のいずれかに記載のデジタル信号記録
装置。14. The write controller stores the first code data in the data storage area of a continuous address space from address A to address B in the direction from address A to address B in the data storage area. When the second code data or the third code data is stored in the data storage area in the direction from address B to address A, and when the data storage area runs out of free space. And stopping the writing process of the second code data or the third code data, and storing the first code data in the address B direction. The digital signal recording device according to any one of claims 9 to 11.
からアドレスB番地までの連続したアドレス空間のデー
タ格納領域に、上記第1の符号データを上記データ格納
領域のアドレスA番地からアドレスB番地方向に格納し
ていき、上記第2の符号データ或いは上記第3の符号デ
ータを上記データ格納領域のアドレスB番地からアドレ
スA番地方向に格納していき、上記データ格納領域に空
き領域が無くなった場合、上記第2の符号データ或いは
上記第3の符号データの書き込み処理は停止し、上記第
1の符号データは、ひきつづき、ドレスB番地方向に格
納していくことを特徴とする請求項5、請求項6、請求
項7、請求項8、請求項10、請求項13のいずれかに
記載のデジタル信号記録再生装置。15. The write controller stores the first code data in a data storage area of a continuous address space from address A to address B in a direction from address A to address B in the data storage area. When the second code data or the third code data is stored in the data storage area in the direction from address B to address A, and when the data storage area runs out of free space. The writing process of the second code data or the third code data is stopped, and the first code data is successively stored in the address B direction. The digital signal recording / reproducing apparatus according to any one of claims 6, 7, 8, 10, and 13.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04424894A JP3237374B2 (en) | 1994-03-15 | 1994-03-15 | Digital signal recording device, digital signal reproducing device, and digital signal recording / reproducing device |
US08/223,846 US5493647A (en) | 1993-06-01 | 1994-04-06 | Digital signal recording apparatus and a digital signal reproducing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04424894A JP3237374B2 (en) | 1994-03-15 | 1994-03-15 | Digital signal recording device, digital signal reproducing device, and digital signal recording / reproducing device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07253800A JPH07253800A (en) | 1995-10-03 |
JP3237374B2 true JP3237374B2 (en) | 2001-12-10 |
Family
ID=12686240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04424894A Expired - Fee Related JP3237374B2 (en) | 1993-06-01 | 1994-03-15 | Digital signal recording device, digital signal reproducing device, and digital signal recording / reproducing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3237374B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0790615A3 (en) * | 1996-02-19 | 1998-04-15 | Sony Corporation | Data decoding apparatus and method and data reproduction apparatus |
JP4973422B2 (en) | 2007-09-28 | 2012-07-11 | ソニー株式会社 | Signal recording / reproducing apparatus and method |
-
1994
- 1994-03-15 JP JP04424894A patent/JP3237374B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07253800A (en) | 1995-10-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7133832B2 (en) | Recording and reproducing apparatus for use with optical recording medium having real-time, losslessly encoded data | |
US7092876B2 (en) | Audio signal processing apparatus | |
JP3037419B2 (en) | Method, encoder and decoder for data transmission and / or data storage | |
JP3237374B2 (en) | Digital signal recording device, digital signal reproducing device, and digital signal recording / reproducing device | |
JP2001053869A (en) | Voice storing device and voice encoding device | |
US5617219A (en) | Apparatus and method for data compression and expansion using hybrid equal length coding and unequal length coding | |
JP3241778B2 (en) | Encoding device | |
JPH0846907A (en) | Disk recording device | |
US6069865A (en) | Method and apparatus for cutting apart of a main signal and recording it as a synchronous signal | |
JP4474051B2 (en) | Method and apparatus for encoding an information stream | |
JP2674161B2 (en) | Sound source data compression coding method | |
JPH09102190A (en) | Signal recording device, and signal reading device, and signal recording and reading device | |
JP2001204018A (en) | Variable bit rate coder and coding method | |
JPS6122370B2 (en) | ||
JPH02143735A (en) | Voice multi-stage coding transmission system | |
KR100776432B1 (en) | Apparatus for writing and playing audio and audio coding method in the apparatus | |
JPH03254525A (en) | Digital signal processor | |
JPH08202400A (en) | Method and device for voice signal recording on semiconductor memory | |
JPH0357000A (en) | Voice recorder | |
JPH01248711A (en) | Pcm transmission system | |
JP2003058193A (en) | Encoding method | |
JPH07147545A (en) | Compressed audio signal reproducing device | |
KR19980077035A (en) | Voice data storage in small voice mail device | |
JPH06349200A (en) | Compressed audio signal reproducing device | |
JPH02126728A (en) | Encoder and decoder |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |