JP3231395B2 - Active matrix substrate manufacturing method - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、例えば液晶と組み合わ
せて表示デバイスを構成するアクティブマトリクス基板
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an active matrix substrate which constitutes a display device in combination with, for example, a liquid crystal.

【０００２】[0002]

【従来の技術】ここでは、液晶表示デバイスに用いるア
クティブマトリクス基板の代表的な薄膜トランジスタ
（以下ＴＦＴと略記）アレイ基板を例に説明する。近
年、ＴＦＴのゲ−ト絶縁膜を形成する材料として、ゲ−
ト配線を形成するアルミニウム、タンタル等の金属を陽
極酸化して得られる絶縁膜が注目されている。陽極酸化
法によって形成された絶縁膜は、従来の化学気相成長
（ＣＶＤ）法、スパッタ法等で作製される絶縁膜に比
べ、ピンホ−ル欠陥の少ない膜を容易に作製できるとい
う特長を有している。2. Description of the Related Art Here, a typical thin film transistor (hereinafter abbreviated as TFT) array substrate of an active matrix substrate used for a liquid crystal display device will be described as an example. In recent years, as a material for forming a gate insulating film of a TFT,
Attention has been focused on an insulating film obtained by anodizing a metal such as aluminum or tantalum which forms a wiring. The insulating film formed by the anodic oxidation method has a feature that a film having less pinhole defects can be easily formed as compared with an insulating film formed by a conventional chemical vapor deposition (CVD) method, a sputtering method, or the like. are doing.

【０００３】以下、（図５）、（図６）、（図７）を用
いながら、従来の陽極酸化膜を用いたＴＦＴアレイ基板
について説明する。（図５）は陽極酸化直後のＴＦＴア
レイ基板の平面構成を示す。また、（図６）は陽極酸化
膜を用いたＴＦＴアレイ基板の断面構成を、（図７）は
陽極酸化膜を用いたＴＦＴアレイ基板の平面構成をそれ
ぞれ示す。Hereinafter, a TFT array substrate using a conventional anodic oxide film will be described with reference to FIGS. 5, 6, and 7. FIG. 5 shows a plan configuration of the TFT array substrate immediately after anodization. FIG. 6 shows a cross-sectional configuration of a TFT array substrate using an anodic oxide film, and FIG. 7 shows a plan configuration of a TFT array substrate using an anodic oxide film.

【０００４】このＴＦＴアレイ基板の作製方法は、ま
ず、アルミニウム金属でゲ−ト配線１を形成する。この
時、（図５）に示すように全てのゲート配線は、その一
方の端部を短絡させた構成とする。In this method of manufacturing a TFT array substrate, first, a gate wiring 1 is formed of aluminum metal. At this time, as shown in FIG. 5, all the gate wirings are configured such that one end thereof is short-circuited.

【０００５】この状態で、電解液（しゅう酸等）に浸
し、このアレイ基板と平行に白金電極を陰極に設置し、
アレイ基板の短絡したゲ−ト配線群に陽極電圧を印加す
る。約１００Ｖの電圧をゲート配線群に印加し、電気分
解を行って酸素を発生させ、ゲ−ト配線群上に陽極酸化
膜２を形成する。In this state, the substrate is immersed in an electrolytic solution (such as oxalic acid), and a platinum electrode is placed on the cathode in parallel with the array substrate.
An anode voltage is applied to the shorted gate wiring group on the array substrate. A voltage of about 100 V is applied to the group of gate wirings to perform electrolysis to generate oxygen, thereby forming an anodic oxide film 2 on the group of gate wirings.

【０００６】この後、ＣＶＤ法でシリコン窒化膜３を形
成する。ＴＦＴを形成するゲート絶縁膜は、陽極酸化膜
２とシリコン窒化膜３の２層より構成される。そして、
ＴＦＴを構成するｉ型半導体膜４を形成する。次に、透
明導電膜であるＩＴＯ膜５によって画素電極を形成す
る。Thereafter, a silicon nitride film 3 is formed by a CVD method. The gate insulating film forming the TFT is composed of two layers of the anodic oxide film 2 and the silicon nitride film 3. And
An i-type semiconductor film 4 constituting a TFT is formed. Next, a pixel electrode is formed by the ITO film 5 which is a transparent conductive film.

【０００７】この時、ゲ−トパルス信号を供給するため
の駆動ＩＣの実装部も同時に形成する。ＩＴＯ膜は他の
導電膜に比べて表面状態が安定なため、駆動ＩＣと良好
な接続が得られることからＩＣ実装部に用いられる。そ
して、ソ−ス・ドレイン電極６を形成し、絵素とＴＦＴ
を接続する。At this time, a mounting portion of a driving IC for supplying a gate pulse signal is formed at the same time. Since the ITO film has a stable surface state as compared with other conductive films, a good connection with the driving IC can be obtained, so that the ITO film is used for an IC mounting portion. Then, a source / drain electrode 6 is formed, and a picture element and a TFT are formed.
Connect.

【０００８】ＴＦＴアレイ基板完成後、液晶パネルに組
み上げる。もう一枚のＩＴＯ膜を堆積させた透明ガラス
基板を数ミクロンのギャップを挟持させながら貼合わ
せ、このギャップ中に液晶を注入する。液晶パネルの周
囲の余分なガラス基板は割断する。この基板切断時に、
（図５）で示す基板割断線８で切断することによって短
絡されたゲート配線群は分離される。After the TFT array substrate is completed, it is assembled into a liquid crystal panel. A transparent glass substrate on which another ITO film has been deposited is bonded together with a gap of several microns therebetween, and liquid crystal is injected into this gap. The extra glass substrate around the liquid crystal panel is cut. When cutting this board,
The gate wiring group short-circuited by cutting at the substrate cutting line 8 shown in FIG. 5 is separated.

【０００９】この後、ＩＴＯ膜で形成したＩＣ実装部よ
りゲート、ソース配線各々に信号を供給して液晶パネル
を表示させ、画像評価を行う。この時、ゲートまたはソ
ース配線に断線７が生じていた場合、レスキューを行
う。After that, a signal is supplied to each of the gate and the source wiring from the IC mounting portion formed of the ITO film to display the liquid crystal panel and evaluate the image. At this time, if disconnection 7 has occurred in the gate or source wiring, rescue is performed.

【００１０】（図４）を用いてゲ−ト断線のレスキュ−
方法について説明する。（図４）はＴＦＴアレイ基板の
簡略説明図である。（図４）において、ソ−ス配線は省
略されている。駆動ＩＣ実装部１３にＩＣを実装するこ
とによってゲート配線群にゲートパルス信号が供給さ
れ、配線上のＴＦＴが駆動される。図に示すように、Ｔ
ＦＴアレイ基板周辺部にゲート配線群の入力端と終端部
を横断する形でレスキュー配線１４を形成する。Using FIG. 4 to rescue gate disconnection
The method will be described. FIG. 4 is a simplified explanatory view of a TFT array substrate. In FIG. 4, the source wiring is omitted. A gate pulse signal is supplied to a group of gate wirings by mounting an IC on the drive IC mounting unit 13, and TFTs on the wirings are driven. As shown in FIG.
The rescue wiring 14 is formed in the periphery of the FT array substrate so as to cross the input end and the end of the gate wiring group.

【００１１】但し、この時、レスキュー配線１４とゲー
ト配線１は絶縁膜を介して分離し、ショートしないよう
に構成されている。そしてさらに、ゲート配線各々の間
にアルミニウムからなる矩形パターン（レスキューパッ
ドと呼ぶ）１１を形成し、レスキュー配線１４と接続す
る。また、ゲート配線１各々に接続する形で、信号入力
端および終端部に同様にアルミニウムからなる矩形パタ
ーン（信号パッドと呼ぶ）１２を形成する。However, at this time, the rescue wiring 14 and the gate wiring 1 are separated via an insulating film so as not to be short-circuited. Further, a rectangular pattern (referred to as a rescue pad) 11 made of aluminum is formed between each of the gate wirings, and is connected to the rescue wiring 14. Similarly, a rectangular pattern (referred to as a signal pad) 12 made of aluminum is formed at the signal input end and the terminal end so as to be connected to each of the gate wirings 1.

【００１２】そして、ある配線が断線７を生じた場合、
その配線の入力端の信号パッド１２とレスキューパッド
１１および終端部の信号パッド１２とレスキューパッド
１１を、金線１５を用いてワイヤーボンディングの手法
で接続する。これにより、駆動ＩＣから入力された信号
は、断線部以降の配線にもレスキュー配線１４を通って
配線終端部より供給され、断線による基板不良は解消さ
れる。When a certain wiring causes a disconnection 7,
The signal pad 12 at the input end of the wiring and the rescue pad 11 and the signal pad 12 at the terminal end and the rescue pad 11 are connected by a wire bonding method using a gold wire 15. As a result, the signal input from the drive IC is also supplied to the wiring after the disconnection part through the rescue wiring 14 from the wiring end part, and the substrate failure due to the disconnection is eliminated.

【００１３】[0013]

【発明が解決しようとする課題】ゲート配線を陽極酸化
させるためには、全ゲート配線を短絡する必要がある。
しかしながら、（図５）に示すように、ゲート配線形成
時のフォトリソグラフィでの不良またはエッチング時の
不良が原因で、ゲート配線１に断線７が発生する可能性
がある。断線による不良が生じた配線は断線部以降に陽
極酸化電流が供給されないため、陽極酸化膜２が形成さ
れない。In order to anodize the gate wiring, it is necessary to short-circuit all the gate wirings.
However, as shown in FIG. 5, disconnection 7 may occur in the gate wiring 1 due to a defect in photolithography when forming the gate wiring or a defect in etching. Since the anodic oxidation current is not supplied to the wiring having a failure due to the disconnection after the disconnection, the anodic oxide film 2 is not formed.

【００１４】陽極酸化膜が形成されないゲート配線上の
ＴＦＴは、ゲート絶縁膜がシリコン窒化膜３の１層とな
るため、他の正常部とＴＦＴ特性が異なり、その結果、
液晶パネルにおいて画像不良が生じる。また、（図７）
に示すゲート・ソースクロス部１６において、シリコン
窒化膜３の１層だけを介して２つの配線がクロスするた
め、ゲート・ソースショート不良が生じ易くなる。ゲー
ト・ソースショート不良が生じると、その配線に正常な
信号が供給されないため、同様に液晶パネルにおいて画
像不良が生じる。The TFT on the gate wiring on which the anodic oxide film is not formed has a gate insulating film of one layer of the silicon nitride film 3 and thus has different TFT characteristics from other normal portions.
Image defects occur in the liquid crystal panel. (FIG. 7)
In the gate-source cross section 16 shown in FIG. 2, two wirings cross each other through only one layer of the silicon nitride film 3, so that a gate-source short-circuit defect easily occurs. When a gate-source short-circuit defect occurs, a normal signal is not supplied to the wiring, and similarly, an image defect occurs in the liquid crystal panel.

【００１５】[0015]

【課題を解決するための手段】上記課題を解決するため
に本発明は、陽極酸化以前に形成した金属で、ゲート配
線群の両端部それぞれを短絡しておくものである。The present invention in order to solve the above problems SUMMARY OF THE INVENTION is the metal which is previously formed anodic oxidation, in which keep short the respective end portions of the gate wiring group.

【００１６】[0016]

【作用】上記構成により本発明においては、陽極酸化工
程前に、もしあるゲート配線で断線が生じても、他の正
常なゲート配線を経由して陽極酸化電流が供給されるた
め、断線以後の配線にも陽極酸化膜が形成される。した
がって、ＴＦＴアレイ基板の製造歩留まりが向上する。According to the present invention, even if a disconnection occurs in a certain gate wiring before the anodic oxidation step, an anodic oxidation current is supplied through another normal gate wiring. An anodic oxide film is also formed on the wiring. Therefore, the production yield of the TFT array substrate is improved.

【００１７】[0017]

【実施例】まず本発明の実施例を説明する前に本発明に
先だって開発した先行開発例について説明する。 （先行開発例） 先行開発例 を（図１）とともに説明する。（図１）はＴ
ＦＴを構成するゲ−ト配線１および陽極酸化膜２を形成
した段階での図である。ゲ−ト配線群はそれら両端で全
て短絡された構成で、アルミニウム金属で形成される。
この状態で、電解液（しゅう酸等）に浸し、アレイ基板
の短絡したゲ−ト配線群１箇所をクリップで接続し、陽
極電圧を印加する。さらに、アレイ基板と平行に白金電
極を陰極に設置する。そして約１００Ｖの電圧を短絡さ
れたゲート配線群に印加し、電気分解を行って酸素を発
生させ、ゲ−ト配線群上に陽極酸化膜２を形成する。こ
の後、先に、（図６）、（図７）を用いて説明したのと
同様に、ＣＶＤ法でシリコン窒化膜３を形成し、ＴＦＴ
を構成するｉ型半導体膜４を形成する。そして、透明導
電膜であるＩＴＯ膜５によって画素電極を形成し、ソ−
ス・ドレイン電極６をアルミニウムを用いて形成し、絵
素とＴＦＴを接続する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Before describing embodiments of the present invention,
A description will be given of a prior development example developed earlier. (Example of Prior Development) An example of prior development will be described with reference to FIG. (FIG. 1) is T
FIG. 3 is a view at a stage when a gate wiring 1 and an anodic oxide film 2 constituting the FT are formed. The gate wiring group has a configuration in which both ends thereof are all short-circuited, and is formed of aluminum metal.
In this state, the substrate is immersed in an electrolytic solution (such as oxalic acid), and one shorted gate wiring group on the array substrate is connected with a clip, and an anode voltage is applied. Further, a platinum electrode is provided on the cathode in parallel with the array substrate. Then, a voltage of about 100 V is applied to the shorted gate wiring group, electrolysis is performed to generate oxygen, and an anodic oxide film 2 is formed on the gate wiring group. Thereafter, the silicon nitride film 3 is formed by the CVD method in the same manner as described with reference to FIGS.
Is formed. Then, a pixel electrode is formed by the ITO film 5 which is a transparent conductive film, and the source electrode is formed.
The drain electrode 6 is formed using aluminum, and the picture element and the TFT are connected.

【００１８】（図１）に示すように、ゲート配線形成時
のフォトリソグラフィでの不良またはエッチング時の不
良が原因で、ゲート配線１の断線７による不良が発生し
ているとする。図面右側のゲ−ト配線群の陽極酸化電流
供給端部（給電端部と呼ぶ）においても、ゲ−ト配線群
は短絡されているため、断線部以降にも、断線が生じて
いない他の正常なゲ−ト配線を経由してゲ−ト配線の給
電端部より陽極酸化電流が供給される。よって、陽極酸
化膜２が形成される。As shown in FIG. 1, it is assumed that a failure due to disconnection 7 of the gate wiring 1 has occurred due to a failure in photolithography when forming the gate wiring or a failure during etching. Drawings right gate - also in the anodic oxidation current supply end of the bets wiring group (referred to as the feeding end), gate - for DOO wiring group is short-circuited, even after disconnecting section, disconnection occur no other An anodizing current is supplied from a power supply end of the gate wiring via a normal gate wiring. Therefore, anodic oxide film 2 is formed.

【００１９】また、先に述べたように、断線レスキュ−
を行うことによって液晶パネルにおいて、断線以後の配
線にもゲ−トパルス信号が供給されるため、正常な表示
が可能となる。Further, as described above, the disconnection rescue
In this manner, the gate pulse signal is supplied to the wiring after the disconnection in the liquid crystal panel, so that a normal display becomes possible.

【００２０】この先行開発例を実施することによって陽
極酸化以前にゲ−ト断線が生じていても、陽極酸化電流
が供給されて陽極酸化膜が形成されるため、ＴＦＴアレ
イ基板の製造歩留まりが向上する。 By implementing this prior development example, even if a gate disconnection occurs before anodic oxidation, an anodic oxidation current is supplied to form an anodic oxide film, thereby improving the production yield of the TFT array substrate. I do.

【００２１】また、ＴＦＴアレイ基板作製時および液晶
パネル組立時に発生する静電気が１本のゲ−ト配線に入
り込んだ場合、そのゲ−ト配線上に配置されたＴＦＴの
特性を変化させる不良をもたらす。ゲ−ト配線を短絡さ
せた構成は、この静電気を他の配線に分散させ、このＴ
ＦＴ特性不良を緩和させる効果も有する。この先行開発
例の構成においては、ゲ−ト配線の両端で短絡されてい
るため、従来に比べて、さらに静電気に対して強い耐性
を有する。しかしながら、このＴＦＴアレイ基板はゲー
ト配線を分離するための割断工程で、割断時に発生する
静電気がゲート配線に入り、そのゲート配線上にあるＴ
ＦＴが破壊されるという恐れがあった。 Further, when static electricity generated at the time of manufacturing a TFT array substrate and at the time of assembling a liquid crystal panel enters one gate wiring, it causes a defect that changes the characteristics of the TFT disposed on the gate wiring. . In the configuration in which the gate wiring is short-circuited, this static electricity is dispersed to other wirings, and this T
It also has the effect of alleviating FT characteristic defects. This advanced development
In the configuration of the example , since both ends of the gate wiring are short-circuited, the resistance to static electricity is stronger than that of the related art. However, this TFT array substrate is
Occurs at the time of cleaving in the cleaving process to separate wiring
Static electricity enters the gate wiring, and the T
There was a fear that the FT would be destroyed.

【００２２】（実施例） 本発明は、このような先行開発例の問題点をも解決した
ものであり、以下その実施例を（図２）、（図３）とと
もに説明する。（図２）はＴＦＴを構成するゲ−ト配線
１および陽極酸化膜２を形成した段階での図である。ま
ず、クロム膜９によってＴＦＴアレイ基板両端に縦に延
在するパタ−ンを形成する。次に、（図３（１））に示
すように、その両端が先に形成したクロム膜９上に重な
るようにゲ−ト配線群１を形成する。（図２）に示すよ
うに、ゲ−ト配線群１はクロム膜９によってそれら両端
で全て短絡されている。次に、（図３（２））に示すよ
うに、このクロム膜を完全に覆う形状で、レジスト膜１
０を形成する。この状態で、電解液（しゅう酸等）に浸
し、アレイ基板の短絡したゲ−ト配線群１箇所をクリッ
プで接続し、陽極電圧を印加し、先行開発例と同様に、
（図３（３））に示すように、ゲ−ト配線群上に陽極酸
化膜２を形成して、その後レジスト膜を除去する。この
後、先行開発例と同様なプロセスを行う。すなわち、陽
極酸化膜２の上に順次シリコン窒化膜３、ｉ型半導体膜
４、画素電極としてのＩＴＯ膜５を形成する。そしてゲ
ート配線群の共通部分すなわちクロム膜９は図１のよう
な割断によらないでエッチングにより除去する。こうし
てＴＦＴアレイ基板を作製する。なお、ゲート配線群の
うちのいずれかが断線した時にその断線したゲート配線
の両端部に接続するレスキュー配線は、ＴＦＴアレイ基
板の表示領域の周辺部に形成しておくものであり、先に
説明した方法と同じである。 (Embodiment) The present invention has also solved such a problem of the prior development example, and an embodiment thereof will be described below with reference to (FIG. 2) and (FIG. 3). FIG. 2 is a view at the stage when the gate wiring 1 and the anodic oxide film 2 constituting the TFT are formed. First, a pattern extending vertically at both ends of the TFT array substrate is formed by the chrome film 9. Next, as shown in FIG. 3A, the gate wiring group 1 is formed so that both ends thereof overlap the chromium film 9 previously formed. As shown in FIG. 2, the gate wiring group 1 is all short-circuited at both ends thereof by the chromium film 9. Next, as shown in FIG. 3 (2), the resist film 1 is formed so as to completely cover the chromium film.
0 is formed. In this state, it is immersed in an electrolytic solution (oxalic acid, etc.), and one short-circuited gate wiring group on the array substrate is connected with a clip, and an anode voltage is applied.
As shown in FIG. 3 (3), an anodic oxide film 2 is formed on the gate wiring group, and then the resist film is removed. Thereafter, the same process as in the preceding development example is performed. That is, a silicon nitride film 3, an i-type semiconductor film 4, and an ITO film 5 as a pixel electrode are sequentially formed on the anodic oxide film 2. Then, the common portion of the gate wiring group, that is, the chromium film 9 is removed by etching, not by cutting as shown in FIG. Thus, a TFT array substrate is manufactured. Note that the gate wiring group
The gate wiring that was disconnected when one of them was disconnected
The rescue wiring connected to both ends of the TFT array
It is formed around the display area of the board.
It is the same as the method described.

【００２３】（図２）に示すように、先行開発例と同様
に、ゲート配線１の断線７による不良が発生していて
も、ゲ−ト配線給電末端部においてゲ−ト配線群は短絡
されているため、断線が生じていない他の正常なゲ−ト
配線を経由して、断線部以降にもゲ−ト配線給電末端部
より陽極酸化電流が供給される。よって、陽極酸化膜２
が形成される。As shown in FIG. 2, as in the prior development example, even if a failure occurs due to the disconnection 7 of the gate wiring 1, the gate wiring group is short-circuited at the end of the gate wiring feeding. Therefore, the anodic oxidation current is supplied from the power supply terminal of the gate wire to the portion after the break through the other normal gate wire in which the wire is not broken. Therefore, the anodic oxide film 2
Is formed.

【００２４】また、先に述べたように、断線レスキュ−
を行うことによって液晶パネルにおいて、断線以後の配
線にもゲ−トパルス信号が供給されるため、正常な表示
が可能となる。Also, as described above, the disconnection rescue
In this manner, the gate pulse signal is supplied to the wiring after the disconnection in the liquid crystal panel, so that a normal display becomes possible.

【００２５】本実施例を行うことによって、先行開発例
と同様に、陽極酸化以前にゲ−ト断線が生じていても、
陽極酸化膜が形成され、ＴＦＴアレイ基板の製造歩留ま
りが向上する。By performing the present embodiment, the prior development example
Similarly, anodized previously gate and - even DOO disconnection has occurred,
Anodized film is formed, and the manufacturing yield of TFT array substrate
Ri is improved.

【００２６】また、先行開発例と同様に、ＴＦＴ作製時
および液晶パネル組立時に発生する静電気が入力して
も、ゲ−ト配線の両端で短絡されているため、従来に比
べてさらに静電気に対して強い耐性を有する。Also, as in the case of the prior development example , even if static electricity generated during TFT fabrication and liquid crystal panel assembling is input, it is short-circuited at both ends of the gate wiring. With strong resistance.

【００２７】なお、クロム膜９のエッチング液として
は、硫酸セリウムアンモニュウム水溶液を用いる。この
エッチング液は、ゲ−ト、ソ−ス配線を形成するアルミ
ニウム金属を溶解させないため、断線等の不良は生じな
い。先行開発例のように、基板切断によって、ゲート配
線群を分離した場合、ゲート配線上を切断するため基板
切断時に発生した静電気がゲート配線中に入る可能性が
ある。しかしながら、エッチングによってゲ−ト配線を
分離する場合、（図２）に示すように、ゲート配線上を
基板割断８する必要がないため、静電気がゲート配線中
に入る可能性は低く、ＴＦＴアレイ基板の歩留まりがよ
り向上する。 As an etching solution for the chromium film 9, a cerium ammonium sulfate aqueous solution is used. This etchant does not dissolve the aluminum metal forming the gate and source wiring, so that no defect such as disconnection occurs. When the gate wiring group is separated by cutting the substrate as in the prior development example , static electricity generated at the time of cutting the substrate to cut the gate wiring may enter the gate wiring. However, when the gate wiring is separated by etching, it is not necessary to cut the substrate 8 on the gate wiring as shown in FIG. The yield of
Improve.

【００２８】[0028]

【発明の効果】以上のように本発明によれば、ある配線
で断線が生じていても、他の配線より陽極酸化電流が供
給され、断線以後の配線にも陽極酸化膜が形成される。
よって、ＴＦＴアレイ基板の製造歩留まりが向上する。As described above, according to the present invention, even if a disconnection occurs in a certain wiring, an anodic oxidation current is supplied from another wiring, and an anodic oxide film is formed on the wiring after the disconnection.
Therefore, the production yield of the TFT array substrate is improved.

【００２９】また、ＴＦＴアレイ基板作製時および液晶
パネル組立時に発生する静電気が１本のゲ−ト配線に入
り込んだ場合、そのゲ−ト配線上に配置されたＴＦＴの
特性を変化させる不良をもたらすが、ゲ−ト配線をその
両端部の共通部分で短絡させた構成は、この静電気を他
の配線に分散させ、このＴＦＴ特性不良を緩和させる効
果も有する。そして本発明においては、ゲ−ト配線はそ
の両端部の共通部分で短絡されているため、従来に比べ
て、静電気に対して強い耐性を有し、さらにゲート配線
を割断しないため静電気がゲート配線に入る可能性がな
く、歩留まりがより向上する。また、割断しないため端
面にゲート配線が露出することはなく、したがって配線
金属の腐食が発生することもない。また、断線した配線
の両端部にレスキュー配線を接続し断線レスキューを行
うことによって液晶パネルにおいて、断線部以降の配線
にもゲートパルス信号が供給されることになり、正常な
表示が可能となる。 Further, when static electricity generated at the time of manufacturing a TFT array substrate and at the time of assembling a liquid crystal panel enters one gate wiring, it causes a defect that changes the characteristics of the TFT arranged on the gate wiring. There, gate - that the door wiring
The configuration in which the common portion at both ends is short-circuited has the effect of dispersing the static electricity to other wirings and alleviating the TFT characteristic defect. In the present invention, the gate wiring is
Is short-circuited at the common part at both ends of the gate. I do. In addition, the gate wiring is not exposed at the end face because of the non-cutting, so that the corrosion of the wiring metal does not occur. Also, the broken wiring
Connect the rescue wiring to both ends of the
In the liquid crystal panel,
The gate pulse signal is also supplied to the
Display becomes possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に先行して開発された先行開発例で、ゲ
ート配線および陽極酸化膜形成直後のＴＦＴアレイ基板
の簡略平面構成図FIG. 1 is a simplified plan configuration diagram of a TFT array substrate immediately after a gate wiring and an anodic oxide film are formed in a development example developed prior to the present invention.

【図２】本発明の実施例で、ゲート配線および陽極酸化
膜形成後のＴＦＴアレイ基板の簡略平面構成図FIG. 2 is a schematic plan view of a TFT array substrate after forming a gate wiring and an anodic oxide film in an embodiment of the present invention .

【図３】同実施例で、ゲート配線および陽極酸化膜形成
までのＴＦＴアレイ基板の簡略断面工程図FIG. 3 is a simplified sectional process view of the TFT array substrate up to formation of a gate wiring and an anodic oxide film in the same embodiment .

【図４】ＴＦＴアレイ基板におけるゲート断線に対する
ワイヤーボンディングの手法によるレスキュー法の説明
図FIG. 4 is an explanatory diagram of a rescue method by a wire bonding method for disconnection of a gate in a TFT array substrate.

【図５】従来例で、ゲート配線および陽極酸化膜形成直
後のＴＦＴアレイ基板の簡略平面構成図FIG. 5 is a simplified plan configuration diagram of a TFT array substrate in a conventional example immediately after gate wiring and an anodic oxide film are formed.

【図６】同じく陽極酸化膜を用いたＴＦＴアレイの断面
構成図FIG. 6 is a cross-sectional configuration diagram of a TFT array similarly using an anodic oxide film.

【図７】同陽極酸化膜を用いたＴＦＴアレイの平面構成
図FIG. 7 is a plan view of a TFT array using the anodic oxide film.

【符号の説明】[Explanation of symbols]

１ ゲート金属（配線） ２ 陽極酸化膜 ３ シリコン窒化膜 ４ 半導体膜 ５ ＩＴＯ膜 ６ ソ−ス・ドレイン金属（電極） ７ ゲート断線部 ８ 基板割断線 ９ クロム膜 10 レジスト膜 11 レスキューパッド 12 信号パッド 13 駆動ＩＣ実装部 14 レスキュー配線 15 金線 16 ゲート・ソースクロス部 DESCRIPTION OF SYMBOLS 1 Gate metal (wiring) 2 Anodized film 3 Silicon nitride film 4 Semiconductor film 5 ITO film 6 Source / drain metal (electrode) 7 Gate disconnection part 8 Substrate cutting line 9 Chromium film 10 Resist film 11 Rescue pad 12 Signal pad 13 Driver IC mounting part 14 Rescue wiring 15 Gold wire 16 Gate / source cross part

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−120518（ＪＰ，Ａ) 特開 平３−48823（ＪＰ，Ａ) 特開 平２−1826（ＪＰ，Ａ) 特開 昭62−265689（ＪＰ，Ａ) 特開 平３−85525（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-4-120518 (JP, A) JP-A-3-48823 (JP, A) JP-A 2-1826 (JP, A) JP-A-62-162 265689 (JP, A) JP-A-3-85525 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 絶縁基板の一主面上に両端部それぞれを
共通部分で接続したアルミニウムを主成分とする複数の
配線を平行に形成し、前記複数の配線の両共通部分をレ
ジスト膜で被覆した後にその両共通部分の一方に陽極酸
化膜の形成に必要な電圧を供給して複数の配線の表面に
陽極酸化膜を形成し、その後前記レジスト膜を除去し、
次いで前記陽極酸化膜の上に絶縁膜、半導体膜、その半
導体膜の電極を順次形成するとともにアクティブマトリ
クス基板の表示領域の周辺部に前記複数の配線のいずれ
かが断線した時にその断線した配線の両端部に接続する
レスキュー配線を形成し、続いて前記複数の配線の両共
通部分をエッチングにより除去することを特徴とするア
クティブマトリクス基板の製造方法。1. A respective end portions formed in parallel a plurality of wirings mainly containing aluminum that is connected with the common portion on one principal surface of the insulating substrate, covering both common portion of said plurality of wires with a resist film After that, a voltage necessary for forming an anodic oxide film is supplied to one of the two common portions to form an anodic oxide film on the surfaces of the plurality of wirings, and then the resist film is removed,
Next, an insulating film, a semiconductor film, and an electrode of the semiconductor film are sequentially formed on the anodic oxide film, and an active matrix is formed.
Any one of the plurality of wirings around the display area of the
When the wire breaks, connect to both ends of the broken wire
A method for manufacturing an active matrix substrate, comprising: forming a rescue wiring, and subsequently removing both common portions of the plurality of wirings by etching.