JP3230756B2 - Digital recorder - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、音声信号をデジタル的
に記録、再生、更には編集することが可能なデジタルレ
コーダに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital recorder capable of digitally recording, reproducing, and editing an audio signal.

【０００２】[0002]

【従来の技術】従来から音声信号を記録（録音）、再
生、編集する方法としては、磁気テープにアナログ音声
信号を磁気記録し、それを再生、編集することが行われ
ている。しかし、このような従来技術は、アナログ記録
再生によっている為、音質の劣化がさけられず、特に一
度録音した音声信号をダビングすると劣化が顕著とな
る。2. Description of the Related Art Conventionally, as a method of recording (recording), reproducing, and editing an audio signal, an analog audio signal is magnetically recorded on a magnetic tape, and then reproduced and edited. However, such a conventional technique employs analog recording and reproduction, so that deterioration of sound quality cannot be avoided. Particularly, the dubbing of a once-recorded audio signal causes significant deterioration.

【０００３】また、磁気テープを記録媒体としているの
で、目的の編集ポイントに到達するのに時間がかかって
しまうという問題や、磁気テープの当該録音部分を物理
的に切り貼りしたり、編集部分を他の場所に一度コピー
した上でなければ編集作業を行えないという問題もあ
る。[0003] Further, since a magnetic tape is used as a recording medium, it takes a long time to reach a target editing point, the recording portion of the magnetic tape is physically cut and pasted, and the editing portion is used for other purposes. There is also a problem that editing work cannot be performed unless the file is copied once to the location.

【０００４】音質劣化の問題に対しては、磁気テープへ
の記録方法をデジタル化することで対応できるものの、
シーケンシャルアクセスの記録媒体を用いるために生じ
る頭出しや編集の自由度に関する欠点は、単なるデジタ
ル化によっては除去することができない。[0004] Although the problem of sound quality deterioration can be dealt with by digitizing a recording method on a magnetic tape,
Disadvantages relating to the degree of freedom in cueing and editing caused by using a sequential-access recording medium cannot be eliminated by mere digitization.

【０００５】そこで近年では、記録媒体としてウィンチ
ェスター型のハードディスクを用いてディスクレコーデ
ィングを行うことにより従来の問題点を解消する提案が
なされている（例えば、ＪＡＳ Journal'８９・４月
号、第１６頁乃至第２２頁「ディジタル・オーディオ・
ワークステーション（ＤＡＷ）の動向〜ＡＥＳ日本支部
１月例会より〜」を参照）。さらに本出願人も、ディス
クレコーディングを開示した発明を特願平２−１２３７
８８号（平成２年５月１４日出願）、特願平３−６５５
２２号（平成３年３月６日出願）等により提案してい
る。[0005] In recent years, it has been proposed to solve the conventional problems by performing disk recording using a Winchester-type hard disk as a recording medium (for example, JAS Journal '89 April, p. 16). To page 22 "Digital Audio
Trends in Workstations (DAW)-From AES Japan Chapter January Meetings-). Furthermore, the present applicant has also disclosed an invention disclosing disc recording in Japanese Patent Application No. 2-1237.
No. 88 (filed on May 14, 1990), Japanese Patent Application No. 3-655
No. 22 (filed on March 6, 1991).

【０００６】[0006]

【発明が解決しようとする課題】しかしながら従来の装
置は、編集を行なうにはハードディスクに記録した音声
データを再生して、編集すべき領域を何度も耳で確認し
たり、あるいは表示装置に波形を表示させて確認しなが
ら編集すべき領域（イベント）を定義するという操作を
必要としていた。また、定義されたイベントは、番号や
名前が付されて管理されることになるが、ユーザが一旦
定義したイベントを読み出すとき、番号や名前で読み出
す必要があるため、所望のイベントを直感的に読み出す
ようなことができず、作業性が悪い課題があった。However, in the conventional apparatus, in order to perform editing, audio data recorded on a hard disk is reproduced, and an area to be edited is confirmed by ear many times, or a waveform is displayed on a display device. Is required to define an area (event) to be edited while displaying and confirming. In addition, the defined events are managed with numbers and names attached. However, when reading an event once defined by the user, it is necessary to read out the events by number or name, so the desired event can be intuitively detected. There was a problem that reading was not possible and workability was poor.

【０００７】本発明はこのような状況に鑑みてなされた
ものであり、編集操作を極めて容易にするものである。[0007] The present invention has been made in view of such a situation, and makes the editing operation extremely easy .

【０００８】[0008]

【課題を解決するための手段】本発明は、音声データを
記録する記録手段と、前記音声データに対応したテキス
トデータを記憶する記憶手段と、この記憶手段に記憶さ
れるテキストデータを編集する毎に、前記記録手段に記
録された音声データの内から、編集されたテキストデー
タに対応する区間を設定する区間設定手段と、前記記録
手段上での記録位置を表す情報であって、前記区間設定
手段により設定される各区間毎のアドレス情報をそれぞ
れ記憶する第１のテーブルと、編集後のテキストデータ
に対応して、前記第１のテーブルに記憶される各区間の
内から再生区間およびその順序を記憶する第２のテーブ
ルと、この第２のテーブルに記憶される再生区間および
その順序を参照して前記第１のテーブルから該当する区
間のアドレス情報を抽出し、これに従って前記編集後の
テキストデータに対応した音声データを前記記録手段か
ら読み出して再生する再生手段とを具備することを特徴
とする。そして、上記構成によれば、テキストデータを
編集する毎に、記録手段に記録された音声データの内か
ら、編集されたテキストデータに対応する区間が設定さ
れ、それに応じて各区間毎のアドレス情報が第１のテー
ブルに記憶される。そして、編集後のテキストデータに
対応して、第１のテーブルに記憶される各区間の内から
再生区間およびその順序が第２のテーブルに記憶され、
この第２のテーブルに記憶された再生区間およびその順
序を参照して、第１のテーブルから該当する区間のアド
レス情報を抽出し、これに従って前記編集後のテキスト
データに対応した音声データを記録手段から読み出して
再生するので、テキストデータの編集に応じて、あたか
も自動的に音声データが編集されたかのように再生し得
る結果、編集操作が極めて容易になる。SUMMARY OF THE INVENTION According to the present invention, audio data is
Recording means for recording, storing means for storing the text data corresponding to the audio data, the storage of this storage means
Each time the edited text data is edited, it is recorded in the recording means.
Edited text data from recorded audio data
Section setting means for setting a section corresponding to the data,
Information indicating a recording position on the means, wherein the section setting
Address information for each section set by means
First table to be stored and stored , and edited text data
Corresponding to each of the sections stored in the first table.
A second table for storing a playback section and the order from the inner, playback sections and are stored in the second table
Referring to the order, the corresponding section from the first table is referred to.
And extract the address information between the
The voice data corresponding to the text data is
And a reproducing means for reading out and reproducing the data. According to the above configuration, the text data is
Each time you edit, check whether the audio data is
Then, the section corresponding to the edited text data is set.
Accordingly, the address information for each section is stored in the first table.
It is memorized in Bull. And to the edited text data
Correspondingly, from among the sections stored in the first table,
The playback intervals and their order are stored in a second table,
Playback sections stored in the second table and their order
Refer to the introduction and add the address of the corresponding section from the first table.
Address information and extract the edited text
Since the audio data corresponding to the data is read out from the recording means and reproduced, as a result of the text data editing, the audio data can be automatically reproduced as if edited, so that the editing operation is extremely easy. become.

【０００９】[0009]

【００１０】[0010]

【００１１】[0011]

【００１２】[0012]

【実施例】以下、この発明のデジタルレコーダの好適な
実施例を図面を参照して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the digital recorder according to the present invention will be described below with reference to the drawings.

【００１３】＜全体構成＞図１は、本発明のデジタルレ
コーダの一実施例の全体構成を示しており、この実施例
においては、同時に３トラックまでの録音、再生動作が
出来るようになっている。全体は、図示のとおり、ＣＰ
Ｕ部（図中左側の部分）と、ＤＭＡユニット（音声記録
再生処理装置）（図中右側の部分）とにわかれる。<Overall Configuration> FIG. 1 shows the overall configuration of an embodiment of a digital recorder according to the present invention. In this embodiment, recording and playback operations for up to three tracks can be performed simultaneously. . The whole is CP as shown
It is divided into a U part (left part in the figure) and a DMA unit (audio recording / reproducing processing device) (right part in the figure).

【００１４】ＣＰＵ部は、ＣＰＵ１と、このＣＰＵ１の
動作を規定するプログラム（詳細は後述）を記憶したプ
ログラムＲＯＭ２と、各種データを記憶するエリア、３
トラックのディスクアクセスポインタを記憶するエリ
ア、ハードディスク１２に記憶されている音声データを
手動もしくは自動にて複数に区切ったときの各区切られ
た音声データ（イベント）の識別情報（イベント名）お
よび記憶位置（ディスクＩＤ、先頭データアドレス、イ
ベント長）を含むイベントテーブル（ＥＴ）を記憶する
エリア、ハードディスク１２に記憶されている音声デー
タに対応するテキストデータ（例えば歌詞等）を記憶す
るエリア（尚、このテキストデータはハードディスク１
２に記憶しておき、テキストデータの編集時に、適宜ハ
ードディスク１２からＲＡＭ３にＤＭＡコントローラ１
０の動作によって転送した後に、読み出して編集作業を
行うことができる）、イベントテーブルに含まれるイベ
ントの識別情報を各トラック毎にイベントの再生順序に
配列して成るイベントシーケンステーブル（ＥＳＴ）を
記憶するエリア、ならびにワークエリア等を含むＲＡＭ
３と、ＣＰＵ１のＩ／Ｏポートに接続された周辺機器で
ある各種ファンクションキー、データ入力キー等を含む
キーボード４、ＣＲＴあるいはＬＣＤとそのドライバを
含み各種表示を行う表示装置５とを有する。The CPU section includes a CPU 1, a program ROM 2 storing a program (described later in detail) for defining the operation of the CPU 1, an area for storing various data,
Area for storing a disk access pointer of a track, identification information (event name) and storage position of each divided audio data (event) when audio data stored in the hard disk 12 is divided into a plurality of sections manually or automatically. An area for storing an event table (ET) including (disk ID, head data address, event length), and an area for storing text data (for example, lyrics, etc.) corresponding to audio data stored on the hard disk 12 (this area). Text data is on hard disk 1
2 when the text data is edited.
After the transfer by the operation 0, the data can be read and edited.) An event sequence table (EST) in which the identification information of the events included in the event table is arranged in the event reproduction order for each track is stored. RAM including work area and work area
And a keyboard 4 including various function keys and data input keys as peripheral devices connected to the I / O port of the CPU 1, a display device 5 including a CRT or LCD and its driver and performing various displays.

【００１５】さらにまた、ＣＰＵ部には外部ビートカウ
ンタ３１が設けられている。この外部ビートカウンタ３
１は、外部より入力される外部拍指定入力をカウントす
るとともに、その周期を、システムクロック発生回路３
２より供給されるクロックをカウントすることにより計
測している。外部拍指定入力はＣＰＵ１にも供給されて
いる。Further, an external beat counter 31 is provided in the CPU section. This external beat counter 3
1 counts an external beat designation input input from the outside and sets the cycle thereof to a system clock generation circuit 3
It is measured by counting the clock supplied from 2. The external beat designation input is also supplied to the CPU 1.

【００１６】ＣＰＵ１は、後述するようにリアルタイム
動作時（録音／再生等）において、ＤＭＡユニットのア
ドレスバス、データバスの空き時間に、必要に応じてＤ
ＭＡユニットの各構成要素の制御を行ない、編集時にお
いて、データブロックの並べ換えや、ディスクアクセス
ポインタの操作等を行なう。キーボード４からは、後述
するように、各トラック（以下、Ｔｒとする）の録音／
再生モードの設定、スタート、ストップ、ロケート、編
集点の指定などが行える。またプログラムＲＯＭ２，Ｒ
ＡＭ３のアドレス端子には、アドレスバスを介してＣＰ
Ｕ１からアドレス信号が送られ、その出力端子はデータ
バスを介してＣＰＵ１にあるいはトランシーバ７に接続
されている。As will be described later, during real-time operation (recording / reproducing, etc.), the CPU 1 sets the address bus and the data bus of the DMA unit to idle time when necessary.
The components of the MA unit are controlled, and during editing, rearrangement of data blocks, manipulation of a disk access pointer, and the like are performed. Recording / recording of each track (hereinafter referred to as Tr) is performed from the keyboard 4 as described later.
You can set playback mode, start, stop, locate, and specify edit points. Program ROM2, R
The address terminal of AM3 is connected to CP via an address bus.
An address signal is sent from U1, and its output terminal is connected to CPU 1 or transceiver 7 via a data bus.

【００１７】すなわち、ＣＰＵ部とＤＭＡユニットとを
連結するために、バッファ６、トランシーバ７がＤＭＡ
ユニット内に設けられている。バッファ６はＣＰＵ１と
アドレスバスを介して接続され、更にＤＭＡユニット内
のアドレスバスに連結される。トランシーバ７はＣＰＵ
１とデータバスを介して接続され、更にＤＭＡユニット
内のデータバスに連結される。That is, in order to connect the CPU unit and the DMA unit, the buffer 6 and the transceiver 7
It is provided in the unit. The buffer 6 is connected to the CPU 1 via an address bus, and further connected to an address bus in the DMA unit. The transceiver 7 is a CPU
1 and a data bus, and further connected to a data bus in the DMA unit.

【００１８】ＤＭＡユニット内には、Ｔｒ１の為の音声
入出力装置８−１、Ｔｒ２の為の音声入出力装置８−
２、Ｔｒ３の為の音声入出力装置８−３が設けられてい
て、夫々には、アナログ音声信号が独立に入出力可能と
なっている。In the DMA unit, a voice input / output device 8-1 for Tr1 and a voice input / output device 8-1 for Tr2 are provided.
2. An audio input / output device 8-3 for Tr3 is provided, and analog audio signals can be input and output independently of each other.

【００１９】各音声入出力装置８−１〜８−３の内部に
は、Ａ／Ｄ変換、Ｄ／Ａ変換を選択的に実行する変換器
のほか、サンプリングノイズ除去用のローパスフィルタ
などが含まれている。これらの音声入出力装置８−１〜
８−３においては、当該トラックがレコード（記録）状
態に設定されれば、外部からのアナログ音声信号をサン
プリング周期毎に適宜フィルタリングした後、Ａ／Ｄ変
換して、デジタル音声データを得る。逆に当該トラック
がプレイ（再生）状態に設定されれば、予め読み出され
たデジタル音声データをサンプリング周期毎にＤ／Ａ変
換して適宜フィルタリングした後、アナログ音声信号と
して出力する。音声入出力装置８−１〜８−３には、シ
ステムクロック発生回路３２より必要なクロックが供給
されている。Each of the audio input / output devices 8-1 to 8-3 includes a converter for selectively performing A / D conversion and D / A conversion, as well as a low-pass filter for removing sampling noise. Have been. These audio input / output devices 8-1 to 8-1
In step 8-3, if the track is set to a record state, an external analog audio signal is appropriately filtered for each sampling period, and then A / D converted to obtain digital audio data. Conversely, if the track is set to the play (reproducing) state, the digital audio data that has been read in advance is D / A-converted at each sampling period, filtered appropriately, and output as an analog audio signal. The necessary clocks are supplied from the system clock generation circuit 32 to the audio input / output devices 8-1 to 8-3.

【００２０】Ｔｒ１〜Ｔｒ３の各音声入出力装置８−１
〜８−３は、データバスを介して対応するバッファ９−
１（ＢＵＦ１）、バッファ９−２（ＢＵＦ２）、バッフ
ァ９−３（ＢＵＦ３）とそれぞれ接続され、デジタル音
声データの授受を行う。Each audio input / output device 8-1 of Tr1 to Tr3
8-3 correspond to the corresponding buffers 9- via the data bus.
1 (BUF1), a buffer 9-2 (BUF2), and a buffer 9-3 (BUF3), respectively, for exchanging digital audio data.

【００２１】このバッファ９−１〜９−３はＴｒ１〜Ｔ
ｒ３に夫々対応しており、音声入出力装置８−１〜８−
３との間のデータ転送は、コントロール手段すなわちＤ
ＭＡコントローラ１０にて、直接メモリアクセス（ＤＭ
Ａ）方式により行われる。The buffers 9-1 to 9-3 are Tr1 to T
r3, respectively, and the voice input / output devices 8-1 to 8-
3 is controlled by the control means, ie, D
Direct memory access (DM
A) The method is performed.

【００２２】この各音声入出力装置８−１〜８−３は、
ＤＭＡコントローラ１０に対し、レコーディング時に
は、サンプリング周期で音声入出力装置８−１〜８−３
からバッファ９−１〜９−３方向への１回のサンプリン
グに係るデジタルデータのＤＭＡ転送（シングル転送）
を要求（リクエスト）し（ＤＲＱ信号を送出し（Ｔｒ１
ではＤＲＱ１、Ｔｒ２ではＤＲＱ２、Ｔｒ３ではＤＲＱ
３としてＤＭＡコントローラ１０に与えられる））、Ｄ
ＭＡコントローラ１０からの回答（アクノーレッジが、
Ｔｒ１ではＤＡＫ１、Ｔｒ２ではＤＡＫ２、Ｔｒ３では
ＤＡＫ３としてＤＭＡコントローラ１０から与えられ
る）を受けて、実際のデータ転送が実行される。プレイ
時には、サンプリング周期でバッファ９−１〜９−３か
ら音声入出力装置８−１〜８−３方向への１回のサンプ
リングに係るデジタルデータのＤＭＡ転送（シングル転
送）の要求が、音声入出力装置８−１〜８−３からなさ
れ、上記した場合と同様にＤＭＡコントローラ１０によ
ってデータ転送が実行される。Each of the audio input / output devices 8-1 to 8-3 includes:
At the time of recording, the audio input / output devices 8-1 to 8-3 are transmitted to the DMA controller 10 at a sampling period.
Transfer (single transfer) of digital data related to one sampling in the direction from the buffer to the buffers 9-1 to 9-3
Request (request) and send a DRQ signal (Tr1
DRQ1, DRQ2 for Tr2, DRQ for Tr3
3) to the DMA controller 10)), D
Answer from MA controller 10 (Acknowledge is
Tr1 receives DAK1, Tr2 receives DAK2, and Tr3 receives DAK3 as DAK3), and the actual data transfer is executed. At the time of play, a request for DMA transfer (single transfer) of digital data relating to one sampling from the buffers 9-1 to 9-3 in the direction of the audio input / output devices 8-1 to 8-3 in the sampling cycle is received by the audio input. Data is transferred from the output devices 8-1 to 8-3 by the DMA controller 10 in the same manner as described above.

【００２３】このバッファ９−１〜９−３は、１回もし
くは複数回のデジタル音声データを記憶できる容量をも
ち、例えばＲＡＭをＴｒ１〜Ｔｒ３に３分割し、夫々リ
ングバッファ（最終アドレスと先頭アドレスとが仮想的
につながったバッファ）として使用することで、ＦＩＦ
Ｏバッファとして機能するよう構成されている。Each of the buffers 9-1 to 9-3 has a capacity capable of storing digital audio data once or a plurality of times. For example, the RAM is divided into three parts Tr1 to Tr3, and each of them is divided into a ring buffer (last address and first address). Is used as a buffer that is virtually connected to the
It is configured to function as an O buffer.

【００２４】このバッファ９−１〜９−３に対するアド
レス指定は、アドレスバスを介してＤＭＡコントローラ
１０などよりなされる。すなわちＤＭＡ転送を行ってい
るときはＤＭＡユニット内のアドレスバス、データバ
ス、制御信号ラインはＤＭＡコントローラ１０が専有す
ることになる。The addresses for the buffers 9-1 to 9-3 are specified by the DMA controller 10 or the like via an address bus. That is, when the DMA transfer is performed, the DMA controller 10 occupies the address bus, the data bus, and the control signal line in the DMA unit.

【００２５】そしてバッファ９−１〜９−３はデータバ
スを介し、更にハードディスクコントローラ（以下、Ｈ
Ｄコントローラとする）１１の制御に従ってハードディ
スク１２とデータの授受を行う。ハードディスク１２と
ＨＤコントローラ１１とはデータバスとコントロール信
号ラインとを介し連結され、ハードディスク１２に対す
るリード／ライトアクセスが全てＨＤコントローラ１１
によりなされる。ハードディスク１２は、Ｔｒ１〜Ｔｒ
３の３トラック分の分割された記憶エリアを有してお
り、バッファ９−１〜９−３とのデータ転送がＤＭＡコ
ントローラ１０によりなされる。これは、ＨＤコントロ
ーラ１１が１つのデータブロックを転送し終ると割込み
（ＩＮＴ）をＣＰＵ１にかけ、次のデータブロックの転
送指示をＣＰＵ１に対し行うことによりなされる。ＣＰ
Ｕ１は、ＨＤコントローラ１１からインタラプト信号Ｉ
ＮＴが到来すると、ＤＭＡコントローラ１０、ＨＤコン
トローラ１１を所望の状態に設定したり、プログラミン
グしたりした後、ＤＭＡ転送を行わせる。この動作の詳
細は後に説明する。The buffers 9-1 to 9-3 are further connected to a hard disk controller (hereinafter referred to as H
Data is exchanged with the hard disk 12 under the control of the D controller 11. The hard disk 12 and the HD controller 11 are connected via a data bus and a control signal line, and all read / write accesses to the hard disk 12 are performed by the HD controller 11.
Made by The hard disk 12 has Tr1 to Tr
3 has a storage area divided into three tracks, and data transfer with the buffers 9-1 to 9-3 is performed by the DMA controller 10. This is done by the HD controller 11 issuing an interrupt (INT) to the CPU 1 when the transfer of one data block is completed, and instructing the CPU 1 to transfer the next data block. CP
U1 is an interrupt signal I from the HD controller 11.
When the NT arrives, the DMA controller 10 and the HD controller 11 are set to a desired state or programmed, and then the DMA transfer is performed. Details of this operation will be described later.

【００２６】ＤＭＡコントローラ１０はプレイ時にあっ
ては、ハードディスク１２から予め指定された量（複数
サンプリング周期分）のデジタル音声データを読み出し
た後、バッファ９−１〜９−３のうちの指定されるバッ
ファへＤＭＡ転送（ブロック転送）するよう動作し、レ
コード時にあっては、指定されたバッファから予め指定
された量（複数サンプリング周期分）のデジタル音声デ
ータを読み出してハードディスク１２の指定される位置
へＤＭＡ転送（ブロック転送）するよう動作する。At the time of playing, the DMA controller 10 reads digital audio data of a predetermined amount (for a plurality of sampling periods) from the hard disk 12 and then specifies one of the buffers 9-1 to 9-3. It operates to perform DMA transfer (block transfer) to a buffer, and at the time of recording, reads out a predetermined amount (for a plurality of sampling periods) of digital audio data from a specified buffer and moves it to a specified position on the hard disk 12. It operates to perform DMA transfer (block transfer).

【００２７】このハードディスク１２とバッファ９−１
〜９−３との間のデータ転送の際は、ＨＤコントローラ
１１よりＤＭＡコントローラ１０に対し要求信号ＤＲＥ
Ｑを出力し（ＤＭＡコントローラ１０側ではＤＲＱ４と
して受取る）、転送可能となると逆に回答信号ＤＡＣＫ
を受取る（ＤＭＡコントローラ１０側ではＤＡＫ４とし
て出力する）ことで、実際の転送状態となる。The hard disk 12 and the buffer 9-1
9-3, the HD controller 11 sends a request signal DRE to the DMA controller 10.
Q is output (received as DRQ4 on the DMA controller 10 side).
(The DAK 4 is output on the DMA controller 10 side), and the actual transfer state is set.

【００２８】このように、ＤＭＡコントローラ１０は、
Ｔｒ１〜Ｔｒ３の音声入出力装置８−１〜８−３とバッ
ファ９−１〜９−３との間の３チャンネル（後述するＣ
Ｈ１〜ＣＨ３）のデータ転送と、順番に選択されたいず
れかのバッファ９−１〜９−３とハードディスク１２と
の間の１チャンネル（後述するＣＨ４）のデータ転送と
の、計４チャンネルの時分割データ転送動作をする。As described above, the DMA controller 10
3 channels between audio input / output devices 8-1 to 8-3 of Tr1 to Tr3 and buffers 9-1 to 9-3 (C to be described later)
H1 to CH3) data transfer and one-channel (CH4) data transfer between any of the sequentially selected buffers 9-1 to 9-3 and the hard disk 12 for a total of four channels Perform the divided data transfer operation.

【００２９】ＣＰＵ１は、ＤＭＡユニット内の各構成要
素の機能、作用を管理するために、アドレスバスを介し
バッファ６にアドレス信号を与えるほか、各構成要素の
指定信号をバッファ６を介しデコーダ１３に供給して、
夫々の指定信号ＣＳを、各音声入出力装置８−１〜８−
３、バッファ９−１〜９−３、ＤＭＡコントローラ１
０、ＨＤコントローラ１１に与える。同時に、トランシ
ーバ７を介し、データバスを経由して種々のデータのや
りとりがＣＰＵ１との間でなされる。The CPU 1 supplies an address signal to the buffer 6 via an address bus and manages a designation signal of each component to the decoder 13 via the buffer 6 in order to manage the function and operation of each component in the DMA unit. Supply,
Each of the designation signals CS is transmitted to each of the audio input / output devices 8-1 to 8-
3, buffers 9-1 to 9-3, DMA controller 1
0, given to the HD controller 11. At the same time, various data are exchanged with the CPU 1 via the transceiver 7 and the data bus.

【００３０】更に、ＣＰＵ１から各音声入出力装置８−
１〜８−３のＩＯＷＲ端子にはレコード状態（ライト状
態）とするのかプレイ状態（リード状態）とするのかを
指定する指定信号ＷＲが、バッファ６を介して与えられ
る。Further, each of the voice input / output devices 8-
A designation signal WR for designating a record state (write state) or a play state (read state) is supplied to the IOWR terminals 1 to 8-3 via the buffer 6.

【００３１】また、各バッファ９−１〜９−３、ＤＭＡ
コントローラ１０、ＨＤコントローラ１１に対してもこ
の指定信号（ライト信号）ＷＲと、別の指定信号（リー
ド信号）ＲＤとがバッファ６を介してＣＰＵ１から与え
られ、夫々の構成要素からデータを読み出したり逆にデ
ータを書込んだりするようになる。また、ＤＭＡコント
ローラ１０からも、ＤＭＡ転送状態にあってはこれらの
指定信号ＲＤ、ＷＲを出力するようになる。これらの信
号と各構成要素の機能、動作の関係は後述する。Each of the buffers 9-1 to 9-3, DMA
The designation signal (write signal) WR and another designation signal (read signal) RD are also supplied from the CPU 1 to the controller 10 and the HD controller 11 via the buffer 6 to read data from the respective constituent elements. Conversely, data is written. The DMA controller 10 also outputs these designation signals RD and WR in the DMA transfer state. The relationship between these signals and the function and operation of each component will be described later.

【００３２】ＤＭＡコントローラ１０は、ＤＭＡ転送を
各構成要素間で行っているとき、ＤＭＡ可能（イネーブ
リング）信号ＤＭＡＥＮＢを“１”にして出力する。そ
の結果、この信号ＤＭＡＥＮＢがインバータ１６を介し
て与えられるアンドゲート１４の出力は“０”となり、
バッファ６、トランシーバ７にはイネーブリング信号Ｅ
が“０”として与えられ、結局ＣＰＵ部とＤＭＡユニッ
トとのデータ、アドレスの授受はできなくなる。このと
き、アンドゲード１５に“１”信号がデコーダ１３より
与えられておれば、アンドゲート１５の出力が“１”と
なってＣＰＵ１にウェイト信号ＷＡＩＴが供給される。The DMA controller 10 sets the DMA enable signal DMAENB to "1" and outputs it when the DMA transfer is being performed between the constituent elements. As a result, the output of the AND gate 14 to which the signal DMAENB is applied via the inverter 16 becomes “0”,
The enabling signal E is supplied to the buffer 6 and the transceiver 7.
Is given as "0", so that data and addresses cannot be transferred between the CPU unit and the DMA unit. At this time, if a "1" signal is given to the AND gate 15 from the decoder 13, the output of the AND gate 15 becomes "1" and the wait signal WAIT is supplied to the CPU 1.

【００３３】つまり、ＣＰＵ１が、ＤＭＡユニットを管
理するために、バッファ６、トランシーバ７を開かせる
べくデコーダ１３に所定の信号を与えているとき、つま
りアンドゲート１４の一入力端にデコーダ１３より
“１”信号を供給しているとき（ＣＰＵ１がバッファ９
−１〜９−３、ＤＭＡコントローラ１０、ＨＤコントロ
ーラ１１、音声入出力装置８−１〜８−３のいずれかに
アクセスするためのアドレス信号を出力すると、デコー
ダ１３の出力はアクティブとなりアンドゲート１４、１
５の夫々の一入力端への出力は“１”となる）、ＤＭＡ
転送を開始するとＣＰＵ１にはウェイト（ＷＡＩＴ）が
かかり、ＤＭＡ転送が優先して実行された後、ウェイト
解除にともなってＣＰＵ１の動作が再開される。That is, when the CPU 1 supplies a predetermined signal to the decoder 13 in order to open the buffer 6 and the transceiver 7 in order to manage the DMA unit, that is, the decoder 13 outputs “1” to one input terminal of the AND gate 14. 1 ”signal is supplied (the CPU 1
-1 to 9-3, the DMA controller 10, the HD controller 11, and the address signal for accessing any of the audio input / output devices 8-1 to 8-3, the output of the decoder 13 becomes active and the AND gate 14 , 1
5 is "1" at each input terminal.)
When the transfer is started, a wait (WAIT) is applied to the CPU 1, and after the DMA transfer is preferentially executed, the operation of the CPU 1 is restarted with the release of the wait.

【００３４】また、逆に、ＤＭＡコントローラ１０が、
ＤＭＡ転送を実行しているときに、ＣＰＵ１が例えばＤ
ＭＡコントローラ１０をアクセスしようとしても、アン
ドゲート１５よりウェイト信号ＷＡＩＴが与えられＣＰ
Ｕ１の実行サイクルは途中で引き延ばされて、バッファ
６、トランシーバ７はその間閉じられることになる。Conversely, the DMA controller 10
When executing the DMA transfer, the CPU 1
Even if an attempt is made to access MA controller 10, wait signal WAIT is applied from AND gate 15 and CP
The execution cycle of U1 is extended halfway, and the buffer 6 and the transceiver 7 are closed during that time.

【００３５】結局、ＣＰＵ１が、ＤＭＡユニットの各構
成要素にアクセスできるのは、 １．ＣＰＵ１がＤＭＡユニットの各構成要素をアクセス
するためのアドレスを出した。 ２．信号ＤＭＡＥＮＢがインアクティブ（“０”）つま
りＤＭＡユニットのデータバスが空いている。 の２つの条件を満足するときであるが、ＣＰＵ１は上述
したように、ゲート１４、１５の作用によっていつＤＭ
Ａユニットにアクセスするかを考慮することなく処理を
すすめることができる。As a result, the CPU 1 can access each component of the DMA unit. CPU 1 issues an address for accessing each component of the DMA unit. 2. The signal DMAENB is inactive ("0"), that is, the data bus of the DMA unit is free. Is satisfied when the two conditions are satisfied, but as described above, the CPU 1
Processing can be advanced without considering whether to access the A unit.

【００３６】また、ＣＰＵ１は、キー入力やコントロー
ルデータのトリガに応じて直ちにＤＭＡユニットの動作
状態を変えたい場合、ＤＭＡコントローラ１０に対し
て、ＤＭＡコントローラ１０の状態がどのような状態で
あってもＤＭＡ転送を中断する指令ＤＭＡＥＮＤを出力
することができる（これは、ＤＭＡコントローラ１０に
はＥＮＤ信号として与えられる）。When the CPU 1 wants to immediately change the operation state of the DMA unit in response to a key input or a trigger of control data, the CPU 1 is not limited to the DMA controller 10 regardless of the state of the DMA controller 10. A command DMAEND for interrupting the DMA transfer can be output (this is given to the DMA controller 10 as an END signal).

【００３７】＜ＤＭＡコントローラ１０の要部構成＞次
に、ＤＭＡコントローラ１０の一構成例を説明する。Ｄ
ＭＡコントローラ１０は、１バスサイクルが数百ナノ秒
である転送能力をもつ。従って、３トラック分のサンプ
リングデータを転送する時間は１から２マイクロ秒とな
る。<Main Configuration of DMA Controller 10> Next, an example of the configuration of the DMA controller 10 will be described. D
The MA controller 10 has a transfer capability in which one bus cycle is several hundred nanoseconds. Therefore, the time for transferring the sampling data for three tracks is 1 to 2 microseconds.

【００３８】サンプリング周波数ｆｓを４８ＫＨｚとし
たとき、１サンプリング時間の間隔は約２１マイクロ秒
となり、サンプリング時間間隔のほとんどは、バッファ
９−１〜９−３とＨＤコントローラ１１、ハードディス
ク１２との間のデータ転送及びＣＰＵ１から各構成要素
のプログラミング時間にあてることが可能となる。When the sampling frequency fs is 48 KHz, the interval of one sampling time is about 21 microseconds, and most of the sampling time interval is between the buffers 9-1 to 9-3, the HD controller 11, and the hard disk 12. The time for data transfer and the programming time of each component from the CPU 1 can be allocated.

【００３９】さて、その具体例の主要構成は、図２に示
されている。このＤＭＡコントローラ１０は、アドレス
バスと接続される入力側（ＩＮ）のアドレスバッファ１
０１と出力側（ＯＵＴ）のアドレスバッファ１０２を有
する。入力側のアドレスバッファ１０１に与えられるア
ドレス信号によって、レジスタセレクタ１０３の指定内
容が変化し、アドレスレジスタ１０４とコントロールレ
ジスタ１０５とに存在する所望のレジスタまたは転送カ
ウンタが指定されることになる。FIG. 2 shows the main configuration of the specific example. The DMA controller 10 has an input (IN) address buffer 1 connected to an address bus.
01 and an output side (OUT) address buffer 102. The contents specified by the register selector 103 change according to the address signal given to the input-side address buffer 101, and a desired register or transfer counter existing in the address register 104 and the control register 105 is specified.

【００４０】アドレスレジスタ１０４、コントロールレ
ジスタ１０５には４つのチャンネルＣＨ１〜ＣＨ４のエ
リアがあり、チャンネルＣＨ１〜ＣＨ３は、バッファ９
−１〜９−３と音声入出力装置８−１〜８−３との間の
ＤＭＡ転送を行うためのレジスタであり、チャンネルＣ
Ｈ４は、バッファ９−１〜９−３のうちの指定したバッ
ファとハードディスク１２との間のＤＭＡ転送を行なう
ためのレジスタである。The address register 104 and the control register 105 have areas of four channels CH1 to CH4.
-1 to 9-3 and a register for performing DMA transfer between the audio input / output devices 8-1 to 8-3.
H4 is a register for performing a DMA transfer between the designated one of the buffers 9-1 to 9-3 and the hard disk 12.

【００４１】アドレスレジスタ１０４内の各チャンネル
ＣＨ１〜ＣＨ４のレジスタは、対応するバッファ９−１
〜９−３及び指定されたバッファのカレントアドレスと
スタートアドレスとを少なくとも記憶するエリアを有
し、ＣＨ４のレジスタには、さらに転送カウンタが具備
され、このカウンタに設定されただけのデータ数がＤＭ
Ａ転送されると、ＨＤコントローラ１１のＤＭＡリクエ
ストが続いても新たにカウンタが設定されるまでＤＭＡ
動作は停止される（後述する図７の７−８による）。ま
たコントロールレジスタ１０５の各チャンネルＣＨ１〜
ＣＨ４のエリアには、例えば、ＤＭＡ転送の方向を指定
するコントロールデータが記憶される。The registers of the channels CH1 to CH4 in the address register 104 are stored in the corresponding buffers 9-1.
9-3 and an area for storing at least the current address and the start address of the designated buffer. The register of CH4 is further provided with a transfer counter, and the number of data set in this counter is DM.
When the A transfer is performed, even if the DMA request from the HD controller 11 continues, the DMA transfer is performed until a new counter is set.
The operation is stopped (according to 7-8 in FIG. 7 described later). Each of the channels CH1 to CH1 of the control register 105
In the area of CH4, for example, control data designating the direction of DMA transfer is stored.

【００４２】このアドレスレジスタ１０４、コントロー
ルレジスタ１０５の内容は、データバッファ１０６を介
してデータバスに対して入出力可能となっている。そし
て、これらの各構成要素を制御しているのが、タイミン
グコントロールロジック１０７と、サービスコントロー
ラ１０８、チャンネルセレクタ１０９である。The contents of the address register 104 and the control register 105 can be input / output to / from a data bus via a data buffer 106. These components are controlled by the timing control logic 107, the service controller 108, and the channel selector 109.

【００４３】サービスコントローラ１０８は、ハードロ
ジックもしくはマイクロプログラム制御構成となってい
て、タイミングコントロールロジック１０７からの信
号、音声入出力装置８−１〜８−３、ＨＤコントローラ
１１からのＤＭＡ要求信号ＤＲＱ１〜ＤＲＱ４や、ＣＰ
Ｕ１からのＤＭＡ中断指令ＥＮＤ（ＤＭＡＥＮＤ）を受
けとり、上記各構成要素に対する回答（アクノーレッ
ジ）信号ＤＡＫ１〜ＤＡＫ４、ＤＭＡ転送中を示すＤＭ
Ａ可能（イネーブリング）信号ＤＭＡＥＮＢを出力する
ほか、タイミングコントロールロジック１０７に対し各
種指令を出したり、チャンネルセレクタ１０９に対しチ
ャンネルセレクト信号を出力したりする。チャンネルセ
レクタ１０９は、アドレスレジスタ１０４、コントロー
ルレジスタ１０５のなかの各チャンネルＣＨ１〜ＣＨ４
に対応するレジスタを選択的に指定する。The service controller 108 has a hardware logic or microprogram control structure, and receives signals from the timing control logic 107, audio input / output devices 8-1 to 8-3, and DMA request signals DRQ1 to DRQ1 from the HD controller 11. DRQ4, CP
Upon receipt of a DMA interruption command END (DMAEND) from U1, answer (acknowledge) signals DAK1 to DAK4 for the above-described components and a DM indicating that DMA transfer is in progress.
In addition to outputting the A enable (enabling) signal DMAENB, it also issues various commands to the timing control logic 107 and outputs a channel select signal to the channel selector 109. The channel selector 109 includes channels CH1 to CH4 in the address register 104 and the control register 105.
Select the register corresponding to.

【００４４】タイミングコントロールロジック１０７
は、デコーダ１３からの指定信号ＣＳ、コントロールレ
ジスタ１０５からのコントロール信号、サービスコント
ローラ１０８からの制御信号を受けて、アドレスバッフ
ァ１０２、データバッファ１０６の入出力制御をするほ
か、アドレスインクリメンタ１１０を動作させて、アド
レスレジスタ１０４のなかの指定されたチャンネルのカ
レントアドレスレジスタをインクリメントし、該チャン
ネルに割り当てられたバッファの最終アドレスになった
ならば、該チャンネルに割り当てられたバッファの開始
アドレスにリセットさせる。Timing control logic 107
Receives the designation signal CS from the decoder 13, the control signal from the control register 105, and the control signal from the service controller 108, controls the input / output of the address buffer 102 and the data buffer 106, and operates the address incrementer 110. Then, the current address register of the specified channel in the address register 104 is incremented, and when the last address of the buffer assigned to the channel is reached, the current address register is reset to the start address of the buffer assigned to the channel. .

【００４５】＜ＣＰＵ１の全体動作＞以下に、本実施例
の動作について説明する。ＣＰＵ１の動作を示すフロー
チャートが図３乃至図５に示されている。これはプログ
ラムＲＯＭ２に記憶されたプログラム（ソフトウェア）
よるもので、図３はメインルーチンを示し、図４は、Ｈ
Ｄコントローラ１１からのインタラプト信号ＩＮＴの到
来に応答して実行するインタラプトルーチンを示してい
る。また図５は図４に示すインタラプトルーチンの一部
のステップ（４−２）をさらに詳細に示している。<Overall Operation of CPU 1> The operation of this embodiment will be described below. Flow charts showing the operation of the CPU 1 are shown in FIGS. This is the program (software) stored in the program ROM 2
FIG. 3 shows a main routine, and FIG.
4 shows an interrupt routine that is executed in response to an interrupt signal INT from the D controller 11. FIG. 5 shows the step (4-2) of a part of the interrupt routine shown in FIG. 4 in more detail.

【００４６】まず図３において、ＣＰＵ１は、電源オン
に応じてメインルーチンをスタートさせ、ステップ３−
０（以下、単に３−０と記す）において各種初期状態を
設定する。そして、３−１においてキー入力を受け、３
−２において何のモードに設定されたかを判断する。First, in FIG. 3, the CPU 1 starts a main routine in response to power-on, and proceeds to step 3-
Various initial states are set at 0 (hereinafter simply referred to as 3-0). Then, a key input is received in 3-1.
In -2, it is determined what mode has been set.

【００４７】ＣＰＵ１が、現在プレイ／レコードモード
であるとジャッジすると、３−２から３−３に進み３つ
あるトラックを順次選択指定し、さらに３−４に進み各
トラックの動作モードをキーボード４の入力指示に従っ
て設定し、３−５において、Ａ／Ｄ変換、Ｄ／Ａ変換の
いずれの動作を各音声入出力装置８−１〜８−３が実行
するのか、バッファ６、デコーダ１３を介して指定信号
ＣＳを順次送出しながらＩＯＷＲを与えてセッティング
する。いま、例えばＴｒ１については、プレイ状態（従
ってＤ／Ａ変換動作状態）、Ｔｒ２及びＴｒ３は夫々レ
コード状態（従ってＡ／Ｄ変換動作状態）とする。図１
０に、このようなモード設定した場合の概略動作の概念
図を示す。When the CPU 1 judges that the current mode is the play / record mode, the program proceeds from 3-2 to 3-3 to sequentially select and designate three tracks, and further proceeds to 3-4 to set the operation mode of each track to the keyboard 4 Via the buffer 6 and the decoder 13 at 3-5, which of the A / D conversion and the D / A conversion is performed by each of the audio input / output devices 8-1 to 8-3 in 3-5. The IOWR is set while sequentially transmitting the designation signal CS. Now, for example, Tr1 is in a play state (accordingly, a D / A conversion operation state), and Tr2 and Tr3 are each in a record state (accordingly, an A / D conversion operation state). FIG.
FIG. 0 shows a conceptual diagram of a schematic operation when such a mode is set.

【００４８】そして、３−５では、ＤＭＡコントローラ
１０に対し、各Ｔｒ１〜Ｔｒ３についてのバッファ９−
１〜９−３のアドレスを初期化させる。つまり、図２の
アドレスバッファ１０１、レジスタセレクタ１０３、チ
ャンネルセレクタ１０９等により、チャンネルＣＨ１〜
ＣＨ３の各レジスタ（アドレスレジスタ１０４、コント
ロールレジスタ１０５）を指定しながら、データバッフ
ァ１０６を介して初期設定データを入力設定する。In step 3-5, the buffer 9 for each of the Tr1 to Tr3 is sent to the DMA controller 10.
The addresses 1 to 9-3 are initialized. That is, the channels CH1 to CH1 are controlled by the address buffer 101, the register selector 103, and the channel selector 109 in FIG.
Initial setting data is input and set via the data buffer 106 while designating each register (the address register 104 and the control register 105) of CH3.

【００４９】ここで、バッファ９−１〜９−３は、リン
グバッファとして循環的に使用されるようになってお
り、初期状態としては、各バッファ９−１〜９−３のス
タートアドレスとカレントアドレスとは一致するようセ
ットされる（図１０に各バッファ９−１〜９−３のスタ
ートアドレスとカレントアドレスとが、ＣＨ１〜ＣＨ３
のアドレスレジスタ１０４に記憶されて制御される状態
を模式的に示してある）。Here, the buffers 9-1 to 9-3 are cyclically used as ring buffers. Initially, the buffers 9-1 to 9-3 are used as the start addresses of the buffers 9-1 to 9-3. The addresses are set so as to match (in FIG. 10, the start addresses and the current addresses of the buffers 9-1 to 9-3 are CH1 to CH3).
3 schematically shows a state stored and controlled in the address register 104).

【００５０】続いてＣＰＵ１は３−６の処理を実行し、
ＲＡＭ３内の作業（ワーク）メモリエリアに存在するハ
ードディスク１２の各トラックＴｒ１〜Ｔｒ３に対応す
るディスクアクセスポインタを初期設定する（図９にハ
ードディスク１２の記憶エリアと、ディスクアクセスポ
インタとの関係を示している）。Subsequently, the CPU 1 executes the processing of 3-6,
Initialize the disk access pointers corresponding to the respective tracks Tr1 to Tr3 of the hard disk 12 existing in the work (work) memory area in the RAM 3 (FIG. 9 shows the relationship between the storage area of the hard disk 12 and the disk access pointer). There).

【００５１】次にＣＰＵ１は、各音声入出力装置８−１
〜８−３のＡ／Ｄ変換動作又はＤ／Ａ変換動作を開始さ
せる（３−７）。続いて、３−８において、ソフトウェ
ア割込みをかけて、ＨＤコントローラ１１が、ハードデ
ィスク１２とバッファ９−１〜９−３のいずれかとの間
のデータ転送のプログラム要求（ＨＤコントローラ１１
がＣＰＵ１に対してインタラプトＩＮＴをかけること）
を行なったとき（後述）と同じ処理を実行する。Next, the CPU 1 controls each audio input / output device 8-1.
The A / D conversion operation or D / A conversion operation of 8-3 is started (3-7). Subsequently, in 3-8, a software interrupt is issued, and the HD controller 11 sends a program request for data transfer between the hard disk 12 and one of the buffers 9-1 to 9-3 (HD controller 11).
Interrupt INT to CPU1)
Is performed (described later).

【００５２】具体的には、図４及び図５に示したフロー
チャートに従った動作を３−８で実行することになる。
この図４、図５の処理に従って、ハードディスク１２と
バッファ９−１〜９−３との間のデータ転送についてＣ
ＰＵ１がプログラムすることになる。特に後述するよう
なイベントシーケンステーブルＥＳＴに特定のイベント
の再生順番が設定されていて、それを再生するようなと
きは、このテーブルＥＳＴに従い、順次ハードディスク
１２からバッファ９−１〜９−３へイベント毎のデータ
転送制御を行うようになる。まず、Ｔｒ１について、ハ
ードディスク１２からデジタル信号データをバッファ９
−１にＤＭＡ転送するために、ＤＭＡコントローラ１０
のチャンネルとしてＴｒ１に対応するチャンネルＣＨ１
を決定する（４−１）。Specifically, the operation according to the flowcharts shown in FIGS. 4 and 5 is executed in 3-8.
According to the processing of FIGS. 4 and 5, the data transfer between the hard disk 12 and the buffers 9-1 to 9-3 is C
PU1 will program. In particular, when the reproduction order of a specific event is set in an event sequence table EST as described later, and the event is reproduced, the event is sequentially transmitted from the hard disk 12 to the buffers 9-1 to 9-3 according to this table EST. Data transfer control is performed every time. First, for Tr1, the digital signal data from the hard disk 12 is buffered 9
-1, the DMA controller 10
Channel CH1 corresponding to Tr1 as a channel of
Is determined (4-1).

【００５３】続いて、トラック番号とチャンネルバッフ
ァの空き容量（転送可能容量）から、ディスクＩＤ、ワ
ードアドレス、転送アドレスを求める４−２のステップ
を実行する。この４−２のステップについては、図５に
さらに詳しくそのフローが示されている。尚、バッファ
の空き容量は、セクタ単位に切り捨てる演算がなされて
いることを前提とする。Subsequently, a step 4-2 for obtaining a disk ID, a word address, and a transfer address from the track number and the free space (transferable capacity) of the channel buffer is executed. FIG. 5 shows the flow of the step 4-2 in more detail. It is assumed that the free space of the buffer has been calculated by rounding down in sectors.

【００５４】すなわち、５−１のステップにおいて、該
当するトラックカレントデータよりＥＳＴインデックス
を求め、イベント番号を求める。そして５−２のステッ
プにおいて、イベントテーブルよりそのイベントのＩＤ
を求める。次いで５−３において、「そのイベントの先
頭アドレス＋カレントデータの既転送量＝ワードアドレ
ス」の式に従って、ワードアドレスを演算する。イベン
トの先頭アドレスはイベントテーブルより求められ、ま
たカレントデータの既転送量はカレントデータより求め
られる。That is, in step 5-1, an EST index is obtained from the corresponding track current data, and an event number is obtained. Then, in step 5-2, the event ID is obtained from the event table.
Ask for. Next, in 5-3, a word address is calculated in accordance with the equation of "head address of the event + transfer amount of current data = word address". The start address of the event is obtained from the event table, and the transferred amount of the current data is obtained from the current data.

【００５５】そして、ＣＰＵ１は５−４において、ワー
ドアドレス（セクタ（１セクタ＝１００ｈ）を示すディ
スクアドレス）よりオフセット（ワード）を求める。次
いで５−５において、「イベントの容量−既転送量＝未
転送量」の式に従って、未転送量の演算がなされる。イ
ベントの容量はイベントテーブルのｖｏｌより求めら
れ、既転送量はカレントデータより求められる。ここで
５−６において「空き容量＞未転送量」であるか否かが
判断される。５−６においてＮＯとジャッジした場合、
イベント末尾に達していないので、５−７において「カ
レントデータの既転送量＋空き容量−オフセット＝既転
送量」の演算がなされ、５−８において「転送ワード数
＝空き容量−オフセット」とする。尚、２回目以降の転
送では空き容量はセクタ単位の大きさに切り捨てられて
いるので、後述する通り、データ転送はセクタ単位とな
る。また前記ステップ５−６においてＹＥＳとジャッジ
した場合、イベント末尾に達したので、５−９において
「カレントデータのＥＳＴのインデックスを＋１、既転
送量＝０」の処理を成し、５−１０において「転送ワー
ド数＝未転送量」とする。Then, in 5-4, the CPU 1 obtains an offset (word) from the word address (disk address indicating a sector (1 sector = 100h)). Next, in 5-5, the untransferred amount is calculated in accordance with the formula of “event capacity−transferred amount = untransferred amount”. The capacity of the event is obtained from the vol of the event table, and the transferred amount is obtained from the current data. Here, in 5-6, it is determined whether or not “free space> untransferred amount”. If you judge with NO in 5-6,
Since the end of the event has not been reached, the calculation of “the transferred amount of the current data + the free space−the offset = the already transferred amount” is performed in 5-7, and “the number of transferred words = the free space−offset” is set in 5-8. . In the second and subsequent transfers, the free space is rounded down to the size of a sector unit, so that the data transfer is performed in sector units as described later. If the judgment is YES in the step 5-6, the end of the event has been reached, so that the processing of “the index of the EST of the current data is +1 and the transferred amount = 0” is performed in 5-9, and the processing is performed in 5-10. It is assumed that “number of transferred words = untransferred amount”.

【００５６】図４に戻り、４−３において、ワードアド
レスをディスクアドレスとオフセットに直し、転送ワー
ド数より転送セクタ数を求める。この転送セクタ数の決
定に際し、セクタ未満のデータは転送できない（セクタ
単位で転送する）ため、セクタ単位で切り捨てが行われ
る。更に４−４において、ディスクアドレス、転送セク
タ数、トラックモードにより、ＨＤコントローラ１１を
プログラミングする。また、録音または再生のモードに
対応して、ＣＨ４の転送方向（録音時、バッファ９−１
乃至９−３からハードディスク１２の方向、再生時はそ
の逆の方向）がプログラムされる。ここで４−５におい
て「オフセット＝０」であるか否かがジャッジされ、Ｎ
Ｏとジャッジされた場合には、イベント先頭の位置が半
端なデータを含んだセクタにある。そしてこの様な半端
がある場合には４−６および４−７において、ＤＭＡコ
ントローラ１０におけるアドレスレジスタ１０４のＣＨ
４のスタートアドレスをイメージ（実際には存在しな
い）領域に設定し、前記転送カウンタにオフセット値を
設定してダミー転送する。Returning to FIG. 4, at 4-3, the word address is converted into the disk address and the offset, and the number of transfer sectors is obtained from the number of transfer words. In determining the number of transfer sectors, data smaller than a sector cannot be transferred (transfer is performed on a sector basis), and is therefore truncated on a sector basis. Further, in 4-4, the HD controller 11 is programmed according to the disk address, the number of transfer sectors, and the track mode. Further, the transfer direction of CH4 (at the time of recording, the buffer 9-1 is set) corresponding to the recording or reproduction mode.
Through 9-3, the direction of the hard disk 12 and the reverse direction during reproduction) are programmed. At 4-5, it is judged whether or not “offset = 0”, and N is determined.
When judged as O, the head of the event is in the sector containing odd data. If there is such a odd part, in 4-6 and 4-7, the CH of the address register 104 in the DMA controller 10 is set.
4 is set in an image (actually nonexistent) area, an offset value is set in the transfer counter, and dummy transfer is performed.

【００５７】４−７においてダミー転送が終了したと判
定されるか、または４−５においてＹＥＳのジャッジが
成された場合には、４−８乃至４−１０のステップを実
行する。いまの場合、先頭ダミー転送分以外の領域の転
送設定を行なう。即ち、４−８で、アドレスレジスタ１
０４の当該ＣＨ（いまの場合、ＣＨ１）のスタートアド
レスをＣＨ４のスタートアドレスにコピーする。そし
て、４−９では、転送カウンタの値が「セクタ数×セク
タ長−オフセット値」の値に設定される。さらに４−１
０では、５−８で求まっている転送ワード数より当該Ｃ
Ｈのスタートアドレスを更新する。そしてメインルーチ
ン（図３）にリターンする。このようにして、次のアク
セスアドレスはセクタの境界と一致する。If it is determined in 4-7 that the dummy transfer has been completed, or if a judgment of YES is made in 4-5, steps 4-8 to 4-10 are executed. In this case, the transfer setting of the area other than the first dummy transfer is performed. That is, in 4-8, the address register 1
The start address of the corresponding channel 04 (in this case, CH1) is copied to the start address of CH4. Then, in 4-9, the value of the transfer counter is set to the value of "number of sectors × sector length-offset value". Further 4-1
In the case of 0, the C
Update the start address of H. Then, the process returns to the main routine (FIG. 3). In this way, the next access address matches the sector boundary.

【００５８】ところで、図４におけるステップ４−６に
おいては、イメージ領域（実際には存在していないアド
レス領域）にダミー転送を行なうようにしている。これ
は特にイメージ領域でなく、バッファ中の未発音データ
以外の領域に転送してしまっても効果としては同じであ
るが、この場合、スタートアドレスの設定をその度にＤ
ＭＡコントローラ１０のレジスタ１０４から得なくては
ならない。しかし、イメージ領域ならば、スタートアド
レスはイメージ領域の最初を示す固定値にして、アドレ
スレジスタ１０４の転送カウンタだけをプログラムすれ
ばいいので、やや効率がよい。In step 4-6 in FIG. 4, dummy transfer is performed to an image area (an address area that does not actually exist). This has the same effect even if the data is transferred not to the image area but to an area other than the unvoiced data in the buffer, but in this case, the start address is set every time the D
It must be obtained from the register 104 of the MA controller 10. However, in the case of an image area, the start address is set to a fixed value indicating the start of the image area, and only the transfer counter of the address register 104 needs to be programmed.

【００５９】また逆に、イベント末尾の無効データを、
イメージ領域に転送する処理は必要なく、無効データを
含まない位置に、転送ワード数からスタートアドレスを
更新できるので問題はない。これは５−１０において、
未転送量が転送ワード数とされていることによる。結
局、無効データの部分はダミー転送されたことになる。Conversely, the invalid data at the end of the event is
There is no need to perform a process of transferring data to the image area, and there is no problem since the start address can be updated from the number of words to be transferred to a position not including invalid data. This is 5-10
This is because the untransferred amount is the number of words to be transferred. As a result, the invalid data portion is dummy-transferred.

【００６０】次に、図３に戻る。後の説明でも明らかに
なるとおり、最初の割込みルーチン（図４）が起動され
て、ＨＤコントローラ１１が一度動かされると、あと
は、ＣＰＵ１が指定したデータブロックの転送が終了す
るたびに、ＨＤコントローラ１１から割込みがなされる
（ＩＮＴ信号がＣＰＵ１に与えられる）ので、ＣＰＵ１
が行なうのは、録音／再生動作の終了になったか、キー
入力があったかまたはコントロールデータに指示してお
いたトリガがかかったかの判断を行うのみである。Next, returning to FIG. As will be apparent from the following description, once the first interrupt routine (FIG. 4) is activated and the HD controller 11 is operated once, the HD controller 11 is transferred every time the transfer of the data block designated by the CPU 1 is completed. 11 is interrupted (the INT signal is given to the CPU 1).
Only determines whether the recording / reproducing operation has ended, whether a key input has been made, or whether a trigger instructed in the control data has been applied.

【００６１】すなわちＣＰＵ１は、３−９においてディ
スクアクセスポインタ（ＲＡＭ３）を参照し、メモリエ
リアオーバーか否か、つまり終了か否かをジャッジし
（３−１０）、ＹＥＳの場合は、各音声入出力装置８−
１〜８−３のＡ／Ｄ変換、Ｄ／Ａ変換動作を停止（３−
１１）させ、３−１に戻る。ＮＯの場合は、キー入力状
態を参照し(３−１２)、もし変化がなければ、ディスク
アクセスポインタをチェックすべく３−９の処理へもど
り、以下３−９〜３−１３をくりかえす。That is, the CPU 1 refers to the disk access pointer (RAM3) in 3-9 and judges whether or not the memory area is over, that is, whether or not to end (3-10). Output device 8-
Stop A / D conversion and D / A conversion operation of 1-8-3 (3-
11) Then return to 3-1. In the case of NO, the key input state is referred to (3-12). If there is no change, the process returns to the step 3-9 to check the disk access pointer, and the following steps 3-9 to 3-13 are repeated.

【００６２】そして、３−１３において何らかの変化が
あると、３−１３から３−１４に進み、ＣＰＵ１はＤＭ
Ａ転送を一時中断して、新たな設定をすべく、ＤＭＡコ
ントローラ１０に対するＤＭＡ中止指令（ＤＭＡＥＮ
Ｄ）を出力する。続けて、新たな入力指示等に従って、
ＤＭＡコントローラ１０、音声入出力装置８−１〜８−
３をプログラムし（３−１５）、再びＤＭＡ動作を再開
すべく３−１６に進み、上述した３−８と同様に図４の
インタラプトルーチンを実行した後、３−９へもどる。If there is any change in 3-13, the process proceeds from 3-13 to 3-14, where the CPU 1
In order to temporarily suspend the A transfer and make a new setting, a DMA stop command (DMAEN
D) is output. Then, according to new input instructions, etc.,
DMA controller 10, audio input / output devices 8-1 to 8-
3 (3-15), proceed to 3-16 to restart the DMA operation again, execute the interrupt routine of FIG. 4 similarly to 3-8 described above, and then return to 3-9.

【００６３】このように、ＣＰＵ１はプレイ／レコード
時にあっては、３−４〜３−８の初期設定を行なった後
は、３−９、３−１０、３−１２、３−１３更に３−１
４〜３−１６をくりかえし実行し、キーボード４での変
更指示（例えばあるトラックについてポーズ（Ａ／Ｄ、
Ｄ／Ａの中断）あるいはパンチイン／アウト（Ａ／Ｄ、
Ｄ／Ａの動作の切換）等）や、編集時に得たコントロー
ルデータの変化に応答して、即時にＤＭＡ転送制御を中
断し、プログラムを変更した上で、再び同様の処理を実
行するように動作する。As described above, at the time of play / recording, the CPU 1 performs the initial setting of 3-4 to 3-8, and then sets 3-9, 3-10, 3-12, 3-13 and 3-3. -1
4 to 3-16 are repeatedly executed, and a change instruction using the keyboard 4 (for example, pause (A / D,
D / A interruption) or punch in / out (A / D,
In response to a change in the control data obtained at the time of editing, the DMA transfer control is immediately interrupted, the program is changed, and the same processing is executed again. Operate.

【００６４】３−２において、ＣＰＵ１がテンポモード
またはテキストモードであると判定すると、３−２から
３−１７に進み、テンポデータ設定の処理が行なわれ
る。即ち、使用者は外部より外部拍指定入力を行なう。
この外部拍指定入力は、例えば図示せぬ所定の部材をタ
ッピングすることにより行なわれる。あるいはまた、Ｍ
ＩＤＩクロックによるものとすることもできる。このよ
うにして、例えば図１２に示すようなテンポデータが作
られることになる。即ち、この例においては、外部ビー
トカウンタ３１が外部拍指定入力の周期を、システムク
ロック３２が出力するクロックをカウントすることによ
り測定する。いま、使用者が１拍ごとに外部拍指定入力
を行なうと、外部ビートカウンタ３１はその周期をカウ
ントし、編集しようとしている曲の拍子が、例えば３拍
子として指定されている場合においては、この拍子が３
つ入力される周期（１小節の周期）をカウントする。シ
ステムクロック３２が発生するクロックの周波数ｆｓが
例えば４８ｋＨzであるとすると、いま、３拍（１小
節）分のクロックの数が例えば７２０００、７１４０
０、７１８００、７２０００、７２３００であったとす
ると、それぞれの各小節がテンポ１２０、１２１、１２
０．３、１２０、１１９．５で指定されたことになる。When the CPU 1 determines in 3-2 that the mode is the tempo mode or the text mode, the process proceeds from 3-2 to 3-17, where tempo data setting processing is performed. That is, the user performs an external beat designation input from outside.
This external beat designation input is performed, for example, by tapping a predetermined member (not shown). Alternatively, M
It may be based on the IDI clock. In this way, tempo data as shown in FIG. 12, for example, is created. That is, in this example, the external beat counter 31 measures the period of the external beat designation input by counting the clock output from the system clock 32. Now, when the user performs an external beat designation input for each beat, the external beat counter 31 counts the period, and if the time signature of the song to be edited is specified as, for example, three beats, Beat 3
One input period (one bar period) is counted. Assuming that the frequency fs of the clock generated by the system clock 32 is, for example, 48 kHz, the number of clocks for three beats (one bar) is, for example, 72000, 7140.
If it is 0, 71800, 72000, 72300, each bar is tempo 120, 121, 12
0.3, 120, and 119.5.

【００６５】尚、このようなテンポデータが設定される
前に編集対象とされる曲（音声データ）は予めハードデ
ィスク１２の所定のトラックに記録されて、テンポ設定
の際（３−１７）に再生可能になっている。Before the tempo data is set, the tune (audio data) to be edited is recorded on a predetermined track of the hard disk 12 in advance, and is reproduced when the tempo is set (3-17). It is possible.

【００６６】次に、３−１８に進み、テキストの入力お
よび符割りの入力が行なわれる。テキストの入力とは、
例えばＲＡＭ３やハードディスク１２に記録された曲に
対応する歌詞を入力することを意味する。そして符割り
とは、歌詞を構成する各文字に音符長を指定することを
意味する。例えばいま、図１１に示すような歌詞「うみ
はひろいな」は（１，１，１，０．５，０．５，１，
１）のように入力される。これにより、各文字１音節に
対応したディスクアドレスの算出が可能となる。Next, the process proceeds to 3-18, where text input and code division input are performed. What is text input?
For example, this means inputting lyrics corresponding to a song recorded on the RAM 3 or the hard disk 12. The division means that a note length is specified for each character constituting the lyrics. For example, the lyrics “Umi wa Hiroina” as shown in FIG. 11 are now (1,1,1,0.5,0.5,1,1,2)
It is input as in 1). This makes it possible to calculate a disk address corresponding to one syllable of each character.

【００６７】例えばハードディスク１２のアドレス０か
ら、この「うみはひろいな」の音声データが記録されて
いるものとすると、「う」の文字が対応する領域は０か
ら２３９９９（＝７２０００／３−１）までとなる。さ
らに例えば３小節目の文字「き」は第２拍目の１拍であ
るから、１９１２６７（＝７２０００＋（７１８００／
３）×２）から２１５２００までとなる。For example, assuming that the sound data of "Umi wa Hirona" is recorded from the address 0 of the hard disk 12, the area corresponding to the character of "U" is from 0 to 23999 (= 72000 / 3-1). ). Further, for example, since the character "ki" in the third measure is one beat of the second beat, it is 191267 (= 72000 + (71800 /
3) × 2) to 215200.

【００６８】３−１８の次に３−１に戻り、再びキー入
力が調べられることになる。After 3-18, the process returns to 3-1 to check the key input again.

【００６９】３−２において、ＣＰＵ１が現在ＥＴ，Ｅ
ＳＴモードにあると判断すると、３−２から３−１９に
進み、ＥＴ，ＥＳＴ変更処理が実行される。この処理の
詳細は図９に示されている。３−１９の処理の後、３−
２０においてその処理が終了したか否か判定され、終了
したときは再び３−１に戻る。In 3-2, the CPU 1 sets the current ET, E
When it is determined that the mode is the ST mode, the process proceeds from 3-2 to 3-19, and the ET and EST change processing is executed. The details of this processing are shown in FIG. After the processing of 3-19,
At 20, it is determined whether or not the process has been completed. When the process has been completed, the process returns to 3-1 again.

【００７０】次に図９を参照して、３−１９のより詳細
な動作を説明する。最初に９−１において処理操作の判
定が行なわれる。挿入処理の場合９−４に進み、編集ポ
イントにトラックの先頭が指定され、挿入ポイントが特
定される。９−１において削除の操作と判定された場
合、あるいは９−４の処理が終了したとき９−５に進
み、イベントに断片ができるか否かが判定される。そし
て断片ができると判定された場合、９−６に進み、イベ
ントの断片をイベントテーブルに自動的に登録する。そ
して９−７に進み、イベントシーケンステーブルの変更
が行なわれる。９−５においてイベントの断片ができな
いと判定された場合においてはステップ９−６はスキッ
プされる。Next, a more detailed operation of 3-19 will be described with reference to FIG. First, at 9-1, a determination of a processing operation is performed. In the case of insertion processing, the process proceeds to 9-4, where the beginning of the track is specified as the edit point, and the insertion point is specified. When it is determined in 9-1 that the operation is a deletion operation, or when the process of 9-4 is completed, the process proceeds to 9-5, and it is determined whether a fragment is formed in the event. If it is determined that a fragment is formed, the process proceeds to 9-6, and the fragment of the event is automatically registered in the event table. Then, the process proceeds to 9-7, where the event sequence table is changed. If it is determined in step 9-5 that an event fragment cannot be created, step 9-6 is skipped.

【００７１】即ち、いま図１７（ａ）に示すように、
ｘ，ｚ，ｙのデータによりもとのイベントが構成されて
いるものとするとき、この領域ｚのデータを削除する
と、ｘとｙの領域のデータはそれぞれ独立のイベントと
する必要がある。そこで９−６において、このｘ，ｙの
データがそれぞれイベントとして登録され、さらに９−
７において、それがイベントシーケンステーブルに登録
されるのである。また、図１７（ｂ）に示すように、ｘ
とｙからなるもとのイベントにｚで示す他のイベントを
挿入するものとすると、ｘ，ｙのデータは不連続なデー
タとなるため、それぞれを独立したイベントとして登録
する必要があるのである。That is, as shown in FIG.
Assuming that the original event is constituted by the data of x, z, and y, if the data of the area z is deleted, the data of the area of x and y must be independent events. Then, in 9-6, the x and y data are registered as events, respectively, and further, 9-
At 7, it is registered in the event sequence table. Also, as shown in FIG.
If another event indicated by z is to be inserted into the original event consisting of x and y, the data of x and y is discontinuous data, so that it is necessary to register each of them as an independent event.

【００７２】即ち、９−１において編集領域指定の操作
と判定された場合においては９−２に進み、そのイベン
トが新たなイベントであるか否か判定され、新たなイベ
ントであると判定された場合においては９−３に進み、
その領域をイベントテーブルに登録するのである。９−
２において新たなイベントでないと判定された場合にお
いては９−３の処理はスキップされる。That is, if it is determined in 9-1 that the operation is for specifying an editing area, the process proceeds to 9-2, where it is determined whether the event is a new event, and it is determined that the event is a new event. In some cases, go to 9-3,
That area is registered in the event table. 9-
If it is determined in step 2 that the event is not a new event, the process of 9-3 is skipped.

【００７３】この図９の処理を、さらに具体的な例を用
いて説明する。いまハードディスク１２に記録された音
声データ（図１１）に対応する歌詞として、図１３
（ａ）に示す歌詞（文字）が入力されているものとす
る。そして、この歌詞を最終的に図１３（ｉ）に示す状
態に編集するものとする。編集前のイベントテーブル
（ＥＴ）とイベントシーケンステーブル（ＥＳＴ）は、
図１４（ａ）に示すようになっている。即ち、ハードデ
ィスク１２の所定のトラックに記録されている１曲の音
声データのすべてが１つのイベント（イベント番号１）
としてイベントテーブルに記録されており、イベントシ
ーケンステーブルにはこの番号１のイベントのみが登録
されている。番号０はイベントシーケンスの終了を示す
ものである。The processing of FIG. 9 will be described using a more specific example. As the lyrics corresponding to the audio data (FIG. 11) recorded on the hard disk 12 now, FIG.
It is assumed that the lyrics (characters) shown in FIG. Then, the lyrics are finally edited to the state shown in FIG. The event table (ET) and event sequence table (EST) before editing are
This is as shown in FIG. That is, all of the audio data of one tune recorded on a predetermined track of the hard disk 12 is one event (event number 1).
Is recorded in the event table, and only the event of the number 1 is registered in the event sequence table. Number 0 indicates the end of the event sequence.

【００７４】図１３（ａ）に示されている文字は、ハー
ドディスク１２に記録されるとともに、ＣＲＴ、ＬＣＤ
などの表示装置５に表示されているものとする。使用者
は「う」を４回連続させるようにするため、最初に図１
３（ｂ）に示すように「う」を新たなイベントとして定
義する。これにより、「う」に対応する領域がイベント
番号２としてイベントテーブルに登録される（９−
３）。そして使用者は、例えばワードプロセッサにおけ
る操作と同様にして、この「う」を３回コピーする（図
１３（ｃ））。このコピーは一種の挿入であるから、挿
入ポイントが指定されることになる（９−４）。これに
より、イベントシーケンステーブルは図１４（ｂ）に示
すように、２，２，２，１，０のイベント番号が登録さ
れることになる。The characters shown in FIG. 13 (a) are recorded on the hard disk 12,
Is displayed on the display device 5. In order to make the user make “U” four times in a row,
“U” is defined as a new event as shown in FIG. As a result, the area corresponding to "U" is registered in the event table as event number 2 (9-).
3). Then, the user copies this "U" three times, for example, in the same manner as the operation in the word processor (FIG. 13C). Since this copy is a kind of insertion, the insertion point is specified (9-4). As a result, as shown in FIG. 14B, event numbers 2, 2, 2, 1, and 0 are registered in the event sequence table.

【００７５】次に、「ひがしずむ。」の文字をイベント
として定義する（図１３（ｄ））。この領域は図１４
（ｃ）に示すようにイベント番号３としてイベントテー
ブルに登録される。次に図１３（ｅ）に示すように、こ
の「ひがしずむ。」の文字を削除すると、図１７で説明
した断片が発生する（図１７におけるｘ，ｙは０であっ
てもよい）。そこで、この削除により発生した新たな領
域（「うみはひろいなおおきいな。つきがのぼるし」ま
での領域）が新たなイベント（イベント番号４）として
イベントテーブルに登録される（図１４（ｃ））（９−
６，９−７）。Next, the character "Higashizumi." Is defined as an event (FIG. 13D). This area is shown in FIG.
As shown in (c), it is registered in the event table as event number 3. Next, as shown in FIG. 13E, when the character "Higashizumu." Is deleted, the fragment described with reference to FIG. 17 is generated (x and y in FIG. 17 may be 0). Therefore, a new area (the area up to “Umi wa Hiroi Okina. Tsukiboshi”) generated by this deletion is registered in the event table as a new event (event number 4) (FIG. 14C). ) (9-
6, 9-7).

【００７６】次に図１３（ｆ）に示すように、「ひがし
ずむ。」（イベント番号３）を「ひろいな」と「おおき
い」との間に挿入すると、図１４（ｄ）に示すように、
図１４（ｃ）で「ひがしずむ。」を削除した結果、自動
的に生成されたイベント４がイベント３を挿入した結
果、イベント５とイベント６に分割されることになる。
このイベント５とイベント６は自動的に生成される。Next, as shown in FIG. 13 (f), when "Higashizumu." (Event number 3) is inserted between "hirona" and "large", as shown in FIG. 14 (d). To
14C, the automatically generated event 4 is divided into an event 5 and an event 6 as a result of inserting the event 3.
These events 5 and 6 are automatically generated.

【００７７】さらに図１３（ｇ）に示すように、「おお
きいな。」をイベント７として登録し、これを図１３
（ｈ）に示すように消去すると、図１４（ｅ）に示すよ
うに、図１４（ｄ）のイベントシーケンステーブルに登
録されたイベント６が自動的にイベント８に変更され
る。そしてイベント７を図１３（ｉ）に示すように、
「のぼるし」の次に挿入すると、図１４（ｆ）に示すよ
うにイベントシーケンステーブルにイベント７が挿入さ
れることになる。Further, as shown in FIG. 13 (g), "Large." Is registered as event 7, and this is registered in FIG.
When the data is erased as shown in (h), the event 6 registered in the event sequence table of FIG. 14 (d) is automatically changed to event 8 as shown in FIG. 14 (e). And event 7 is as shown in FIG.
When inserted next to "Noboribetsu", event 7 is inserted into the event sequence table as shown in FIG.

【００７８】以上においては、１つの文字を単位として
編集を行なう操作を説明したが、１つの文字の一部分の
領域のデータを編集単位とすることも可能である。例え
ば、図１５に示すように、「う」の１文字をイベントと
して指定した後、さらに例えば数字キー（図示せず）を
用いて５が入力されたとき、「う」の文字の１／５のア
タック部分だけを取り出して、それを５回ループさせる
ようにすることができる。このような編集が行なわれた
場合、例えば図１５（ｂ）に示すように、「う」の文字
の次に数字５を表示させ、「う」の一部分のデータが５
連符として指定されていることを表すようにすることが
できる。In the above, the operation of performing editing in units of one character has been described. However, it is also possible to use data of a partial area of one character as the editing unit. For example, as shown in FIG. 15, when one character of “U” is designated as an event, and 5 is input using, for example, a numeric key (not shown), 1/5 of the character of “U” is input. Can be taken out and only looped 5 times. When such editing is performed, for example, as shown in FIG. 15B, a numeral 5 is displayed next to the character "U", and a part of the data of "U"
It can indicate that it is specified as a tuplet.

【００７９】さらにまた、図１６（ａ）に示すように、
ボーカルとカラオケがハードディスク１２のそれぞれ異
なるトラックに記録されているものとした場合、ボーカ
ル（文字）を図１６（ｂ）に示すように、その領域Ａを
コピーしたような場合においては、ボーカルＡに対応す
るカラオケａを同様にリンクしてコピーさせるようにす
ることができる。例えばボーカルトラックが０番地か
ら、カラオケトラックが７２３７００番地から形成され
ているとすると、イベントＡが１４５３０から３０７４
０ならば、イベントａは７３８２４３（＝１４５３０＋
７２３７００）から７５５４４０（＝３０７４０＋７２
３７００）までの領域となる。Further, as shown in FIG.
If the vocals and the karaoke are recorded on different tracks of the hard disk 12, the vocals (characters) are copied to the vocal A when the area A is copied as shown in FIG. The corresponding karaoke a can be similarly linked and copied. For example, assuming that the vocal track is formed from address 0 and the karaoke track is formed from address 723700, event A is generated from 14530 to 3074.
If 0, event a is 732243 (= 14530 +
723700) to 755440 (= 30740 + 72)
3700).

【００８０】さらに以上においては、文字そのものをワ
ードプロセッサにおける場合のように処理して編集する
ようにしたが、各文字の領域に対してアドレスを指定し
て、直接編集するようにすることもできる（図１８参
照）。In the above description, the character itself is processed and edited as in the case of a word processor. However, it is also possible to directly edit by designating an address for each character area ( See FIG. 18).

【００８１】図３に戻って、３−２において、ＣＰＵ１
が現在、編集（ＥＤＩＴ）モードにあると判断すると、
３−２から３−２１に進み、編集するトラックやポイン
ト、どのような編集をするのか（例えば、ある時間指定
したポイントに録音した音のタイミングを前後にずらし
たり、修正、削除したりすること）をＣＰＵ１は判断
し、各種編集作業を実行する（３−２２）。この編集作
業は、特には詳述しないが、ＨＤコントローラ１１とＤ
ＭＡコントローラ１０とに対するハードディスク１２か
らの読み出しアクセスポイントのプログラムや、ＲＡＭ
３への転送、ＲＡＭ３を用いての各種編集、そして編集
後のデジタル音声データのハードディスク１２への再格
納作業、アクセスポイントの指定等を、ＣＰＵ１の制御
下で実行する。３−２３において編集作業の終了が検出
されると、ＣＰＵ１は、３−１において再びキー入力を
調べる。Returning to FIG. 3, at 3-2, the CPU 1
Determines that is currently in Edit mode,
Going from 3-2 to 3-21, the track or point to be edited, and what kind of editing is performed (for example, shifting the timing of the sound recorded at a designated point for a certain time, or correcting or deleting the sound) ), The CPU 1 executes various editing operations (3-22). Although this editing operation is not described in detail, the HD controller 11 and the D
A program of an access point for reading from the hard disk 12 to the MA controller 10;
Transfer of the edited digital audio data to the hard disk 12, transfer of the edited digital audio data to the hard disk 12, designation of an access point, and the like are executed under the control of the CPU 1. When the end of the editing operation is detected in 3-23, the CPU 1 checks the key input again in 3-1.

【００８２】＜音声入出力装置８−１〜８−３の動作＞
次に図６を参照して、音声入出力装置８−１〜８−３の
動作状態を説明する。このフローチャートは、マイクロ
プログラム制御によるものであっても、ハードロジック
制御によるものであってもよく、機能実現手段は種々選
択できる。<Operation of Audio Input / Output Devices 8-1 to 8-3>
Next, an operation state of the audio input / output devices 8-1 to 8-3 will be described with reference to FIG. This flowchart may be based on microprogram control or hard logic control, and various means for implementing functions can be selected.

【００８３】さて、６−１において、ＣＰＵ１から当該
音声入出力装置の指定信号ＣＳが到来している（アクテ
ィブとなっている）か否かジャッジし、ＹＥＳならば６
−２において、ＣＰＵ１より動作状態（レコード、プレ
イ、ストップ等）が設定される。これは図３のＣＰＵ１
のメインルーチンの中の３−５、３−１５に応答してな
される。In the step 6-1 it is judged whether or not the designation signal CS of the audio input / output device has arrived from the CPU 1 (it is active).
In -2, the operation state (record, play, stop, etc.) is set by the CPU 1. This is the CPU 1 in FIG.
In response to 3-5 and 3-15 in the main routine.

【００８４】そして、６−１においてＮＯの判断がなさ
れると６−３において、当該音声入出力装置８−１〜８
−３がレコード状態であるのかプレイ状態であるのか判
断し、レコード状態と判断されると、６−３から６−４
〜６−９の処理へ進み、プレイ状態と判断されると６−
１０〜６−１５の処理へ進む。Then, if a determination of NO is made in 6-1, in 6-3, the voice input / output devices 8-1 to 8-8 are set.
It is determined whether -3 is a record state or a play state.
6-9, and if it is determined that the player is in the play state,
The process proceeds to 10-6-15.

【００８５】先ずレコード状態に設定された音声入出力
装置（いまの場合音声入出力装置８−２、８−３）の動
作を説明する。６−４において、サンプリング時刻とな
ったか否か判断し、サンプリング時刻となるまで、この
６−４をくりかえす。なお、サンプリング時刻の判断
は、音声入出力装置８−１〜８−３内部に夫々ハードタ
イマーをもってその出力によって行ってもよく、あるい
は共通なハードタイマーを設けてその出力に従って各音
声入出力装置が動作するようにしてもよい。後の説明か
らも理解されるとおり、各音声入出力装置８−１〜８−
３のサンプリング周波数を別々にすることも可能であ
る。First, the operation of the audio input / output device set to the record state (in this case, the audio input / output devices 8-2 and 8-3) will be described. In 6-4, it is determined whether or not the sampling time has come, and this 6-4 is repeated until the sampling time comes. The determination of the sampling time may be performed by using a hard timer in each of the audio input / output devices 8-1 to 8-3 and outputting the same, or a common hard timer may be provided and each audio input / output device may operate in accordance with the output. It may be operated. As will be understood from the following description, each of the audio input / output devices 8-1 to 8-
It is also possible to make the sampling frequencies of 3 different.

【００８６】さて、６−４において、ＹＥＳの判断がな
されると、与えられるアナログ音声信号は、サンプルホ
ールド（Ｓ／Ｈ）され、Ａ／Ｄ変換される。続いて、６
−６において、ＤＭＡコントローラ１０に対してＤＭＡ
転送要求ＤＲＱをアクティブにして出力する。If the determination of YES is made in 6-4, the applied analog audio signal is sampled and held (S / H) and A / D converted. Then, 6
-6, the DMA controller 10
Activate and output the transfer request DRQ.

【００８７】ＤＭＡコントローラ１０は、この要求信号
ＤＲＱを受けとり、ＤＭＡ転送を行うべく、その回答信
号ＤＡＫを出力する。従って、音声入出力装置８−１〜
８−３（いまの場合レコード状態である音声入出力装置
８−２又は８−３）は、６−７の判断がＹＥＳとなる
と、６−８に進み、Ａ／Ｄ変換して得たデジタル音声デ
ータをデータバスに出力し、対応するバッファ９−１〜
９−３（いまの場合バッファ９−２又は９−３）へ送
る。そして、６−９にて、ＤＭＡ転送要求ＤＲＱをイン
アクティブにする。従って、いまの場合、音声入出力装
置８−２、８−３にあっては、サンプリング周期毎に、
外部から与えられるアナログ音声信号をデジタル音声信
号に変換し、後述するようにＤＭＡコントローラ１０に
て夫々指定されるバッファ９−２、９−３のカレントア
ドレスに転送する（図１０参照）。The DMA controller 10 receives the request signal DRQ and outputs an answer signal DAK for performing the DMA transfer. Therefore, the audio input / output devices 8-1 to 8-1
8-3 (the voice input / output device 8-2 or 8-3 in the record state in this case) proceeds to 6-8 when the judgment of 6-7 is YES, and proceeds to A / D conversion to obtain the digital The audio data is output to the data bus, and the corresponding buffers 9-1 to 9-1 are output.
9-3 (in this case, the buffer 9-2 or 9-3). Then, at 6-9, the DMA transfer request DRQ is made inactive. Therefore, in this case, in the audio input / output devices 8-2 and 8-3, each sampling period
An analog audio signal supplied from the outside is converted into a digital audio signal, and transferred to the current addresses of the buffers 9-2 and 9-3 specified by the DMA controller 10 as described later (see FIG. 10).

【００８８】また、６−３においてプレイ状態と判断さ
れると、６−１０に進み、ＤＭＡコントローラ１０に対
しＤＭＡ転送要求ＤＲＱをアクティブにし、ＤＭＡコン
トローラ１０から回答信号ＤＡＫの到来を待って（６−
１１）、データバス上のデジタル音声データを取込み
（６−１２）、上記要求ＤＲＱをインアクティブにする
（６−１３）。このときのＤＭＡコントローラ１０の動
作は後述するが、いまの場合、図１０に示すとおり、Ｔ
ｒ１に対応するバッファ９−１のカレントアドレスの内
容（これはすでにハードディスク１２のＴｒ１のエリア
の内容が転送記録されている）が、以上の操作で音声入
出力装置８−１に入力設定されることになる。そして、
サンプリング時刻となったか否か判断する（６−１
４）。このサンプリング時刻の到来の検出は、６−４に
おいて述べたことと同じである。If it is determined in step 6-3 that the player is in the play state, the flow advances to step 6-10 to activate the DMA transfer request DRQ to the DMA controller 10 and wait for the response signal DAK from the DMA controller 10 (6). −
11), fetch digital voice data on the data bus (6-12), and inactivate the request DRQ (6-13). The operation of the DMA controller 10 at this time will be described later, but in this case, as shown in FIG.
The contents of the current address of the buffer 9-1 corresponding to r1 (the contents of the Tr1 area of the hard disk 12 have already been transferred and recorded) are input and set to the audio input / output device 8-1 by the above operation. Will be. And
It is determined whether or not the sampling time has come (6-1).
4). The detection of the arrival of the sampling time is the same as that described in 6-4.

【００８９】そして、６−１４でＹＥＳとなると６−１
５に進みＤ／Ａ変換及びローパスフィルタリングを実行
した上でアナログ音声信号を外部に出力する。If the answer is YES in 6-14, 6-1
Proceed to 5 to execute D / A conversion and low-pass filtering, and then output an analog audio signal to the outside.

【００９０】以上レコード状態の場合と、プレイ状態の
場合との１つのサンプリング時刻における動作を説明し
たが、６−９、６−１５の各処理の終了後６−１にもど
り以下同様にして次々とサンプリング時刻に対する処理
を実行する。The operation at one sampling time in the case of the record state and the case of the play state have been described above. However, the processing returns to 6-1 after the completion of each processing of 6-9 and 6-15, and so on. And processing for the sampling time.

【００９１】＜ＤＭＡコントローラ１０の動作＞次に、
図７を参照してＤＭＡコントローラ１０の動作を説明す
る。この図７のフローチャートは、図２のサービスコン
トローラ１０８がマイクロプログラム制御で動作するの
を表わしているとしてもよく、あるいは、ハードロジッ
クでＤＭＡコントローラ１０が機能実現をしているとし
てもよい。<Operation of DMA Controller 10>
The operation of the DMA controller 10 will be described with reference to FIG. The flowchart of FIG. 7 may represent that the service controller 108 of FIG. 2 operates under microprogram control, or the function of the DMA controller 10 may be realized by hard logic.

【００９２】先ず、７−１においてＣＰＵ１からの指定
信号ＣＳが到来している（アクティブとなっている）か
否か判断し、ＹＥＳならば、リード信号ＲＤ、ライト信
号ＷＲのいずれがＣＰＵ１から与えられているか判断
（７−２）し、リード信号ＲＤならば７−３に進み、ア
ドレスバスを介して与えられるアドレス信号にて指定さ
れるレジスタ１０４、１０５の内容をデータバスを介し
て出力してＣＰＵ１がリードできるようにし、逆にライ
ト信号ＷＲならば７−４に進み、指定したレジスタにデ
ータバスを介して所望のデータを入力設定することにな
る。この７−３、７−４の処理は、ＣＰＵ１のメインル
ーチンの３−５、３−１５などの処理に対応する。従っ
て、７−４の処理によって図２の各レジスタ１０４、１
０５には所望のデータがセットされることになる。First, in 7-1, it is determined whether or not the designation signal CS from the CPU 1 has arrived (is active). If YES, either the read signal RD or the write signal WR is supplied from the CPU 1. It is determined (7-2) whether or not the contents of the registers 104 and 105 specified by the address signal given via the address bus are output via the data bus. Then, the CPU 1 can read the data, and if the write signal WR, on the other hand, the process proceeds to 7-4, where desired data is input and set to the designated register via the data bus. The processes of 7-3 and 7-4 correspond to the processes of 3-5 and 3-15 of the main routine of the CPU 1. Therefore, by the processing of 7-4, each of the registers 104, 1 in FIG.
In 05, desired data is set.

【００９３】そして、このようなＣＰＵ１からのＤＭＡ
コントローラ１０に対するアクセスやプログラムが終る
と指定信号ＣＳはインアクティブとされ、７−１から７
−５に処理は進むことになる。The DMA from the CPU 1
When the access to the controller 10 or the program is completed, the designation signal CS is made inactive and 7-1 to 7
The process proceeds to -5.

【００９４】７−５では、各音声入出力装置８−１〜８
−３からＤＭＡ転送要求ＤＲＱ１〜ＤＲＱ３がきている
か、ＨＤコントローラ１１からＤＭＡ転送要求ＤＲＥＱ
（ＤＲＱ４）がきているか判断し、もし、いずれかから
要求が来ていると７−６に進み、ＤＭＡ可能信号ＤＭＡ
ＥＮＢを“１”に（アクティブ）にし、ＤＭＡユニット
内のアドレスバスとデータバスをＤＭＡコントローラ１
０が専有するようにし、ＣＰＵ１からのアクセスを受け
付けなくする。In 7-5, each of the audio input / output devices 8-1 to 8-8
-3, DMA transfer requests DRQ1 to DRQ3 have been received, or the HD
It is determined whether (DRQ4) is received. If a request is received from any of them, the process proceeds to 7-6 and the DMA enable signal DMA
ENB is set to “1” (active), and the address bus and data bus in the DMA unit are connected to the DMA controller 1.
0 is occupied and access from CPU 1 is not accepted.

【００９５】続いて、複数の要求に際しては、チャンネ
ルＣＨ１〜ＣＨ４の順の優先順位に従って、チャンネル
を選択する（７−７）。Subsequently, for a plurality of requests, a channel is selected according to the priority order of channels CH1 to CH4 (7-7).

【００９６】次に、アドレスレジスタ１０４のＣＨ４が
選択され、かつ、ＣＨ４に設けられた転送カウンタの値
が“０”であるか否かが判断される（７−８）。ここで
ＣＨ４が選択され、かつ、転送カウンタの値が“０”で
あれば、つまりＣＨ４により転送すべきデータ量だけの
転送が終了してしまった後は、転送要求があっても、転
送を行わずに７−５にもどり、７−５〜７−８のルーチ
ンを繰り返す。そしてＣＨ４が選択されていないか、ま
たはＣＨ４が選択されていても転送カウンタの値が
“０”でなければ、選択したチャンネル（いま、例えば
ＣＨ２）のカレントアドレス（アドレスレジスタ１０４
のＣＨ２のカレントアドレスレジスタの内容）をアドレ
スバスに出力する（７−９）。そして選択したチャンネ
ル（いま、例えばＣＨ２）のコントロールレジスタ１０
５の内容を参照し、ＤＭＡ転送をいずれの方向へ行うか
決定し（７−１０）、もしバッファ９−１〜９−３から
他の要素（Ｉ／Ｏ）への転送なら７−１１から７−１２
へ進んで、バッファ９−１〜９−３のうちの選択してい
るバッファに対しリード信号ＲＤを与え、逆に他の要素
（Ｉ／Ｏ）からバッファ９−１〜９−３への転送ならば
７−１３に進み、当該バッファに対してライト信号ＷＲ
を与える。Next, it is determined whether CH4 of the address register 104 is selected and the value of the transfer counter provided for CH4 is "0" (7-8). Here, if CH4 is selected and the value of the transfer counter is "0", that is, after the transfer of only the amount of data to be transferred by CH4 is completed, even if there is a transfer request, the transfer is stopped. Without performing, the process returns to 7-5, and the routine of 7-5 to 7-8 is repeated. If CH4 is not selected or the transfer counter value is not "0" even if CH4 is selected, the current address (address register 104) of the selected channel (now, for example, CH2) is selected.
(The content of the current address register of CH2) is output to the address bus (7-9). Then, the control register 10 of the selected channel (now, for example, CH2)
5 to determine in which direction the DMA transfer is to be performed (7-10). If the data is to be transferred from the buffers 9-1 to 9-3 to another element (I / O), the process is performed from 7-11. 7-12
Then, the read signal RD is given to the buffer selected from among the buffers 9-1 to 9-3, and conversely, transfer from another element (I / O) to the buffers 9-1 to 9-3 is performed. If so, the process proceeds to 7-13, and the write signal WR is sent to the buffer.
give.

【００９７】しかる後、回答信号ＤＡＫをアクティブに
する（７−１４）。その結果、いまの場合、Ｔｒ２の音
声入出力装置８−２は、６−４、６−５（図６）の処理
によって、サンプリングした音声データをデータバスに
送出し、バッファ９−２のカレントアドレスのエリア
に、ＤＭＡコントローラ１０が書込むことになる（図１
０参照）。After that, the answer signal DAK is activated (7-14). As a result, in this case, the audio input / output device 8-2 of the Tr2 sends the sampled audio data to the data bus by the processing of 6-4 and 6-5 (FIG. 6), and outputs the current data of the buffer 9-2. The DMA controller 10 writes data in the address area (FIG. 1).
0).

【００９８】７−１５では、データ転送が終了したの
で、上記リード信号ＲＤ又はライト信号ＷＲ、回答信号
ＤＡＫをインアクティブにし、７−１６で当該チャンネ
ル（いまＣＨ２）のカレントアドレス（図２のアドレス
レジスタ１０４内）の内容を＋１とし、バッファの最終
アドレス到達の後はバッファ開始アドレスにリセットさ
せる。この７−１６の動作により、バッファ９−１〜９
−３に対して新たなサンプリング音声データが書込まれ
る都度、あるいは新たに音声データが読出される都度、
アップカウントまたはバッファ開始アドレスにリセット
されることになる。そして、７−１６の処理の後、７−
１へもどる。In the step 7-15, since the data transfer has been completed, the read signal RD or the write signal WR and the answer signal DAK are made inactive, and in the step 7-16, the current address (the address in FIG. (In the register 104) is set to +1 and after reaching the final address of the buffer, the buffer is reset to the buffer start address. By the operation of 7-16, the buffers 9-1 to 9
-3, each time new sampled audio data is written, or each time new audio data is read out,
It will be reset to the up-count or buffer start address. Then, after the processing of 7-16, 7-
Return to 1.

【００９９】先程の状態では、Ｔｒ２とＴｒ３との音声
入出力装置８−２、８−３よりデータ転送要求がＤＭＡ
コントローラ１０に対してなされており、これまでにＴ
ｒ２についてのみデータ転送の実行をしたのであるから
続く７−５においてはＹＥＳの判断がなされる。以下Ｔ
ｒ３に関して、音声入出力装置８−３からバッファ９−
３の方向へのデータ転送が、７−７〜７−１１、７−１
３〜７−１６を実行することにより上記した場合と同様
にしてなされる。In the above state, the data transfer request from the audio input / output devices 8-2 and 8-3 for Tr2 and Tr3 is DMA
Has been done for the controller 10 and so far T
Since the data transfer has been executed only for r2, YES is determined in the following 7-5. Below T
Regarding r3, the voice input / output device 8-3 sends the buffer 9-
The data transfer in the direction of 3 is 7-7 to 7-11 and 7-1.
By executing the steps 3 to 7-16, the processing is performed in the same manner as described above.

【０１００】このようなデータ転送が完了すると７−５
から７−１７に進み、ＤＭＡ可能信号を“０”（インア
クティブ）にして、ＤＭＡユニット内のデータバス、ア
ドレスバスをＤＭＡコントローラ１０が専有するのを中
止し、ＣＰＵ１からのアクセスを受付けられるようにす
る。When such data transfer is completed, 7-5
To 7-17, the DMA enable signal is set to "0" (inactive), the DMA controller 10 stops occupying the data bus and the address bus in the DMA unit, and the access from the CPU 1 can be accepted. To

【０１０１】以上Ｔｒ２、Ｔｒ３に関し、音声入出力装
置８−２、８−３から夫々対応するバッファ９−２、９
−３へのデータ転送について説明したが、Ｔｒ１につい
ては、逆に、バッファ９−１から音声入出力装置８−１
へのデータ転送がＤＭＡコントローラ１０によってなさ
れる。As for Tr2 and Tr3, the audio input / output devices 8-2 and 8-3 transmit the corresponding buffers 9-2 and 9-3, respectively.
The data transfer to the audio input / output device 8-1 has been described above.
Is transferred by the DMA controller 10.

【０１０２】ＣＰＵ１は、動作中のトラックに対応する
バッファ９−１〜９−３とハードディスク１２との間の
データ転送を各トラック毎に順番に行うようになり、各
トラック毎に、前回のデータ転送（ブロック転送）に続
くデータ転送を行うようになる。図１０の例では、例え
ばＴｒ１については、ハードディスク１２から、図示の
スタートアドレス（ＣＨ１）とカレントアドレス（ＣＨ
１）の間の空白部分に対応するデータ量の転送をこれか
ら行うようになる（他のトラックについてもデータ転送
の方向は逆であるが、同様の制御によることは明らかで
ある）。なお、プレイモードのバッファ（９−１が該
当）およびレコードモードのバッファ（９−２、９−３
が該当）では斜線部分が音声入力されたデータ部分に対
応する。The CPU 1 performs data transfer between the buffers 9-1 to 9-3 corresponding to the operating track and the hard disk 12 in order for each track. Data transfer following transfer (block transfer) is performed. In the example of FIG. 10, for example, for the Tr1, the start address (CH1) and the current address (CH1)
The data amount corresponding to the blank portion during 1) will be transferred from now on (the data transfer direction is also reversed for other tracks, but it is clear that the same control is performed). Note that the play mode buffer (9-1 corresponds) and the record mode buffer (9-2, 9-3)
), The shaded portion corresponds to the data portion where the voice is input.

【０１０３】ＤＭＡコントローラ１０では、７−５にお
いてＨＤコントローラ１１から転送要求があることを検
知すると、上記した場合と同様にして、７−６〜７−１
０を実行した後、バッファ９−１〜９−３からハードデ
ィスク１２方向へのデータ転送の要求か、ハードディス
ク１２からバッファ９−１〜９−３方向へのデータ転送
の要求か７−１１において判断し、前者ならば７−１２
へ、後者ならば７−１３へ進んだ後、７−１４〜７−１
６の各処理を実行する。このとき、１回の転送操作で、
例えば１サンプル分のデジタル音声データの転送がなさ
れるので、この７−５〜７−１６の動作を複数回くりか
えし実行して、ブロック転送がなされる。このハードデ
ィスク１２とバッファ９−１〜９−３とのデータ転送に
ついては、ＨＤコントローラ１１の動作も大きく関連す
るので、後に更に説明する。When the DMA controller 10 detects that there is a transfer request from the HD controller 11 in 7-5, the DMA controller 10 executes 7-6 to 7-1 in the same manner as described above.
After executing 0, it is determined in 7-11 whether the request is for data transfer from the buffers 9-1 to 9-3 toward the hard disk 12 or the request for data transfer from the hard disk 12 to the buffers 9-1 to 9-3. And the former is 7-12
, If the latter, proceed to 7-13, then 7-14 to 7-1
6 are executed. At this time, with one transfer operation,
For example, since digital audio data for one sample is transferred, the operations of steps 7-5 to 7-16 are repeated a plurality of times to perform block transfer. The data transfer between the hard disk 12 and the buffers 9-1 to 9-3 will be further described later because the operation of the HD controller 11 is also greatly related.

【０１０４】そして、ＤＭＡ転送が完了すると、要求信
号ＤＲＱ１〜４が到来しなくなり、７−５から７−１７
へ進み、ＤＭＡ可能信号ＤＭＡＥＮＢを“０”（インア
クティブ）とする。When the DMA transfer is completed, the request signals DRQ1 to DRQ4 stop arriving, and 7-5 to 7-17
Then, the DMA enable signal DMAENB is set to "0" (inactive).

【０１０５】＜ＨＤコントローラ１１の動作＞次に、図
８を参照してＨＤコントローラ１１の動作を説明する。
このＨＤコントローラ１１は、ハードロジックによって
も、マイクロプログラム制御によってもよく、いずれに
しても図８の動作フローの機能を実現する。<Operation of HD Controller 11> Next, the operation of the HD controller 11 will be described with reference to FIG.
The HD controller 11 may be controlled by hard logic or microprogram control, and in any case, implements the function of the operation flow of FIG.

【０１０６】まず、ＣＰＵ１から指定信号ＣＳが与えら
れているか判断する（８−１）。これは、ＣＰＵ１のイ
ンタラプトルーチンにて与えられる。ＮＯの場合はもと
にもどるが、ＹＥＳの場合は、８−２に進みＣＰＵ１か
らリード信号ＲＤが与えられているか、ライト信号ＷＲ
が与えられているか判断し、リード時にはＨＤコントロ
ーラ１１内部の指定データ（アドレスレジスタの内容
等）をデータバスを介してＣＰＵ１へ出力する。First, it is determined whether the designation signal CS is given from the CPU 1 (8-1). This is given by the interrupt routine of the CPU 1. In the case of NO, the process returns to the original. In the case of YES, the process proceeds to 8-2 and whether the read signal RD is given from the CPU 1 or the write signal WR
Is determined, and at the time of reading, the designated data (contents of the address register, etc.) in the HD controller 11 is output to the CPU 1 via the data bus.

【０１０７】また、ライト信号ＷＲが与えられていると
きは８−２から８−４に進み、今回ＤＭＡコントローラ
１０のチャンネルＣＨ４にてＤＭＡ転送するバッファと
ハードディスク１２とのデータ転送方向を設定し、８−
５にて、アクセスするハードディスク１２のアクセスポ
イントを設定する。これは、ＣＰＵ１がＲＡＭ３から得
ている当該トラックのディスクアクセスポインタによ
る。When the write signal WR is given, the process goes from 8-2 to 8-4, and the data transfer direction between the hard disk 12 and the buffer for DMA transfer on the channel CH4 of the DMA controller 10 this time is set. 8-
At 5, the access point of the hard disk 12 to be accessed is set. This is based on the disk access pointer of the track obtained by the CPU 1 from the RAM 3.

【０１０８】続いて８−６において、転送データ数（デ
ジタル音声データ数）をＨＤコントローラ１１の内部カ
ウンタに設定する。この転送データ数は、ＣＰＵ１のイ
ンタラプトルーチンの中にて得ている。Subsequently, in step 8-6, the number of transfer data (the number of digital audio data) is set in the internal counter of the HD controller 11. This transfer data number is obtained in the interrupt routine of the CPU 1.

【０１０９】このように、８−４〜８−６を実行するこ
とによってＣＰＵ１の制御のもとでＨＤコントローラ１
１はプログラムされ、その後ＨＤコントローラ１１はＤ
ＭＡコントローラ１０に対しデータ転送の要求をする
（８−７）。このことからも理解されるとおり、ＣＰＵ
１は、ＨＤコントローラ１１からインタラプト信号ＩＮ
Ｔを受けると、次のトラックに対応する（つまり、いま
Ｔｒ１〜Ｔｒ３は全て動作中とすると、Ｔｒ１、Ｔｒ
２、Ｔｒ３、Ｔｒ１……の順で）ＤＭＡ転送の設定、制
御をＤＭＡコントローラ１０に対し実行し、ＨＤコント
ローラ１１をプログラムする。その後、ＣＰＵ１はＨＤ
コントローラ１１とＤＭＡコントローラ１０とから離れ
て、相互のインタラクションで実際のＤＭＡ転送を実行
させる。As described above, by executing 8-4 to 8-6, the HD controller 1 is controlled under the control of the CPU 1.
1 is programmed, then the HD controller 11
Requests data transfer to the MA controller 10 (8-7). As understood from this, CPU
1 is an interrupt signal IN from the HD controller 11.
When receiving T, it corresponds to the next track (that is, if all of Tr1 to Tr3 are now in operation, Tr1, Tr3
.. (In the order of 2, Tr3, Tr1...), The setting and control of the DMA transfer are executed for the DMA controller 10, and the HD controller 11 is programmed. After that, CPU1
Apart from the controller 11 and the DMA controller 10, the actual DMA transfer is executed by mutual interaction.

【０１１０】ＨＤコントローラ１１は８−７の次に８−
８へ進み、ＤＭＡコントローラ１０から回答信号ＤＡＣ
Ｋ（ＤＡＫ４）を受けとる（図７、７−１４参照）まで
８−８をくりかえす。The HD controller 11 sets 8-7 after 8-7.
8 and the answer signal DAC from the DMA controller 10
8-8 are repeated until K (DAK4) is received (see FIG. 7, 7-14).

【０１１１】８−８の判断がＹＥＳとなると、８−９に
進み、ＤＭＡコントローラ１０のＣＨ４の動作によっ
て、１サンプルのデジタル音声データの転送が行われ、
８−６にて設定した転送カウンタを１だけダウンカウン
トする（８−１０）。続く８−１１において、予め設定
しておいた転送データ数分のデータ転送が完了したか上
記転送カウンタの内容に従ってジャッジし、ＮＯならば
再び８−８へもどる。従って、ＤＭＡコントローラ１０
においては、ＨＤコントローラ１１から設定したデータ
数の転送（ブロック転送）が終了するまで、転送要求Ｄ
ＲＱ４を続けて受けとることになり、この転送要求に従
って７−５〜７−１６の処理（図７）を実行し、それに
応答する形でＨＤコントローラ１１側では８−８〜８−
１１の処理を実行する。If the determination in 8-8 is YES, the process proceeds to 8-9, where the operation of CH4 of the DMA controller 10 transfers one sample of digital audio data.
The transfer counter set in 8-6 is counted down by 1 (8-10). In the following 8-11, judgment is made according to the contents of the transfer counter as to whether the data transfer for the preset number of transfer data is completed, and if NO, the process returns to 8-8 again. Therefore, the DMA controller 10
, The transfer request D until the transfer (block transfer) of the number of data set from the HD controller 11 is completed.
RQ4 is continuously received, and the processes of 7-5 to 7-16 (FIG. 7) are executed in accordance with the transfer request, and the HD controller 11 responds to the request by executing 8-8 to 8-
11 is executed.

【０１１２】そして転送終了が８−１１にて判断される
と、８−１２に進み、ＨＤコントローラ１１からＤＭＡ
コントローラ１０に対してのデータ転送の要求ＤＲＥＱ
（ＤＲＱ４）を“０”（インアクティブ）とする。そし
て、次のトラックに関してハードディスク１２とバッフ
ァ９−１〜９−３のいずれかとのデータ転送を行わせる
ために、ＨＤコントローラ１１はＣＰＵ１へインタラプ
ト信号ＩＮＴを与える（８−１３）。これに応答して、
ＣＰＵ１はインタラプトルーチンを実行することは上述
したとおりである。When the end of the transfer is determined in 8-11, the process proceeds to 8-12, in which the HD controller 11
Request DREQ for data transfer to controller 10
(DRQ4) is set to “0” (inactive). Then, the HD controller 11 supplies an interrupt signal INT to the CPU 1 to cause the data transfer between the hard disk 12 and any of the buffers 9-1 to 9-3 for the next track (8-13). In response,
The CPU 1 executes the interrupt routine as described above.

【０１１３】尚、上述したように、歌詞を用いて音声デ
ータを編集するのに代えて、歌詞を伴わない曲に対して
は、ユーザが理解できるテキストを用いるようにするこ
とができる。例えばベートーベン作曲の第９交響曲の冒
頭を「ジャジャジャジャーン」とするなどしてもよい。As described above, instead of using the lyrics to edit the audio data, text that can be understood by the user can be used for songs that do not accompany the lyrics. For example, the beginning of the ninth symphony composed by Beethoven may be "Jajajajan".

【０１１４】[0114]

【発明の効果】本発明によれば、テキストデータを編集
する毎に、記録手段に記録された音声データの内から、
編集されたテキストデータに対応する区間が設定され、
それに応じて各区間毎のアドレス情報が第１のテーブル
に記憶される。そして、編集後のテキストデータに対応
して、第１のテーブルに記憶される各区間の内から再生
区間およびその順序が第２のテーブルに記憶され、この
第２のテーブルに記憶された再生区間およびその順序を
参照して、第１のテーブルから該当する区間のアドレス
情報を抽出し、これに従って前記編集後のテキストデー
タに対応した音声データを記録手段から読み出して再生
するので、テキストデータの編集に応じて、あたかも自
動的に音声データが編集されたかのように再生し得る結
果、編集操作が極めて容易になる、という効果を奏す
る。According to the present invention, text data is edited.
Every time, from the audio data recorded in the recording means,
A section corresponding to the edited text data is set,
Accordingly, the address information of each section is stored in the first table.
Is stored. And corresponding to the edited text data
Then, playback is performed from each section stored in the first table.
The intervals and their order are stored in a second table,
The playback sections stored in the second table and their order are
Refer to the address of the corresponding section from the first table
Information and extract the edited text data accordingly.
Since the audio data corresponding to the data is read out from the recording means and reproduced, the editing operation becomes extremely easy as a result of being able to automatically reproduce as if the audio data was edited in response to the editing of the text data. It works.

【０１１５】[0115]

【０１１６】[0116]

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のデジタルレコーダの一実施例の全体構
成を示すブロック図である。FIG. 1 is a block diagram showing an overall configuration of a digital recorder according to an embodiment of the present invention.

【図２】図１のＤＭＡコントローラの要部の具体例を示
すブロック図である。FIG. 2 is a block diagram showing a specific example of a main part of the DMA controller of FIG. 1;

【図３】図１のＣＰＵのメインルーチンを示すフローチ
ャートである。FIG. 3 is a flowchart illustrating a main routine of a CPU in FIG. 1;

【図４】図１のＣＰＵのインタラプトルーチンを示すフ
ローチャートである。FIG. 4 is a flowchart showing an interrupt routine of the CPU of FIG. 1;

【図５】図４に示したインタラプトルーチンにおけるス
テップ４−２のより詳細な処理を説明するためのフロー
チャートである。FIG. 5 is a flowchart illustrating a more detailed process of step 4-2 in the interrupt routine shown in FIG. 4;

【図６】図１の音声入出力装置８−１〜８−３の動作を
示すフローチャートである。6 is a flowchart showing the operation of the audio input / output devices 8-1 to 8-3 in FIG.

【図７】図１のＤＭＡコントローラの動作を示すフロー
チャートである。FIG. 7 is a flowchart illustrating an operation of the DMA controller of FIG. 1;

【図８】図１のＨＤコントローラの動作を示すフローチ
ャートである。FIG. 8 is a flowchart showing an operation of the HD controller of FIG. 1;

【図９】図３のステップ３−１９のより詳細な処理を説
明するフローチャートである。FIG. 9 is a flowchart illustrating a more detailed process of step 3-19 in FIG. 3;

【図１０】図１のデジタルレコーダの全体的な動作を示
す概念図である。FIG. 10 is a conceptual diagram showing an overall operation of the digital recorder in FIG.

【図１１】ハードディスクに記録される音声データの例
を説明する図である。FIG. 11 is a diagram illustrating an example of audio data recorded on a hard disk.

【図１２】テンポデータの例を説明する図である。FIG. 12 is a diagram illustrating an example of tempo data.

【図１３】歌詞を編集する操作を説明する図である。FIG. 13 is a diagram illustrating an operation of editing lyrics.

【図１４】図１の実施例におけるイベントテーブルとイ
ベントシーケンステーブルの一例を示した説明図であ
る。FIG. 14 is an explanatory diagram showing an example of an event table and an event sequence table in the embodiment of FIG.

【図１５】１つの音節に対する編集例を説明する図であ
る。FIG. 15 is a diagram illustrating an editing example for one syllable.

【図１６】異なるトラックのリンク編集を説明する図で
ある。FIG. 16 is a diagram illustrating link editing of different tracks.

【図１７】データを削除または挿入した場合のイベント
の断片を説明する図である。FIG. 17 is a diagram illustrating a fragment of an event when data is deleted or inserted.

【図１８】歌詞に対応するアドレスにより編集する場合
の操作を説明する図である。FIG. 18 is a diagram illustrating an operation in the case of editing with an address corresponding to lyrics.

【符号の説明】[Explanation of symbols]

１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ８−１、８−２、８−３ 音声入出力装置 ９−１、９−２、９−３ バッファ １０ ＤＭＡコントローラ １１ ＨＤコントローラ １２ ハードディスク １３ デコーダ １４、１５ アンドゲート １６ インバータ ３１ 外部ビートカウンタ ３２ システムクロック DESCRIPTION OF SYMBOLS 1 CPU 2 ROM 3 RAM 8-1, 8-2, 8-3 Audio input / output device 9-1, 9-2, 9-3 Buffer 10 DMA controller 11 HD controller 12 Hard disk 13 Decoder 14, 15 AND gate 16 Inverter 31 External beat counter 32 System clock

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 27/00 G06F 19/00 G10L 13/00 Continuation of the front page (58) Field surveyed (Int. Cl. ⁷ , DB name) G11B 27/00 G06F 19/00 G10L 13/00

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 音声データを記録する記録手段と、 前記音声データに対応したテキストデータを記憶する記
憶手段と、この記憶手段に記憶されるテキストデータを編集する毎
に、前記記録手段に記録された音声データの内から、編
集されたテキストデータに対応する区間を設定する区間
設定手段と、 前記記録手段上での記録位置を表す情報であって、前記
区間設定手段により設定される各区間毎のアドレス情報
をそれぞれ記憶する 第１のテーブルと、編集後のテキストデータに対応して、前記第１のテーブ
ルに記憶される各区間の内から再生区間およびその順序
を記憶する 第２のテーブルと、この第２のテーブルに記憶される再生区間およびその順
序を参照して前記第１のテーブルから該当する区間のア
ドレス情報を抽出し、これに従って前記編集後のテキス
トデータに対応した音声データを前記記録手段から読み
出して 再生する再生手段とを備えることを特徴とするデ
ジタルレコーダ。1. A recording device for recording voice data, a storage device for storing text data corresponding to the voice data, and each time the text data stored in the storage device is edited.
From among the audio data recorded in the recording means,
Section to set section corresponding to collected text data
Setting means, and information indicating a recording position on the recording means,
Address information for each section set by the section setting means
And the first table corresponding to the edited text data.
Playback sections and their order from each section stored in the
, A playback section stored in the second table, and the order thereof.
Referring to the introduction, from the first table,
The dress information is extracted and the edited text is
Read the audio data corresponding to the
And a reproducing means for outputting and reproducing.