JP3228226B2 - Mark edge reproduction circuit of optical disk device - Google Patents
Mark edge reproduction circuit of optical disk deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は光ディスク装置のマ
ークエッジ再生回路に関し、特に、そのベリファイ機能
を改良したマークエッジ再生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mark edge reproducing circuit for an optical disk device, and more particularly to a mark edge reproducing circuit having an improved verify function.
【０００２】[0002]
【従来の技術】図５，図６を参照して、従来の光ディス
ク装置のマークエッジ再生回路について説明する。図５
は、従来の光ディスク装置のマークエッジ再生回路の構
成を示すブロック図であり、図６は、図５中の〜に
相当する信号を示す図である。2. Description of the Related Art A mark edge reproducing circuit of a conventional optical disk device will be described with reference to FIGS. FIG.
FIG. 6 is a block diagram showing a configuration of a mark edge reproducing circuit of a conventional optical disk device. FIG. 6 is a diagram showing signals corresponding to in FIG.
【０００３】まず、従来のマークエッジ再生回路では、
受光素子１より取り込んだＭＯ信号をＡＧＣ回路２（オ
ートゲインコントロール回路）にて増幅し、フィルター
／リミッタ回路３にてノイズ消去を行った後、波形整形
を行い、再生信号を生成する。再生信号は、図６の
上から４段目に示すような信号となる。再生信号は、
第１段微分回路４で微分を行い、１階微分信号を生成
する。１階微分信号は、図６の５段目に示すような波
形となる。１階微分信号をコンパレータ５に導きプラ
ス側規定電圧Ｈ＿ｔｈｒおよびマイナス側規定電圧Ｌ＿
ｔｈｒと比較し、Ｈ＿ｔｈｒを超えている間論理レベル
１となるリーディングイネーブル信号を生成し、Ｌ＿ｔ
ｈｒを超えている間論理レベル１となるトレーリングイ
ネーブル信号を生成する。リーディングイネーブル信号
およびトレーリングイネーブル信号は、図６の上から
６段目と７段目に示す信号となる。すなわち、リーディ
ングイネーブル信号はＬイネーブル−Ａで、トレーデ
ィングイネーブル信号はＴイネーブル−Ｂで示してい
る。１階微分信号をＡＧＣ回路６により増幅し、フィル
ター回路７でノイズ消去したあと第２段微分回路８にて
２階微分信号を生成する。２階微分信号は図３の８
段目の様な波形となる。パルス化回路９は、リーディン
グイネーブル信号−Ａが論理レベル１の期間に、２階
微分信号がゼロクロスするポイントで１ビット分だけ論
理レベルを１とするリーディングエンコードパルス−
Ａを生成し、かつトレーリングイネーブル信号が論理レ
ベル１の期間に２階微分信号がゼロクロスするポイント
で１ビット分だけ論理レベルを１とするトレーリングエ
ンコードパルス−Ｂを生成する。リーディングエンコ
ードパルス−Ａおよびトレーリングエンコードパルス
−Ｂは、図６の上から１０，１１段目に示すように、
それぞれ、Ｌエンコードパルス−Ａ，Ｔエンコードパ
ルス−Ｂとして示している。ＰＬＬ回路１０は、リー
ディングエンコードパルス−Ａおよびトレーリングエ
ンコードパルス−Ｂの同期を取る。合成回路１１は、
リーディングエンコードパルス−Ａの論理レベル１へ
の反転に同期し再生データの論理レベルを１に反転し、
トレーリングエンコードパルス−Ｂの論理レベル１へ
の反転に同期し再生データの論理レベルを０に反転し再
生データを生成する。エラー訂正回路１２は、再生デー
タより記録データを抽出した上でＥＣＣ，ＣＲＣ訂正を
行い、バッファーに転送する。ライト後のベリファイ処
理ではバッファーへのデータ転送は伴わないが、再生
（リード）不良を防止するため、エラー検出を厳しくす
る手段が講じられる。一例として４倍容量の１０２４Ｂ
ｙｔｅ／ｓｅｃｔｏｒ媒体の場合、１セクターでのＥＣ
Ｃ訂正数が８０バイト、インターリーブ当たり訂正数が
８まではエラー訂正可能であるが、ベリファイでは通常
ＥＣＣ訂正数が５０、インターリーブ当たりが５を超え
た場合をベリファイエラーとしてライトリトライを行う
などの手段が講じられている。First, in a conventional mark edge reproducing circuit,
The MO signal received from the light receiving element 1 is amplified by the AGC circuit 2 (auto gain control circuit), noise is eliminated by the filter / limiter circuit 3, and then the waveform is shaped to generate a reproduced signal. The reproduced signal is a signal as shown in the fourth row from the top in FIG. The playback signal is
The first-stage differentiating circuit 4 performs differentiation to generate a first-order differential signal. The first-order differential signal has a waveform as shown in the fifth stage in FIG. The first-order differential signal is led to the comparator 5, and the plus-side prescribed voltage H_thr and the minus-side prescribed voltage L_
thr, and generates a reading enable signal having a logic level 1 while exceeding H_thr,
A trailing enable signal that is at logic level 1 while exceeding hr is generated. The reading enable signal and the trailing enable signal are signals shown in the sixth and seventh stages from the top in FIG. That is, the leading enable signal is indicated by L enable-A, and the trading enable signal is indicated by T enable-B. The first-order differential signal is amplified by the AGC circuit 6, noise is eliminated by the filter circuit 7, and the second-order differential circuit 8 generates the second-order differential signal. The second derivative signal is 8 in FIG.
The waveform is as shown at the top. The pulsing circuit 9 reads the leading encode pulse that sets the logic level to 1 by one bit at the point where the second order differential signal crosses zero while the reading enable signal -A is at the logic level 1.
A is generated, and a trailing encode pulse -B is generated in which the logic level is set to 1 by one bit at the point where the second derivative signal crosses zero while the trailing enable signal is at logic level 1. As shown in the 10th and 11th stages from the top in FIG.
These are shown as L encode pulse-A and T encode pulse-B, respectively. The PLL circuit 10 synchronizes the leading encode pulse-A and the trailing encode pulse-B. The synthesis circuit 11
The logical level of the reproduced data is inverted to 1 in synchronization with the inversion of the leading encode pulse -A to the logical level 1,
In synchronization with the inversion of the trailing encode pulse -B to the logical level 1, the logical level of the reproduced data is inverted to 0 to generate the reproduced data. The error correction circuit 12 performs ECC and CRC correction after extracting recording data from the reproduction data, and transfers the data to a buffer. The verify process after writing does not involve data transfer to the buffer, but measures are taken to make error detection strict in order to prevent reproduction (read) failure. As an example, 1024B of 4 times capacity
EC in one sector in case of yte / sector media
Error correction is possible when the number of C corrections is 80 bytes and the number of corrections per interleave is up to eight. Has been taken.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来のベリフ
ァイの方法は、不安定で、ライトベリファイではエラー
が発生しなかったが、リードでエラーが発生するなどの
問題を起こすことが多く、有効なベリファイ方法の開発
が望まれていた。The above-described conventional verifying method is unstable, and no error occurs in the write verifying. However, it often causes problems such as an error in the reading, and is effective. The development of a verification method was desired.
【０００５】また、従来のベリファイ方法の不安定原因
を鋭意調査を行った結果、ベリファイ時のスレッシュホ
ルドレベルを挟んで訂正数が大きく変化し、従って、ベ
リファイをＥＣＣ訂正数やインターリーブ当たりの最大
訂正数だけでリードと差別化することは問題であること
が解った。Further, as a result of diligent investigation into the cause of the instability of the conventional verify method, the number of corrections greatly changes across the threshold level at the time of verification. Differentiating from leads by numbers alone proved to be a problem.
【０００６】そこで、本発明の目的は、ベリファイ時に
１階微分信号を増幅率一定の定倍率増幅回路を通過させ
ることができるように切り替え回路を設けることで、リ
ードに比べ再生能力を落とし、確実に欠陥セクターを検
出し排除できるようにし、光ディスク装置のリードの安
定化をすることにある。Accordingly, an object of the present invention is to provide a switching circuit so that a first-order differential signal can be passed through a constant-magnification amplifier circuit with a constant amplification factor during verification, thereby lowering the reproduction capability as compared with a lead, and ensuring the reproduction performance. Another object of the present invention is to make it possible to detect and eliminate defective sectors and to stabilize the read of the optical disk device.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明の光ディスク装置のマークエッジ再生回路
は、受光素子より取り込んだ信号（ＭＯ信号）を増幅す
る第１のＡＧＣ回路（オートゲインコントロール回路）
と、増幅された信号のノイズを消去するフィルター回路
と、増幅された信号を波形整形して再生信号を生成する
リミッター回路と、再生信号を微分して１階微分信号を
生成する第１段微分回路と、１階微分信号と規定電圧値
とを比較し、所定の論理レベルとなる信号を生成するコ
ンパレータ回路と、１階微分信号を、振り分ける切り替
え回路と、切り替え回路の後段にあり１階微分信号を一
定電圧に増幅する第２のＡＧＣ回路と、切り替え回路の
後段にあり一定倍率で増幅する定倍率増幅回路と、第２
のＡＧＣ回路または定倍率増幅回路で増幅された１階微
分信号のノイズを消去するフィルター回路と、増幅され
た信号をさらに微分して２階微分信号を生成する第２段
微分回路と、２階微分信号をパルス化するパルス化回路
と、パルス化された信号のＰＬＬ同期を取るＰＬＬ回路
と、パルスの論理レベル１への反転に同期し、再生デー
タの論理レベルを反転して再生データを生成する合成回
路と、再生データより記録データを抽出した上でエラー
訂正を行うエラー訂正回路と、エラー訂正されたデータ
を格納するバッファとを備え、切り替え回路が、リード
時には第２のＡＧＣ回路に、ベリファイ時には増幅率一
定の定倍率増幅回路に切り替え、リード時に比べ再生能
力を落とし、確実に欠陥セクターを検出し排除できるよ
うにしたことを特徴とする。In order to achieve the above object, a mark edge reproducing circuit of an optical disk apparatus according to the present invention comprises a first AGC circuit (auto gain) for amplifying a signal (MO signal) received from a light receiving element. Control circuit)
A filter circuit for eliminating noise of the amplified signal, a limiter circuit for shaping the waveform of the amplified signal to generate a reproduction signal, and a first-stage differentiation for differentiating the reproduction signal to generate a first-order differential signal Circuit, a comparator circuit for comparing the first-order differential signal with a specified voltage value to generate a signal having a predetermined logic level, a switching circuit for distributing the first-order differential signal, and a first-order differential located downstream of the switching circuit. A second AGC circuit that amplifies the signal to a constant voltage, a constant-magnification amplifier circuit that is provided at a subsequent stage of the switching circuit and amplifies at a constant magnification,
A filter circuit for eliminating noise of the first-order differential signal amplified by the AGC circuit or the constant-magnification amplifier circuit; a second-stage differential circuit for further differentiating the amplified signal to generate a second-order differential signal; A pulse circuit for pulsing the differentiated signal, a PLL circuit for synchronizing the pulsed signal with PLL, and synchronizing the inversion of the pulse to the logical level 1 to invert the logical level of the reproduced data to generate the reproduced data And a buffer for storing error-corrected data. The switching circuit includes a second AGC circuit for reading data. Switching to a constant-magnification amplifier circuit with a constant amplification rate during verification, lowering the reproduction capability compared to when reading, so that defective sectors can be reliably detected and eliminated. To.
【０００８】また、コンパレータが、プラス側規定電圧
とマイナス側規定電圧とを比較し、プラス側規定電圧を
超えている間論理レベル１（間隔が１ビット）となるリ
ーディングイネーブル信号を生成し、マイナス側規定電
圧を超えている間論理レベル１となるトレーリングイネ
ーブル信号を生成するのが好ましい。Further, the comparator compares the plus-side prescribed voltage with the minus-side prescribed voltage, and generates a reading enable signal having a logic level 1 (interval of 1 bit) while the voltage exceeds the plus-side prescribed voltage. It is preferable to generate a trailing enable signal that is at logic level 1 while the specified voltage is exceeded.
【０００９】さらに、パルス化回路が、リーディングイ
ネーブル信号が論理レベル１の期間に２階微分信号がゼ
ロクロスするポイントで１ビット分だけ論理レベルを１
とするリーディングエンコードパルスを生成し、トレー
リングイネーブル信号が論理レベル１の期間に２階微分
信号がゼロクロスするポイントで１ビット分だけ論理レ
ベルを１とするトレーリングエンコードパルスを生成す
るのが好ましい。Further, the pulsing circuit changes the logic level by one bit at the point where the second derivative signal crosses zero while the leading enable signal is at the logic level of one.
It is preferable to generate a leading encode pulse that sets the logic level to 1 by one bit at the point where the second-order differential signal crosses zero while the trailing enable signal is at the logic level 1.
【００１０】またさらに、合成回路が、リーディングエ
ンコードパルスの論理レベル１への反転に同期し再生デ
ータの論理レベルを１に反転し、トレーリングエンコー
ドパルスの論理レベル１への反転に同期し再生データの
論理レベルを０に反転し再生データを生成するのが好ま
しい。Furthermore, the synthesizing circuit inverts the logical level of the reproduced data to 1 in synchronization with the inversion of the leading encode pulse to the logical level 1, and reproduces the reproduced data in synchronism with the inversion of the trailing encode pulse to the logical level 1. Is preferably inverted to 0 to generate reproduced data.
【００１１】また、エラー訂正回路が、再生データが４
倍容量の１０２４バイト／セクタの媒体の場合、１セク
ターでのＥＣＣ訂正数が８０バイト、インターリーブ当
たり訂正数が８まではエラー訂正可能とするのが好まし
い。Further, the error correction circuit determines that the reproduced data is 4
In the case of a medium having a double capacity of 1024 bytes / sector, it is preferable that error correction can be performed up to an ECC correction number of 80 bytes in one sector and up to eight corrections per interleave.
【００１２】さらに、エラー訂正回路が、ライト後に行
われるベリファイ時ではエラー訂正のスレシュホルドを
訂正数よりも低く設定するのが好ましい。Further, it is preferable that the error correction circuit sets the error correction threshold lower than the number of corrections at the time of verification performed after writing.
【００１３】またさらに、エラー訂正回路が、訂正数が
５０、インターリーブ当たり訂正数が５を超えた場合を
ベリファイエラーと設定するのが好ましい。Further, it is preferable that the error correction circuit sets a verify error when the number of corrections exceeds 50 and the number of corrections per interleave exceeds 5.
【００１４】また、エラー訂正回路が、エラー訂正後の
データはバッファーに転送し、ベリファイ時にはデータ
転送を行わないのが好ましい。It is preferable that the error correction circuit transfers the error-corrected data to a buffer and does not perform data transfer at the time of verification.
【００１５】以上説明したように、本発明による光ディ
スク装置は、受光素子より取り込んだ信号（ＭＯ信号）
を増幅するＡＧＣ回路（オートゲインコントロール回
路）と、増幅した信号のノイズを消去するフィルター回
路と、信号を整形するリミッター回路と、信号から微分
信号（１階微分信号）を生成する微分回路と、１階微分
信号と規定電圧値を比較し１階微分信号がプラス側規定
電圧を超えている間だけ論理レベル１となる信号（リー
ディングイネーブル信号）を生成し、かつマイナス側規
定電圧を超えている間だけ論理レベル１となる信号（ト
レーリングイネーブル信号）を生成するコンパレータ回
路と、１階微分信号を後段のＡＧＣ回路か定倍率増幅回
路かに振り分ける切り替え回路と、切り替え回路の後段
にあり１階微分信号を一定電圧に増幅するＡＧＣ回路
と、同様に切り替え回路の後段にあり一定倍率で増幅す
る定倍率増幅回路と、ＡＧＣ回路か定倍率増幅回路で増
幅した１階微分信号のノイズを消去するフィルター回路
と、ノイズ消去された１階微分信号をさらに微分する第
２の微分回路と、リーディングイネーブル信号が論理レ
ベル１にある期間で第２の微分回路により生成された信
号（２階微分信号）がゼロクロスしたポイントで論理レ
ベルを１にする（間隔１ビット）リーディングエンコー
ドパルスを生成し、かつトレーリングイネーブル信号が
論理レベル１にある期間で２階微分信号がゼロクロスし
たポイントで論理レベルを１にする（間隔１ビット）ト
レーリングエンコードパルスを生成するパルス化回路
と、パルス信号にＰＬＬ同期を掛けるＰＬＬ回路と、リ
ーディングエンコードパルスの論理レベル１への反転に
同期し再生データの論理レベルを１に反転し、トレーリ
ングエンコードパルスの論理レベル１への反転に同期し
再生データの論理レベルを０に反転する合成回路と、合
成データから記録データを抽出した上でＥＣＣ、ＣＲＣ
訂正を行うエラー訂正回路と、エラー訂正したデータを
格納するバッファーとで構成するマークエッジ再生回路
を有しており、切り替え回路をリード動作モードでは１
階微分信号をＡＧＣ回路で増幅する様に切り替え、ベリ
ファイ動作モード時には１階微分信号を定倍率増幅回路
で増幅する様に切り替える様制御を行うことができるこ
とを特徴とする。As described above, in the optical disk device according to the present invention, the signal (MO signal) received from the light receiving element is used.
AGC circuit (auto gain control circuit) for amplifying the signal, a filter circuit for eliminating noise of the amplified signal, a limiter circuit for shaping the signal, a differentiation circuit for generating a differential signal (first-order differential signal) from the signal, The first-order differential signal is compared with a specified voltage value to generate a signal (reading enable signal) having a logic level 1 only while the first-order differential signal exceeds the specified voltage on the positive side, and exceeds the specified voltage on the negative side. A comparator circuit that generates a signal (trailing enable signal) having a logic level 1 only during the interval, a switching circuit that distributes the first-order differential signal to an AGC circuit or a constant-magnification amplifier circuit at the subsequent stage, An AGC circuit for amplifying the differentiated signal to a constant voltage, a constant-magnification amplifier circuit similarly provided at a subsequent stage of the switching circuit for amplifying at a constant magnification, A filter circuit for eliminating noise of the first-order differential signal amplified by the GC circuit or the constant-magnification amplifier circuit, a second differentiator for further differentiating the noise-eliminated first-order differential signal, and a reading enable signal having a logic level of 1 In a certain period, the signal generated by the second differentiating circuit (second-order differential signal) generates a leading encode pulse that sets the logic level to 1 (interval 1 bit) at a point where the signal crosses zero, and the trailing enable signal has a logic level. A pulsing circuit that generates a trailing encode pulse that sets the logic level to 1 (interval 1 bit) at a point where the second-order differential signal crosses zero during a period of 1, a PLL circuit that synchronizes the pulse signal with PLL, and a leading encode Inverts the logic level of the playback data to 1 in synchronization with the inversion of the pulse to logic level 1. A synthesizing circuit for the logic level of synchronization with the reproduced data to the inversion of the logic level 1 of the trailing encoding pulse inverted to 0, ECC on extracting the recording data from the combined data, CRC
It has a mark edge reproduction circuit composed of an error correction circuit for performing correction and a buffer for storing error-corrected data.
It is characterized in that control can be performed so that the differential signal is switched so as to be amplified by the AGC circuit, and in the verify operation mode, the differential signal is switched so as to be amplified by the constant magnification amplifier circuit.
【００１６】また、ベリファイ時には１階微分信号を定
倍率増幅回路で増幅するため、欠陥部での信号の乱れは
大きく、エラー訂正ができない状態とすることができ
る。従って、従来発生していたベリファイでエラーが発
生せずに、リードでエラーが発生するなどの障害を防止
することができる。In addition, since the first-order differential signal is amplified by the constant-magnification amplifier circuit at the time of verification, the disturbance of the signal at the defective portion is large, and error correction cannot be performed. Therefore, it is possible to prevent a failure such as an error occurring in a read operation without causing an error in a verify operation that has conventionally occurred.
【００１７】[0017]
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態について詳細に説明する。Next, an embodiment of the present invention will be described in detail with reference to the drawings.
【００１８】まず、図１，図２を参照して、本発明の実
施の形態の構成について説明する。First, a configuration of an embodiment of the present invention will be described with reference to FIGS.
【００１９】図１は、本発明の光ディスク装置の実施の
形態の構成を示すブロック図であり、図２は、各ブロッ
クでの信号を示す図である。この装置は、受光素子１よ
り取り込んだＭＯ信号をＡＧＣ回路（オートゲインコン
トロール回路）２にて増幅し、フィルター／リミッター
回路３にてノイズ消去を行った後、波形整形を行い、再
生信号を生成する。再生信号は、図２の上から４段
目に示すような信号となる。再生信号は第１段微分回
路４で微分を行い、１階微分信号を生成する。１階微
分信号は図２の５段目に示すような波形となる。１階
微分信号をコンパレータ５に導き、規定電圧Ｈ＿ｔｈ
ｒおよびＬ＿ｔｈｒと比較し、Ｈ＿ｔｈｒを超えている
間論理レベル１となるリーディングイネーブル信号−
Ａを生成し、Ｌ＿ｔｈｒを超えている間論理レベル１と
なるトレーリングイネーブル信号−Ｂを生成する。リ
ーディングイネーブル信号−Ａおよびトレーリングイ
ネーブル信号−Ｂは、それぞれ図２の上から６段目と
７段目に示す信号となる。切り替え回路１３ａは、リー
ド時には１３１側に閉じ、１階微分信号をＡＧＣ回路６
にて増幅し、ベリファイ時には１３２側に閉じて、１階
微分信号を定倍率増幅回路１４にて増幅する様に切り替
わる。切り替え回路１３ｂはベリファイ時に閉じる。定
倍率増幅回路１４の増幅率の平均値を記憶しておきこれ
を利用する。フィルター回路７でノイズ消去したあと、
第２段微分回路８にて２階微分信号を生成する。２階
微分信号は、図２の８段目の様な波形となる。パルス
化回路９は、リーディングイネーブル信号が論理レベル
１の期間に２階微分信号がゼロクロスするポイントで１
ビット分だけ論理レベルを１とするリーディングエンコ
ードパルス−Ａを生成し、かつトレーリングイネーブ
ル信号が論理レベル１の期間に２階微分信号がゼロクロ
スするポイントで１ビット分だけ論理レベルを１とする
トレーリングエンコードパルス−Ｂを生成する。リー
ディングエンコードパルス−Ａおよびトレーリングエ
ンコードパルス−Ｂは，図２の上から１０，１１段目
に示す信号となる。ＰＬＬ回路１０は、リーディングエ
ンコードパルス−Ａおよびトレーリングエンコードパ
ルス−Ｂの同期を取る。合成回路１１は、リーディン
グエンコードパルス−Ａの論理レベル１への反転に同
期し再生データの論理レベルを１に反転し、トレーリン
グエンコードパルス−Ｂの論理レベル１への反転に同
期し再生データの論理レベルを０に反転し再生データを
生成する。エラー訂正回路１２では、再生データより記
録データを抽出した上でエラー訂正を行う。エラー訂正
回路では４倍容量の１０２４Ｂｙｔｅ／ｓｅｃｔｏｒ媒
体の場合、１セクターでのＥＣＣ訂正数が８０バイト、
インターリーブ当たり訂正数が８バイトまではエラー訂
正可能である。これは仕様から得られる数字である。ラ
イト後に行われるベリファイではエラー訂正のスレシュ
ホルドを上記値よりも低く設定するのが望ましく、一例
としてＥＣＣ訂正数が５０バイト、インターリーブ当た
りが５バイトを超えた場合をベリファイエラーと設定し
ている。これは実験で求めた値であり、経験値である。
ベリファイのエラー訂正数を低く設定するのは、リード
が安定に行われるようにするためである。エラー訂正後
のデータはバッファーに転送される。ベリファイ時には
データ転送はない。FIG. 1 is a block diagram showing a configuration of an embodiment of an optical disk apparatus according to the present invention, and FIG. 2 is a diagram showing signals in respective blocks. This device amplifies an MO signal taken in from a light receiving element 1 by an AGC circuit (auto gain control circuit) 2, performs noise elimination by a filter / limiter circuit 3, performs waveform shaping, and generates a reproduced signal. I do. The reproduced signal is a signal as shown in the fourth row from the top in FIG. The reproduced signal is differentiated by a first-stage differentiating circuit 4 to generate a first-order differentiated signal. The first-order differential signal has a waveform as shown in the fifth stage in FIG. The first derivative signal is led to the comparator 5, and the specified voltage H_th
r and L_thr, a reading enable signal which is at logic level 1 while exceeding H_thr.
A is generated, and a trailing enable signal -B that is at logic level 1 while exceeding L_thr is generated. The reading enable signal -A and the trailing enable signal -B are signals shown in the sixth and seventh rows from the top in FIG. 2, respectively. The switching circuit 13a closes to the 131 side at the time of reading, and switches the first-order differential signal to the AGC circuit 6.
In the verification, the signal is closed to the side 132 and switched so that the first-order differential signal is amplified by the constant-magnification amplifier circuit 14. The switching circuit 13b is closed at the time of verification. The average value of the amplification factors of the constant magnification amplifier circuit 14 is stored and used. After removing noise with the filter circuit 7,
A second-order differential circuit 8 generates a second-order differential signal. The second-order differential signal has a waveform like the eighth stage in FIG. The pulsing circuit 9 outputs 1 at the point where the second derivative signal crosses zero during the period when the reading enable signal is at the logic level 1.
A leading encode pulse -A having a logic level of 1 for a bit is generated, and a tray having a logic level of 1 for a bit at the point where the second-order differential signal crosses zero while the trailing enable signal is at the logic level 1 Generate a ring encode pulse -B. The leading encode pulse-A and the trailing encode pulse-B are signals shown at the 10th and 11th stages from the top in FIG. The PLL circuit 10 synchronizes the leading encode pulse-A and the trailing encode pulse-B. The synthesizing circuit 11 inverts the logical level of the reproduced data to 1 in synchronization with the inversion of the leading encode pulse -A to the logical level 1, and synchronizes the logical level of the reproduced data with the logical level 1 of the trailing encode pulse -B. The logic level is inverted to 0 to generate reproduced data. The error correction circuit 12 performs error correction after extracting recorded data from the reproduced data. In the error correction circuit, in the case of a 1024-byte / sector medium having a quadruple capacity, the number of ECC corrections in one sector is 80 bytes,
Error correction is possible up to 8 bytes per interleave. This is a number from the specification. In the verification performed after writing, it is desirable to set the error correction threshold lower than the above value. For example, a verification error is set when the number of ECC corrections exceeds 50 bytes and the interleave exceeds 5 bytes . This is an experimental value and an empirical value.
The reason why the number of verify error corrections is set low is to ensure that reading is performed stably. The data after the error correction is transferred to the buffer. There is no data transfer during verification.
【００２０】上記構成において、ベリファイ時には切り
替え回路１３ａ，１３ｂが働き、定倍率増幅回路１４に
て信号増幅が行われるため媒体面に欠陥などがあり信号
がひずんでいる場合にはその修復は不可能であり、確実
にエラー訂正数オーバーとなってベリファイエラーとす
る事ができる。In the above configuration, the switching circuits 13a and 13b operate at the time of verification, and the signal is amplified by the constant magnification amplifier circuit 14. Therefore, if the medium surface has a defect or the like and the signal is distorted, it cannot be repaired. Therefore, the number of error corrections can be reliably exceeded and a verify error can be obtained.
【００２１】次に、図３，図４は、欠陥部セクタでの測
定結果を示すグラフである。図３は、ＥＣＣ訂正数測定
結果を示し、図４は、インターリーブあたりの最大訂正
数を示すグラフである。それぞれ、本発明のベリファイ
Ｙ，Ｙ’と従来例のベリファイＸ，Ｘ’とをプロットし
たグラフである。また、これらのグラフは、欠陥セクタ
を繰り返し再生したときのエラー訂正数を示したもので
ある。これらの図からも明らかなように、図のＸで示す
従来の回路では、ベリファイ時のスレッシュホルドレベ
ルを挟んで訂正数が大きく変化し、エラー訂正数がばら
ついているのが解る。このことから、ベリファイをＥＣ
Ｃ訂正数やインターリーブ当たりの最大訂正数だけでリ
ードと差別化することは問題であることが解った。従来
の回路ではエラー訂正数がばらついているのに比べ、図
３のＹで示す本発明の回路ではでは確実にベリファイエ
ラーを発生させることができることを示している。さら
に、ベリファイエラーを発生した場合にはライトリトラ
イを行い、それでもエラーが発生する場合には交替処理
がなされる。従って、リード処理を安定して行うことが
できる。Next, FIGS. 3 and 4 are graphs showing the measurement results in the defective sector. FIG. 3 shows the results of ECC correction number measurement, and FIG. 4 is a graph showing the maximum number of corrections per interleave. It is a graph which plotted verification Y and Y 'of this invention, and verification X and X' of a conventional example, respectively. These graphs show the number of error corrections when a defective sector is repeatedly reproduced. As is apparent from these figures, in the conventional circuit indicated by X in the figure, the number of corrections greatly changes across the threshold level at the time of verification, and the number of error corrections varies. From this, the verification is done by EC
It has been found that it is problematic to differentiate from read only by the number of C corrections and the maximum number of corrections per interleave. While the number of error corrections varies in the conventional circuit, the circuit of the present invention shown by Y in FIG. 3 can surely generate a verify error in the circuit of the present invention. Further, when a verify error occurs, a write retry is performed. When an error still occurs, a replacement process is performed. Therefore, the read processing can be performed stably.
【００２２】なお、本発明が上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。It should be noted that the present invention is not limited to the above embodiments, and each embodiment can be appropriately modified within the scope of the technical idea of the present invention.
【００２３】[0023]
【発明の効果】以上説明したように、本願発明によれ
ば、第１段微分回路の後段に切り替え回路を設け、ＡＧ
Ｃ回路を通るか定倍率増幅回路を通るかをモードによっ
て切り替えることができるいう基本構成に基づき、ベリ
ファイ時に定倍率増幅回路を通すことで欠陥セクターで
確実にベリファイエラーが出るようにし、リードの安定
化を実現した光ディスク装置が提供される。As described above, according to the present invention, the switching circuit is provided at the subsequent stage of the first-stage differentiating circuit,
Based on the basic configuration that the mode can be switched between passing through the C circuit and passing through the constant-magnification amplifier circuit, passing the constant-magnification amplifier circuit during verification ensures that a verify error occurs in a defective sector, and leads to stable reading. An optical disk device that realizes the realization is provided.
【図１】本発明の再生回路の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of a reproduction circuit according to the present invention.
【図２】各ブロックでの信号を示す図である。FIG. 2 is a diagram showing signals in each block.
【図３】本発明と従来の再生回路とで欠陥セクターを再
生した場合のＥＣＣエラー訂正数を示す図である。FIG. 3 is a diagram showing the number of ECC error corrections when a defective sector is reproduced by the present invention and a conventional reproducing circuit.
【図４】本発明と従来の再生回路とで欠陥セクターを再
生した場合のインターリーブ当たりの最大訂正数を示す
図である。FIG. 4 is a diagram showing the maximum number of corrections per interleave when a defective sector is reproduced by the present invention and a conventional reproducing circuit.
【図５】従来の再生回路の構成を示すブロック図であ
る。FIG. 5 is a block diagram showing a configuration of a conventional reproducing circuit.
【図６】各ブロックの信号を示す図である。FIG. 6 is a diagram showing signals of respective blocks.
１ 受光素子 ２ ＡＧＣ回路 ３ フィルター／リミッター回路 ４ 第１段微分回路 ５ コンパレータ ６ ＡＧＣ回路 ７ フィルター ８ 第２段微分回路 ９ パルス化回路 １０ ＰＬＬ回路 １１ 合成回路 １２ エラー訂正回路 １３ａ，１３ｂ 切り替え回路 １４ 定倍率増幅回路 REFERENCE SIGNS LIST 1 light receiving element 2 AGC circuit 3 filter / limiter circuit 4 first-stage differentiator 5 comparator 6 AGC circuit 7 filter 8 second-stage differentiator 9 pulsating circuit 10 PLL circuit 11 combining circuit 12 error correction circuit 13 a, 13 b switching circuit 14 Constant magnification amplifier circuit
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 20/18 G11B 7/00 - 7/005 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G11B 20/18 G11B 7/ 00-7/005
Claims (8)
号）を増幅する第１のＡＧＣ回路（オートゲインコント
ロール回路）と、 前記増幅された信号のノイズを消去するフィルター回路
と、 前記増幅された信号を波形整形して再生信号を生成する
リミッター回路と、 前記再生信号を微分して１階微分信号を生成する第１段
微分回路と、 前記１階微分信号と規定電圧値とを比較し、所定の論理
レベルとなる信号を生成するコンパレータ回路と、 前記１階微分信号を、振り分ける切り替え回路と、 前記切り替え回路の後段にあり、前記１階微分信号を一
定電圧に増幅する第２のＡＧＣ回路と、 前記切り替え回路の後段にあり、一定倍率で増幅する定
倍率増幅回路と、 前記第２のＡＧＣ回路または前記定倍率増幅回路で増幅
された１階微分信号のノイズを消去するフィルター回路
と、 前記増幅された信号をさらに微分して２階微分信号を生
成する第２段微分回路と、 前記２階微分信号をパルス化するパルス化回路と、 前記パルス化された信号のＰＬＬ同期を取るＰＬＬ回路
と、 前記パルスの論理レベル１（間隔が１ビット）への反転
に同期し、再生データの論理レベルを反転して再生デー
タを生成する合成回路と、 前記再生データより記録データを抽出した上でエラー訂
正を行うエラー訂正回路と、 前記エラー訂正されたデータを格納するバッファと、 を備え、前記切り替え回路が、リード時には前記第１の
ＡＧＣ回路、前記フィルター回路及び前記リミッター回
路によりそれぞれの処理が行われたあと前記第１段微分
回路により生成された前記１階微分信号を前記第２のＡ
ＧＣ回路で増幅するように切り替え、ベリファイ時には
前記第１のＡＧＣ回路、前記フィルター回路及び前記リ
ミッター回路によりそれぞれの処理が行われたあと前記
第１段微分回路により生成された前記１階微分信号を前
記定倍率増幅回路で増幅するように切り替え、前記リー
ド時に比べ再生能力を落とし、確実に欠陥セクタを検出
し排除できるようにしたことを特徴とする光ディスク装
置のマークエッジ再生回路。1. A first AGC circuit (auto gain control circuit) for amplifying a signal (MO signal) received from a light receiving element, a filter circuit for eliminating noise of the amplified signal, and the amplified signal A limiter circuit for shaping the waveform to generate a reproduction signal; a first-stage differentiation circuit for differentiating the reproduction signal to generate a first-order differentiation signal; comparing the first-order differentiation signal with a specified voltage value; A switching circuit for distributing the first-order differential signal; and a second AGC circuit at a stage subsequent to the switching circuit for amplifying the first-order differential signal to a constant voltage. A constant-magnification amplifier circuit, which is provided at a subsequent stage of the switching circuit and amplifies at a constant magnification, and a first-order differential signal amplified by the second AGC circuit or the constant-magnification amplifier circuit. A second-stage differential circuit for further differentiating the amplified signal to generate a second-order differential signal; a pulsing circuit for pulsing the second-order differential signal; A PLL circuit for performing PLL synchronization of the reproduced signal; a synthesizing circuit for synchronizing the inversion of the pulse to the logical level 1 (interval of 1 bit) and inverting the logical level of the reproduced data to generate reproduced data; An error correction circuit for performing error correction after extracting recording data from data; and a buffer for storing the error-corrected data, wherein the switching circuit performs the first AGC circuit and the filter circuit at the time of reading. And after the respective processings are performed by the limiter circuit, the first-order differential signal generated by the first-stage differential circuit is converted to the second A signal.
The first-stage differential signal generated by the first-stage differential circuit is switched after amplification by the first-stage differential circuit after the respective processes are performed by the first AGC circuit, the filter circuit, and the limiter circuit during verification. A mark edge reproducing circuit for an optical disk device, characterized in that switching is performed so as to amplify by the constant magnification amplifier circuit, reproduction capability is reduced compared to the read operation, and defective sectors can be detected and eliminated reliably.
をプラス側規定電圧とマイナス側規定電圧とで比較し、
前記１階微分信号が前記プラス側規定電圧を超えている
間論理レベル１となるリーディングイネーブル信号を生
成し、前記１階微分信号が前記マイナス側規定電圧を超
えている間論理レベル１となるトレーリングイネーブル
信号を生成することを特徴とする、請求項１に記載の光
ディスク装置のマークエッジ再生回路。2. The method according to claim 1, wherein the comparator calculates the first-order differential signal.
Was compared with the positive side specified voltage and the negative specified voltage,
Generating a reading enable signal having a logic level of 1 while the first-order differential signal exceeds the specified voltage on the positive side; and generating a reading enable signal having a logic level 1 while the first-order differential signal exceeds the specified voltage on the negative side. 2. The mark edge reproducing circuit according to claim 1, wherein the mark edge reproducing circuit generates a ring enable signal.
イネーブル信号が論理レベル１の期間に前記２階微分信
号がゼロクロスするポイントで１ビット分だけ論理レベ
ルを１とするリーディングエンコードパルスを生成し、
前記トレーリングイネーブル信号が論理レベル１の期間
に前記２階微分信号がゼロクロスするポイントで１ビッ
ト分だけ論理レベルを１とするトレーリングエンコード
パルスを生成することを特徴とする、請求項２に記載の
光ディスク装置のマークエッジ再生回路。3. The pulsing circuit generates a leading encode pulse having a logic level of 1 by 1 bit at a point where the second order differential signal crosses zero while the reading enable signal is at a logic level of 1,
3. The trailing encode pulse having a logic level of 1 for one bit at a point where the second-order differential signal crosses zero while the trailing enable signal is at a logic level of 1. 4. Mark edge reproduction circuit of the optical disk device.
コードパルスの論理レベル１への反転に同期し再生デー
タの論理レベルを１に反転し、前記トレーリングエンコ
ードパルスの論理レベル１への反転に同期し再生データ
の論理レベルを０に反転し再生データを生成することを
特徴とする、請求項３に記載の光ディスク装置のマーク
エッジ再生回路。4. The synthesizing circuit inverts the logic level of the reproduced data to 1 in synchronization with the inversion of the leading encode pulse to a logic level of 1, and in synchronization with the inversion of the trailing encode pulse to a logic level of 1. 4. The mark edge reproducing circuit according to claim 3, wherein the reproduction data is generated by inverting a logical level of the reproduction data to 0.
が４倍容量の１０２４バイト／セクタの媒体の場合、１
セクターでのＥＣＣ訂正数が８０バイト、インターリー
ブ当たり訂正数が８バイトまではエラー訂正可能とする
ことを特徴とする、請求項１〜４のいずれかに記載の光
ディスク装置のマークエッジ再生回路。5. The error correction circuit according to claim 1, wherein the reproduced data is a medium having a quadruple capacity of 1024 bytes / sector.
5. The mark edge reproducing circuit according to claim 1, wherein the ECC correction number in the sector is 80 bytes, and the correction number per interleave is 8 bytes .
れるベリファイ時ではエラー訂正のスレシュホルドを前
記訂正数よりも低く設定することを特徴とする、請求項
５に記載の光ディスク装置のマークエッジ再生回路。6. The mark edge reproduction circuit according to claim 5, wherein the error correction circuit sets the error correction threshold lower than the number of corrections at the time of verification performed after writing. .
５０バイト、インターリーブ当たり訂正数が５バイトを
超えた場合をベリファイエラーと設定することを特徴と
する、請求項６に記載の光ディスク装置のマークエッジ
再生回路。7. The optical disk device according to claim 6, wherein the error correction circuit sets a verify error when the number of ECC corrections exceeds 50 bytes and the number of corrections per interleave exceeds 5 bytes . Mark edge reproduction circuit.
データはバッファーに転送し、ベリファイ時にはデータ
転送を行わないことを特徴とする、請求項１〜７のいず
れかに記載の光ディスク装置のマークエッジ再生回路。8. The mark according to claim 1, wherein the error correction circuit transfers the error-corrected data to a buffer and does not transfer the data at the time of verification. Edge regeneration circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16018098A JP3228226B2 (en) | 1998-06-09 | 1998-06-09 | Mark edge reproduction circuit of optical disk device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP16018098A JP3228226B2 (en) | 1998-06-09 | 1998-06-09 | Mark edge reproduction circuit of optical disk device |
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| Publication Number | Publication Date |
|---|---|
| JPH11353816A JPH11353816A (en) | 1999-12-24 |
| JP3228226B2 true JP3228226B2 (en) | 2001-11-12 |
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Family Applications (1)
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- 1998-06-09 JP JP16018098A patent/JP3228226B2/en not_active Expired - Fee Related
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