JP3228059B2 - Output circuit for PWM inverter - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は電動機のコイル電圧をＰ
ＷＭ制御するＰＷＭインバータのパワー回路に関するも
のである。ＰＷＭは、Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄ
ｕｌａｔｉｏｎの略で、モータ制御の分野において広く
利用されている技術である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention
The present invention relates to a power circuit of a PWM inverter that performs WM control. PWM stands for Pulse Width Mod
This is a technique that is widely used in the field of motor control.

【０００２】[0002]

【従来の技術】近年、ＰＷＭインバータが急速に普及
し、広くモータ制御に利用されている。2. Description of the Related Art In recent years, PWM inverters have rapidly spread and are widely used for motor control.

【０００３】図５は一般的なＰＷＭインバータの構成を
示す略線図で、三相ＰＷＭインバータを例にとって示し
ている。一般的にＰＷＭインバータでは使用する電動機
の相数に応じてＰＷＭインバータ用出力回路５３の数が
異なるが、その基本動作は同じである。FIG. 5 is a schematic diagram showing a configuration of a general PWM inverter, and shows a three-phase PWM inverter as an example. Generally, in a PWM inverter, the number of PWM inverter output circuits 53 is different depending on the number of phases of a motor used, but the basic operation is the same.

【０００４】図５において一般的な三相ＰＷＭインバー
タの構成を説明する。まず、周波数電圧設定手段５８に
電動機６０に供給する三相交流電圧波形の基本周波数と
実効電圧値がセットされる。次にＰＷＭ制御回路５９
は、周波数電圧設定手段５８に設定された情報をもとに
内部で三相ＰＷＭ信号を発生し、スイッチング指令信号
４２，６１および６２として出力する。このスイッチン
グ指令信号４２，６１および６２は、電動機巻線端子５
２，６３および６４をそれぞれ直流主電源１４のプラス
端子に接続するか、またはマイナス端子に接続するかを
指令する２値信号である。また、このスイッチング指令
信号４２または６１または６２の周波数はＰＷＭキャリ
ア周波数と呼ばれ、通常電動機６０に供給する三相交流
電圧波形の基本周波数の１０倍以上の値をとる。一般的
に、電動機に供給する三相交流電圧波形の基本周波数が
０Hz〜２００Hz程度で、ＰＷＭキャリア周波数が２ｋHz
〜２０ｋHz程度のものが多い。電動機解放信号１５６
は、電動機をフリーラン状態とするか否かを指令する２
値信号である。フリーラン状態とは電動機巻線端子５
２，６３および６４のすべてを直流主電源１４のプラス
端子にもマイナス端子にも接続しない状態で、何らかの
トラブルが発生した場合などにおいてこの状態とし、電
動機および制御装置を保護するのが一般的である。ＰＷ
Ｍインバータ用出力回路５３は、スイッチング指令信号
４２または６１または６２にしたがって電動機巻線端子
５２または６３または６４を直流主電源１４のプラス端
子またはマイナス端子に接続制御する半導体スイッチ回
路である。また、電動機解放信号１５６がフリーラン状
態を指令している場合には、スイッチング指令信号４２
または６１または６２にかかわらず電動機巻線端子５２
または６３または６４を直流主電源１４のプラス端子に
もマイナス端子にも接続しないように構成されている。
一般的に直流主電源はＡＣ１００Ｖを整流平滑したＤＣ
１４０Ｖ程度のものや、ＡＣ２００Ｖを整流平滑したＤ
Ｃ２８０Ｖ程度のものが多い。Referring to FIG. 5, the structure of a general three-phase PWM inverter will be described. First, the fundamental frequency and the effective voltage value of the three-phase AC voltage waveform supplied to the electric motor 60 are set in the frequency voltage setting means 58. Next, the PWM control circuit 59
Generates a three-phase PWM signal internally based on the information set in the frequency voltage setting means 58 and outputs it as switching command signals 42, 61 and 62. The switching command signals 42, 61 and 62 are supplied to the motor winding terminal 5
2, 63 and 64 are binary signals for instructing whether to connect to the plus terminal or the minus terminal of the DC main power supply 14, respectively. The frequency of the switching command signal 42 or 61 or 62 is called a PWM carrier frequency, and takes a value that is ten times or more the fundamental frequency of the three-phase AC voltage waveform supplied to the motor 60. Generally, the basic frequency of the three-phase AC voltage waveform supplied to the motor is about 0 Hz to 200 Hz, and the PWM carrier frequency is 2 kHz.
Many are about 20 kHz. Motor release signal 156
Commands whether the motor is to be in a free-run state 2
It is a value signal. The free run state is the motor winding terminal 5
It is common practice to protect the motor and the control device when all troubles 2, 63 and 64 are not connected to the positive terminal or the negative terminal of the DC main power supply 14 and some trouble occurs. is there. PW
The M inverter output circuit 53 is a semiconductor switch circuit that controls connection of the motor winding terminal 52 or 63 or 64 to the plus or minus terminal of the DC main power supply 14 in accordance with the switching command signal 42 or 61 or 62. When the motor release signal 156 indicates a free-run state, the switching command signal 42
Or motor winding terminal 52 irrespective of 61 or 62
Alternatively, the configuration is such that 63 or 64 is not connected to the plus terminal or the minus terminal of the DC main power supply 14.
Generally, DC main power supply is DC rectified and smoothed AC100V.
140V or a DC 200V rectified and smoothed
Many have C280V.

【０００５】以下に、従来のＰＷＭインバータ用出力回
路について説明する。図６は従来のＰＷＭインバータ用
出力回路の構成を示すものである。Hereinafter, a conventional output circuit for a PWM inverter will be described. FIG. 6 shows a configuration of a conventional PWM inverter output circuit.

【０００６】図６において、６５は論理反転手段でスイ
ッチング指令信号４２の正負論理を反転し反転スイッチ
ング信号８０を出力する。１５７と１５８は論理積手段
で、電動機解放信号１５６とスイッチング指令信号４２
の論理積をとった結果を上アームスイッチング信号１５
９として出力し、電動機解放信号１５６と反転スイッチ
ング信号８０の論理積をとった結果を下アームスイッチ
ング信号１６０として出力する。６６と６７はオンディ
レイ回路で、上アームスイッチング信号１５９と下アー
ムスイッチング信号１６０の立ち上がりエッジをそれぞ
れオンディレイ時間ＴＤだけ遅らせて上アーム制御信号
８１または下アーム制御信号８２を出力する。６８と６
９はベースドライブ回路で、６８は上アーム制御信号８
１に対応してパワートランジスタ７０をＯＮまたはＯＦ
Ｆさせ、６９は下アーム制御信号８２に対応してパワー
トランジスタ７１をＯＮまたはＯＦＦさせるように構成
されている。すなわち、上アーム制御信号８１が‘Ｈ’
レベルになるとホトカプラ７２の出力トランジスタがＯ
Ｎし、これによりトランジスタ７４がＯＮし、これによ
りトランジスタ７６がＯＦＦすることによりパワートラ
ンジスタ７０がＯＮする。逆に上アーム制御信号８１が
‘Ｌ’レベルになるとホトカプラ７２の出力トランジス
タがＯＦＦし、これによりトランジスタ７４もＯＦＦ
し、これによりトランジスタ７６がＯＮすることにより
パワートランジスタ７０がＯＦＦする。In FIG. 6, reference numeral 65 denotes a logic inversion means for inverting the positive / negative logic of the switching command signal 42 and outputting an inverted switching signal 80. 157 and 158 are logical product means, and the motor release signal 156 and the switching command signal 42
The result of AND of the upper arm switching signal 15
9 and outputs the result of ANDing the motor release signal 156 and the inverted switching signal 80 as the lower arm switching signal 160. Reference numerals 66 and 67 denote on-delay circuits which output the upper-arm control signal 81 or the lower-arm control signal 82 by delaying the rising edges of the upper-arm switching signal 159 and the lower-arm switching signal 160 by the on-delay time TD, respectively. 68 and 6
9 is a base drive circuit, and 68 is an upper arm control signal 8
ON or OFF of the power transistor 70 corresponding to 1
F, 69 is configured to turn on or off the power transistor 71 in response to the lower arm control signal 82. That is, the upper arm control signal 81 becomes “H”.
Level, the output transistor of the photocoupler 72 becomes O
N, whereby the transistor 74 is turned on, whereby the transistor 76 is turned off, and the power transistor 70 is turned on. Conversely, when the upper arm control signal 81 becomes “L” level, the output transistor of the photocoupler 72 is turned off, and the transistor 74 is also turned off.
As a result, the transistor 76 is turned on and the power transistor 70 is turned off.

【０００７】このベースドライブ回路は、他に実開昭５
７−４２５８９号公報や特開昭５９−１７８９８０号公
報に記載されているものなどがあるが、基本的に図６記
載のベースドライブ回路６８および６９と同様の作用を
行い置換可能である。This base drive circuit is disclosed in
Although there are those described in JP-A-7-42589 and JP-A-59-178980, they can be replaced by performing basically the same operation as the base drive circuits 68 and 69 shown in FIG.

【０００８】以上のように構成されたＰＷＭインバータ
用出力回路について、以下その動作について説明する。
まず、電動機解放信号１５６が‘Ｌ’レベル、つまりフ
リーラン状態を指令している場合について考察すると、
スイッチング指令信号４２が‘Ｌ’レベルでも‘Ｈ’レ
ベルでもパワートランジスタ７０およびパワートランジ
スタ７１はＯＦＦ状態となることがわかる。The operation of the output circuit for a PWM inverter configured as described above will be described below.
First, consider the case where the motor release signal 156 is at the "L" level, that is, when the motor is in the free-run state.
It can be seen that the power transistor 70 and the power transistor 71 are turned off regardless of whether the switching command signal 42 is at the “L” level or the “H” level.

【０００９】以下、電動機解放信号１５６が‘Ｈ’レベ
ル、つまりフリーランでない状態を指令している場合に
ついて説明する。A case where the motor release signal 156 is at the "H" level, that is, a command not in a free-run state will be described below.

【００１０】図７は図６のＰＷＭインバータ用出力回路
の内部の信号を示す図で、まずスイッチング指令信号４
２が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、オン
ディレイ回路６６はオンディレイ時間ＴＤだけ遅れて上
アーム制御信号８１を‘Ｌ’レベルから‘Ｈ’レベルに
変化させる。上アーム制御信号８１を‘Ｈ’レベルにす
るとパワートランジスタ７０がＯＮするが、その間には
ベースドライブ回路６８とパワートランジスタ７０の動
作遅れ時間ＴＸ１が存在する。この動作遅れ時間ＴＸ１
はパワートランジスタ７０の温度やコレクタを流れる電
流値の変化により変動し、またベースドライブ回路を構
成する部品やパワートランジスタのバラツキや経年変化
によっても変化する。FIG. 7 is a diagram showing signals inside the output circuit for the PWM inverter of FIG.
When 2 changes from the “L” level to the “H” level, the ON delay circuit 66 changes the upper arm control signal 81 from the “L” level to the “H” level with a delay of the ON delay time TD. When the upper arm control signal 81 is set to the “H” level, the power transistor 70 is turned on. In the meantime, the operation delay time TX1 of the base drive circuit 68 and the power transistor 70 exists. This operation delay time TX1
The power supply voltage fluctuates due to changes in the temperature of the power transistor 70 and the value of the current flowing through the collector, and also due to variations and aging of components constituting the base drive circuit and the power transistor.

【００１１】また、スイッチング指令信号４２が‘Ｌ’
レベルから‘Ｈ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｈ’レベルから‘Ｌ’レベルに変化し、
オンディレイ回路６７は下アーム制御信号８２をほとん
ど時間遅れなしに‘Ｌ’レベルにする。下アーム制御信
号８２を‘Ｌ’レベルにするとパワートランジスタ７１
がＯＦＦするが、その間にはベースドライブ回路６９と
パワートランジスタ７１の動作遅れ時間ＴＹ２が存在す
る。この動作遅れ時間ＴＹ２はパワートランジスタ７１
の温度やコレクタを流れる電流値の変化により変動し、
またベースドライブ回路を構成する部品やパワートラン
ジスタのバラツキや経年変化によっても変化する。When the switching command signal 42 is "L"
When the level changes from the “H” level to the “H” level, the inverted switching signal 80 changes from the “H” level to the “L” level,
The ON delay circuit 67 sets the lower arm control signal 82 to the “L” level with almost no time delay. When the lower arm control signal 82 is set to “L” level, the power transistor 71
Is turned off, and there is an operation delay time TY2 between the base drive circuit 69 and the power transistor 71 during that time. This operation delay time TY2 is equal to the power transistor 71.
Fluctuates due to changes in the temperature of the
It also changes due to variations in components and power transistors constituting the base drive circuit and aging.

【００１２】次にスイッチング指令信号４２が‘Ｈ’レ
ベルから‘Ｌ’レベルに変化すると、オンディレイ回路
６６は上アーム制御信号８１をほとんど時間遅れなしに
‘Ｌ’レベルにし、パワートランジスタ７０はＯＦＦす
るが、その間にはベースドライブ回路６８とパワートラ
ンジスタ７０の動作遅れ時間ＴＹ１が存在する。Next, when the switching command signal 42 changes from the "H" level to the "L" level, the on-delay circuit 66 changes the upper arm control signal 81 to the "L" level with almost no time delay, and the power transistor 70 is turned off. However, there is an operation delay time TY1 between the base drive circuit 68 and the power transistor 70 in the meantime.

【００１３】また、スイッチング指令信号４２が‘Ｈ’
レベルから‘Ｌ’レベルに変化すると、反転スイッチン
グ信号８０は‘Ｌ’レベルから‘Ｈ’レベルに変化し、
オンディレイ回路６７はオンディレイ時間ＴＤだけ遅れ
て下アーム制御信号８２を‘Ｌ’レベルから‘Ｈ’レベ
ルに変化する。下アーム制御信号８２を‘Ｈ’レベルに
するとパワートランジスタ７１がＯＮするが、その間に
はベースドライブ回路６９とパワートランジスタ７１の
動作遅れ時間ＴＸ２が存在する。When the switching command signal 42 is "H"
When the level changes from the “L” level to the “L” level, the inverted switching signal 80 changes from the “L” level to the “H” level,
The on-delay circuit 67 changes the lower arm control signal 82 from 'L' level to 'H' level with a delay of the on-delay time TD. When the lower arm control signal 82 is set to the “H” level, the power transistor 71 is turned on. In the meantime, the operation delay time TX2 of the base drive circuit 69 and the power transistor 71 exists.

【００１４】ここで、動作遅れ時間ＴＸ１または動作遅
れ時間ＴＸ２と、動作遅れ時間ＴＹ１または動作遅れ時
間ＴＹ２を比較すると、一般的に動作遅れ時間ＴＸ１ま
たはＴＸ２より動作遅れ時間ＴＹ１またはＴＹ２のほう
が長くなる傾向がある。動作遅れ時間ＴＸ１および動作
遅れ時間ＴＸ２の最悪条件を考慮した上での最短の値を
ＴＸＷとし、動作遅れ時間ＴＹ１および動作遅れ時間Ｔ
Ｙ２の最悪条件を考慮した上での最長の値をＴＹＷとす
ると、通常オンディレイ時間ＴＤはＴＹＷからＴＸＷを
差し引いた値に多少の余裕を加えた時間に設定される。
通常、オンディレイ時間ＴＤはバイポーラタイプのパワ
ートランジスタを使用したもので１０〜５０マイクロ秒
程度に設定され、ＩＧＢＴを使用したもので５〜３０マ
イクロ秒程度に設定され、ＭＯＳタイプのパワーＭＯＳ
−ＦＥＴを使用したもので２〜１０マイクロ秒程度に設
定される。これにより、スイッチング指令信号４２が
‘Ｈ’レベルから‘Ｌ’レベルに変化した時や‘Ｌ’レ
ベルから‘Ｈ’レベルに変化したときに、パワートラン
ジスタ７０とパワートランジスタ７１が同時にＯＮ状態
となり直流主電源１４のプラス端子とマイナス端子が短
絡状態となることを防止している。Here, comparing the operation delay time TX1 or the operation delay time TX2 with the operation delay time TY1 or the operation delay time TY2, the operation delay time TY1 or TY2 is generally longer than the operation delay time TX1 or TX2. Tend. The shortest value in consideration of the worst condition of the operation delay time TX1 and the operation delay time TX2 is defined as TXW, and the operation delay time TY1 and the operation delay time T
Assuming that the longest value in consideration of the worst condition of Y2 is TYW, the normal on-delay time TD is set to a value obtained by subtracting TXW from TYW and adding some margin.
Normally, the on-delay time TD is set to about 10 to 50 microseconds using a bipolar type power transistor, and is set to about 5 to 30 microseconds using an IGBT.
-Uses FET and is set to about 2 to 10 microseconds. Thereby, when the switching command signal 42 changes from the “H” level to the “L” level or from the “L” level to the “H” level, the power transistor 70 and the power transistor 71 are simultaneously turned on, and the DC A short circuit between the plus terminal and the minus terminal of the main power supply 14 is prevented.

【００１５】以上より、スイッチング指令信号４２と電
動機巻線端子電圧５１の状態とに着目して考察すると、
まずスイッチング指令信号４２が‘Ｌ’レベルに固定し
ている時はパワートランジスタ７０がＯＦＦ状態でパワ
ートランジスタ７１がＯＮ状態となっているため電動機
巻線端子５２は直流主電源１４のマイナス端子に接続さ
れることになり、またスイッチング指令信号４２が
‘Ｈ’レベルに固定している時はパワートランジスタ７
０がＯＮ状態でパワートランジスタ７１がＯＦＦ状態と
なっているため電動機巻線端子５２は直流主電源１４の
プラス端子に接続されることになる。From the above, considering the switching command signal 42 and the state of the motor winding terminal voltage 51,
First, when the switching command signal 42 is fixed at the "L" level, the power transistor 70 is OFF and the power transistor 71 is ON, so that the motor winding terminal 52 is connected to the minus terminal of the DC main power supply 14. When the switching command signal 42 is fixed at "H" level, the power transistor 7
Since 0 is ON and the power transistor 71 is OFF, the motor winding terminal 52 is connected to the plus terminal of the DC main power supply 14.

【００１６】[0016]

【発明が解決しようとする課題】しかしながら上記従来
の構成では、電動機解放信号１５６が‘Ｈ’レベル、つ
まりフリーランでない状態を指令している際に、スイッ
チング指令信号４２が‘Ｌ’レベルから‘Ｈ’レベルに
変化した時や‘Ｈ’レベルから‘Ｌ’レベルに変化した
時に、ある時間パワートランジスタ７０とパワートラン
ジスタ７１が両方ＯＦＦした状態となり、これが電動機
巻線端子５２を電圧制御する上での制御誤差となる。こ
の制御誤差は電動機の発生トルクや回転速度の変動を招
き、また電動機の騒音振動も大きくするという問題点を
有していた。However, in the above conventional configuration, when the motor release signal 156 is at the "H" level, that is, when the motor is in a non-free-run state, the switching command signal 42 is changed from the "L" level to the "L" level. When the voltage changes to the H level or the voltage changes from the H level to the L level, the power transistor 70 and the power transistor 71 are both turned off for a certain period of time. Control error. This control error has caused a problem that the generated torque and the rotation speed of the electric motor fluctuate, and the noise and vibration of the electric motor also increase.

【００１７】これをさらに詳しく説明する。図６および
図７において、スイッチング指令信号４２が‘Ｌ’レベ
ルから‘Ｈ’レベルに変化した時や、‘Ｈ’レベルから
‘Ｌ’レベルに変化した時には、ＯＮしていたパワート
ランジスタをまずＯＦＦさせた後ＯＦＦしていたパワー
トランジスタをＯＮさせる。したがって、ある時間パワ
ートランジスタ７０とパワートランジスタ７１が両方Ｏ
ＦＦした状態となる。この状態をフローティング状態と
呼び、この時間をフローティング時間ＴＺと呼んでい
る。一般的にフローティング時間ＴＺはオンディレイ時
間ＴＤの１／２〜２／３程度である場合が多い。This will be described in more detail. 6 and 7, when the switching command signal 42 changes from "L" level to "H" level or from "H" level to "L" level, the power transistor which has been ON is first turned OFF. After that, the power transistor that has been turned off is turned on. Therefore, for a certain time, both the power transistor 70 and the power transistor 71
FF is set. This state is called a floating state, and this time is called a floating time TZ. Generally, the floating time TZ is often about 1/2 to 2/3 of the ON delay time TD.

【００１８】一般的に電動機のＰＷＭ制御は本来、電動
機巻線端子を直流主電源のプラス端子とマイナス端子に
交互に接続し、そのプラス端子に接続する時間とマイナ
ス端子に接続する時間の比率に応じて電動機巻線端子の
平均電圧を制御しようとするものである。したがって、
直流主電源１４の電圧を一定とした場合において、スイ
ッチング指令信号４２の‘Ｈ’レベルと‘Ｌ’レベルの
時間の比率に応じて電動機巻線端子５２の平均電圧を一
義的に制御できることが理想である。Generally, the PWM control of a motor is originally performed by alternately connecting a motor winding terminal to a plus terminal and a minus terminal of a DC main power supply, and setting a ratio of a time for connecting to the plus terminal to a time for connecting to the minus terminal. The average voltage of the motor winding terminal is controlled accordingly. Therefore,
When the voltage of the DC main power supply 14 is constant, it is ideal that the average voltage of the motor winding terminal 52 can be uniquely controlled according to the ratio of the time between the “H” level and the “L” level of the switching command signal 42. It is.

【００１９】しかしながら従来のＰＷＭインバータ用出
力回路においては、フローティング状態が存在するため
電動機巻線端子を流れる電流の方向により電動機巻線端
子の平均電圧が変動する。すなわち、電動機巻線端子５
２よりＰＷＭインバータ用出力回路５３に電流が流入す
る方向に電流が流れている状態でフローティング状態に
なるとダイオード７８が導通し、電動機巻線端子５２は
直流主電源１４のプラス端子に接続された状態となる。
この状態を図７の電動機巻線端子電圧５１Ａに示す。逆
に、フローティング状態においてＰＷＭインバータ用出
力回路５３より電動機巻線端子５２に電流が流出する方
向に電流が流れると、ダイオード７９が導通し電動機巻
線端子５２は直流主電源１４のマイナス端子に接続され
た状態となる。この状態を図７の電動機巻線端子電圧５
１Ｂに示す。またフローティング状態において、電動機
巻線端子５２に電流が流れていない状態では、電動機巻
線端子５２の電圧は電動機６０の内部で発生する誘起電
圧などより定まる電圧となる。However, in the conventional output circuit for a PWM inverter, since the floating state exists, the average voltage of the motor winding terminal varies depending on the direction of the current flowing through the motor winding terminal. That is, the motor winding terminal 5
2, when the current flows in the direction in which the current flows into the PWM inverter output circuit 53, the diode 78 conducts when the floating state occurs, and the motor winding terminal 52 is connected to the plus terminal of the DC main power supply 14. Becomes
This state is shown by the motor winding terminal voltage 51A in FIG. Conversely, when a current flows from the PWM inverter output circuit 53 to the motor winding terminal 52 in a floating state in a floating state, the diode 79 conducts and the motor winding terminal 52 is connected to the minus terminal of the DC main power supply 14. It will be in the state that was done. This state is shown in FIG.
1B. In the floating state, when no current flows through the motor winding terminal 52, the voltage of the motor winding terminal 52 becomes a voltage determined by an induced voltage generated inside the motor 60.

【００２０】以上のように、フローティング状態がある
ためにスイッチング指令信号４２と電動機巻線端子５２
の平均電圧が一義的に定まらず制御誤差を生じる。通
常、電動機巻線端子５２を流れる電流は交流で電流の方
向が変化するため、それに応じて制御誤差も変化し電動
機６０の発生トルクや回転速度の変動が生じる。フロー
ティング状態をなくし、フローティング時間を０にする
ことによりこの問題は解決できるが、従来のＰＷＭイン
バータ用出力回路においては直流主電源１４のプラス端
子とマイナス端子の短絡状態が生じ、実際には不可能で
ある。As described above, since there is a floating state, the switching command signal 42 and the motor winding terminal 52
, The control voltage is not uniquely determined, causing a control error. Normally, since the direction of the current flowing through the motor winding terminal 52 is changed by alternating current, the control error also changes accordingly, and the generated torque and the rotation speed of the motor 60 fluctuate. This problem can be solved by eliminating the floating state and setting the floating time to 0. However, in the conventional PWM inverter output circuit, a short circuit occurs between the plus terminal and the minus terminal of the DC main power supply 14, and it is actually impossible. It is.

【００２１】さらに、パワートランジスタがＯＮまたは
ＯＦＦする際に電気ノイズが発生するが、特にこれを小
さくしたい用途においてはパワートランジスタのベース
とエミッタ間にコンデンサを接続するなどの方法でスイ
ッチングスピードを遅くする場合がある。しかし、これ
により動作遅れ時間ＴＸ１，ＴＸ２，ＴＹ１およびＴＹ
２のバラツキが非常に大きくなり、フローティング時間
をさらに大きくせざるを得ない。したがって制御誤差が
大きくなり、結果としてスイッチングスピードをあまり
遅くできない。Further, electrical noise is generated when the power transistor is turned on or off. In particular, in applications where it is desired to reduce the noise, the switching speed is reduced by connecting a capacitor between the base and the emitter of the power transistor. There are cases. However, this causes the operation delay times TX1, TX2, TY1 and TY
2 becomes very large, and the floating time must be further increased. Therefore, the control error increases, and as a result, the switching speed cannot be reduced much.

【００２２】また、図６のパワートランジスタ７０とパ
ワートランジスタ７１をそれぞれパワーＭＯＳ−ＦＥＴ
に置き換えたタイプの従来のＰＷＭインバータ用出力回
路や図６のパワートランジスタ７０とパワートランジス
タ７１をそれぞれＩＧＢＴに置き換えたタイプの従来の
ＰＷＭインバータ用出力回路もあるが、動作は全く図６
に示すＰＷＭインバータ用出力回路と同じでありフロー
ティング状態を有する。The power transistor 70 and the power transistor 71 shown in FIG.
There is a conventional PWM inverter output circuit of the type in which the power transistor 70 and the power transistor 71 of FIG. 6 are replaced by IGBTs, respectively.
And has a floating state.

【００２３】本発明は上記従来の問題点を解決するもの
で、フローティング状態を本質的になくしフローティン
グ時間が０で、スイッチング指令信号と電動機巻線端子
の平均電圧が一義的に定まることにより制御誤差を生じ
ず、かつ消費電力の少ないＰＷＭインバータ用出力回路
を安価に提供することを目的とする。The present invention solves the above-mentioned conventional problems, in which the floating state is essentially eliminated, the floating time is zero, and the switching command signal and the average voltage of the motor winding terminal are uniquely determined. It is an object of the present invention to provide an inexpensive PWM inverter output circuit that does not cause power consumption and consumes less power.

【００２４】[0024]

【課題を解決するための手段】この目的を達成するため
に本発明のＰＷＭインバータ用出力回路は、チャンネル
タイプの第１のパワーＭＯＳ−ＦＥＴと、Ｐチャンネル
タイプの第２のパワーＭＯＳ−ＦＥＴと、第１，第２，
第３および第４のダイオードと、電流出力端子を有し前
記電流出力端子より流出する電流を制御する電流制御手
段１と、電流入力端子を有し前記電流入力端子より流入
する電流を制御する電流制御手段２と、直流主電源を備
え、第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダ
イオードのカソードを接続し、第３のダイオードのアノ
ードと第１のダイオードのカソードと前記直流主電源の
プラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのド
レインと第４のダイオードのアノードを接続し、第４の
ダイオードのカソードと第２のダイオードのアノードと
前記直流主電源のマイナス端子を接続し、第１のパワー
ＭＯＳ−ＦＥＴのソースと第１のダイオードのアノード
と第２のパワーＭＯＳ−ＦＥＴのソースと第２のダイオ
ードのカソードを接続し、第１のパワーＭＯＳ−ＦＥＴ
のゲートと第２のパワーＭＯＳ−ＦＥＴのゲートと前記
電流制御手段１の電流出力端子と前記電流制御手段２の
電流入力端子を接続し、第１または第２のパワーＭＯＳ
−ＦＥＴのゲートとソース間に抵抗と正および負の双方
向の電圧に対してツェナー現象を有する電圧リミット手
段と正および負の双方向の電流に対して電流を制限する
電流リミット手段を並列に接続した構成を有し、前記電
流制御手段１および前記電流制御手段２が、前記電流制
御手段１の電流出力端子より流出する電流を第１の電流
値とし前記電流制御手段２の電流入力端子より流入し、
前記第１の電流より小さな電流を第７の電流値として、
第１の電流値と第７の電流値の差で第１のパワーＭＯＳ
−ＦＥＴを非導通状態から導通状態へ、第２のパワーＭ
ＯＳ−ＦＥＴを導通状態から非導通状態へと移行させる
第１の状態と、前記電流制御手段１の電流出力端子より
流出する電流を第２の電流値とし前記電流制御手段２の
電流入力端子より流入し、前記第２の電流より小さな電
流を第８の電流値として、第２の電流値と第８の電流値
の差で第１のパワーＭＯＳ−ＦＥＴの導通状態を持続さ
せる第２の状態と、前記電流制御手段１の電流出力端子
より流出する電流を第５の電流値とし前記電流制御手段
２の電流入力端子より流入し、前記第５の電流より小さ
な電流を第３の電流値として、第５の電流値と第３の電
流値の差で第１のパワーＭＯＳ−ＦＥＴを導通状態から
非導通状態へ、第２のパワーＭＯＳ−ＦＥＴを非導通状
態から導通状態へと移行させる第３の状態と、前記電流
制御手段１の電流出力端子より流出する電流を第６の電
流値とし前記電流制御手段２の電流入力端子より流入
し、前記第６の電流より小さな電流を第４の電流値とし
て、第６の電流値と第４の電流値の差で第２のパワーＭ
ＯＳ−ＦＥＴの導通状態を持続させる第４の状態と、前
記電流制御手段１の電流出力端子より流出する電流を第
９の電流値とし前記電流制御手段２の電流入力端子より
流入する電流も第９の電流値として第１のパワーＭＯＳ
−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方を非導通
状態とする第５の状態を有し、前記第１の電流値と前記
第７の電流値の差は前記第２の電流値と前記第８の電流
値の差より大きくし、前記第３の電流値と前記第５の電
流値の差は前記第４の電流値と前記第６の電流値の差よ
り大きくし、第１の状態からは第２の状態と第５の状態
へのみ移行可能とし、第２の状態からは第３の状態と第
５の状態へのみ移行可能とし、第３の状態からは第４の
状態と第５の状態へのみ移行可能とし、第４の状態から
は第１の状態と第５の状態へのみ移行可能とし、第５の
状態からは少なくとも第１の状態と第３の状態へ移行可
能なる構成としている。To achieve this object, an output circuit for a PWM inverter according to the present invention comprises a first power MOS-FET of a channel type, a second power MOS-FET of a P-channel type, and , 1st, 2nd
Third and fourth diodes, current control means 1 having a current output terminal and controlling a current flowing out of the current output terminal, and a current having a current input terminal and controlling a current flowing from the current input terminal A control means for connecting the drain of the first power MOS-FET to the cathode of the third diode, the anode of the third diode, the cathode of the first diode, and the DC main power supply; A positive terminal is connected, a drain of the second power MOS-FET is connected to an anode of the fourth diode, and a cathode of the fourth diode, an anode of the second diode and a negative terminal of the DC main power supply are connected. , The source of the first power MOS-FET, the anode of the first diode, the source of the second power MOS-FET, and the cathode of the second diode. Continue, and the first of the power MOS-FET
, The gate of the second power MOS-FET, the current output terminal of the current control means 1 and the current input terminal of the current control means 2 are connected, and the first or second power MOS-FET is connected.
-A resistor and a voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages and a current limiting means for limiting current for positive and negative bidirectional currents in parallel between a gate and a source of the FET; The current control means 1 and the current control means 2 have a current flowing out of a current output terminal of the current control means 1 as a first current value and have a current input terminal of the current control means 2 Inflow,
A current smaller than the first current is defined as a seventh current value.
The first power MOS is determined by the difference between the first current value and the seventh current value.
Switch the FET from a non-conducting state to a conducting state with a second power M
Move OS-FET from conductive state to non-conductive state
In the first state, the current flowing out of the current output terminal of the current control means 1 is set to a second current value, and the current flowing from the current input terminal of the current control means 2 is smaller than the second current.
Current as an eighth current value, a second current value and an eighth current value
The conduction state of the first power MOS-FET is maintained by the difference
The second state and the current flowing from the current output terminal of said current control means 1 and the fifth current value of the current control means for
2 and is smaller than the fifth current.
The third current value is defined as the fifth current value and the third current value as the third current value.
The first power MOS-FET is changed from the conductive state by the difference of the flow values.
Put the second power MOS-FET in a non-conductive state to a non-conductive state
A third state in which the state is changed from the state to the conducting state, and a current flowing out of the current output terminal of the current control means 1 is set as a sixth current value, flowing in from the current input terminal of the current control means 2, and the sixth state. A current smaller than the current of
The second power M is determined by the difference between the sixth current value and the fourth current value.
The fourth state in which the conduction state of the OS-FET is maintained, and the current flowing out of the current output terminal of the current control means 1 is set to a ninth current value, and the current flowing in from the current input terminal of the current control means 2 is also the fourth state. 9 as the first power MOS
-Both the FET and the second power MOS-FET are non-conductive
A fifth state, wherein a difference between the first current value and the seventh current value is larger than a difference between the second current value and the eighth current value, and The difference between the current value and the fifth current value is larger than the difference between the fourth current value and the sixth current value, and the transition from the first state to only the second state and the fifth state is possible. From the second state, it is possible to shift only to the third state and the fifth state, from the third state, only to the fourth state and the fifth state, and from the fourth state. Only the first state and the fifth state can be shifted, and at least the first state and the third state can be shifted from the fifth state.

【００２５】または、Ｎチャンネルタイプの第１のパワ
ーＭＯＳ−ＦＥＴと、Ｐチャンネルタイプの第２のパワ
ーＭＯＳ−ＦＥＴと、電流出力端子を有し前記電流出力
端子より流出する電流を制御する電流制御手段１と、電
流入力端子を有し前記電流入力端子より流入する電流を
制御する電流制御手段２と、直流主電源を備え、第１の
パワーＭＯＳ−ＦＥＴのドレインと前記直流主電源のプ
ラス端子を接続し、第２のパワーＭＯＳ−ＦＥＴのドレ
インと前記直流主電源のマイナス端子を接続し、第１の
パワーＭＯＳ−ＦＥＴのソースと第２のパワーＭＯＳ−
ＦＥＴのソースを接続し、第１のパワーＭＯＳ−ＦＥＴ
のゲートと第２のパワーＭＯＳ−ＦＥＴのゲートと前記
電流制御手段１の電流出力端子と前記電流制御手段２の
電流入力端子を接続し、第１または第２のパワーＭＯＳ
−ＦＥＴのゲートとソース間に抵抗と正および負の双方
向の電圧に対してツェナー現象を有する電圧リミット手
段と正および負の双方向の電流に対して電流を制限する
電流リミット手段を並列に接続した構成を有し、前記電
流制御手段１および前記電流制御手段２が、前記電流制
御手段１の電流出力端子より流出する電流を第１の電流
値とし前記電流制御手段２の電流入力端子より流入し、
前記第１の電流より小さな電流を第７の電流値として、
第１の電流値と第７の電流値の差で第１のパワーＭＯＳ
−ＦＥ Ｔを非導通状態から導通状態へ、第２のパワーＭ
ＯＳ−ＦＥＴを導通状態から非導通状態へと移行させる
第１の状態と、前記電流制御手段１の電流出力端子より
流出する電流を第２の電流値とし前記電流制御手段２の
電流入力端子より流入し、前記第２の電流より小さな電
流を第８の電流値として、第２の電流値と第８の電流値
の差で第１のパワーＭＯＳ−ＦＥＴの導通状態を持続さ
せる第２の状態と、前記電流制御手段１の電流出力端子
より流出する電流を第５の電流値とし前記電流制御手段
２の電流入力端子より流入し、前記第５の電流より小さ
な電流を第３の電流値として、第５の電流値と第３の電
流値の差で第１のパワーＭＯＳ−ＦＥＴを導通状態から
非導通状態へ、第２のパワーＭＯＳ−ＦＥＴを非導通状
態から導通状態へと移行させる第３の状態と、前記電流
制御手段１の電流出力端子より流出する電流を第６の電
流値とし前記電流制御手段２の電流入力端子より流入
し、前記第６の電流より小さな電流を第４の電流値とし
て、第６の電流値と第４の電流値の差で第２のパワーＭ
ＯＳ−ＦＥＴの導通状態を持続させる第４の状態と、前
記電流制御手段１の電流出力端子より流出する電流を第
９の電流値とし前記電流制御手段２の電流入力端子より
流入する電流も第９の電流値として第１のパワーＭＯＳ
−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方を非導通
状態とする第５の状態を有し、前記第１の電流値と前記
第７の電流値の差は前記第２の電流値と前記第８の電流
値の差より大きくし、前記第３の電流値と前記第５の電
流値の差は前記第４の電流値と前記第６の電流値の差よ
り大きくし、第１の状態からは第２の状態と第５の状態
へのみ移行可能とし、第２の状態からは第３の状態と第
５の状態へのみ移行可能とし、第３の状態からは第４の
状態と第５の状態へのみ移行可能とし、第４の状態から
は第１の状態と第５の状態へのみ移行可能とし、第５の
状態からは少なくとも第１の状態と第３の状態へ移行可
能なる構成としている。Alternatively, a first power MOS-FET of an N-channel type, a second power MOS-FET of a P-channel type, and a current control having a current output terminal and controlling a current flowing out of the current output terminal Means 1, a current control means 2 having a current input terminal and controlling a current flowing from the current input terminal, and a DC main power supply; a drain of a first power MOS-FET and a positive terminal of the DC main power supply Are connected, the drain of the second power MOS-FET is connected to the negative terminal of the DC main power supply, and the source of the first power MOS-FET is connected to the second power MOS-FET.
The first power MOS-FET is connected to the source of the FET.
, The gate of the second power MOS-FET, the current output terminal of the current control means 1 and the current input terminal of the current control means 2 are connected, and the first or second power MOS-FET is connected.
-A resistor and a voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages and a current limiting means for limiting current for positive and negative bidirectional currents in parallel between a gate and a source of the FET; The current control means 1 and the current control means 2 have a current flowing out of a current output terminal of the current control means 1 as a first current value and have a current input terminal of the current control means 2 Inflow,
A current smaller than the first current is defined as a seventh current value.
The first power MOS is determined by the difference between the first current value and the seventh current value.
From the non-conductive state to the conductive state by the second power M
Move OS-FET from conductive state to non-conductive state
In the first state, the current flowing out of the current output terminal of the current control means 1 is set to a second current value, and the current flowing from the current input terminal of the current control means 2 is smaller than the second current.
Current as an eighth current value, a second current value and an eighth current value
The conduction state of the first power MOS-FET is maintained by the difference
The second state and the current flowing from the current output terminal of said current control means 1 and the fifth current value of the current control means for
2 and is smaller than the fifth current.
The third current value is defined as the fifth current value and the third current value as the third current value.
The first power MOS-FET is changed from the conductive state by the difference of the flow values.
Put the second power MOS-FET in a non-conductive state to a non-conductive state
A third state in which the state is changed from the state to the conducting state, and a current flowing out of the current output terminal of the current control means 1 is set as a sixth current value, flowing in from the current input terminal of the current control means 2, and the sixth state. A current smaller than the current of
The second power M is determined by the difference between the sixth current value and the fourth current value.
The fourth state in which the conduction state of the OS-FET is maintained, and the current flowing out of the current output terminal of the current control means 1 is set to a ninth current value, and the current flowing in from the current input terminal of the current control means 2 is also the fourth state. 9 as the first power MOS
-Both the FET and the second power MOS-FET are non-conductive
A fifth state, wherein a difference between the first current value and the seventh current value is larger than a difference between the second current value and the eighth current value, and The difference between the current value and the fifth current value is larger than the difference between the fourth current value and the sixth current value, and the transition from the first state to only the second state and the fifth state is possible. From the second state, it is possible to shift only to the third state and the fifth state, from the third state, only to the fourth state and the fifth state, and from the fourth state. Only the first state and the fifth state can be shifted, and at least the first state and the third state can be shifted from the fifth state.

【００２６】または、前記第５の電流値または前記第６
の電流値または前記第７の電流値または前記第８の電流
値または前記第９の電流値を０とした構成としている。Alternatively, the fifth current value or the sixth current value
, The seventh current value, the eighth current value, or the ninth current value is set to 0.

【００２７】または、正および負の双方向の電圧に対し
てツェナー現象を有する電圧リミット手段が、互いのア
ノードまたはカソードを共通にかつ直列に接続した２個
のツェナーダイオードとした構成としている。Alternatively, the voltage limiting means having a Zener phenomenon for positive and negative bidirectional voltages is constituted by two Zener diodes having their anodes or cathodes connected in common and in series.

【００２８】または、正および負の双方向の電流に対し
て電流制限を有する電流リミット手段が、互いのアノー
ドまたはカソードを共通にかつ直列に接続した２個の定
電流ダイオードとした構成としている。Alternatively, the current limiting means for limiting the current in both the positive and negative directions is constituted by two constant current diodes having their anodes or cathodes connected in common and in series.

【００２９】[0029]

【作用】この構成によって、本質的に第１および第２の
パワーＭＯＳ−ＦＥＴが同時にＯＮ状態となることがな
く安全で、かつフローティング時間も本質的に０である
ため非常に制御誤差が小さく、消費電力の少なく、かつ
フリーラン指令時において高速にパワー素子をＯＦＦす
ることが可能なＰＷＭインバータ用出力回路が実現でき
る。According to this structure, the first and second power MOS-FETs are essentially not turned on at the same time and are safe, and the floating time is essentially zero. An output circuit for a PWM inverter with low power consumption and capable of turning off the power element at high speed at the time of a free-run command can be realized.

【００３０】[0030]

【実施例】（実施例１） 以下本発明の第１の実施例について、図面を参照しなが
ら説明する。(Embodiment 1) Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.

【００３１】図１において、１はＮチャンネルタイプの
パワーＭＯＳ−ＦＥＴ、２はＰチャンネルタイプのパワ
ーＭＯＳ−ＦＥＴ、５，６，７および８はダイオード、
１２５および１２６は電流制御手段、１０９は信号処理
手段、１４は直流主電源、１５および１６は直流電源、
９９は電流リミット手段で定電流ダイオード１０１およ
び１０２で構成され、９７は電圧リミット手段でツェナ
ーダイオード９５および９６で構成されている。In FIG. 1, 1 is an N-channel type power MOS-FET, 2 is a P-channel type power MOS-FET, 5, 6, 7 and 8 are diodes,
125 and 126 are current control means, 109 is signal processing means, 14 is a DC main power supply, 15 and 16 are DC power supplies,
Reference numeral 99 denotes current limiting means constituted by constant current diodes 101 and 102, and 97 denotes voltage limiting means constituted by zener diodes 95 and 96.

【００３２】以上のように構成されたＰＷＭインバータ
用出力回路について、図１を用いてその動作を説明す
る。６５は論理反転手段で、スイッチング指令信号４２
を論理反転した結果を反転スイッチング信号８０として
出力する。１０６と１０７は論理積否定手段で、１０６
は電動機解放信号１５６と反転スイッチング信号８０の
論理積否定をとった結果を出力し、１０７は電動機解放
信号１５６とスイッチング指令信号４２の論理積否定を
とった結果を出力する。The operation of the PWM inverter output circuit configured as described above will be described with reference to FIG. 65 is a logic inversion means, which is a switching command signal 42
Is output as an inverted switching signal 80. 106 and 107 are logical product negation means.
Outputs a result obtained by negating the logical product of the motor release signal 156 and the inverted switching signal 80, and outputs a result obtained by negating the logical product of the motor release signal 156 and the switching command signal 42.

【００３３】ここで説明を簡単にするために、まず電動
機解放信号１５６が‘Ｈ’レベル、つまりフリーランで
ない状態を指令している場合についてすべて説明し、最
後に電動機解放信号１５６が‘Ｌ’レベル、つまりフリ
ーラン状態を指令している場合についての説明を付け加
えることにする。まず、電流制御手段１２５および電流
制御手段１２６の動作を図２（ａ）を用いて詳しく説明
する。ＰＮＰタイプのトランジスタ１１９のベース信号
１２３はスイッチング指令信号４２を論理積否定手段１
０７とホトカプラ１１５と論理反転手段１１１を通して
発生させる。このベース信号１２３は、スイッチング指
令信号４２が‘Ｌ’レベルの場合にたとえば直流電源１
５のプラス端子と同電位、‘Ｈ’レベルの場合にたとえ
ば直流電源１５のプラス端子より５Ｖ低い電位とする。
次に、ＰチャンネルタイプのＭＯＳ−ＦＥＴ１２０のゲ
ート信号１２４はスイッチング指令信号４２を論理積否
定手段１０７とホトカプラ１１５と論理反転手段１１２
および１１３と信号遅延手段１１４を通して発生させ
る。このゲート信号１２４は、スイッチング指令信号４
２を遅延時間ＴＡだけ遅らせたもので、‘Ｌ’レベルを
ＭＯＳ−ＦＥＴ１２０を十分にＯＮさせることのできる
電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ１２０を十分
にＯＦＦさせることのできる電圧とする。トランジスタ
１１９はエミッタホロワ型の回路構成をとり、ベース信
号１２３の電位が直流電源１５のプラス端子の電位に比
べ約０．７Ｖ以上低くなるとエミッタに接続された抵抗
の値とそれに印加される電圧で定まる電流がほぼコレク
タ電流４９として流れ、ベース信号１２３の電位と直流
電源１５のプラス端子の電位との差が約０．７Ｖ以下の
場合にはコレクタ電流４９は０となる。ＭＯＳ−ＦＥＴ
１２０はトランジスタ１１９のエミッタに接続された抵
抗の値を切り換える働きをしており、トランジスタ１１
９のベース信号の電位が直流電源１５のプラス端子の電
位に比べ約０．７Ｖ以上低い状態でＭＯＳ−ＦＥＴ１２
０がＯＮするとトランジスタ１１９のコレクタ電流４９
を大きくする作用がある。For the sake of simplicity, a description will first be given of the case where the motor release signal 156 is at the "H" level, that is, a command not in a free-run state. Finally, the motor release signal 156 is at the "L" level. The level, that is, the case where the free-run state is commanded, will be added. First, the operations of the current control means 125 and the current control means 126 will be described in detail with reference to FIG. The base signal 123 of the transistor 119 of the PNP type converts the switching command signal 42 to the logical product negation means 1.
07, the photocoupler 115 and the logic inversion means 111. This base signal 123 is, for example, DC power supply 1 when switching command signal 42 is at “L” level.
In the case of the same potential as the plus terminal 5 and the “H” level, for example, the potential is set to 5 V lower than the plus terminal of the DC power supply 15.
Next, the gate signal 124 of the P-channel type MOS-FET 120 converts the switching command signal 42 into a logical product negation means 107, a photocoupler 115, and a logic inversion means 112.
And 113 and the signal delay means 114. The gate signal 124 is the switching command signal 4
2 is delayed by the delay time TA, the 'L' level is a voltage at which the MOS-FET 120 can be sufficiently turned on, and the 'H' level is a voltage at which the MOS-FET 120 can be sufficiently turned off. The transistor 119 has an emitter-follower circuit configuration. When the potential of the base signal 123 becomes lower than the potential of the plus terminal of the DC power supply 15 by about 0.7 V or more, it is determined by the value of the resistor connected to the emitter and the voltage applied thereto. The current substantially flows as the collector current 49, and the collector current 49 becomes 0 when the difference between the potential of the base signal 123 and the potential of the plus terminal of the DC power supply 15 is about 0.7 V or less. MOS-FET
A transistor 120 functions to switch the value of a resistor connected to the emitter of the transistor 119.
9 is lower than the potential of the plus terminal of the DC power supply 15 by about 0.7 V or more.
When 0 is ON, the collector current 49 of the transistor 119
Has the effect of increasing

【００３４】ここで、スイッチング指令信号４２とコレ
クタ電流４９の関係を考察すると、スイッチング指令信
号４２が‘Ｌ’レベルの時にはコレクタ電流４９は０
で、次にスイッチング指令信号４２が‘Ｈ’レベルに変
化してから遅延時間ＴＡが経過するまでコレクタ電流４
９は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｌ’レベルに
なるとコレクタ電流４９は０となる。また、ＮＰＮタイ
プのトランジスタ２９のベース信号４５はスイッチング
指令信号４２を論理反転手段６５および２３と論理積否
定手段１０６を通して発生させる。このベース信号４５
はスイッチング指令信号４２を論理反転した信号とほぼ
同じで、‘Ｌ’レベルがたとえば０Ｖ、‘Ｈ’レベルが
たとえば５Ｖの値をとるものとする。次に、Ｎチャンネ
ルタイプのＭＯＳ−ＦＥＴ３１のゲート信号４６はスイ
ッチング指令信号４２を論理反転手段６５，２４および
２５と論理積否定手段１０６と信号遅延手段２７を通し
て発生させる。このゲート信号４６は、スイッチング指
令信号４２を遅延時間ＴＢだけ遅らせたもので、‘Ｌ’
レベルをＭＯＳ−ＦＥＴ３１を十分にＯＦＦさせること
のできる電圧とし、‘Ｈ’レベルをＭＯＳ−ＦＥＴ３１
を十分にＯＮさせることのできる電圧とする。トランジ
スタ２９はエミッタホロワ型の回路構成をとり、ベース
信号４５が約０．７Ｖ以上になるとベース信号４５の電
圧とエミッタに接続された抵抗の値で定まるコレクタ電
流４８が流れ、ベース信号４５が約０．７Ｖ以下の場合
にはコレクタ電流４８は０となる。ＭＯＳ−ＦＥＴ３１
はトランジスタ２９のエミッタに接続された抵抗の値を
切り換える働きをしており、トランジスタ２９のベース
信号が約０．７Ｖ以上でＭＯＳ−ＦＥＴ３１がＯＮする
とトランジスタ２９のコレクタ電流４８を大きくする作
用がある。Here, considering the relationship between the switching command signal 42 and the collector current 49, when the switching command signal 42 is at the "L" level, the collector current 49 becomes zero.
Then, after the switching command signal 42 changes to the “H” level, the collector current 4 is maintained until the delay time TA elapses.
Reference numeral 9 indicates a relatively large current value, and then a relatively small current value. When the switching command signal 42 becomes "L" level, the collector current 49 becomes zero. The base signal 45 of the NPN type transistor 29 generates the switching command signal 42 through the logic inversion means 65 and 23 and the logical product negation means 106. This base signal 45
Is almost the same as a signal obtained by logically inverting the switching command signal 42. It is assumed that the 'L' level has a value of, for example, 0V and the 'H' level has a value of, for example, 5V. Next, the gate signal 46 of the N-channel type MOS-FET 31 generates the switching command signal 42 through the logic inversion means 65, 24 and 25, the logical product negation means 106, and the signal delay means 27. The gate signal 46 is obtained by delaying the switching command signal 42 by the delay time TB, and is "L".
The level is set to a voltage at which the MOS-FET 31 can be sufficiently turned off, and the “H” level is set to the MOS-FET 31
Is a voltage that can be sufficiently turned on. The transistor 29 has an emitter-follower type circuit configuration. When the base signal 45 becomes about 0.7 V or more, a collector current 48 determined by the voltage of the base signal 45 and the value of a resistor connected to the emitter flows, and the base signal 45 becomes about 0 V. When the voltage is 0.7 V or less, the collector current 48 becomes zero. MOS-FET31
Functions to switch the value of the resistor connected to the emitter of the transistor 29. When the base signal of the transistor 29 is about 0.7 V or more and the MOS-FET 31 is turned on, the collector current 48 of the transistor 29 increases. .

【００３５】ここで、スイッチング指令信号４２とコレ
クタ電流４８の関係を考察すると、スイッチング指令信
号４２が‘Ｈ’レベルの時にはコレクタ電流４８は０
で、次にスイッチング指令信号４２が‘Ｌ’レベルに変
化してから遅延時間ＴＢが経過するまでコレクタ電流４
８は比較的大きな電流値となり、次に比較的小さな電流
値となり、スイッチング指令信号４２が‘Ｈ’レベルに
なるとコレクタ電流４８は０となる。Considering the relationship between the switching command signal 42 and the collector current 48, when the switching command signal 42 is at the "H" level, the collector current 48 becomes zero.
Then, after the switching command signal 42 changes to the “L” level, the collector current 4 is maintained until the delay time TB elapses.
8 becomes a relatively large current value, then becomes a relatively small current value, and when the switching command signal 42 becomes the "H" level, the collector current 48 becomes 0.

【００３６】これらを整理すると、スイッチング指令信
号４２にしたがってコレクタ電流４９が第１の電流値１
６４としコレクタ電流４８が第７の電流値１７０とする
第１の状態と、コレクタ電流４９が第２の電流値１６５
としコレクタ電流４８が第８の電流値１７１とする第２
の状態と、コレクタ電流４９が第５の電流値１６８とし
コレクタ電流４８が第３の電流値１６６とする第３の状
態と、コレクタ電流４９が第６の電流値１６９としコレ
クタ電流４８が第４の電流値１６７とする第４の状態を
有し、第１の状態から順に第４の状態を繰り返し実現し
ていることがわかる。ただし本実施例においては、第５
の電流値１６８，第６の電流値１６９，第７の電流値１
７０，第８の電流値１７１を０としている。以上が電流
制御手段１２５および１２６の動作についての説明であ
る。In summary, according to the switching command signal 42, the collector current 49 becomes the first current value 1
64, the collector current 48 has a seventh current value 170, and the collector current 49 has a second current value 165.
And the collector current 48 is set to the eighth current value 171.
And the third state in which the collector current 49 is the fifth current value 168 and the collector current 48 is the third current value 166, and the collector current 49 is the sixth current value 169 and the collector current 48 is the fourth current value. It can be seen that there is a fourth state with a current value of 167, and the fourth state is repeatedly realized in order from the first state. However, in the present embodiment, the fifth
Current value 168, sixth current value 169, seventh current value 1
70, and the eighth current value 171 is 0. The above is the description of the operation of the current control means 125 and 126.

【００３７】次に、電圧リミット手段９７の働きについ
て述べる。ツェナーダイオード９５および９６で構成さ
れた電圧リミット手段９７は、電流制御手段１２５のト
ランジスタ１１９が飽和しないようにトランジスタ１１
９のコレクタ電圧の上限を制限する働きをしていると同
時にパワーＭＯＳ−ＦＥＴ１および２のゲート電圧の上
限を制限する働きをしている。また、電圧リミット手段
９７は、電流制御手段１２６のトランジスタ２９が飽和
しないようにトランジスタ２９のコレクタ電圧の下限を
制限する働きをしていると同時にパワーＭＯＳ−ＦＥＴ
１および２のゲート電圧の下限を制限する働きをしてい
る。ここで、パワーＭＯＳ−ＦＥＴ１および２のゲート
電圧の上限は、パワーＭＯＳ−ＦＥＴ１が十分にＯＮで
きえる電圧で、かつパワーＭＯＳ−ＦＥＴ２が十分にＯ
ＦＦできえる電圧で、かつパワーＭＯＳ−ＦＥＴ１およ
び２のゲートとソース間の耐圧を越えない値とする必要
がある。また、パワーＭＯＳ−ＦＥＴ１および２のゲー
ト電圧の下限は、パワーＭＯＳ−ＦＥＴ２が十分にＯＮ
でき得る電圧で、かつパワーＭＯＳ−ＦＥＴ１が十分に
ＯＦＦでき得る電圧で、かつパワーＭＯＳ−ＦＥＴ１お
よび２のゲートとソース間の耐圧を越えない値とする必
要がある。Next, the operation of the voltage limiting means 97 will be described. The voltage limiting means 97 constituted by the Zener diodes 95 and 96 is connected to the transistor 11 so that the transistor 119 of the current control means 125 is not saturated.
9 functions to limit the upper limit of the collector voltage and also functions to limit the upper limit of the gate voltage of the power MOS-FETs 1 and 2. The voltage limiter 97 functions to limit the lower limit of the collector voltage of the transistor 29 so that the transistor 29 of the current controller 126 is not saturated.
It functions to limit the lower limit of the gate voltages of 1 and 2. Here, the upper limit of the gate voltage of the power MOS-FETs 1 and 2 is a voltage at which the power MOS-FET 1 can be sufficiently turned on, and the power MOS-FET 2 has a sufficient O
It is necessary that the voltage be a voltage that can be FF and that does not exceed the withstand voltage between the gate and the source of the power MOS-FETs 1 and 2. The lower limit of the gate voltage of the power MOS-FETs 1 and 2 is such that the power MOS-FET 2 is sufficiently ON.
The voltage must be a voltage that can be achieved, a voltage that can sufficiently turn off the power MOS-FET 1, and a value that does not exceed the withstand voltage between the gate and the source of the power MOS-FETs 1 and 2.

【００３８】一般的にＮチャンネルタイプのパワーＭＯ
Ｓ−ＦＥＴのゲートとソース間の耐圧は±２０Ｖ〜±３
０Ｖ程度のものが多く、またドレインとソース間の導通
を開始するゲート電圧しきい値はソース電圧を基準に＋
１Ｖ〜＋５Ｖ程度のものが多い。一方Ｐチャンネルタイ
プのパワーＭＯＳ−ＦＥＴのゲートとソース間の耐圧は
±２０Ｖ〜±３０Ｖ程度のものが多く、またドレインと
ソース間の導通を開始するゲート電圧しきい値はソース
電圧を基準に−１Ｖ〜−５Ｖ程度のものが多い。Generally, an N-channel type power MO
The breakdown voltage between the gate and the source of the S-FET is ± 20 V to ± 3
In many cases, the gate voltage threshold at which conduction between the drain and source starts is +0 V with respect to the source voltage.
Many are about 1V to + 5V. On the other hand, the breakdown voltage between the gate and the source of a P-channel type power MOS-FET is often about ± 20 V to ± 30 V, and the gate voltage threshold value at which conduction between the drain and the source starts is based on the source voltage. Many are about 1V to -5V.

【００３９】ここで、スイッチング指令信号４２と直流
主電源１４のマイナス端子を基準にしたゲート信号電圧
５０の関係を図３に示す。まず、スイッチング指令信号
４２が‘Ｌ’レベルから‘Ｈ’レベルに変化すると、ト
ランジスタ１１９のコレクタ電流４９が流れ、ゲート信
号電圧５０は急上昇し、ツェナーダイオード９５および
９６が導通した時点で電圧が固定される。このゲート信
号電圧５０が上昇するに必要な上昇時間ＴＲは、パワー
ＭＯＳ−ＦＥＴ１および２やツェナーダイオード９５お
よび９６などに含まれる静電容量とコレクタ電流４９と
の関係より定まる。またツェナーダイオード９５および
９６が導通している状態においては、ゲート信号電圧５
０が大きく変化しないため、コレクタ電流４９を非常に
小さな電流としてもその電圧を維持でき、実際には電流
リミット手段９９に流れる電流値以上に設定すれば十分
である。したがって、信号遅延手段１１４の遅延時間Ｔ
Ａを上昇時間ＴＲよりやや大きい程度に設定しておけ
ば、上昇時間ＴＲを小さくでき、かつトランジスタ１１
９や抵抗１２２などの電力損失も最小限にできる。FIG. 3 shows the relationship between the switching command signal 42 and the gate signal voltage 50 based on the minus terminal of the DC main power supply 14. First, when the switching command signal 42 changes from “L” level to “H” level, the collector current 49 of the transistor 119 flows, the gate signal voltage 50 sharply rises, and the voltage is fixed when the Zener diodes 95 and 96 are turned on. Is done. The rise time TR required for the gate signal voltage 50 to rise is determined by the relationship between the capacitance included in the power MOS-FETs 1 and 2 and the Zener diodes 95 and 96 and the collector current 49. When the Zener diodes 95 and 96 are conducting, the gate signal voltage 5
Since 0 does not change significantly, the voltage can be maintained even if the collector current 49 is a very small current. In practice, it is sufficient to set the current to a value equal to or more than the current flowing through the current limiting means 99. Therefore, the delay time T of the signal delay means 114
If A is set to be slightly longer than the rising time TR, the rising time TR can be reduced and the transistor 11
9 and the resistance of the resistor 122 can be minimized.

【００４０】次に、スイッチング指令信号４２が‘Ｈ’
レベルから‘Ｌ’レベルに変化すると、トランジスタ２
９のコレクタ電流４８が流れゲート信号電圧５０は急下
降し、ツェナーダイオード９５および９６が導通した時
点で電圧が固定される。このゲート信号電圧５０が下降
するのに必要な時間ＴＦは、パワーＭＯＳ−ＦＥＴ１お
よび２やツェナーダイオード９５および９６などに含ま
れる静電容量とコレクタ電流４８との関係より定まる。
また、ツェナーダイオード９５および９６が導通してい
る状態においてはゲート信号電圧５０が大きく変化しな
いため、コレクタ電流４８を非常に小さな電流としても
その電圧を維持でき、実際には電流リミット手段９９に
流れる電流値以上に設定すれば十分である。したがっ
て、信号遅延手段２７の遅延時間ＴＢを下降時間ＴＦよ
りやや大きい程度に設定しておけば、下降時間ＴＦを小
さくでき、かつトランジスタ２９や抵抗３５などの電力
損失も最小限にできる。Next, the switching command signal 42 becomes "H".
When the level changes from the “L” level to the “L” level, the transistor 2
The collector current 48 of 9 flows and the gate signal voltage 50 drops sharply, and the voltage is fixed when the Zener diodes 95 and 96 become conductive. The time TF required for the gate signal voltage 50 to fall is determined by the relationship between the capacitance included in the power MOS-FETs 1 and 2 and the Zener diodes 95 and 96 and the collector current 48.
In addition, when the Zener diodes 95 and 96 are conducting, the gate signal voltage 50 does not greatly change. Therefore, even if the collector current 48 is a very small current, the voltage can be maintained, and the current flows to the current limiting means 99 in practice. It is enough to set the current value or more. Therefore, if the delay time TB of the signal delay means 27 is set to be slightly longer than the fall time TF, the fall time TF can be reduced, and the power loss of the transistor 29 and the resistor 35 can be minimized.

【００４１】次に、パワーＭＯＳ−ＦＥＴ１および２の
動作を説明する。パワーＭＯＳ−ＦＥＴ１および２はゲ
ートとソースがそれぞれ共通接続しているため、ゲート
信号電圧５０が電動機巻線端子電圧５１よりもパワーＭ
ＯＳ−ＦＥＴ１のゲート電圧しきい値以上高くなるとパ
ワーＭＯＳ−ＦＥＴ１はドレインからソースに向かって
電流を流し始め、逆にゲート信号電圧５０が電動機巻線
端子電圧５１よりもパワーＭＯＳ−ＦＥＴ２のゲート電
圧しきい値以上低くなるとパワーＭＯＳ−ＦＥＴ２はソ
ースからドレインに向かって電流を流し始める。したが
って、ゲート信号電圧５０と電動機巻線端子電圧５１の
電位差は常に一定の範囲内に入り、かつパワーＭＯＳ−
ＦＥＴ１および２が同時に電流を流して直流主電源１４
のプラス端子とマイナス端子が短絡状態となることが本
質的にあり得ない。Next, the operation of the power MOS-FETs 1 and 2 will be described. Since the gates and the sources of the power MOS-FETs 1 and 2 are commonly connected, the gate signal voltage 50 is higher than the motor winding terminal voltage 51 by the power M
When the voltage becomes higher than the gate voltage threshold value of the OS-FET1, the power MOS-FET1 starts flowing current from the drain to the source, and conversely, the gate signal voltage 50 becomes higher than the motor winding terminal voltage 51. When the voltage becomes lower than the threshold, the power MOS-FET 2 starts flowing current from the source to the drain. Therefore, the potential difference between the gate signal voltage 50 and the motor winding terminal voltage 51 always falls within a certain range, and the power MOS-
The FETs 1 and 2 supply current at the same time to
It is essentially impossible that the plus terminal and the minus terminal are short-circuited.

【００４２】次に、ダイオード５，６，７および８の働
きについて述べる。一般的に電動機巻線の簡易等価回路
は抵抗とインダクタンスと誘起電圧に相当する電圧源が
直列に接続したものとして表される。したがって、純抵
抗負荷とは異なり電動機巻線端子５２に印加した電圧に
より一義的に電動機巻線端子５２を流れる電流の方向が
定まらず、パワーＭＯＳ−ＦＥＴ１がＯＮでかつパワー
ＭＯＳ−ＦＥＴ２がＯＦＦでかつ電動機巻線端子５２か
ら電動機に電流が流出しているＡの状態と、パワーＭＯ
Ｓ−ＦＥＴ１がＯＮでかつパワーＭＯＳ−ＦＥＴ２がＯ
ＦＦでかつ電動機巻線端子５２に電動機から電流が流入
しているＢの状態と、パワーＭＯＳ−ＦＥＴ１がＯＦＦ
でかつパワーＭＯＳ−ＦＥＴ２がＯＮでかつ電動機巻線
端子５２に電動機から電流が流入しているＣの状態と、
パワーＭＯＳ−ＦＥＴ１がＯＦＦでかつパワーＭＯＳ−
ＦＥＴ２がＯＮでかつ電動機巻線端子５２から電動機に
電流が流出しているＤの状態の４つの状態を有する。ま
ずＡの状態においては、電動機巻線端子５２を流れる電
流はダイオード７およびパワーＭＯＳ−ＦＥＴ１を流れ
ることがわかる。またＣの状態においては、電動機巻線
端子５２を流れる電流はダイオード８およびパワーＭＯ
Ｓ−ＦＥＴ２を流れることがわかる。またＢの状態とＤ
の状態については、電動機巻線端子５２を流れる電流は
ダイオード５およびダイオード６をそれぞれ流れること
がわかる。ここでＢの状態における電動機巻線端子電圧
５１は、電動機巻線端子５２を流れる電流により上昇
し、ダイオード５が導通した時点で固定されることがわ
かる。一般的に、ＮチャンネルタイプのパワーＭＯＳ−
ＦＥＴにはソースからドレインに電流を流す働きをする
寄生ダイオードが存在するが、この寄生ダイオードの逆
回復時間ｔｒｒが非常に長いという欠点を有す。したが
って、逆回復時間ｔｒｒが短いダイオード５を別に付け
てかつパワーＭＯＳ−ＦＥＴ１の寄生ダイオードに電流
が流れないようにダイオード７を取り付けている。この
ダイオード５の逆回復時間ｔｒｒが長いとスイッチング
損失が増大するため、なるべくダイオード５は逆回復時
間の短いものを選定することが好ましい。同様に、Ｄの
状態における電動機巻線端子電圧５１は電動機巻線端子
５２を流れる電流により下降し、ダイオード６が導通し
た時点で固定される。一般的に、Ｐチャンネルタイプの
パワーＭＯＳ−ＦＥＴにはドレインからソースに電流を
流す働きをする寄生ダイオードが存在するが、この寄生
ダイオードの逆回復時間ｔｒｒが非常に長いという欠点
を有す。したがって、逆回復時間ｔｒｒが短いダイオー
ド６を別に付けてかつパワーＭＯＳ−ＦＥＴ２の寄生ダ
イオードに電流が流れないようにダイオード８を取り付
けている。このダイオード６の逆回復時間ｔｒｒが長い
とスイッチング損失が増大するため、なるべくダイオー
ド６は逆回復時間の短いものを選定することが好まし
い。Next, the operation of the diodes 5, 6, 7 and 8 will be described. Generally, a simple equivalent circuit of a motor winding is represented as a series connection of a resistance, an inductance, and a voltage source corresponding to an induced voltage. Therefore, unlike the pure resistance load, the direction of the current flowing through the motor winding terminal 52 is not uniquely determined by the voltage applied to the motor winding terminal 52, and the power MOS-FET1 is ON and the power MOS-FET2 is OFF. And the state of A in which a current flows out of the motor winding terminal 52 to the motor and the power MO
S-FET1 is ON and power MOS-FET2 is O
The state of B in which the current is flowing from the motor to the motor winding terminal 52 at the FF and the power MOS-FET 1 is OFF
And the state of C where the power MOS-FET 2 is ON and current flows from the motor to the motor winding terminal 52;
Power MOS-FET1 is OFF and power MOS-
There are four states, D, in which FET2 is ON and current flows from the motor winding terminal 52 to the motor. First, in the state A, it can be seen that the current flowing through the motor winding terminal 52 flows through the diode 7 and the power MOS-FET 1. Further, in the state C, the current flowing through the motor winding terminal 52 is the diode 8 and the power MO
It turns out that it flows through S-FET2. The state of B and D
It can be seen that the current flowing through the motor winding terminal 52 flows through the diode 5 and the diode 6, respectively. Here, it can be seen that the motor winding terminal voltage 51 in the state B rises due to the current flowing through the motor winding terminal 52 and is fixed when the diode 5 becomes conductive. Generally, an N-channel type power MOS-
An FET has a parasitic diode that functions to flow a current from a source to a drain, but has a disadvantage that the reverse recovery time trr of the parasitic diode is very long. Therefore, a diode 5 having a short reverse recovery time trr is separately provided, and the diode 7 is attached so that no current flows through the parasitic diode of the power MOS-FET 1. If the reverse recovery time trr of the diode 5 is long, switching loss increases. Therefore, it is preferable to select a diode 5 having a short reverse recovery time as much as possible. Similarly, the motor winding terminal voltage 51 in the state D falls due to the current flowing through the motor winding terminal 52 and is fixed when the diode 6 becomes conductive. Generally, a P-channel type power MOS-FET has a parasitic diode that functions to flow a current from a drain to a source, but has a disadvantage that the reverse recovery time trr of the parasitic diode is very long. Therefore, a diode 6 with a short reverse recovery time trr is separately provided, and the diode 8 is attached so that no current flows through the parasitic diode of the power MOS-FET 2. If the reverse recovery time trr of the diode 6 is long, switching loss increases. Therefore, it is preferable to select a diode 6 having a short reverse recovery time as much as possible.

【００４３】以上の説明によりスイッチング指令信号４
２を‘Ｈ’レベルにすると電動機巻線端子５２が直流主
電源１４のプラス端子に接続されることがわかる。ま
た、スイッチング指令信号４２を‘Ｌ’レベルにすると
電動機巻線端子５２が直流主電源１４のマイナス端子に
接続され、スイッチング指令信号４２を‘Ｈ’レベルか
ら‘Ｌ’レベルに変化させた時や‘Ｌ’レベルから
‘Ｈ’レベルに変化させた時においてもフローティング
時間が本質的に０である構成であることがわかる。As described above, the switching command signal 4
When 2 is set to the “H” level, it is understood that the motor winding terminal 52 is connected to the plus terminal of the DC main power supply 14. Further, when the switching command signal 42 is set to the “L” level, the motor winding terminal 52 is connected to the minus terminal of the DC main power supply 14, and when the switching command signal 42 is changed from the “H” level to the “L” level, It can be seen that the floating time is essentially zero even when the level is changed from the “L” level to the “H” level.

【００４４】さらに、トランジスタ１１９のコレクタ電
流４９とトランジスタ２９のコレクタ電流４８の電流値
を変えることにより、ゲート信号電圧５０の上昇時間Ｔ
Ｒおよび下降時間ＴＦをある程度の範囲内で自由に設定
でき、これにともなって電動機巻線端子電圧５１の上昇
時間および下降時間もある程度の範囲内で自由に設定で
きるという長所を有する。通常、電動機巻線端子電圧５
１の上昇時間および下降時間は小さくするほどパワーＭ
ＯＳ−ＦＥＴ１およびパワーＭＯＳ−ＦＥＴ２などの電
力損失が小さくできるため好ましいが、電気雑音が大き
くなるという欠点がある。したがって、電気雑音を特に
小さくしたい用途ではあえて電動機巻線端子電圧５１の
上昇時間および下降時間を大きくすることが必要であ
り、これに容易に対応できる構成である。Further, by changing the current values of the collector current 49 of the transistor 119 and the collector current 48 of the transistor 29, the rise time T of the gate signal voltage 50 is increased.
R and the fall time TF can be freely set within a certain range, and accordingly, the rise time and the fall time of the motor winding terminal voltage 51 can be freely set within a certain range. Normally, motor winding terminal voltage 5
As the rise time and fall time of 1 are smaller, the power M
This is preferable because the power loss of the OS-FET1 and the power MOS-FET2 can be reduced, but has a disadvantage that electric noise increases. Therefore, it is necessary to increase the rise time and the fall time of the motor winding terminal voltage 51 in an application in which electric noise is particularly desired to be reduced, and this configuration can easily cope with this.

【００４５】また、図１および図４におけるパワーＭＯ
Ｓ−ＦＥＴ１および２のゲートとソース間にコンデンサ
を接続することにより、さらに電動機巻線端子電圧５１
の上昇時間および下降時間を大幅に長くできることはい
うまでもない。The power MO shown in FIGS.
By connecting a capacitor between the gate and the source of the S-FETs 1 and 2, the motor winding terminal voltage 51
It is needless to say that the rise time and the fall time can be greatly increased.

【００４６】以上が、電動機解放信号１５６が‘Ｈ’レ
ベル、つまりフリーランでない状態を指令している場合
における電流制御手段１２５および１２６の動作につい
ての説明であるが、最後に電動機解放信号１５６が
‘Ｌ’レベル、つまりフリーラン状態を指令している場
合における電流制御手段１２５および１２６の動作につ
いての説明を付け加える。The above is the description of the operation of the current control means 125 and 126 when the motor release signal 156 is at the "H" level, that is, when the motor is not in the free-run state. An explanation of the operation of the current control means 125 and 126 in the case of commanding the "L" level, that is, the free-run state, will be added.

【００４７】電動機解放信号１５６が‘Ｌ’レベル、つ
まりフリーラン状態を指令している場合には、スイッチ
ング指令信号４２にかかわらず論理積否定手段１０６お
よび１０７の出力信号はともに‘Ｈ’レベルとなり、し
たがってＰＮＰタイプのトランジスタ１１９のベース信
号１２３は‘Ｈ’レベル、トランジスタ２９のベース信
号４５は‘Ｌ’レベルとなる。When the motor release signal 156 is at the "L" level, that is, when the free-run state is commanded, the output signals of the logical product negation means 106 and 107 are both at the "H" level regardless of the switching command signal 42. Therefore, the base signal 123 of the transistor 119 of the PNP type becomes "H" level, and the base signal 45 of the transistor 29 becomes "L" level.

【００４８】この状態はいわゆる第５の状態で、第９の
電流値であるコレクタ電流４９およびコレクタ電流４８
はともに０である。This state is a so-called fifth state, in which the ninth current values of the collector current 49 and the collector current 48
Are both 0.

【００４９】第５の状態となると、電流リミット手段９
９によりパワーＭＯＳ−ＦＥＴ１および２はＯＦＦ状態
となりフリーラン状態が実現できる。In the fifth state, the current limiting means 9
9, the power MOS-FETs 1 and 2 are turned off, and a free-run state can be realized.

【００５０】電流リミット手段９９は、定電流ダイオー
ド１０１および１０２で構成され、電圧が印加されると
定電流源となる構成となっている。この電流リミット手
段９９によって、フリーラン時にパワーＭＯＳ−ＦＥＴ
１および２の入力容量に充電された電荷を高速に放電
し、パワーＭＯＳ−ＦＥＴ１および２を短時間でＯＦＦ
することができる。また、電流リミット手段９９に対し
て並列に抵抗を接続することによって、ゲートの電位と
ソースの電位をほぼ同電位とすることができることはい
うまでもない。第５の状態は、主に何らかのトラブルが
発生した場合などにおいて、電動機の運転を中断して電
動機および制御装置を保護するために用いられる。The current limiting means 99 is composed of constant current diodes 101 and 102, and becomes a constant current source when a voltage is applied. The current limit means 99 allows the power MOS-FET
The electric charges charged in the input capacitors 1 and 2 are discharged at high speed, and the power MOS-FETs 1 and 2 are turned off in a short time.
can do. Further, it is needless to say that by connecting a resistor in parallel to the current limiting means 99, the potential of the gate and the potential of the source can be made substantially the same. The fifth state is mainly used for stopping the operation of the motor and protecting the motor and the control device when some trouble occurs.

【００５１】第５の状態への移行は、前記第１の状態，
第２の状態，第３の状態および第４の状態のいずれの状
態からも可能で、電動機解放信号１５６が‘Ｌ’レベル
に変化した瞬間に移行する。逆に第５の状態からは、電
動機解放信号１５６が‘Ｈ’レベルに変化した瞬間に第
１の状態または第３の状態へ移行するように構成してい
る。これは第５の状態から第２の状態または第４の状態
に移行すると、ゲート信号電圧５０の上昇または下降に
要する時間が非常に長くなり、パワーＭＯＳ−ＦＥＴ１
および２に過大な発熱を生じるため、この防止策であ
る。しかしながら、第５の状態から他の状態への移行
は、中断していた電動機の運転を再開することを目的と
する場合が主であり、この場合においては頻度が多くて
も数秒に１回程度と低いため、パワーＭＯＳ−ＦＥＴ１
および２の耐量が十分あれば第５の状態から他のすべて
の状態へ移行できるような構成とすることもできる。な
お、本実施例の電流制御手段１２５および１２６は、第
５の電流値１６８，第６の電流値１６９，第７の電流値
１７０および第８の電流値１７１を０としているが、第
１の電流値１６４が第７の電流値１７０よりも大きな電
流値とし、第２の電流値１６５が第８の電流値１７１よ
りも大きな電流値とし、第３の電流値１６６が第５の電
流値１６８よりも大きな電流値とし、第４の電流値１６
７が第６の電流値１６９よりも大きな電流値とし、第１
の電流値１６４と第７の電流値１７０の差が第２の電流
値１６５と第８の電流値１７１の差より大きくし、第３
の電流値１６６と第５の電流値１６８の差が第４の電流
値１６７と第６の電流値１６９の差より大きくすれば、
第５の電流値１６８，第６の電流値１６９，第７の電流
値１７０および第８の電流値１７１を０以外の値とでき
ることはいうまでもない。図２（ｂ）にその一例を示
す。また本実施例の電流制御手段１２５および１２６
は、第５の状態における第９の電流値も０としている
が、第９の電流値も０以外の値とできることはいうまで
もない。つまり、トランジスタ１１９のコレクタ電流４
９とトランジスタ２９のコレクタ電流４８を同一の電流
値とすれば０以外の値とすることができる。The transition to the fifth state is based on the first state,
The state can be changed from any of the second state, the third state, and the fourth state, and the operation is shifted to the moment when the motor release signal 156 changes to the “L” level. Conversely, the fifth state is configured to shift to the first state or the third state at the moment when the motor release signal 156 changes to the “H” level. This is because when the state shifts from the fifth state to the second state or the fourth state, the time required for the rise or fall of the gate signal voltage 50 becomes extremely long, and the power MOS-FET 1
This is a measure to prevent excessive heat generation in (2) and (2). However, the transition from the fifth state to another state is mainly for the purpose of resuming the operation of the interrupted electric motor, and in this case, about once every few seconds at most. Power MOS-FET1
If the withstand capability of (2) and (3) is sufficient, it is also possible to adopt a configuration in which the state can be shifted from the fifth state to all other states. Note that the current control means 125 and 126 of this embodiment set the fifth current value 168, the sixth current value 169, the seventh current value 170, and the eighth current value 171 to 0, but the first current value The current value 164 is a current value larger than the seventh current value 170, the second current value 165 is a current value larger than the eighth current value 171, and the third current value 166 is a fifth current value 168 And the fourth current value 16
7 is a current value larger than the sixth current value 169,
The difference between the current value 164 and the seventh current value 170 is larger than the difference between the second current value 165 and the eighth current value 171.
If the difference between the current value 166 and the fifth current value 168 is larger than the difference between the fourth current value 167 and the sixth current value 169,
It goes without saying that the fifth current value 168, the sixth current value 169, the seventh current value 170, and the eighth current value 171 can be set to values other than 0. FIG. 2B shows an example. Further, the current control means 125 and 126 of this embodiment
Although the ninth current value in the fifth state is also 0, it goes without saying that the ninth current value can also be a value other than 0. That is, the collector current 4 of the transistor 119
If the collector current 9 of the transistor 9 and the collector current 48 of the transistor 29 have the same current value, they can be set to values other than 0.

【００５２】（実施例２） 以下本発明の第２の実施例について、図面を参照しなが
ら説明する。(Embodiment 2) Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.

【００５３】図４において、１２５および１２６は電流
制御手段、１０９は信号処理手段、１４は直流主電源、
１５および１６は直流電源、９９は定電流ダイオード１
０１および１０２で構成された電流リミット手段、９７
はツェナーダイオード９５および９６で構成された電圧
リミット手段で、以上は図１の構成と同様なものであ
る。図１の構成と異なるのは、パワーＭＯＳ−ＦＥＴ１
および２とダイオード５，６，７および８を、逆回復時
間ｔｒｒの短い寄生ダイオードを有するＮチャンネルタ
イプのパワーＭＯＳ−ＦＥＴ１ａとＰチャンネルタイプ
のパワーＭＯＳ−ＦＥＴ２ａとした点である。In FIG. 4, reference numerals 125 and 126 denote current control means, 109 denotes signal processing means, 14 denotes a DC main power supply,
15 and 16 are DC power supplies, 99 is a constant current diode 1
Current limiting means comprising 97, 97
Is a voltage limiting means composed of Zener diodes 95 and 96, and the above is the same as the configuration of FIG. The difference from the configuration of FIG.
And 2, and the diodes 5, 6, 7 and 8 are an N-channel type power MOS-FET 1a and a P-channel type power MOS-FET 2a having a parasitic diode with a short reverse recovery time trr.

【００５４】最近、パワーＭＯＳ−ＦＥＴの技術が進歩
し、寄生ダイオードの逆回復時間ｔｒｒが非常に短いも
のもごく一部で製造されている。この逆回復時間ｔｒｒ
の短い寄生ダイオードを有するパワーＭＯＳ−ＦＥＴが
入手できる場合においては図４の構成をとることがで
き、部品点数の削減をすることができる。In recent years, the technology of power MOS-FETs has been advanced, and only a part of the parasitic diode whose reverse recovery time trr is very short is manufactured. This reverse recovery time trr
When a power MOS-FET having a short parasitic diode can be obtained, the configuration shown in FIG. 4 can be employed, and the number of components can be reduced.

【００５５】[0055]

【発明の効果】以上のように本発明は実施例１の構成と
することにより、フローティング状態が本質的になくフ
ローティング時間が０でスイッチング指令信号と電動機
巻線端子の平均電圧が一義的に定まることにより制御誤
差が非常に小さく消費電力も少なく、かつフリーラン指
令時において高速にパワー素子をＯＦＦすることが可能
な優れたＰＷＭインバータ用出力回路を安価に提供する
ことができるものである。さらに必要に応じて、電気雑
音の発生が非常に小さな優れたＰＷＭインバータ用出力
回路を安価に提供することができる。As described above, according to the first embodiment of the present invention, the switching command signal and the average voltage of the motor winding terminal are uniquely determined by essentially eliminating the floating state and having no floating time. Thus, it is possible to provide an excellent PWM inverter output circuit which has a very small control error, consumes little power, and can quickly turn off the power element at the time of a free-run command. Furthermore, if necessary, an excellent PWM inverter output circuit that generates very little electrical noise can be provided at low cost.

【００５６】また実施例２の構成とすることにより、実
施例１と同等な効果を得ることができる。最近、パワー
ＭＯＳ−ＦＥＴの技術が発達し、寄生ダイオードの逆回
復時間ｔｒｒが非常に短いものもごく一部で製造されて
いる。この逆回復時間ｔｒｒの短い寄生ダイオードを有
するパワーＭＯＳ−ＦＥＴが入手できる場合においては
本構成をとることができ、部品点数の削減をすることが
できる。Further, by adopting the configuration of the second embodiment, the same effect as that of the first embodiment can be obtained. Recently, the technology of the power MOS-FET has been developed, and only a part of the diode has a very short reverse recovery time trr. When a power MOS-FET having a parasitic diode with a short reverse recovery time trr is available, this configuration can be adopted, and the number of components can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例におけるＰＷＭインバー
タ用出力回路の構成図FIG. 1 is a configuration diagram of an output circuit for a PWM inverter according to a first embodiment of the present invention.

【図２】（ａ）本発明の第１の実施例におけるＰＷＭイ
ンバータ用出力回路の電流制御手段の動作を示す図 （ｂ）本発明の第１の実施例におけるＰＷＭインバータ
用出力回路の電流制御手段の他の動作を示す図FIG. 2A shows the operation of the current control means of the output circuit for a PWM inverter according to the first embodiment of the present invention. FIG. 2B shows the current control of the output circuit for a PWM inverter according to the first embodiment of the present invention. Diagram showing another operation of the means

【図３】本発明の第１の実施例におけるＰＷＭインバー
タ用出力回路の動作を示す図FIG. 3 is a diagram showing an operation of the output circuit for the PWM inverter according to the first embodiment of the present invention.

【図４】本発明の第２の実施例におけるＰＷＭインバー
タ用出力回路の構成図FIG. 4 is a configuration diagram of an output circuit for a PWM inverter according to a second embodiment of the present invention.

【図５】一般的なＰＷＭインバータの構成を示す略線図FIG. 5 is a schematic diagram showing a configuration of a general PWM inverter;

【図６】従来のＰＷＭインバータ用出力回路の構成図FIG. 6 is a configuration diagram of a conventional output circuit for a PWM inverter.

【図７】従来のＰＷＭインバータ用出力回路の動作を示
す図FIG. 7 is a diagram showing the operation of a conventional PWM inverter output circuit.

【符号の説明】[Explanation of symbols]

１，１ａ ＮチャンネルタイプのパワーＭＯＳ−ＦＥＴ ２，２ａ ＰチャンネルタイプのパワーＭＯＳ−ＦＥＴ ５，６，７，８，７８，７９ ダイオード １４ 直流主電源 １５，１６，９３，９４ 直流電源 ２３，２４，２５，６５，１１１，１１２，１１３ 論
理反転手段 ２７，１１４ 信号遅延手段 ２９，７４，７５，７６，７７ ＮＰＮタイプのトラン
ジスタ ３１ ＮチャンネルタイプのＭＯＳ−ＦＥＴ ３４，３５，８３，８４，８５，８６，８７，８８，８
９，９０，９１，９２，１１６，１１７，１２１，１２
２ 抵抗 ４２，６１，６２ スイッチング指令信号 ４５，１２３ ベース信号 ４８，４９ コレクタ電流 ５０ ゲート信号電圧 ５１，５１Ａ，５１Ｂ 電動機巻線端子電圧 ５２，６３，６４ 電動機巻線端子 ５３ ＰＷＭインバータ用出力回路 ５４ 第１の状態 ５５ 第２の状態 ５６ 第３の状態 ５７ 第４の状態 ５８ 周波数電圧設定手段 ５９ ＰＷＭ制御回路 ６０ 電動機 ６６，６７ オンディレイ回路 ６８，６９ ベースドライブ回路 ７０，７１ パワートランジスタ ７２，７３，１１５ ホトカプラ ８０ 反転スイッチング信号 ８１ 上アーム制御信号 ８２ 下アーム制御信号 ９５，９６ ツェナーダイオード ９７ 電圧リミット手段 ９９ 電流リミット手段 １０１，１０２ 定電流ダイオード １０６，１０７ 論理積否定手段 １０９ 信号処理手段 １１９ ＰＮＰタイプのトランジスタ １２０ ＰチャンネルタイプのＭＯＳ−ＦＥＴ １２４ ゲート信号 １２５，１２６ 電流制御手段 １５６ 電動機解放信号 １５７，１５８ 論理積手段 １５９ 上アームスイッチング信号 １６０ 下アームスイッチング信号1, 1a N-channel type power MOS-FET 2, 2a P-channel type power MOS-FET 5, 6, 7, 8, 78, 79 Diode 14 DC main power supply 15, 16, 93, 94 DC power supply 23, 24 , 25, 65, 111, 112, 113 Logical inversion means 27, 114 Signal delay means 29, 74, 75, 76, 77 NPN type transistor 31 N-channel type MOS-FET 34, 35, 83, 84, 85, 86,87,88,8
9,90,91,92,116,117,121,12
2 Resistance 42, 61, 62 Switching command signal 45, 123 Base signal 48, 49 Collector current 50 Gate signal voltage 51, 51A, 51B Motor winding terminal voltage 52, 63, 64 Motor winding terminal 53 PWM inverter output circuit 54 1st state 55 2nd state 56 3rd state 57 4th state 58 Frequency voltage setting means 59 PWM control circuit 60 Electric motor 66, 67 On delay circuit 68, 69 Base drive circuit 70, 71 Power transistor 72, 73 , 115 Photocoupler 80 Inverting switching signal 81 Upper arm control signal 82 Lower arm control signal 95, 96 Zener diode 97 Voltage limiter 99 Current limiter 101, 102 Constant current diode 106, 107 Logical product negation unit 109 Signal processing unit 1 9 PNP type transistor 120 P-channel type MOS-FET 124 gate signals 125 and 126 current control unit 156 motor release signal 157, 158 logical product means 159 upper-arm switching signal 160 lower-arm switching signal

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−233548（ＪＰ，Ａ) 特開 平６−315270（ＪＰ，Ａ) 特開 平６−121540（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 7/48 H02M 7/537 H02M 7/5387 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-6-233548 (JP, A) JP-A-6-315270 (JP, A) JP-A-6-121540 (JP, A) (58) Field (Int.Cl. ⁷ , DB name) H02M 7/48 H02M 7/537 H02M 7/5387

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、第１，第２，第３および第４のダイオード
と、 電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段１と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段２と、 直流主電源を備え、 第１のパワーＭＯＳ−ＦＥＴのドレインと第３のダイオ
ードのカソードを接続し、 第３のダイオードのアノードと第１のダイオードのカソ
ードと前記直流主電源のプラス端子を接続し、 第２のパワーＭＯＳ−ＦＥＴのドレインと第４のダイオ
ードのアノードを接続し、 第４のダイオードのカソードと第２のダイオードのアノ
ードと前記直流主電源のマイナス端子を接続し、 第１のパワーＭＯＳ−ＦＥＴのソースと第１のダイオー
ドのアノードと第２のパワーＭＯＳ−ＦＥＴのソースと
第２のダイオードのカソードを接続し、 第１のパワーＭＯＳ−ＦＥＴのゲートと第２のパワーＭ
ＯＳ−ＦＥＴのゲートと前記電流制御手段１の電流出力
端子と前記電流制御手段２の電流入力端子を接続し、 第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段と正および負の双方向
の電流に対して電流を制限する電流リミット手段を並列
に接続した構成を有し、 前記電流制御手段１および前記電流制御手段２が、 前記電流制御手段１の電流出力端子より流出する電流を
第１の電流値とし前記電流制御手段２の電流入力端子よ
り流入し、前記第１の電流より小さな電流を第７の電流
値として、第１の電流値と第７の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴを非導通状態から導通状態へ、第２
のパワーＭＯＳ−ＦＥＴを導通状態から非導通状態へと
移行させる第１の状態と、 前記電流制御手段１の電流出力端子より流出する電流を
第２の電流値とし前記電流制御手段２の電流入力端子よ
り流入し、前記第２の電流より小さな電流を第８の電流
値として、第２の電流値と第８の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴの導通状態を持続させる第２の状態
と、 前記電流制御手段１の電流出力端子より流出する電流を
第５の電流値とし前記電流制御手段２の電流入力端子よ
り流入し、前記第５の電流より小さな電流を第３の電流
値として、第５の電流値と第３の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴを導通状態から非導通状態へ、第２
のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態へと
移行させる第３の状態と、 前記電流制御手段１の電流出力端子より流出する電流を
第６の電流値とし前記電流制御手段２の電流入力端子よ
り流入し、前記第６の電流より小さな電流を第４の電流
値として、第６の電流値と第４の電流値の差で第２のパ
ワーＭＯＳ−ＦＥＴの導通状態を持続させる第４の状態
と、 前記電流制御手段１の電流出力端子より流出する電流を
第９の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流も第９の電流値として第１のパワーＭＯ
Ｓ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方を非導
通状態とする第５の状態を有し、 前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、 前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、 第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、 第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、 第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、 第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、 第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成としたＰＷＭインバータ用出力回路。1. An N-channel type first power MOS
-FET and P-channel type second power MOS
An FET, first, second, third and fourth diodes, current control means 1 having a current output terminal and controlling a current flowing out of the current output terminal, and a current control means having a current input terminal. A current control means for controlling a current flowing from an input terminal; a DC main power supply; a drain of the first power MOS-FET and a cathode of a third diode connected to each other; Connecting the cathode of the diode to the plus terminal of the DC main power supply, connecting the drain of the second power MOS-FET to the anode of the fourth diode, and connecting the cathode of the fourth diode and the anode of the second diode. The negative terminal of the DC main power supply is connected, and the source of the first power MOS-FET, the anode of the first diode, and the source of the second power MOS-FET Connect the cathode of the second diode, a gate and a second power of the first power MOS-FET M
A gate of the OS-FET, a current output terminal of the current control means 1 and a current input terminal of the current control means 2 are connected, and a resistance and a positive and negative resistance are provided between the gate and the source of the first or second power MOS-FET. A voltage limiting means having a Zener phenomenon for a bidirectional voltage and a current limiting means for limiting a current for a positive and a negative bidirectional current are connected in parallel; The current control means 2 sets a current flowing from a current output terminal of the current control means 1 as a first current value, flows in from a current input terminal of the current control means 2, and sets a current smaller than the first current to a Current of 7
The value of the first parameter is the difference between the first current value and the seventh current value.
The power MOS-FET from the non-conductive state to the conductive state,
Power MOS-FET from conductive state to non-conductive state
The first state to be shifted and the current flowing out of the current output terminal of the current control means 1 as a second current value, flowing in from the current input terminal of the current control means 2, and the current smaller than the second current Eighth current
The value of the first parameter is the difference between the second current value and the eighth current value.
Second state for maintaining conduction state of power MOS-FET
When the current control means 2 of the current input terminal and the current flowing from the current the current output terminal of the control unit 1 and the fifth current value of
And a current smaller than the fifth current is supplied to the third current.
As the value, the first parameter is determined by the difference between the fifth current value and the third current value.
The power MOS-FET from the conductive state to the non-conductive state,
Power MOS-FET from non-conductive state to conductive state
The third state to be shifted and the current flowing out of the current output terminal of the current control means 1 as a sixth current value, flowing in from the current input terminal of the current control means 2, and the current smaller than the sixth current Fourth current
The value of the second parameter is the difference between the sixth current value and the fourth current value.
Fourth state for maintaining conduction state of power MOS-FET
When the first power MO a current flowing from the current output terminal of said current control means 1 a ninth current is also a current value of the ninth and the current value flowing from the current input terminal of the current control means 2
Disconnect both S-FET and second power MOS-FET
A fifth state in which the first current value and the seventh current value are larger than a difference between the second current value and the eighth current value; And the fifth current value is larger than the difference between the fourth current value and the sixth current value, and the first state is shifted only to the second state and the fifth state. It is possible to make it possible to make the transition from the second state only to the third state and the fifth state, and to make it possible to make the transition from the third state only to the fourth state and the fifth state. From the fourth state Is an output circuit for a PWM inverter configured to be able to shift only to the first state and the fifth state, and to be able to shift from the fifth state to at least the first state and the third state. 【請求項２】Ｎチャンネルタイプの第１のパワーＭＯＳ
−ＦＥＴと、Ｐチャンネルタイプの第２のパワーＭＯＳ
−ＦＥＴと、 電流出力端子を有し前記電流出力端子より流出する電流
を制御する電流制御手段１と、 電流入力端子を有し前記電流入力端子より流入する電流
を制御する電流制御手段２と、 直流主電源を備え、 第１のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のプラス端子を接続し、 第２のパワーＭＯＳ−ＦＥＴのドレインと前記直流主電
源のマイナス端子を接続し、 第１のパワーＭＯＳ−ＦＥＴのソースと第２のパワーＭ
ＯＳ−ＦＥＴのソースを接続し、第１のパワーＭＯＳ−
ＦＥＴのゲートと第２のパワーＭＯＳ−ＦＥＴのゲート
と前記電流制御手段１の電流出力端子と前記電流制御手
段２の電流入力端子を接続し、 第１または第２のパワーＭＯＳ−ＦＥＴのゲートとソー
ス間に抵抗と正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段と正および負の双方向
の電流に対して電流を制限する電流リミット手段を並列
に接続した構成を有し、 前記電流制御手段１および前記電流制御手段２が、 前記電流制御手段１の電流出力端子より流出する電流を
第１の電流値とし前記電流制御手段２の電流入力端子よ
り流入し、前記第１の電流より小さな電流を第７の電流
値として、第１の電流値と第７の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴを非導通状態から導通状態へ、第２
のパワーＭＯＳ−ＦＥＴを導通状態から非導通状態へと
移行させる第１の状態と、 前記電流制御手段１の電流出力端子より流出する電流を
第２の電流値とし前記電流制御手段２の電流入力端子よ
り流入し、前記第２の電流より小さな電流を第８の電流
値として、第２の電流値と第８の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴの導通状態を持続させる第２の状態
と、 前記電流制御手段１の電流出力端子より流出する電流を
第５の電流値とし前記電流制御手段２の電流入力端子よ
り流入し、前記第５の電流より小さな電流を第３の電流
値として、第５の電流値と第３の電流値の差で第１のパ
ワーＭＯＳ−ＦＥＴを導通状態から非導通状態へ、第２
のパワーＭＯＳ−ＦＥＴを非導通状態から導通状態へと
移行させる第３の状態と、 前記電流制御手段１の電流出力端子より流出する電流を
第６の電流値とし前記電流制御手段２の電流入力端子よ
り流入し、前記第６の電流より小さな電流を第４の電流
値として、第６の電流値と第４の電流値の差で第２のパ
ワーＭＯＳ−ＦＥＴの導通状態を持続させる第４の状態
と、 前記電流制御手段１の電流出力端子より流出する電流を
第９の電流値とし前記電流制御手段２の電流入力端子よ
り流入する電流も第９の電流値として第１のパワーＭＯ
Ｓ−ＦＥＴと第２のパワーＭＯＳ−ＦＥＴの双方を非導
通状態とする第５の状態を有し、 前記第１の電流値と前記第７の電流値の差は前記第２の
電流値と前記第８の電流値の差より大きくし、 前記第３の電流値と前記第５の電流値の差は前記第４の
電流値と前記第６の電流値の差より大きくし、 第１の状態からは第２の状態と第５の状態へのみ移行可
能とし、 第２の状態からは第３の状態と第５の状態へのみ移行可
能とし、 第３の状態からは第４の状態と第５の状態へのみ移行可
能とし、 第４の状態からは第１の状態と第５の状態へのみ移行可
能とし、 第５の状態からは少なくとも第１の状態と第３の状態へ
移行可能なる構成としたＰＷＭインバータ用出力回路。2. An N-channel type first power MOS
-FET and P-channel type second power MOS
A current control means 1 having a current output terminal and controlling a current flowing out of the current output terminal; a current control means 2 having a current input terminal and controlling a current flowing from the current input terminal; A DC main power supply, wherein a drain of the first power MOS-FET is connected to a plus terminal of the DC main power supply, a drain of a second power MOS-FET is connected to a minus terminal of the DC main power supply, Of the power MOS-FET and the second power M
The source of the OS-FET is connected, and the first power MOS-
A gate of the FET, a gate of the second power MOS-FET, a current output terminal of the current control means 1 and a current input terminal of the current control means 2 are connected, and a gate of the first or second power MOS-FET is connected. It has a configuration in which a resistor and a voltage limiter having a Zener phenomenon for positive and negative bidirectional voltages and a current limiter for limiting current for positive and negative bidirectional currents are connected in parallel between the sources. and, the current control unit 1 and the current control means 2, a current flowing from the current output terminal of said current control means 1 and the first current value flows from the current input terminal of the current control means 2, the second The current smaller than the current of the first is the seventh current
The value of the first parameter is the difference between the first current value and the seventh current value.
The power MOS-FET from the non-conductive state to the conductive state,
Power MOS-FET from conductive state to non-conductive state
The first state to be shifted and the current flowing out of the current output terminal of the current control means 1 as a second current value, flowing in from the current input terminal of the current control means 2, and the current smaller than the second current Eighth current
The value of the first parameter is the difference between the second current value and the eighth current value.
Second state for maintaining conduction state of power MOS-FET
When the current control means 2 of the current input terminal and the current flowing from the current the current output terminal of the control unit 1 and the fifth current value of
And a current smaller than the fifth current is supplied to the third current.
As the value, the first parameter is determined by the difference between the fifth current value and the third current value.
The power MOS-FET from the conductive state to the non-conductive state,
Power MOS-FET from non-conductive state to conductive state
The third state to be shifted and the current flowing out of the current output terminal of the current control means 1 as a sixth current value, flowing in from the current input terminal of the current control means 2, and the current smaller than the sixth current Fourth current
The value of the second parameter is the difference between the sixth current value and the fourth current value.
Fourth state for maintaining conduction state of power MOS-FET
When the first power MO a current flowing from the current output terminal of said current control means 1 a ninth current is also a current value of the ninth and the current value flowing from the current input terminal of the current control means 2
Disconnect both S-FET and second power MOS-FET
A fifth state in which the first current value and the seventh current value are larger than a difference between the second current value and the eighth current value; And the fifth current value is larger than the difference between the fourth current value and the sixth current value, and the first state is shifted only to the second state and the fifth state. It is possible to make it possible to make the transition from the second state only to the third state and the fifth state, and to make it possible to make the transition from the third state only to the fourth state and the fifth state. From the fourth state Is an output circuit for a PWM inverter configured to be able to shift only to the first state and the fifth state, and to be able to shift from the fifth state to at least the first state and the third state. 【請求項３】前記第５の電流値または前記第６の電流値
または前記第７の電流値または前記第８の電流値または
前記第９の電流値を０とした請求項１または請求項２記
載のＰＷＭインバータ用出力回路。3. The method according to claim 1, wherein the fifth current value, the sixth current value, the seventh current value, the eighth current value, or the ninth current value is zero. An output circuit for a PWM inverter as described in the above. 【請求項４】正および負の双方向の電圧に対してツェナ
ー現象を有する電圧リミット手段が、互いのアノードま
たはカソードを共通にかつ直列に接続した２個のツェナ
ーダイオードとした請求項１または請求項２または請求
項３記載のＰＷＭインバータ用出力回路。4. The voltage limiting means having a Zener phenomenon with respect to positive and negative bidirectional voltages is two Zener diodes having their anodes or cathodes connected in common and in series. The output circuit for a PWM inverter according to claim 2 or 3. 【請求項５】正および負の双方向の電流に対して電流制
限を有する電流リミット手段が、互いのアノードまたは
カソードを共通にかつ直列に接続した２個の定電流ダイ
オードとした請求項１または請求項２または請求項３ま
たは請求項４記載のＰＷＭインバータ用出力回路。5. A current limiting means having a current limit for positive and negative bidirectional currents is two constant current diodes having their anodes or cathodes connected in common and in series. 5. The output circuit for a PWM inverter according to claim 2, 3 or 4.