JP3226806B2 - Method of forming protective film for T-type gate of field effect transistor - Google Patents
Method of forming protective film for T-type gate of field effect transistorInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、Ｔ型ゲートを有す
る電界効果トランジスタの保護膜形成方法に関するもの
である。[0001] 1. Field of the Invention [0002] The present invention relates to a method for forming a protective film of a field effect transistor having a T-type gate.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、「ＧａＡｓ電界効果トランジスタの基礎」ｐ．
５９〜６０、１９９２年、発行所コロナ社に記載される
ものがあった。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, “Basics of GaAs field-effect transistor” p.
59-60, 1992, published in Corona Publishing Company.
【０００３】かかる電界効果トランジスタにおいては、
ゲート長の微細化に伴うゲート抵抗の増大を防ぐため
に、図８に示すような、半導体基板１上のＴ型ゲート２
が用いられる。In such a field effect transistor,
To prevent an increase in gate resistance due to miniaturization of the gate length, as shown in FIG. 8, T-shaped gate 2 on the semiconductor substrate 1
Is used.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記し
た従来のＴ型ゲートにおいては、Ｔ型ゲート上部と電界
効果トランジスタのチャネル間の寄生容量によって、ト
ランジスタの高周波特性が劣化するという問題があっ
た。However, in the above-mentioned conventional T-type gate, there is a problem that the high-frequency characteristics of the transistor are deteriorated by the parasitic capacitance between the upper part of the T-type gate and the channel of the field-effect transistor.
【０００５】本発明は、上記問題点を除去し、Ｔ型ゲー
ト上部と電界効果トランジスタのチャネル間の寄生容量
によるトランジスタの高周波特性の劣化を防止すること
ができる電界効果トランジスタのＴ型ゲートの保護膜形
成方法を提供することを目的とする。The present invention eliminates the above-mentioned problems and protects the T-type gate of the field-effect transistor, which can prevent deterioration of the high-frequency characteristics of the transistor due to parasitic capacitance between the upper part of the T-type gate and the channel of the field-effect transistor. It is an object to provide a film forming method.
【０００６】[0006]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕電界効果トランジスタのＴ型ゲートの保護膜形成
方法において、Ｔ型ゲート形成後にポリイミド膜を塗布
する工程と、酸素プラズマを用いた反応性イオンエッチ
ングにより、前記Ｔ型ゲート下部のポリイミド膜を残
し、他の領域のポリイミド膜をエッチングする工程と、
ＣＶＤ法によって絶縁膜を形成する工程と、前記Ｔ型ゲ
ートの両端、または、片端の絶縁膜に開口部を形成する
工程と、酸素プラズマを用いたアッシングにより、前記
絶縁膜の開口部から酸素を導入し、前記Ｔ型ゲート下部
のポリイミド膜を除去し、前記Ｔ型ゲートと活性層表面
の空間をボイドとする工程とを施すようにしたものであ
る。The present invention SUMMARY OF THE INVENTION In order to achieve the above object, (1) in the protective film forming method of the T-shaped gate of the field effect transistor, the steps of applying a polyimide film after the T-shaped gate forming A step of etching the polyimide film in the other region while leaving the polyimide film below the T-type gate by reactive ion etching using oxygen plasma;
A step of forming an insulating film by a CVD method, a step of forming an opening in the insulating film at both ends of the T-type gate, or one end thereof, and removing oxygen from the opening of the insulating film by ashing using oxygen plasma. And removing the polyimide film under the T-type gate to form a void in the space between the T-type gate and the surface of the active layer.
【０００７】〔２〕電界効果トランジスタのＴ型ゲート
の保護膜形成方法において、Ｔ型ゲートを形成後、第１
の絶縁膜を等方性の高い膜形成法によって形成する工程
と、ポリイミド膜を塗布する工程と、酸素プラズマを用
いた反応性イオンエッチングにより、前記Ｔ型ゲート下
部のポリイミド膜を残し、他の領域のポリイミド膜をエ
ッチングする工程と、ＣＶＤ法によって第２の絶縁膜を
形成する工程と、前記Ｔ型ゲートの両端、または、片端
の絶縁膜に開口部を形成する工程と、酸素プラズマを用
いたアッシングにより、前記絶縁膜の開口部から酸素を
導入し、前記Ｔ型ゲート下部のポリイミド膜を除去し、
前記Ｔ型ゲートと活性層表面の空間を絶縁膜によって囲
まれたボイドとする工程とを施すようにしたものであ
る。[ 2 ] In the method of forming a protective film for a T-type gate of a field-effect transistor, after forming the T-type gate,
Forming an insulating film by a highly isotropic film forming method, a step of applying a polyimide film, and reactive ion etching using oxygen plasma to leave the polyimide film under the T-type gate. Etching the polyimide film in the region, forming a second insulating film by a CVD method, forming openings in the insulating film at both ends or at one end of the T-type gate, and using oxygen plasma. By ashing, oxygen is introduced from the opening of the insulating film, and the polyimide film below the T-type gate is removed.
And a step of forming a space on the surface of the active layer as a void surrounded by an insulating film.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【０００９】図１は本発明の第１実施例を示す電界効果
トランジスタの製造工程断面図、図２はその電界効果ト
ランジスタのＴ型ゲートの製造工程図である。FIG. 1 is a sectional view showing a manufacturing process of a field effect transistor according to a first embodiment of the present invention, and FIG. 2 is a manufacturing process diagram of a T-type gate of the field effect transistor.
【００１０】予め、例えば、図２に示すような方法によ
って、Ｔ型ゲートを形成する。A T-type gate is formed in advance by, for example, a method as shown in FIG.
【００１１】まず、図２（ａ）に示すように、チャネル
領域を有する半導体基板１上に第１のレジスト２を塗布
し、図２（ｂ）に示すように、電子ビーム露光によって
略０．１μｍの開口パターンを形成する。次に、図２
（ｃ）に示すように、第２のレジスト３を塗布し、図２
（ｄ）に示すように、ｉ線縮小投影露光によって、略
０．５μｍの開口パターンを形成する。次に、図２
（ｅ）に示すように、ゲート金属４を蒸着し、図２
（ｆ）に示すように、アセトン等の有機溶剤中でのリフ
トオフにより、Ｔ型ゲート５が形成される。First, as shown in FIG. 2A, a first resist 2 is applied on a semiconductor substrate 1 having a channel region, and as shown in FIG. An opening pattern of 1 μm is formed. Next, FIG.
As shown in FIG. 2C, a second resist 3 is applied, and FIG.
As shown in (d), an opening pattern of about 0.5 μm is formed by i-line reduction projection exposure. Next, FIG.
As shown in (e), a gate metal 4 is deposited, and FIG.
As shown in (f), the T-type gate 5 is formed by lift-off in an organic solvent such as acetone.
【００１２】このようにして形成されたＴ型ゲート５
は、例えば、図１（ａ）に示すように、下部の太さｌｇ
＝０．１μｍ、下部の高さｈｇ＝０．１μｍ、上部の太
さｌｍ＝０．５μｍ、上部の高さｈｍ＝０．３μｍとい
った寸法となる。The thus formed T-type gate 5
Is, for example, as shown in FIG.
= 0.1 μm, lower height hg = 0.1 μm, upper thickness lm = 0.5 μm, and upper height hm = 0.3 μm.
【００１３】以上述べた方法以外にも、様々なＴ型ゲー
トの形成法があり、本発明は上記Ｔ型ゲート形成法に制
限されるものではない。There are various methods of forming a T-type gate other than the method described above, and the present invention is not limited to the above-described method of forming a T-type gate.
【００１４】次に、図１（ｂ）に示すように、Ｔ型ゲー
ト５に保護膜６を形成する。Next, as shown in FIG. 1B, a protective film 6 is formed on the T-type gate 5.
【００１５】この場合、例えば、ＳｉＯ2 膜を４０００
Å、スパッタリング法によって堆積する。スパッタリン
グ法は、異方性の高い膜形成が可能なため、Ｔ型ゲート
５と活性層表面の空間はボイド（空隙）７となる。スパ
ッタリング法以外にも、電子ビーム蒸着法など、異方性
の高い膜形成法であれば、同様なボイドを形成すること
ができる。また、保護膜６としては、ＳｉＯ2 膜の他
に、Ｓｉ3 Ｎ4 膜，ＳｉＯＮ膜などの絶縁膜を利用する
ことができる。In this case, for example, an SiO 2 film of 4000
Å, deposited by sputtering. Since the sputtering method can form a film with high anisotropy, the space between the T-type gate 5 and the active layer surface becomes a void (gap) 7. Similar voids can be formed by a film forming method with high anisotropy other than the sputtering method, such as an electron beam evaporation method. Further, as the protective film 6, an insulating film such as a Si 3 N 4 film or a SiON film can be used in addition to the SiO 2 film.
【００１６】以上のように、第１実施例によれば、Ｔ型
ゲート５と活性層表面の空間をボイド７とすることがで
きる。As described above, according to the first embodiment, the space between the T-type gate 5 and the surface of the active layer can be a void 7.
【００１７】Ｔ型ゲートと活性層表面との間の寄生容量
は、この間の誘電率に比例する。従って、一般的に用い
られるＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜の比誘電率が、それぞ
れ、３．９、７．５であることから、本構造のようにボ
イドを形成することにより、寄生容量を０．１３（１／
７．５）〜０．２６（１／３．９）倍と大幅に低減する
ことができ、良好な高周波特性を得ることができる。The parasitic capacitance between the T-type gate and the surface of the active layer is proportional to the dielectric constant between them. Therefore, the relative dielectric constants of the generally used SiO 2 film and Si 3 N 4 film are 3.9 and 7.5, respectively. Is 0.13 (1 /
7.5) to 0.26 (1 / 3.9) times, and a good high frequency characteristic can be obtained.
【００１８】次に、本発明の第２実施例について説明す
る。Next, a second embodiment of the present invention will be described.
【００１９】図３は本発明の第２実施例を示す電界効果
トランジスタの製造工程断面図である。FIG. 3 is a sectional view showing a manufacturing process of a field effect transistor according to a second embodiment of the present invention.
【００２０】この第２実施例では、図３（ａ）に示すよ
うに、Ｔ型ゲート５形成後に、図３（ｂ）に示すよう
に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法によって、第１の絶縁膜１１
であるＳｉ3 Ｎ4 膜を、例えば１００Å堆積する。プラ
ズマＣＶＤ法は、比較的等方性の高い膜形成が可能であ
るため、Ｔ型ゲート５の影となる部分の活性層表面にも
保護膜を形成することができる。次に、第１実施例と同
様に、図３（ｃ）に示すように、スパッタリング法によ
って、第２の絶縁膜１２であるＳｉＯ2 膜を例えば４０
００Å堆積する。In the second embodiment, as shown in FIG. 3A, after forming the T-type gate 5, as shown in FIG. 3B, plasma CVD (Chemical Vapor) is performed.
The first insulating film 11 is formed by a Deposition method.
The the Si 3 N 4 film is, for example, 100Å is deposited. Since the plasma CVD method can form a film having a relatively high isotropic property, a protective film can be formed also on the surface of the active layer which is a shadow of the T-type gate 5. Next, as in the first embodiment, as shown in FIG. 3C, the SiO 2 film serving as the second insulating film 12 is, for example,
Deposit 00 °.
【００２１】これによって、Ｔ型ゲート５と活性層表面
の空間に高さ８００Åの絶縁膜に囲まれたボイド１３を
形成することができる。Thus, a void 13 surrounded by an insulating film having a height of 800 ° can be formed in the space between the T-type gate 5 and the active layer surface.
【００２２】第１の絶縁膜１１の形成方法としては、Ｌ
Ｐ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）ＣＶＤ法など、他の等
方的な膜形成が可能な方法が利用できる。また、第１の
絶縁膜１１としては、Ｓｉ3 Ｎ4 膜の他にＳｉＯ2 膜，
ＳｉＯＮ膜など、他の絶縁膜を利用することもできる。
第２の絶縁膜１２についても、第１実施例と同様に、他
の絶縁膜、および、形成法を用いることができる。The method for forming the first insulating film 11 is as follows.
Other methods capable of forming an isotropic film, such as a P (Low Pressure) CVD method, can be used. Further, as the first insulating film 11, in addition to the Si 3 N 4 film, a SiO 2 film,
Another insulating film such as a SiON film can be used.
As with the first embodiment, another insulating film and a forming method can be used for the second insulating film 12 as well.
【００２３】以上のように、第２実施例によれば、Ｔ型
ゲートと活性層表面の空間を絶縁膜で囲まれたボイドと
することができる。As described above, according to the second embodiment, the space between the T-type gate and the surface of the active layer can be a void surrounded by the insulating film.
【００２４】このように、第１の絶縁膜として１００Å
のＳｉ3 Ｎ4 膜を用いると、高さ８００Åのボイドが形
成される。従って、ボイドがない構造においてＳｉＯ2
膜、Ｓｉ3 Ｎ4 膜を用いる場合に比べ、寄生容量をAs described above, as the first insulating film, 100 °
When the Si 3 N 4 film is used, a void having a height of 800 ° is formed. Therefore, in a structure without voids, SiO 2
Parasitic capacitance compared to the case of using a film and Si 3 N 4 film.
【００２５】[0025]
【数１】 (Equation 1)
【００２６】倍と大幅に低減できる。また、第１の絶縁
膜として１００ÅのＳｉＯ2 膜を用いると、同様に、寄
生容量をIt can be greatly reduced by a factor of two. When a 100 ° SiO 2 film is used as the first insulating film, the parasitic capacitance is similarly reduced.
【００２７】[0027]
【数２】 (Equation 2)
【００２８】倍と低減できる。It can be reduced by a factor of two.
【００２９】いずれの場合も、第１実施例に比べると、
寄生容量の低減効果は小さくなるが、活性層表面がむき
出しとなっておらず、ボイドも絶縁膜によって囲まれた
構造となるため、熱等による半導体表面の変質を防ぐこ
とができ、信頼性を向上させることができる。In any case, compared to the first embodiment,
Although the effect of reducing the parasitic capacitance is small, the surface of the active layer is not exposed, and the voids are surrounded by an insulating film. Can be improved.
【００３０】次に、本発明の第３実施例について説明す
る。Next, a third embodiment of the present invention will be described.
【００３１】図４は本発明の第３実施例を示す電界効果
トランジスタの製造工程断面図である。FIG. 4 is a sectional view showing a manufacturing process of a field-effect transistor according to a third embodiment of the present invention.
【００３２】この第３実施例では、図４（ａ）に示すよ
うに、Ｔ型ゲート５形成後に、ポリイミド膜２１を塗布
する。続いて、図４（ｂ）に示すように、酸素プラズマ
を用いたＲＩＥ（反応性イオンエッチング）により、ポ
リイミド膜２１のエッチングを行う。この時、Ｔ型ゲー
ト５をマスクとした異方性エッチングによって、Ｔ型ゲ
ート５下部のポリイミド膜２２のみを残すことができ
る。In the third embodiment, as shown in FIG. 4A, after forming the T-type gate 5, a polyimide film 21 is applied. Subsequently, as shown in FIG. 4B, the polyimide film 21 is etched by RIE (reactive ion etching) using oxygen plasma. At this time, only the polyimide film 22 below the T-type gate 5 can be left by anisotropic etching using the T-type gate 5 as a mask.
【００３３】引き続き、図４（ｃ）に示すように、プラ
ズマＣＶＤ法、ＬＰ−ＣＶＤ法等によって、Ｓｉ3 Ｎ4
膜、ＳｉＯ2 膜等の絶縁膜２３を形成する。Subsequently, as shown in FIG. 4C, Si 3 N 4 is formed by a plasma CVD method, an LP-CVD method or the like.
An insulating film 23 such as a film or a SiO 2 film is formed.
【００３４】次に、図５に示すように、Ｔ型ゲート５の
両端、または、片端（ここでは、両端で説明）に、絶縁
膜の開口部３１を形成する。この開口部３１は、図６に
示すように、絶縁膜２３上に形成されるレジストパター
ン３２をマスクとしＲＩＥによって形成する。なお、図
５（ａ）はＴ型ゲート部の概略平面図、図５（ｂ）は図
５（ａ）のＡ−Ａ′断面図、図６（ａ）はレジストパタ
ーン３２が形成された状態を示す断面図、図６（ｂ）は
開口部３１が形成された状態を示す断面図である。Next, as shown in FIG. 5, openings 31 of an insulating film are formed at both ends of the T-type gate 5 or at one end (here, both ends are described). As shown in FIG. 6, the opening 31 is formed by RIE using a resist pattern 32 formed on the insulating film 23 as a mask. 5A is a schematic plan view of the T-shaped gate portion, FIG. 5B is a cross-sectional view taken along the line AA ′ of FIG. 5A, and FIG. 6A is a state in which a resist pattern 32 is formed. FIG. 6B is a cross-sectional view showing a state in which the opening 31 is formed.
【００３５】次に、図４（ｄ）に示すように、酸素プラ
ズマを用いたアッシングによって、Ｔ型ゲート５下部の
ポリイミド膜２２を除去する。先に形成したゲート端の
開口部３１（図５及び図６参照）より入り込む酸素によ
って、あたかもトンネルを掘るように、内部のポリイミ
ド膜２２を除去することができる。このようにして、Ｔ
型ゲート５と活性層表面の空間にボイド３３を形成する
ことができる。Next, as shown in FIG. 4D, the polyimide film 22 below the T-type gate 5 is removed by ashing using oxygen plasma. Oxygen entering from the opening 31 (see FIGS. 5 and 6) at the gate end previously formed can remove the polyimide film 22 inside as if a tunnel is dug. Thus, T
A void 33 can be formed in the space between the mold gate 5 and the active layer surface.
【００３６】以上のように、第３実施例によっても、Ｔ
型ゲートと活性層表面の空間をボイドにすることができ
る。As described above, according to the third embodiment, T
The space between the mold gate and the surface of the active layer can be made void.
【００３７】第３実施例では、第１、第２の実施例に比
べて工程が長くなるが、絶縁膜として良質なＣＶＤ膜を
利用できるという利点がある。The third embodiment requires a longer process than the first and second embodiments, but has the advantage that a high-quality CVD film can be used as the insulating film.
【００３８】第１、第２の実施例で使用したスパッタリ
ング膜は、膜中にスパッタリング時の放電ガスが混入
し、屈折率など膜質の制御が難しい面がある。The sputtered films used in the first and second embodiments have a problem that the discharge gas at the time of sputtering is mixed into the films, and it is difficult to control the film quality such as the refractive index.
【００３９】従って、ＣＶＤ膜の利用によって、膜質制
御性の向上、デバイス特性制御性の向上を図ることがで
きる。Therefore, by using the CVD film, the controllability of the film quality and the controllability of the device characteristics can be improved.
【００４０】次に、本発明の第４実施例について説明す
る。Next, a fourth embodiment of the present invention will be described.
【００４１】図７は本発明の第４実施例を示す電界効果
トランジスタの断面図である。FIG. 7 is a sectional view of a field effect transistor showing a fourth embodiment of the present invention.
【００４２】この実施例では、第２実施例と第３実施例
を組み合わせた構成となる。すなわち、第２実施例と同
様に等方的な膜形成法により、第１の絶縁膜４１を形成
した後、第３実施例に示す方法を用いて、ポリイミド膜
を塗布し、酸素プラズマを用いたＲＩＥによりポリイミ
ド膜をエッチングし、その後、ＣＶＤ法により、第２の
絶縁膜４２を形成し、ポリイミド膜をアッシングして除
去する。この方法によっても、Ｔ型ゲート５と活性層表
面の空間に、絶縁膜４１で囲まれたボイド４３を形成す
ることができる。This embodiment has a configuration in which the second embodiment and the third embodiment are combined. That is, after forming the first insulating film 41 by the isotropic film forming method as in the second embodiment, a polyimide film is applied by the method shown in the third embodiment, and oxygen plasma is applied. The polyimide film is etched by the RIE, and then the second insulating film 42 is formed by the CVD method, and the polyimide film is removed by ashing. According to this method, the void 43 surrounded by the insulating film 41 can be formed in the space between the T-type gate 5 and the active layer surface.
【００４３】このように、この実施例によれば、アッシ
ングによりポリイミド膜を除去する際に、活性層表面が
薄い絶縁膜によって保護される。したがって、第３実施
例に比べて、アッシング時のダメージ、不純物が混入す
るといった問題を回避することができる。As described above, according to this embodiment, when the polyimide film is removed by ashing, the surface of the active layer is protected by the thin insulating film. Therefore, as compared with the third embodiment, problems such as damage at the time of ashing and mixing of impurities can be avoided.
【００４４】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、それらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above embodiment, and various modifications can be made based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【００４５】[0045]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。As described above, according to the present invention, the following effects can be obtained.
【００４６】（１）請求項１記載の発明によれば、絶縁
膜として良質なＣＶＤ膜を利用でき、膜質制御性の向
上、デバイス特性制御性の向上を図ることができる。( 1 ) According to the first aspect of the present invention, a high-quality CVD film can be used as an insulating film, and controllability of film quality and controllability of device characteristics can be improved.
【００４７】（２）請求項２記載の発明によれば、アッ
シングによりポリイミド膜を除去する際に、活性層表面
が薄い絶縁膜によって保護される。( 2 ) According to the second aspect of the invention, when the polyimide film is removed by ashing, the surface of the active layer is protected by the thin insulating film.
【００４８】したがって、アッシング時のダメージ、不
純物が混入するといった問題を回避することができる。Therefore, problems such as damage at the time of ashing and mixing of impurities can be avoided.
【図１】本発明の第１実施例を示す電界効果トランジス
タの製造工程断面図である。FIG. 1 is a sectional view showing a manufacturing process of a field-effect transistor according to a first embodiment of the present invention.
【図２】本発明の第１実施例を示す電界効果トランジス
タのＴ型ゲートの製造工程図である。FIG. 2 is a manufacturing process diagram of a T-type gate of the field-effect transistor according to the first embodiment of the present invention.
【図３】本発明の第２実施例を示す電界効果トランジス
タの製造工程断面図である。FIG. 3 is a cross-sectional view illustrating a manufacturing process of a field-effect transistor according to a second embodiment of the present invention.
【図４】本発明の第３実施例を示す電界効果トランジス
タの製造工程断面図である。FIG. 4 is a sectional view showing a manufacturing process of a field-effect transistor according to a third embodiment of the present invention.
【図５】本発明の第３実施例における絶縁膜への開口の
説明図である。FIG. 5 is an explanatory view of an opening in an insulating film according to a third embodiment of the present invention.
【図６】本発明の第３実施例における絶縁膜への開口工
程断面図である。FIG. 6 is a sectional view showing a step of opening an insulating film in a third embodiment of the present invention.
【図７】本発明の第４実施例を示す電界効果トランジス
タの断面図である。FIG. 7 is a sectional view of a field effect transistor showing a fourth embodiment of the present invention.
【図８】従来の電界効果トランジスタのＴ型ゲートを示
す図である。FIG. 8 is a diagram showing a T-type gate of a conventional field-effect transistor.
１ 半導体基板 ２ 第１のレジスト ３ 第２のレジスト ４ ゲート金属 ５ Ｔ型ゲート ６ ＳｉＯ2 膜（保護膜） ７，１３，３３，４３ ボイド（空隙） １１，４１ 第１の絶縁膜 １２，４２ 第２の絶縁膜 ２１ ポリイミド膜 ２２ Ｔ型ゲート下方のポリイミド膜 ２３ 絶縁膜（ＣＶＤ膜） ３１ 開口部 ３２ レジストパターンREFERENCE SIGNS LIST 1 semiconductor substrate 2 first resist 3 second resist 4 gate metal 5 T-type gate 6 SiO 2 film (protective film) 7, 13, 33, 43 void (gap) 11, 41 first insulating film 12, 42 2nd insulating film 21 polyimide film 22 polyimide film below T-type gate 23 insulating film (CVD film) 31 opening 32 resist pattern
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812 H01L 29/41 ──────────────────────────────────────────────────続 き Continuation of front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/338 H01L 29/812 H01L 29/41
Claims (2)
護膜形成方法において、 （ａ）Ｔ型ゲート形成後にポリイミド膜を塗布する工程
と、 （ｂ）酸素プラズマを用いた反応性イオンエッチングに
より、前記Ｔ型ゲート下部のポリイミド膜を残し、他の
領域のポリイミド膜をエッチングする工程と、 （ｃ）ＣＶＤ法によって絶縁膜を形成する工程と、 （ｄ）前記Ｔ型ゲートの両端、または、片端の絶縁膜に
開口部を形成する工程と、 （ｅ）酸素プラズマを用いたアッシングにより、前記絶
縁膜の開口部から酸素を導入し、前記Ｔ型ゲート下部の
ポリイミド膜を除去し、前記Ｔ型ゲートと活性層表面の
空間をボイドとする工程とを施すようにしたことを特徴
とする電界効果トランジスタのＴ型ゲートの保護膜形成
方法。1. A method for forming a protective film for a T-type gate of a field-effect transistor, comprising: (a) applying a polyimide film after forming the T-type gate; and (b) reactive ion etching using oxygen plasma. Etching the polyimide film in another region while leaving the polyimide film under the T-type gate; (c) forming an insulating film by CVD; and (d) forming both ends or one end of the T-type gate. Forming an opening in the insulating film; and (e) introducing oxygen from the opening of the insulating film by ashing using oxygen plasma to remove the polyimide film under the T-type gate, thereby removing the T-type gate. And forming a void in the space on the surface of the active layer.
護膜形成方法において、 （ａ）Ｔ型ゲートを形成後、第１の絶縁膜を等方性の高
い膜形成法によって形成する工程と、 （ｂ）ポリイミド膜を塗布する工程と、 （ｃ）酸素プラズマを用いた反応性イオンエッチングに
より、前記Ｔ型ゲート下部のポリイミド膜を残し、他の
領域のポリイミド膜をエッチングする工程と、 （ｄ）ＣＶＤ法によって第２の絶縁膜を形成する工程
と、 （ｅ）前記Ｔ型ゲートの両端、または、片端の絶縁膜に
開口部を形成する工程と、 （ｆ）酸素プラズマを用いたアッシングにより、前記絶
縁膜の開口部から酸素を導入し、前記Ｔ型ゲート下部の
ポリイミド膜を除去し、前記Ｔ型ゲートと活性層表面の
空間を絶縁膜によって囲まれたボイドとする工程とを施
すようにしたことを特徴とする電界効果トランジスタの
Ｔ型ゲートの保護膜形成方法。2. A method for forming a protective film for a T-type gate of a field-effect transistor, comprising: (a) forming a first insulating film by a highly isotropic film forming method after forming a T-type gate; (b) a step of applying a polyimide film; (c) a step of etching the polyimide film in another region while leaving the polyimide film below the T-type gate by reactive ion etching using oxygen plasma; A step of forming a second insulating film by a CVD method, (e) a step of forming openings in the insulating film at both ends of the T-type gate or at one end thereof, and (f) ashing using oxygen plasma. Introducing oxygen through the opening of the insulating film, removing the polyimide film under the T-type gate, and forming a space between the T-type gate and the active layer surface as a void surrounded by an insulating film. A method for forming a protective film for a T-type gate of a field-effect transistor.
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| JPH10150054A JPH10150054A (en) | 1998-06-02 |
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