JP3223681B2 - Word line driver - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体記憶装置におけ
るワード線ドライバに関し、特にゲートがワード線に接
続されたアクセストランジスタをメモリセルをＭＯＳト
ランジスタを用いて構成し、メモリセル以外の回路の一
部又は全部をバイポーラトランジスタを用いて構成した
半導体記憶装置におけるワード線ドライバに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a word line driver in a semiconductor memory device, and more particularly, to a semiconductor device having a gate connected to a word line.
The present invention relates to a word line driver in a semiconductor memory device in which a connected access transistor is configured using a MOS transistor as a memory cell and a part or all of a circuit other than the memory cell is configured using a bipolar transistor.
【０００２】[0002]
【従来の技術】半導体記憶装置として、メモリセルをＭ
ＯＳトランジスタ（ＭＯＳ ＦＥＴ）を用いて、あるい
はポリシリコン抵抗や薄膜トランジスタを併用して構成
し、メモリセル以外の回路の一部又は全部をバイポーラ
トランジスタを用いて構成したいわゆるＢi-ＣＭＯＳ型
のＳＲＡＭがある。このＢi-ＣＭＯＳ型ＳＲＡＭにおい
て、ワード線を駆動するドライバとして、従来、ＣＭＯ
Ｓ型のものとＢi-ＣＭＯＳ型のものとが知られている。2. Description of the Related Art As a semiconductor memory device, a memory cell is M
There is a so-called Bi-CMOS SRAM in which an OS transistor (MOS FET) or a combination of a polysilicon resistor and a thin film transistor is used, and part or all of a circuit other than a memory cell is formed using a bipolar transistor. . In this Bi-CMOS SRAM, a conventional CMOS driver is used as a driver for driving a word line.
An S type and a Bi-CMOS type are known.
【０００３】図５（Ａ），（Ｂ）に、その回路構成を示
す。先ず、ＣＭＯＳ型ドライバは、図５（Ａ）に示すよ
うに、正側電源ＶDDと負側電源ＶSS（接地レベル）との
間に直列に接続されたＰ型ＭＯＳトランジスタ（以下、
単にＰＭＯＳトランジスタと称する）Ｑ５１及びＮ型Ｍ
ＯＳトランジスタ（以下、単にＮＭＯＳトランジスタと
称する）Ｑ５２からなるインバータ回路構成となってい
る。そして、ＭＯＳトランジスタＱ５１，Ｑ５２のゲー
トは共通接続され、これらゲートに入力信号ＩＮが印加
される。また、ＭＯＳトランジスタＱ５１，Ｑ５２のド
レイン共通接続点にワード線ＷＬが接続されている。FIGS. 5A and 5B show a circuit configuration thereof. First, as shown in FIG. 5A, a CMOS type driver is a P-type MOS transistor (hereinafter, referred to as a “P-type MOS transistor”) connected in series between a positive power supply V DD and a negative power supply V SS (ground level).
Q51 and N-type M
The inverter circuit has an OS transistor (hereinafter simply referred to as an NMOS transistor) Q52. The gates of the MOS transistors Q51 and Q52 are commonly connected, and the input signal IN is applied to these gates. The word line WL is connected to a common drain connection point of the MOS transistors Q51 and Q52.
【０００４】一方、Ｂi-ＣＭＯＳ型ドライバは、図５
（Ｂ）に示すように、正側電源ＶDDと負側電源ＶSSとの
間に直列に接続されたＰＭＯＳトランジスタＱ５１及び
ＮＭＯＳトランジスタＱ５２に加え、同様に正側電源Ｖ
DDと負側電源ＶSSとの間に直列に接続されたＮＰＮ型バ
イポーラトランジスタ（以下、単にＮＰＮトランジスタ
と称する）Ｔｒ及びＮＭＯＳトランジスタＱ５３を備え
ている。そして、ＮＰＮトランジスタＴｒのベースはＰ
ＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ
５２のドレイン共通接続点に接続され、ＮＭＯＳトラン
ジスタＱ５３のゲートはＰＭＯＳトランジスタＱ５１及
びＮＭＯＳトランジスタＱ５２の各ゲートと共通接続さ
れている。また、ＮＰＮトランジスタＴｒ及びＮＭＯＳ
トランジスタＱ５３のエミッタ・ドレイン共通接続点に
ワード線ＷＬが接続されている。On the other hand, a Bi-CMOS type driver is shown in FIG.
As shown in (B), in addition to the PMOS transistor Q51 and the NMOS transistor Q52 connected in series between the positive power supply V DD and the negative power supply V SS ,
DD and connected NPN-type bipolar transistor in series between the negative power supply V SS and (hereinafter, simply referred to as NPN transistors) provided with Tr and NMOS transistor Q53. The base of the NPN transistor Tr is P
MOS transistor Q51 and NMOS transistor Q
The gate of the NMOS transistor Q53 is commonly connected to the gates of the PMOS transistor Q51 and the NMOS transistor Q52. Also, an NPN transistor Tr and an NMOS
The word line WL is connected to a common emitter-drain connection point of the transistor Q53.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記構
成の従来のワード線ドライバにおいて、ＣＭＯＳ型ドラ
イバ（Ａ）にあっては、負荷容量、即ちワード線の寄生
容量が大きいことから、ＭＯＳトランジスタＱ５１，Ｑ
５２によるその充放電に時間がかかるため、ワード線遅
延が長くなるという問題があった。一方、Ｂi-ＣＭＯＳ
型ドライバ（Ｂ）にあっては、バイポーラトランジスタ
を用いていることから、電流駆動能力がＣＭＯＳ型ドラ
イバ（Ａ）よりも大きく、ワード線遅延は短いという利
点がある。However, in the conventional word line driver having the above configuration, the CMOS type driver (A) has a large load capacitance, that is, a parasitic capacitance of the word line. Q
52 takes a long time to charge and discharge, so that there is a problem that the word line delay becomes long. On the other hand, Bi-CMOS
Since the type driver (B) uses a bipolar transistor, there are advantages that the current driving capability is larger than that of the CMOS type driver (A) and the word line delay is shorter.
【０００６】その反面、ＮＰＮトランジスタＴｒの順方
向ベース・エミッタ間電圧をＶF とするとき、ワード線
ＷＬの電位がＶDD−ＶF までしか上がらないため、電源
電圧を下げてゆくと、セル電流が大きく減少してビット
線レベルの反転動作に時間がかかり、高速性が大きく損
なわれたり、最低動作電源電圧がＣＭＯＳ型ドライバ
（Ａ）を使った場合に比べて高くなる等の問題があっ
た。On the other hand, when the forward base- emitter voltage of the NPN transistor Tr is set to V F , the potential of the word line WL rises only to V DD -V F. The current greatly decreases and it takes time to invert the bit line level, which causes a problem that the high-speed operation is greatly impaired, and that the minimum operating power supply voltage becomes higher than when a CMOS driver (A) is used. Was.
【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、Ｂi-ＣＭＯＳの高速
性を維持しつつ低電源電圧下においてもメモリセルの安
定した動作を可能としたワード線ドライバを提供するこ
とにある。The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to enable a stable operation of a memory cell even at a low power supply voltage while maintaining the high speed of a Bi-CMOS. A word line driver.
【０００８】[0008]
【課題を解決するための手段】請求項１記載のワード線
ドライバは、メモリセルをＭＯＳトランジスタを用いて
構成し、メモリセル以外の回路の一部又は全部をバイポ
ーラトランジスタを用いて構成した半導体記憶装置にお
いて、正側電源とワード線との間に接続されかつゲート
に入力信号が印加されるＰＭＯＳトランジスタと、ドレ
インがワード線に接続されかつゲートに入力信号が印加
される第１のＮＭＯＳトランジスタと、この第１のＮＭ
ＯＳトランジスタのソースと負側電源との間に接続され
かつワード線にゲートが接続された第２のＮＭＯＳトラ
ンジスタと、ワード線と負側電源との間に接続されかつ
第１，第２のＮＭＯＳトランジスタの共通接続点にベー
スが接続されたバイポーラトランジスタと、ワード線の
電位が低レベルとなるとき、その電位を負側電源の電圧
レベルまで下げるプルダウン手段とを備えた構成となっ
ている。According to a first aspect of the present invention, there is provided a word line driver in which a memory cell is configured using a MOS transistor, and a part or all of a circuit other than the memory cell is configured using a bipolar transistor. A PMOS transistor connected between the positive power supply and the word line and having an input signal applied to the gate; a first NMOS transistor having a drain connected to the word line and having the gate applied with the input signal; , This first NM
A second NMOS transistor connected between the source of the OS transistor and the negative power supply and having a gate connected to the word line; and a first and second NMOS transistor connected between the word line and the negative power supply. A bipolar transistor whose base is connected to the common connection point of the transistors, and a word line
When the potential is low, the potential is
And a pull-down means for lowering the level .
【０００９】[0009]
【作用】請求項１記載のワード線ドライバにおいて、
“Ｈ”レベル（高レベル）出力用のトランジスタとして
ＰＭＯＳトランジスタのみを用いたことで、ワード線活
性時にはその“Ｈ”レベルは正側電源の電圧レベルまで
フルスウィングすることから、電源電圧を下げていった
場合のセル電流の急激な低下は起こらないため、Ｂi-Ｃ
ＭＯＳ回路における高速性を維持できる。また、最低動
作電源電圧についても、ＣＭＯＳ型ドライバによりワー
ド線を駆動する場合と同一となるため、低電源電圧下で
の動作の安定性も確保できる。The word line driver according to claim 1,
Since only the PMOS transistor is used as the transistor for outputting the “H” level (high level), the “H” level fully swings to the voltage level of the positive power supply when the word line is active, so that the power supply voltage is reduced. When the cell current does not drop sharply,
High speed in the MOS circuit can be maintained. Also, the minimum operation power supply voltage is the same as when the word line is driven by the CMOS type driver, so that the operation stability under a low power supply voltage can be ensured.
【００１０】さらに、ワード線の電位が“Ｌ”レベル
（低レベル）となるとき、その電位を負側電源の電圧レ
ベルまでプルダウンすることで、メモリセルが非活性状
態にある場合、当該メモリセルのアクセストランジスタ
にゲートバイアスがかからないようにできる。したがっ
て、メモリセルにおいて、ビット線から“Ｌ”側ノード
へリーク電流が流れることはない。なお、このリーク電
流が流れると、ＳＲＡＭのスタンバイ電流の大幅な増加
につながる。 Further, when the potential of the word line is at the "L" level (low level), the potential is pulled down to the voltage level of the negative power supply, and when the memory cell is in an inactive state, Gate bias is not applied to the access transistor. Therefore, no leak current flows from the bit line to the “L” side node in the memory cell. It should be noted that the flow of this leak current leads to a significant increase in the standby current of the SRAM.
【００１１】[0011]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す回路図で
ある。図１において、正側電源ＶDDとワード線ＷＬとの
間にＰＭＯＳトランジスタＱ１１が接続されている。こ
のＰＭＯＳトランジスタＱ１１のゲートには、入力信号
ＩＮが印加される。ワード線ＷＬと負側電源ＶSS（接地
レベル）との間には、ＮＭＯＳトランジスタＱ１２，Ｑ
１３が直列に接続されている。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit diagram showing one embodiment of the present invention. In FIG. 1, a PMOS transistor Q11 is connected between a positive power supply VDD and a word line WL. The input signal IN is applied to the gate of the PMOS transistor Q11. NMOS transistors Q12 and Q12 are connected between the word line WL and the negative power supply V SS (ground level).
13 are connected in series.
【００１２】ＮＭＯＳトランジスタＱ１２のゲートに
は、入力信号ＩＮが印加される。ＮＭＯＳトランジスタ
Ｑ１３のゲートは、ワード線ＷＬに接続されている。ワ
ード線ＷＬと負側電源ＶSSとの間にはさらに、ＮＰＮト
ランジスタＴｒが接続されている。このＮＰＮトランジ
スタＴｒのベースは、ＮＭＯＳトランジスタＱ１２，Ｑ
１３のソース・ドレイン共通接続点に接続されている。The input signal IN is applied to the gate of the NMOS transistor Q12. The gate of the NMOS transistor Q13 is connected to the word line WL. Furthermore between the word line WL and the negative power supply V SS, NPN transistor Tr is connected. The bases of the NPN transistors Tr are connected to the NMOS transistors Q12 and Q12.
Thirteen source / drain common connection points.
【００１３】上記構成のワード線ドライバにおいて、Ｐ
ＭＯＳトランジスタＱ１１は、入力信号ＩＮが“Ｌ”レ
ベルのときワード線ＷＬの電位を“Ｈ”レベルとする。
一方、ＮＭＯＳトランジスタＱ１２，Ｑ１３及びＮＰＮ
トランジスタＴｒは、入力信号ＩＮが“Ｈ”レベルのと
きワード線ＷＬの電位を“Ｌ”レベルとし、基本的なＢ
i-ＣＭＯＳインバータの“Ｌ”レベル出力用の回路と同
じ構成となっている。この部分の回路としては、様々な
Ｂi-ＣＭＯＳ論理回路のバリエーションにおける“Ｌ”
レベルを出力する部分の回路を用いることができる。In the word line driver having the above structure, P
MOS transistor Q11 sets the potential of word line WL to "H" level when input signal IN is at "L" level.
On the other hand, NMOS transistors Q12, Q13 and NPN
The transistor Tr sets the potential of the word line WL to “L” level when the input signal IN is at “H” level,
It has the same configuration as the "L" level output circuit of the i-CMOS inverter. The circuit in this part is “L” in various Bi-CMOS logic circuit variations.
A circuit for outputting a level can be used.
【００１４】上記構成のドライバによれば、ワード線活
性時には、その“Ｈ”レベルは正側電源ＶDDの電圧レベ
ルまでフルスウィングすることになるので、図５（Ｂ）
に示す従来のＢi-ＣＭＯＳ型ドライバのように電源電圧
を下げていった場合のセル電流の急激な低下は起こら
ず、Ｂi-ＣＭＯＳ回路における高速性を維持できる。ま
た、最低動作電源電圧についても、図５（Ａ）に示すＣ
ＭＯＳ型ドライバによってワード線ＷＬを駆動する場合
と同一となるため、低電源電圧下での動作の安定性も確
保できる。According to the driver having the above configuration, when the word line is active, its "H" level is fully swinged to the voltage level of the positive power supply V DD , so that FIG.
As shown in the conventional Bi-CMOS type driver shown in FIG. 1, when the power supply voltage is lowered, the cell current does not sharply decrease, and the high-speed operation of the Bi-CMOS circuit can be maintained. In addition, the minimum operating power supply voltage is the same as that shown in FIG.
Since the operation is the same as the case where the word line WL is driven by the MOS type driver, the stability of operation under a low power supply voltage can also be ensured.
【００１５】一方、ワード線遅延については、Ｂi-ＣＭ
ＯＳ構成のドライバであるために、ＣＭＯＳ型ドライバ
のそれよりも遅延は短くなる。また、ワード線ＷＬに対
する“Ｈ”レベル出力はＰＭＯＳトランジスタＱ１１に
より、“Ｌ”レベル出力はＮＰＮトランジスタＴｒを用
いて行う構成としたことにより、ワード線ＷＬの立下が
りをその立上がりよりも速く設定することが容易であ
る。On the other hand, with respect to the word line delay, Bi-CM
Since the driver has the OS configuration, the delay is shorter than that of the CMOS type driver. The "H" level output to the word line WL is performed by using the PMOS transistor Q11 and the "L" level output is performed by using the NPN transistor Tr, so that the falling of the word line WL is set faster than its rising. It is easy.
【００１６】このことは、ワード線ＷＬの立上がりがそ
の立下がりよりも速いか同等である場合には、ワード線
ＷＬの二重選択が起こり、誤動作や読出し遅れにつなが
る可能性があるために、通常はワード線ＷＬの立下がり
を遅らせて設計することと整合がとれている。従来のＢ
i-ＣＭＯＳ型ドライバにおいては、立上がりの方が速く
しやすいために、これらのタイミングにより注意して設
計する必要がある。This is because if the rise of the word line WL is faster than or equal to its fall, double selection of the word line WL occurs, which may lead to malfunction or read delay. Normally, this is consistent with designing the word line WL with a delayed fall. Conventional B
In an i-CMOS type driver, it is necessary to design more carefully at these timings since the rise is easier than before.
【００１７】ところで、上記構成のドライバにおいて、
ＮＰＮトランジスタＴｒの順方向ベース・エミッタ電圧
をＶF とするとき、ドライバ出力は、“Ｈ”レベルがＶ
DD、“Ｌ”レベルがＶSS＋ＶF となる。したがって、図
２に示すメモリセルにおいて、図１に示す回路構成のド
ライバ２１の駆動により、ワード線ＷＬの電位が“Ｌ”
レベルとなり、メモリセル２２が非活性状態である場
合、メモリセル２２のアクセストランジスタＱ２１にお
いては、ＶF のゲートバイアスがかかるために、ビット
線ＢＬから“Ｌ”側ノードＮへ大きなリーク電流が生じ
る。このリーク電流は、ＳＲＡＭのスタンバイ電流の大
幅な増加をもたらす。By the way, in the driver having the above configuration,
When the forward base-emitter voltage of the NPN transistor Tr and V F, the driver output is "H" level V
DD and the “L” level become V SS + V F. Therefore, in the memory cell shown in FIG. 2, the potential of the word line WL is set to “L” by driving the driver 21 having the circuit configuration shown in FIG.
Level, and if the memory cell 22 is in an inactive state, the access transistor Q21 of the memory cell 22, since the gate bias V F is applied, a large leakage current is generated from the bit line BL to the "L" node N . This leakage current causes a large increase in the standby current of the SRAM.
【００１８】図３は、このリーク電流の発生を防止すべ
くなされた本発明の他の実施例を示す回路図であり、図
中、図１と同等部分には同一符号を付して示してある。
図３において、ワード線ＷＬと負側電源ＶSSとの間に、
電流駆動能力の小さなＮＭＯＳトランジスタＱ１４が接
続されている。ＮＭＯＳトランジスタＱ１４のゲートに
は、入力信号ＩＮが印加される。このＮＭＯＳトランジ
スタＱ１４は、入力信号ＩＮが“Ｈ”レベルとなり、ワ
ード線ＷＬの電位が“Ｌ”レベルとなるときに、オン状
態となってワード線ＷＬの電位を負側電源ＶSSの電圧レ
ベルまで完全に下げるプルダウン手段としての作用をな
す。FIG. 3 is a circuit diagram showing another embodiment of the present invention designed to prevent the occurrence of the leak current. In the drawing, the same reference numerals are given to the same parts as those in FIG. is there.
In FIG. 3, between the word line WL and the negative power supply V SS ,
An NMOS transistor Q14 having a small current driving capability is connected. The input signal IN is applied to the gate of the NMOS transistor Q14. The NMOS transistor Q14, the input signal IN becomes "H" level, when the potential of the word line WL becomes "L" level, the voltage level of the negative power supply V SS potential of the word line WL in the ON state It acts as a pull-down means for completely lowering the pressure.
【００１９】上述したように、入力信号ＩＮが“Ｈ”レ
ベルとなり、ワード線ＷＬの電位が“Ｌ”レベルとなる
ときに、その電位を負側電源ＶSSの電圧レベルまで完全
にプルダウンするようにしたことにより、メモリセル２
２が非活性状態にある場合、メモリセル２２のアクセス
トランジスタＱ２１にゲートバイアスがかからないた
め、リーク電流が生じることはない。[0019] As described above, the input signal IN becomes "H" level, when the potential of the word line WL becomes "L" level, completely to pull down the potential to voltage level of the negative power supply V SS The memory cell 2
2 is inactive, no gate bias is applied to the access transistor Q21 of the memory cell 22, so that no leak current occurs.
【００２０】なお、本実施例では、ワード線ＷＬの電位
をＶSSレベルに下げるプルダウン手段として、入力信号
ＩＮに応じてオン／オフする電流駆動能力の弱いＭＯＳ
トランジスタを用いた回路構成とした場合について説明
したが、これに限定されるものではない。例えば、図４
（Ａ）に示すように、ワード線ＷＬと負側電源ＶSSとの
間に接続されて正側電源ＶDDによってゲートバイアスさ
れた電流駆動能力の弱いＭＯＳトランジスタＱ１５を用
いたり、図４（Ｂ）に示すように、ワード線ＷＬと負側
電源ＶSSとの間に接続された抵抗器Ｒを用いて構成する
ことも可能である。In this embodiment, as a pull-down means for lowering the potential of the word line WL to the V SS level, a MOS transistor having a weak current driving capability for turning on / off according to the input signal IN is used.
Although the description has been made of the case where the circuit configuration uses transistors, the present invention is not limited to this. For example, FIG.
(A), the or using word line WL and the negative power supply V SS is connected between the positive power supply V DD by the gate biased current driving capability weak MOS transistors Q15, Fig. 4 (B as shown in), it can be configured with a resistor connected R between the word line WL and the negative power supply V SS.
【００２１】[0021]
【発明の効果】以上説明したように、請求項１記載の発
明によれば、“Ｈ”レベル出力用のトランジスタとして
ＰＭＯＳトランジスタのみを用いたことにより、ワード
線活性時にはその“Ｈ”レベルは正側電源の電圧レベル
までフルスウィングすることから、電源電圧を下げてい
った場合のセル電流の急激な低下は起こらないため、Ｂ
i-ＣＭＯＳ回路における高速性を維持できることにな
る。また、最低動作電源電圧についても、ＣＭＯＳ型の
ドライバによってワード線を駆動する場合と同一となる
ため、低電源電圧下での動作の安定性も確保できること
になる。As described above, according to the first aspect of the present invention, only the PMOS transistor is used as the "H" level output transistor, so that the "H" level is positive when the word line is active. Since the full swing up to the voltage level of the side power supply, the cell current does not sharply decrease when the power supply voltage is lowered.
The high speed of the i-CMOS circuit can be maintained. Also, the minimum operating power supply voltage is the same as when a word line is driven by a CMOS type driver, so that the stability of operation under a low power supply voltage can be secured.
【００２２】さらに、ワード線の電位が“Ｌ”レベルと
なるとき、その電位を負側電源の電圧レベルまでプルダ
ウンするようにしたことにより、メモリセルが非活性状
態にある場合、当該メモリセルのアクセストランジスタ
にゲートバイアスがかからないようにできる。したがっ
て、メモリセルにおいて、ビット線から“Ｌ”側ノード
へ、ＳＲＡＭのスタンバイ電流の大幅増加につながるリ
ーク電流が流れることはない。 Further, when the potential of the word line becomes "L" level, the potential is pulled down to the voltage level of the negative power supply, so that when the memory cell is in an inactive state, A gate bias can be prevented from being applied to the access transistor. Therefore, in the memory cell, a leak current that leads to a large increase in the standby current of the SRAM does not flow from the bit line to the “L” side node.
【図１】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】本発明が適用されるメモリセルの一例を示す回
路図である。FIG. 2 is a circuit diagram showing an example of a memory cell to which the present invention is applied.
【図３】本発明の他の実施例を示す回路図である。FIG. 3 is a circuit diagram showing another embodiment of the present invention.
【図４】本発明の他の実施例の変形例を示す回路図であ
る。FIG. 4 is a circuit diagram showing a modification of another embodiment of the present invention.
【図５】従来例を示す回路図である。FIG. 5 is a circuit diagram showing a conventional example.
２１ ドライバ ２２ メモリセル Ｑ１１ Ｐ型ＭＯＳトランジスタ Ｑ１２〜Ｑ１５ Ｎ型ＭＯＳトランジスタ Ｔｒ ＮＰＮ型バイポーラトランジスタ Reference Signs List 21 Driver 22 Memory cell Q11 P-type MOS transistor Q12-Q15 N-type MOS transistor Tr NPN-type bipolar transistor
Claims (1)
トランジスタを含むメモリセルをＭＯＳトランジスタを
用いて構成し、メモリセル以外の回路の一部又は全部を
バイポーラトランジスタを用いて構成した半導体記憶装
置におけるワード線ドライバであって、 正側電源とワード線との間に接続されかつゲートに入力
信号が印加されるＰ型ＭＯＳトランジスタと、 ドレインがワード線に接続されかつゲートに前記入力信
号が印加される第１のＮ型ＭＯＳトランジスタと、 前記第１のＮ型ＭＯＳトランジスタのソースと負側電源
との間に接続されかつワード線にゲートが接続された第
２のＮ型ＭＯＳトランジスタと、 ワード線と負側電源との間に接続されかつ前記第１，第
２のＮ型ＭＯＳトランジスタの共通接続点にベースが接
続されたバイポーラトランジスタと、 ワード線の電位が低レベルとなるとき、その電位を負側
電源の電圧レベルまで下げるプルダウン手段と を備えた
ことを特徴とするワード線ドライバ。1. An access in which a gate is connected to a word line.
A word line driver in a semiconductor memory device in which a memory cell including a transistor is configured using a MOS transistor, and part or all of a circuit other than the memory cell is configured using a bipolar transistor. A first N-type MOS transistor having a drain connected to a word line and having the gate applied with the input signal; a first N-type MOS transistor having a drain connected to the word line and having the gate applied with the input signal; A second N-type MOS transistor connected between the source of the N-type MOS transistor and a negative power supply and having a gate connected to a word line; , A bipolar transistor having a base connected to the common connection point of the second N-type MOS transistors, and a low potential of the word line. When the potential becomes negative
A word line driver, comprising: pull-down means for lowering to a voltage level of a power supply .
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| JP34057593A JP3223681B2 (en) | 1993-12-07 | 1993-12-07 | Word line driver |
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