JP3221987B2 - 遅延時間変調効果装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、電子楽器等
の発生楽音に遅延時間変調を付与する装置に用いて好適
な遅延時間変調効果装置に関する。

【０００２】

【従来の技術】最近の電子楽器では、様々な楽音パラメ
ータをリアルタイムにコントロールすることが行なわれ
ている。この際にコントロールの方法としては、例えば
ホィール、ペダルなどの楽器自身に備えられる操作子を
用いる方法のほかに、ＭＩＤＩ（Misical Instrument D
igital Interface）におけるコントロールチェンジな
ど、外部からの情報を用いる方法もある。また、ＬＦＯ
（Low Frequency Oscillator：低周波発振器）の出力信
号を用いてコントロールする方法も知られている。さら
に、最近では、これらのコントロールのための情報を組
み合わせ複雑な変調情報にしてコントロールを行ない、
より豊かな表情を演奏につけることができるようになっ
ている。このような技術については、例えば、特開平３
−１２６０９０号公報や、特開平４−１３８４９９号公
報に記載されている技術がある。

【０００３】また、特開昭５８−１０８５８３号公報に
記載の効果回路を用いて、コーラスやシンフォニックな
どの遅延時間変調を行ないピッチの変化を得るような場
合において、複数のコントロール源をもつ変調情報を用
いると読出アドレスが書込アドレスを追い越す恐れがあ
る。読出アドレスが書込アドレスを追い越すと、読出信
号が不連続となるためノイズが発生する。このノイズの
発生を抑えるために従来では、予め変調信号のとりうる
最大値（振幅）にあわせてオフセット、または変調係数
を設定していた。

【０００４】

【発明が解決しようとする課題】しかしながら、最大振
幅にあわせてオフセットを決めると、常用域でのディレ
イが大きくなって原音との位相ズレが問題となる。ま
た、最大振幅にあわせて変調係数を設定すると、常用域
での変調信号の振幅が指令値に対して小さくなってしま
う恐れがある。そのためコントローラの変化範囲を制限
したり、変調度を制限して最大振幅を制限していた。こ
の発明は上述した問題に鑑みてなされたもので、その目
的とするところは、コントローラの数や変調の深さを制
限することのない、かつ変調信号をコントロールしても
破綻しないで遅延時間変調を行なうことが可能な遅延時
間変調効果装置を提供することにある。

【０００５】

【課題を解決するための手段】この発明は上述した問題
を解決するために、請求項１に記載の発明にあっては、
量子化された楽音信号を記憶する記憶手段（１７）と、
所定速度で変化するとともに、前記記憶手段の記憶容量
に対応する範囲内で循環する書込アドレスを発生する書
込アドレス発生手段（１６）と、所望の変調効果に対応
して時間変化する変調アドレスを発生する変調アドレス
発生手段（１２）と、前記書込アドレスと前記変調アド
レスとを演算して、読出アドレスとして出力する演算手
段（３４）と、前記書込アドレスにて前記楽音信号を前
記記憶手段に書き込む一方、該楽音信号を読出アドレス
にて前記記憶手段から読み出す書込・読出手段（１６）
と、前記読出アドレスが前記書込アドレスに追い越さ
れ、前記記憶手段に記憶されている前記読出アドレスに
対応する楽音信号が前記書込アドレスによって更新され
る場合（β，ηの期間）には、前記読出アドレスを、前
記書込アドレスから前記記憶容量に対応する範囲で循環
する１周期前未満に記憶された楽音信号を読み出すアド
レスとするアドレス制限手段（３４）とを具備すること
により読み出される楽音信号の時間関係が連続すること
を特徴としている。また、請求項２に記載の発明にあっ
ては、請求項１に記載の発明において、前記アドレス制
限手段（３４）は、前記読出アドレスが前記書込アドレ
スに追い越される場合（β，ηの期間）には、前記書込
アドレスから前記記憶容量に対応する範囲で循環する１
周期前未満であって、前記書込アドレスによって次のタ
イミングにおいて更新される楽音信号を読み出すアドレ
スを読出アドレスとすることにより読み出される楽音信
号の時間関係が連続することを特徴としている。また、
請求項３に記載の発明にあっては、請求項１又は２に記
載の発明において、前記アドレス制限手段（３４）は、
さらに、前記読出アドレスが前記書込アドレスに追い越
されない場合（β，η以外の期間）には、前記書込アド
レス以前の、読み出される楽音信号の時間関係が連続す
る前記変調効果に対応して時間変化する変調アドレスに
応じたアドレスを読出アドレスとすることにより読み出
される楽音信号の時間関係が連続することを特徴として
いる。

【０００６】また、請求項４に記載の発明にあっては、
量子化された楽音信号を記憶する記憶手段（１７）と、
所定速度で変化するとともに、前記記憶手段の記憶容量
に対応する範囲内で循環する書込アドレスを発生する書
込アドレス発生手段（１６）と、操作者の操作に応じた
連続的な操作量をリアルタイムに出力する変調効果制御
操作子（１２）と、所望の変調効果に対応して時間変化
する変調信号と前記変調効果制御操作子が出力する操作
量に応じた変調アドレスを発生する変調アドレス発生手
段（１２）と、前記書込アドレスと前記変調アドレスと
を演算して、読出アドレスとして出力する演算手段（３
４）と、前記書込アドレスにて前記楽音信号を前記記憶
手段に書き込む一方、該楽音信号を読出アドレスにて前
記記憶手段から読み出す書込・読出手段（１６）と、前
記読出アドレスが前記書込アドレスを追い越し、前記記
憶手段に記憶されている前記読出アドレスに対応する楽
音信号が前記書込アドレスによって更新されていない場
合（ε，κの期間）には、前記読出アドレスを、前記書
込アドレスから前記記憶容量に対応する範囲で循環する
１周期前以後に記憶された楽音信号を読み出すアドレス
とするアドレス制限手段（３４）とを具備することによ
り読み出される楽音信号の時間関係が連続することを特
徴としている。また、請求項５に記載の発明にあって
は、請求項１乃至４の何れかに記載の発明において、前
記アドレス制限手段（３４）は、前記読出アドレスが前
記書込アドレスを追い越す場合（ε，κの期間）には、
前記書込アドレスを読出アドレスとすることにより読み
出される楽音信号の時間関係が連続することを特徴とし
ている。また、請求項６に記載の発明にあっては、請求
項１乃至５の何れかに記載の発明において、前記読出ア
ドレスが前記書込アドレスに追い越される場合（β，η
の期間）及び前記読出アドレスが前記書込アドレスを追
い越す場合（ε，κの期間）には、その旨を操作者に表
示する表示手段（１９）を備えることを特徴としてい
る。

【０００７】

【作用】請求項１に記載の発明によれば、読出アドレス
は、書込アドレスに対して変調効果に対応する変調アド
レスだけ遅れることになる。この際に、読出アドレスが
書込アドレスに追い越され、記憶手段に記憶されている
読出アドレスに対応する楽音信号が書込アドレスによっ
て更新される場合には、アドレス制限手段によって、読
出アドレスが、書込アドレスから上記記憶容量に対応す
る範囲で循環する１周期前未満に記憶された楽音信号を
読み出すアドレスに制限されるので、書込アドレスに追
い越されることなく、書込アドレスに追従することにな
る。また、請求項２に記載の発明によれば、読出アドレ
スが書込アドレスに追い越される場合、読出アドレス
は、書込アドレスから記憶容量に対応する範囲で循環す
る１周期前未満であって、書込アドレスによって次のタ
イミングにおいて更新される楽音信号を読み出すアドレ
ス，すなわち最長遅延時間を示すアドレスとなる。ま
た、請求項３に記載の発明によれば、請求項１に記載の
発明と同じく、読出アドレスが書込アドレスに追い越さ
れ、記憶手段に記憶されている読出アドレスに対応する
楽音信号が書込アドレスによって更新される場合には、
読出アドレスが、書込アドレスから上記記憶容量に対応
する範囲で循環する１周期前未満に記憶された楽音信号
を読み出すアドレスに制限される。これに加え、読出ア
ドレスが書込アドレスに追い越されない場合には、アド
レス制限手段によって、読出アドレスが、書込アドレス
以前の、読み出される楽音信号の時間関係が連続する変
調効果に対応して時間変化する変調アドレスに応じたア
ドレスに制限される。したがって読出アドレスは、書込
アドレスを追い越すことなく、かつ、書込アドレスに追
い越されることなく、書込アドレスに追従することにな
る。また、請求項４に記載の発明によれば、操作者によ
る操作に応じた連続的な操作量がリアルタイムに出力さ
れ、この操作量と所望の変調効果に対応して時間変化す
る変調信号に応じた変調アドレスが発生する。そして読
出アドレスは、書込アドレスに対して変調効果に対応す
る変調アドレスだけ遅れることになる。この際に、読出
アドレスが書込アドレスを追い越し、上記記憶手段に記
憶されている 読出アドレスに対応する楽音信号が書込ア
ドレスによって更新されていない場合には、アドレス制
限手段によって、読出アドレスが、書込アドレスから上
記記憶手段の記憶容量に対応する範囲で循環する１周期
前以後に記憶された楽音信号を読み出すアドレスに制限
されるので、書込アドレスを追い越すことなく、書込ア
ドレスに追従することになる。また、請求項５に記載の
発明によれば、読出アドレスが書込アドレスを追い越す
場合、読出アドレスは書込アドレスと同じ，すなわち遅
延時間ゼロを示すアドレスとなる。また、請求項６に記
載の発明によれば、遅延効果変調における過変調状態を
表示手段により知ることができるので、操作者は所望と
する変調効果を減じる等の対処をすることができる。

【０００８】

【実施例】以下、図面を参照してこの発明による一実施
例について説明する。

【０００９】＜Ａ：電子楽器の構成＞図１は、この発明
を適用した電子楽器の一実施例の構成を示すブロック図
である。この図において、１０は制御回路であり、マイ
クロプロセッサや、その制御プログラムを記憶するＲＯ
Ｍ、各種データを一時記憶するためのメモリ、サンプリ
ングクロックφを供給するタイマ、例えば、低周波正弦
波の波形データを発生するＬＦＯ等から構成されてい
る。１１は鍵盤回路であり、鍵盤（図示せず）における
各キーの押鍵・離鍵状態を検出し、その検出情報を制御
回路１０に供給する。

【００１０】１２は各種操作子群である。この各種操作
子群１２は、ｎ（ｎは正整数）個の操作子１２₁，１
２₂，１２₃，……，１２_nから成り、これら操作子の各
々は、ペダルやホイール等であり、可動部（図示せず）
を有する。演奏者がこれら可動部を個々に操作すること
によって、各操作子では該操作量に応じた信号がそれぞ
れ出力され、これら信号が、それぞれ操作子Ｉ／Ｆ（イ
ンターフェイス）１３を介して制御回路１０に供給され
るようになっている。そして、制御回路１０では、これ
ら操作量に応じた信号とＬＦＯの出力信号とを所望の演
算で組み合わせることによって、変調データＭＯＤが求
められる。この変調データＭＯＤの演算の一例を図２に
示す。この例では、ＬＦＯの出力信号と操作子１２₁ の
出力信号とを加算し、さらに、この加算結果と操作子１
２₂ の出力信号とを乗算する構成となっている。なお、
ＬＦＯおよび操作子群１２の出力信号は任意に選択でき
るようになっており、その演算・組み合わせも、ソフト
ウェア的に任意のものとすることができる。これによっ
て、多彩な変調データＭＯＤを得ることできるようにな
っている。

【００１１】再び図１に戻ると、１４は、ＭＩＤＩ規格
に準拠したＭＩＤＩ・Ｉ／Ｆであり、他の電子楽器やシ
ーケンサ等とのデータ授受が行なわれる。なお、ＭＩＤ
Ｉ・Ｉ／Ｆ１４を介して接続された外部機器からのデー
タを遅延時間変調の変調係数として用いる場合において
は、該データも、各操作子１２₁〜１２_nによる出力信号
と同様に扱われるようになっている。

【００１２】１５は音源回路であり、制御回路１０によ
る制御のもとに量子化した楽音信号を生成する。１６は
アドレス発生回路であり、ＲＡＭ１７への書込アドレス
ＷＰと読出アドレスＲＰとをサンプリングクロックφに
したがって発生させるとともに、過変調状態を示す状態
信号ＬＴを出力する。なお、このアドレス発生回路１６
の詳細構成については後述する。ＲＡＭ１７には、サン
プリングクロックφの１周期の前半期間においてアクテ
ィブ（負論理の場合”Ｌ”）となるライト・イネーブル
信号（図示しない）が供給される。すなわち、ＲＡＭ１
７では、サンプリングクロックφの１周期の前半期間に
おいて楽音信号が書込アドレスＷＰにて書き込まれる一
方、該楽音信号がサンプリングクロック１周期の後半期
間において読出アドレスＲＰにて読み出されるようにな
っている。

【００１３】１８はＤＡＣ（ Digital to Analog Conve
rter）であり、ＲＡＭ１７から読み出された楽音信号を
アナログ信号に変換する。そして、アンプやスピーカ等
から成るサウンドシステムＳＳが、該アナログ信号をこ
の電子楽器の発生楽音として出力する。また、１９はＬ
ＥＤ（発光ダイオード）であり、その点灯／消灯がＬＥ
Ｄ・Ｉ／Ｆ２０を介して制御回路１０によって制御さ
れ、遅延時間変調における過変調状態であるか否かを演
奏者に知らせるようになっている。

【００１４】Ａ−１：アドレス発生回路１６の構成 次に、図１におけるアドレス発生回路１６の構成につい
て説明する。図３は、このアドレス発生回路１６の構成
を示すブロック図である。この図に示すように、アドレ
ス発生回路１６には、サンプリングクロックφおよび変
調データＭＯＤが、制御回路１０（図１参照）から供給
されている。減算カウンタ３１は、サンプリングクロッ
クφにしたがって「１」ずつディクリメントし、その計
数結果をＲＡＭ１７（図１参照）に書込アドレスＷＰと
して供給する。なお、この電子楽器におけるＲＡＭ１７
のアドレス範囲は「０」〜「ＦＦＦＦ」（以降、「」内
は１６進表示とする）とし、「０」までカウントダウン
がなされたら、再び「ＦＦＦＦ」からカウントダウンが
行なわれるようになっている。

【００１５】一方、減算器３２は、書込アドレスＷＰを
「１」だけ減算し、この減算結果を最終アドレスＯＤＰ
として出力する。また、全加算器（ＦＡ：フル・アダ
ー）３３は、書込アドレスＷＰに「７ＦＦＦ」を加算
し、該加算結果をオフセット・アドレスＯＦＰとして出
力する。ただし、その加算結果が「ＦＦＦＦ」を越える
ならば、その超過分が該加算結果として出力されるよう
になっている。

【００１６】アドレス・リミット回路３４は、書込アド
レスＷＰ、最終アドレスＯＤＰ、オフセット・アドレス
ＯＦＰおよび変調データＭＯＤに基づいて、ＲＡＭ１７
から楽音信号を読み出すための読出アドレスＲＰを生成
するとともに、過変調状態か否かの状態信号ＬＴを制御
回路１０に供給する。

【００１７】 Ａ−２：アドレス・リミット回路３４の詳細構成 このアドレス・リミット回路３４は、オフセット・アド
レスＯＦＰと変調効果を示す変調データＭＯＤとの和
を、書込アドレスＷＰと最終アドレスＯＤＰとの範囲内
に収まるように制御し、これを読出アドレスＲＰとして
供給するものである。そこで、このアドレス・リミット
回路３４の詳細構成について図４を参照して説明する。

【００１８】この図に示すように、書込アドレスＷＰ
は、比較器４１の入力端Ａおよびセレクタ４２の入力端
Ｂに供給されており、また、最終アドレスＯＤＰは、比
較器４３の入力端Ａおよびセレクタ４２の入力端Ａに供
給されている。一方、オフセット・アドレスＯＦＰは、
比較器４１の入力端Ｂ、比較器４３の入力端Ｂ、および
加算器５１の一方の入力端に供給されている。加算器５
１の他方の入力端には、変調データＭＯＤが供給されて
いる。

【００１９】ここで、比較器４１，４３の各々は、その
入力端Ａ，Ｂに供給される値の大小を比較するものであ
る。すなわち、比較器４１は、 書込アドレスＷＰ ＞オフセット・アドレスＯＦＰ である場合に、”Ｈ”となる比較結果を出力し、比較器
４３は、 オフセット・アドレスＯＦＰ＜最終アドレスＯＤＰ である場合に、”Ｈ”となる比較結果を出力する。

【００２０】また、セレクタ４２は、その入力端Ｓに供
給される制御信号が”Ｈ”である場合にその入力端Ｂを
選択する一方、制御信号が”Ｌ”である場合に入力端Ａ
を選択するものであり、その選択結果を出力端Ｙを介し
て、比較器４４の入力端Ａおよびセレクタ４５の入力端
Ｂに供給する。

【００２１】ここで、セレクタ４２への制御信号は、変
調データＭＯＤの正負を示す最上位のビットＳＩＧＮで
ある。すなわち、セレクタ４２は、変調データＭＯＤの
値が負である場合においては、ビットＳＩＧＮが”Ｈ”
となるので、書込アドレスＷＰを出力する一方、変調デ
ータＭＯＤの値がゼロあるいは正である場合において
は、ビットＳＩＧＮが”Ｌ”となるので、最終アドレス
ＯＤＰを出力するようになっている。

【００２２】一方、加算器５１による加算結果、すなわ
ち、オフセット・アドレスＯＦＰと変調データＭＯＤと
の和は、比較器４６の入力端Ａ、セレクタ４７の入力端
Ａ、および加算器５２の一方の入力端に供給されてい
る。比較器４６の入力端Ｂには、ＲＡＭ１７（図１参
照）の最大アドレス値に対応する「ＦＦＦＦ」が供給さ
れる。比較器４６は、「ＦＦＦＦ」と加算器５１の加算
結果との値の大小を比較するものであり、 加算器５１の加算結果＞「ＦＦＦＦ」 である場合に、”Ｈ”となる比較結果を出力する。すな
わち、比較器４６では、オフセット・アドレスＯＦＰと
変調データＭＯＤとの和が、ＲＡＭ１７の最大アドレス
値を越えているか否かが判別される。

【００２３】また、セレクタ４８は、その入力端Ｓに供
給されている制御信号が”Ｈ”である場合に入力端Ｂを
選択する一方、制御信号が”Ｌ”である場合に入力端Ａ
を選択するものであり、その選択結果を出力端Ｙを介し
て加算器５２の他方の入力端に供給する。ここで、セレ
クタ４８への制御信号は、セレクタ４２と同様に、ビッ
トＳＩＧＮである。したがって、セレクタ４８は、変調
データＭＯＤの値が負である場合には「＋１００００」
を出力する一方、変調データＭＯＤがゼロあるいは正で
ある場合には「−１００００」を出力するようになって
いる。

【００２４】次に、加算器５２による加算結果、すなわ
ち、加算器５１による加算結果とセレクタ４８による選
択結果との和は、セレクタ４７の入力端Ｂに供給され
る。セレクタ４７では、その選択結果がオア・ゲート６
１の出力信号のレベルに応じて切り換えられる。すなわ
ち、セレクタ４７は、オア・ゲート６１の出力信号のレ
ベルが”Ｈ”である場合には加算器５２による加算結果
を出力する一方、オア・ゲート６１の出力信号のレベル
が”Ｌ”である場合には、オフセット・アドレスと変調
データＭＯＤとの和を出力して、比較器４４の入力端Ｂ
およびセレクタ４５の入力端Ａに供給するようになって
いる。

【００２５】ここで、セレクタ４７の制御信号、すなわ
ち、オア・ゲート６１の出力信号について説明する。オ
ア・ゲート６１の各入力端には、アンド・ゲート６２，
６３の各出力信号がそれぞれ供給されている。このうち
のアンド・ゲート６２の一方の入力端には、比較器４１
の比較結果が供給される一方、他方の入力端には、加算
器５１の加算結果における（正負を示す）最上位ビット
ＳＩＧＮ’が供給されている。また、アンド・ゲート６
３の一方の入力端には、比較器４３による比較結果が供
給される一方、他方の入力端には、比較器４６の比較結
果が供給されている。

【００２６】このような構成によって、セレクタ４７へ
の制御信号（オア・ゲート６３の出力信号）が”Ｈ”の
レベル状態となり、セレクタ４７において入力端Ｂが選
択されるのは、次の場合である。アンド・ゲート６２の
出力信号が、”Ｈ”となる場合、すなわち、 書込アドレスＷＰ＞オフセット・アドレスＯＦＰ ……
(P) であって、 オフセット・アドレスＯＦＰ＋変調データＭＯＤ＜０ の場合、あるいはアンド・ゲート６３の出力信号が、”
Ｈ”となる場合、すなわち、 最終アドレスＯＤＰ＜オフセット・アドレスＯＦＰ …
…(Q) であって、 オフセット・アドレスＯＦＰ＋変調データＭＯＤ＞「Ｆ
ＦＦＦ」 の場合である。なお、後述するように、オフセット・ア
ドレスＯＦＰは、書込アドレスＷＰに「７ＦＦＦ」だけ
加算したものであるので、アンド・ゲート６２，６３の
出力信号が同時に”Ｈ”となることはない。

【００２７】次に、比較器４４は、セレクタ４２，４７
による各選択結果の値の大小を比較して、 セレクタ４２の選択結果≦セレクタ４７の選択結果 である場合に、”Ｈ”となる比較結果を出力するもので
ある。

【００２８】一方、セレクタ４５は、その入力端Ｓに供
給されている制御信号ＬＴ（後述する）が”Ｈ”である
場合には、入力端Ｂ（セレクタ４２による選択結果）を
選択する一方、制御信号ＬＴが”Ｌ”である場合には、
入力端Ａ（セレクタ４７の選択結果）を選択するもので
あり、この選択結果を出力端Ｙを介して読出アドレスＲ
ＰとしてＲＡＭ１７（図１参照）に供給する。

【００２９】ここで、セレクタ４５への制御信号、すな
わち、アンド・ゲート６４の出力信号である状態信号Ｌ
Ｔについて説明する。アンド・ゲート６４の一方の入力
端には、ノア・ゲート６５の出力信号が供給される一
方、同他方の入力端には、エクスクルーシブ・オア（排
他的論理和）・ゲート６６の出力信号が供給されてい
る。

【００３０】エクスクルーシブ・オア・ゲート６６の一
方の入力端には、比較器４４による比較結果が供給され
る一方、同他方の入力端には、変調データＭＯＤの正負
符号を示すビットＳＩＧＮが供給されている。一方、ノ
ア・ゲート６５の各入力端には、アンド・ゲート６７，
６８の各出力信号がそれぞれ供給されている。このうち
のアンド・ゲート６７では、その第１入力端に比較器４
１の比較結果が供給され、同第２入力端には、加算器５
１の加算結果における（値の正負を示す）ビットＳＩＧ
Ｎ’が反転されて供給され、また、同第３入力端には、
変調データＭＯＤの正負符号を示すビットＳＩＧＮが供
給されている。一方、アンド・ゲート６８では、その第
１入力端には比較器４３の比較結果が供給され、同第２
入力端には比較器４６の比較結果が反転されて供給さ
れ、また、同第３入力端には変調データＭＯＤの正負符
号を示すビットＳＩＧＮが反転されて供給されている。

【００３１】このような構成によって、状態信号ＬＴ
が”Ｈ”のレベル状態となり、セレクタ４５において入
力端Ｂが選択されるのは、次の場合である。すなわち、 ノア・ゲート６５による出力信号のレベルが”Ｈ”の場合 ……（１） であって、 エクスクルーシブ・オア・ゲート６６のレベルが”Ｈ”の場合 ……（２） である。

【００３２】ここで、（２）の場合とは、エクスクルー
シブ・オア・ゲート６６に供給される信号のうち、いず
れか一方のみが”Ｈ”となる場合である。すなわち、変
調データＭＯＤ≧０（ビットＳＩＧＮが”Ｌ”）であっ
て、比較器４４の比較結果が”Ｈ”の場合、あるいは、
変調データＭＯＤ＜０（ビットＳＩＧＮが”Ｈ”）であ
って、比較器４４の比較結果が”Ｌ”の場合、の二通り
である。また、（１）の場合とは、ノア・ゲート６５に
供給される各入力信号となるアンド・ゲート６７，６８
の各出力信号が、ともに”Ｌ”となる場合である。

【００３３】＜Ｂ：実施例の全体動作＞次に、上述した
構成による電子楽器の動作について説明する。 Ｂ−１：メインルーチンの動作 はじめに、この電子楽器に電源が投入されると、図５に
示すメインルーチンが起動される。なお、このルーチン
は、制御回路１０内のＣＰＵにおいて実行される。ま
ず、ステップＳａ１において、制御回路１０内のメモリ
に設定される各種レジスタ、フラグ等のセット、リセッ
ト等の初期設定処理が行なわれる。例えば、この初期設
定処理では、前回電源遮断直前の状態を再現するような
データのセットが行なわれる。この初期設定処理が終了
すると、処理は次のステップＳａ２に進む。

【００３４】次のステップＳａ２では鍵処理が実行され
る。この鍵処理では、まず、鍵盤（図示省略）における
各キーの押離状態が走査されて、該走査結果が制御回路
１０内のメモリに記憶されるとともに、該走査結果と前
回走査結果との比較がなされて、状態変化が検出された
キーについての処理が行なわれる。例えば、押鍵された
キーが検出されたならば、次に説明するキーオン処理が
実行される一方、離鍵されたならばキーが検出されたな
らば、そのキーに対応して発生した楽音の消音を指示す
るキーオフ処理が実行されるようになっている。

【００３５】キーオン処理とは、この電子楽器において
鍵盤のキーが押下されると、押鍵されたキーに対応する
情報が鍵盤回路１１により生成され、制御回路１０に供
給される。そして、制御回路１０は、押鍵されたキーに
対応する情報と、図示せぬ設定部により設定されている
音色の情報とが音源回路１５に供給される。これによっ
て、押鍵されたキーと設定されている音色とに対応する
楽音信号が、音源回路１５において生成されて、ＲＡＭ
１７に供給されるようになっている。

【００３６】なお、音源回路１５が時分割駆動によって
複数チャンネルで動作可能な場合においては、キーの押
鍵によって、まず、制御回路１０は、音源回路１５にお
いて発音割当の可能な空きチャンネル、すなわち、発音
待機の状態となっているチャンネルを順次サーチし、空
きチャンネルが存在する場合には、該チャンネルに対し
て楽音信号を発生するように割当てる一方、空きチャン
ネルが存在しない場合には、発音が最も進んでいるチャ
ンネルを選択し、これを強制的に空きチャンネルとし
て、該チャンネルに対して楽音信号を発生するように割
当てる。そして、制御回路１０は、音源回路１５におい
て割当てたチャンネルに、押鍵されたキーに対応する情
報と、設定されている音色の情報とを供給する。これに
よって、複数のキーが押鍵された場合でも、押鍵された
キーと設定されている音色とに対応する楽音信号が、音
源回路１５において割当てられたチャンネルでそれぞれ
生成されるようになっている。この場合、各チャンネル
において生成された各楽音信号は、図示せぬアキュムレ
ータによってサンプリングクロックφの周期毎に累算さ
れて、ＲＡＭ１７に供給されるようになっている。

【００３７】そして、ステップＳａ２の鍵処理によって
生成された楽音信号は、ＲＡＭ１７において、書込アド
レスＷＰにて一旦書き込まれた後に、読出アドレスＲＰ
にて読み出されて、ＤＡＣ１７に供給される。ＤＡＣ１
７に供給された楽音信号は、アナログ信号に変換され、
サウンドシステム１８によって発音される。すなわち、
音源回路１５による楽音信号は、所定の遅延時間変調が
付与されて発音される。

【００３８】次に、ステップＳａ３では、過変調状態監
視処理が、アドレス発生回路１６（図４におけるアドレ
ス・リミット回路３４）から出力される状態信号ＬＴの
レベルに応じて行なわれる。なお、この処理の詳細につ
いては後述する。

【００３９】そして、ステップＳａ４では、その他の処
理が行なわれ、例えば、この電子楽器におけるパネル
（図示しない）の設定状態に応じたデータが、制御回路
１０内のメモリに、対応して設定されるレジスタに書き
込まれる。また、このステップＳａ４では、変調データ
Ｍ０Ｄを求める演算もなされる。すなわち、このステッ
プでは、パネルによって、操作子１２₁〜１２_n、および
ＬＦＯの出力波形が選択されるとともに、演算の方法が
設定される。これにより、制御回路１０内では所望の演
算アルゴリズムが構築されて、変調データＭＯＤが算出
され、アドレス発生回路１６に供給されるようになって
いる。

【００４０】そして、この処理が終了すると、処理は上
述したステップＳａ２に戻り、以後電源が遮断されるま
で、ステップＳａ２〜Ｓａ４のループが繰り返し実行さ
れる。このようにメインルーチンでは、鍵処理と、過変
調監視処理と、その他の処理とがループによって繰り返
し行なわれるので、特に、変調データＭＯＤにおいて
は、ＬＦＯの出力信号とともに操作子の設定状態にした
がってリアルタイムに変化するようになっている。

【００４１】Ｂ−１−１：過変調状態監視ルーチン 図５に示すメインルーチンにおける処理がステップＳａ
３に至ると、図６に示す過変調監視処理が実行される。
まず、この処理が起動されると、ステップＳｂ１におい
て状態信号ＬＴが”Ｈ”であるか否かが判別される。状
態信号ＬＴが”Ｌ”である場合とは、オフセット・アド
レスＯＦＰと変調データＭＯＤとの和（あるいは、その
和におけるアドレス範囲の超過分）が、そのまま読出ア
ドレスＲＰとして供給される場合である。したがって、
この場合には、なんら処理を行なう必要がないので、こ
の処理は直ちに終了する。

【００４２】一方、状態信号ＬＴが”Ｈ”の場合とは、
後述するように、変調データＭＯＤの値が過大である場
合なので、その旨を知らせるべく、ステップＳｂ２にお
いて、制御回路１０は、ＬＥＤ２０を一定時間だけ点灯
させる。これは、例えば、適当なレジスタに所望の数値
を書き込み、この過変調状態監視ルーチンが起動する毎
にこの数値をデクリメントさせ、該数値が「０」より大
の場合にＬＥＤ２０を点灯させる、という処理によって
可能である。このステップＳａ２の処理が終了すると、
この過変調状態監視ルーチンが終了して、処理はメイン
ルーチン（図５参照）に戻る。

【００４３】このように、過変調状態監視ルーチンで
は、状態信号ＬＴが”Ｈ”となった場合に、過変調状態
を表示する処理が行なわれ、演奏者に注意が促されるよ
うになっている。

【００４４】各部の動作 次に、この電子楽器の各部、特に、遅延時間変調を行な
う各部の動作について説明する。

【００４５】アドレス発生回路１６の動作 まず、図３に示したアドレス発生回路１６の動作につい
て、図７を参照して説明する。図７は、このアドレス発
生回路１６による各アドレスの時間に対する変化の様子
を示す。なお、この図において、説明の便宜上、時間軸
の単位をサンプリングクロックφの周期として１６進に
て表記してあり、時間「０」における書込アドレスＷＰ
の初期値を「ＦＦＦＦ」としている。

【００４６】書込アドレスＷＰは、サンプリングクロッ
クφにしたがってカウントダウンされるので、サンプリ
ングクロックφの「ＦＦＦＦ」周期経過すると、値
「０」までカウントされる。書込アドレスＷＰは、次の
サンプリングクロックφの「１００００」周期目におい
て値「ＦＦＦＦ」から再びカウントダウンされ、以降こ
の動作が繰り返される。したがって、書込アドレスＷＰ
は、経過時間に対して値「ＦＦＦＦ」から「０」へ常に
循環することになる。

【００４７】最終アドレスＯＤＰは、書込アドレスＷＰ
に対して値「１」だけ時間的に先行してカウントダウン
される。逆に言えば、最終アドレスＯＤＰは、書込アド
レスＷＰに対して、ＲＡＭ１７（図１参照）の最大アド
レスに対応する値「ＦＦＦＦ」だけ遅延することにな
る。楽音信号を書込アドレスＷＰにて書き込み、該楽音
信号を最終アドレスＯＤＰから読み出すことによって、
楽音信号の最大遅延時間を得ることができる。反対に、
楽音信号をサンプリングクロックφの前半期間において
書込アドレスＷＰにて書き込み、該楽音信号を同一サン
プリングクロックφの後半期間において書込アドレスＷ
Ｐと同一アドレスから読み出すことによって、遅延時間
をゼロとすることができる。したがって、書込アドレス
ＷＰに対する読出アドレスＲＰは、該書込アドレスＷＰ
に対して「０」から「ＦＦＦＦ」までの範囲の値をとり
うる。また、オフセット・アドレスＯＦＰは、書込アド
レスＷＰに対してサンプリングクロックφの「７ＦＦ
Ｆ」周期分だけの差を保ってカウントダウンされるの
で、見掛け上、書込アドレスＷＰの循環に対して中点を
維持することになる。

【００４８】さて、書込アドレスＷＰは、サンプリング
クロックφのカウント結果にしたがって、図７に示すよ
うに変化して、 ＦＦＦＦ≧ＷＰ ≧０ の範囲をとり、最終アドレスＯＤＰ、およびオフセット
・アドレスＯＦＰは、 ＯＤＰ＝ＷＰ−１ ＯＦＰ＝ＷＰ＋７ＦＦＦ なので、書込アドレスＷＰが、 ＦＦＦＦ≧ＷＰ＞８０００ の場合（以下、領域Ｐという）において、最終アドレス
ＯＤＰ、およびオフセット・アドレスＯＦＰは、 ＦＦＦＥ≧ＯＤＰ＞７ＦＦＦ ７ＦＦＥ≧ＯＦＰ＞０ となる。したがって、書込アドレスＷＰが領域Ｐに存す
る場合、 ＷＰ ＞ＯＤＰ ＯＤＰ＞ＯＦＰ となるので、比較器４１，４３の各比較結果は、それぞ
れ、”Ｈ”，”Ｌ”となる。

【００４９】また、書込アドレスＷＰが、 ８０００≧ＷＰ＞０ の場合（以下、領域Ｑという）において、最終アドレス
ＯＤＰ、およびオフセット・アドレスＯＦＰは、 ７ＦＦＦ≧ＯＤＰ≧０ ＦＦＦＦ≧ＯＦＰ＞７ＦＦＦ となる。したがって、書込アドレスＷＰが領域Ｑに存す
る場合、 ＷＰ ≦ＯＤＰ ＯＤＰ＜ＯＦＰ となるので、比較器４１，４３の各比較結果は、それぞ
れ、”Ｌ”，”Ｈ”となる。

【００５０】ところで、書込アドレスＷＰが、 ＷＰ＝０ の場合（以下、領域Ｑ’という） ＯＤＰ＝ＦＦＦＦ ＯＦＰ＝７ＦＦＦ となるので、比較器４１，４３の各比較結果は、それぞ
れ、”Ｌ”，”Ｌ”となる。

【００５１】ここで、図７に示す場合（時間「０」に対
する書込アドレスＷＰの値が「ＦＦＦＦ」とした場合）
において、領域Ｐ，ＱおよびＱ’に対応する時間は、次
の通りである。 領域Ｐ ： 「 ０」〜「 ７ＦＦＦ」 領域Ｑ ： 「 ８０００」〜「 ＦＦＦＥ」 領域Ｑ’： 「 ＦＦＦＦ」 領域Ｐ ： 「１００００」〜「１７ＦＦＦ」 領域Ｑ ： 「１８０００」〜「１ＦＦＦＥ」 領域Ｑ’： 「１ＦＦＦＦ」 …… と以降同様に時間的に繰り返される。

【００５２】アドレス・リミット回路３４の動作 変調データＭＯＤは、ＬＦＯからの出力信号および各操
作子１２₁〜１２_nの操作量に応じた信号によって生成さ
れるが、説明の便宜上、変調データＭＯＤとして、その
変動幅が「ＦＦＦＦ」を越え、その周期が「７ＦＦＦ」
とサンプリングクロックφの周期との積より小さい正弦
波の波形データが用いられた場合について説明する。変
調データＭＯＤは、加算器５１においてオフセット・ア
ドレスＯＦＰと加算されるので、見掛け上、オフセット
・アドレスＯＦＰに対して相対変化する。すなわち、変
調データＭＯＤとオフセット・アドレスＯＦＰとの和
は、書込アドレスＷＰが領域Ｐに存する場合においては
図８（ａ）に示すように変化し、また、領域Ｑにおいて
は図９（ａ）に示すように変化する。そこで、このアド
レス・リミット回路３４の動作を、まず、領域Ｐ，Ｑに
分け、次に、各領域において変調データＭＯＤが正負と
なった場合について詳細に説明し、最後に、領域Ｑ’
（ＷＰ＝「００００」）の場合について説明する。

【００５３】領域Ｐの場合 書込アドレスＷＰが領域Ｐに存する場合、前述のよう
に、比較器４１による比較結果が”Ｈ”となる一方、比
較器４３の比較結果が”Ｌ”となるので、アンド・ゲー
ト６３，６８の各出力信号は、それぞれ”Ｌ”となる。
次に、変調データＭＯＤの正負に応じた動作について説
明する。

【００５４】 変調データＭＯＤ≧０ の場合 （α，β） 変調データＭＯＤの値がゼロあるいは正の場合とは、図
８（ａ）におけるα，βの期間に相当する。この場合に
おいて、ビットＳＩＧＮは”Ｌ”となる。これによっ
て、セレクタ４２では入力端Ａが選択され、最終アドレ
スＯＤＰが比較器４４の入力端Ａおよび比較器４５の入
力端Ｂに供給される。また、この場合、オフセット・ア
ドレスＯＦＰの取り得る範囲（「０」〜「ＦＦＦＦ」）
を考慮すると、 オフセット・アドレスＯＦＰ＋変調データＭＯＤ≧０ となるので、ビットＳＩＧＮ’もまた、”Ｌ”となる。
これによってアンド・ゲート６２の出力信号が”Ｌ”と
なる。すでにアンド・ゲート６３の出力信号が”Ｌ”で
あるので、オア・ゲート６１の出力信号が”Ｌ”となる
結果、セレクタ４７においては入力端Ａが選択され、オ
フセット・アドレスＯＦＰと変調データＭＯＤとの和
が、比較器４４の入力端Ｂおよび比較器４５の入力端Ａ
に供給される。

【００５５】一方、ビットＳＩＧＮが”Ｌ”となること
により、アンド・ゲート６７の出力信号は”Ｌ”とな
る。すでにアンド・ゲート６８の出力信号は”Ｌ”なの
で、ノア・ゲート６５の出力信号は”Ｈ”となる。エク
スクルーシブ・オア・ゲート６６の他方の入力端に供給
されるビットＳＩＧＮは”Ｌ”であり、アンド・ゲート
６４の一方に供給されるノア・ゲート６５の出力信号
は”Ｈ”であるので、状態信号ＬＴのレベルは、比較器
４４の比較結果に依存することになる。

【００５６】すなわち、比較器４４の入力端Ａに供給さ
れている最終アドレスＯＤＰと、同入力端Ｂに供給され
ているオフセット・アドレスＯＦＰ＋変調データＭＯＤ
の和との大小関係により、状態信号ＬＴのレベルと読出
アドレスＲＰとが決定される。そこで、この大小関係に
ついて説明する。

【００５７】ＯＤＰ＞ＯＦＰ＋ＭＯＤ （α）の場合 最終アドレスＯＤＰ＞オフセット・アドレスＯＦＰ＋変
調データＭＯＤ の場合（図８、αの期間）には、比較器４４の比較結果
は”Ｌ”となるので、状態信号ＬＴは、”Ｌ”となり、
セレクタ４５では入力端Ａが選択される。この結果、 読出アドレスＲＰ＝オフセット・アドレスＯＦＰ＋変調
データＭＯＤ となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００５８】ＯＤＰ≦ＯＦＰ＋ＭＯＤ （β）の場合 最終アドレスＯＤＰ≦オフセット・アドレスＯＦＰ＋変
調データＭＯＤ の場合（図８、βの期間）には、比較器４４の比較結果
は”Ｈ”となるので、状態信号ＬＴは、”Ｈ”となり、
セレクタ４５では入力端Ｂが選択される。この結果、 読出アドレスＲＰ＝最終アドレスＯＤＰ となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００５９】このβの期間とは、読出アドレスＲＰの減
少速度が小さいために、楽音信号を書き込む書込アドレ
スＷＰが、読出アドレスＲＰを追い越す場合である。し
かしながら、この実施例では、βの期間においては、読
出アドレスＲＰは、読出アドレスＲＰは、最長遅延時間
を示す最終アドレスＯＤＰに切り換えられるので、読み
出される楽音信号が不連続となるのが防止される。

【００６０】 変調データＭＯＤ＜０ の場合 （γ，δ，ε）の場合 次に、書込アドレスＷＰが領域Ｐに存在する場合であっ
て、変調データＭＯＤの値が負の場合について説明す
る。変調データＭＯＤの値が負の場合とは、図８（ａ）
におけるγ，δおよびεの期間に相当する。この場合に
おいて、ビットＳＩＧＮは”Ｈ”となる。これによっ
て、セレクタ４２では入力端Ｂが選択されるので、書込
アドレスＷＰが比較器４４の入力端Ａおよび比較器４５
の入力端Ｂに供給される。

【００６１】また、セレクタ４７における入力端の選択
は、オフセット・アドレスＯＦＰと変調データＭＯＤと
の和の正負に依存する。これは、アンド・ゲート６３の
出力信号はすでに”Ｌ”であり、さらに、アンド・ゲー
ト６２の一方の入力端に供給されている信号（比較器４
１の比較結果）はすでに”Ｈ”であるので、オア・ゲー
ト６１の出力レベルが、ビットＳＩＧＮ’のみに依存す
るためである。同様に、ノア・ゲート６５による出力レ
ベル、すなわち、アンド・ゲート６４の一方の入力端へ
の信号のレベルも、オフセット・アドレスＯＦＰと変調
データＭＯＤとの和の正負に依存する。これは、アンド
・ゲート６８の出力信号はすでに”Ｌ”であり、さら
に、アンド・ゲート６７の第１および第３入力端に供給
される信号が”Ｈ”であることに起因する。そこで、さ
らに、オフセット・アドレスＯＦＰと変調データＭＯＤ
との和の正負に応じた動作について説明する。

【００６２】 ＯＦＰ＋ＭＯＤ≧０ の場合 （γ）の場合 まず、オフセット・アドレスＯＦＰと変調データＭＯＤ
との和がゼロあるい正である場合（図８、γの期間）に
ついて説明する。この場合、ビットＳＩＧＮ’は”Ｌ”
となる。これによって、アンド・ゲート６２の出力信号
は”Ｌ”となる。したがって、オア・ゲート６１の出力
信号は、”Ｌ”となり、セレクタ４７では入力端Ａが選
択されるので、オフセット・アドレスＯＦＰと変調デー
タＭＯＤとの和が、セレクタ４５の入力端Ａに供給され
る。また、ビットＳＩＧＮ’が”Ｌ”になることによっ
て、アンド・ゲート６７の出力信号が”Ｈ”となる。し
たがって、ノア・ゲート６５による出力信号は、”Ｌ”
となるので、比較器４４による比較結果にかかわらず、
セレクタ４５では入力端Ａが選択される。この結果、 読出アドレスＲＰ＝オフセット・アドレスＯＦＰ＋変調
データＭＯＤ となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００６３】ＯＦＰ＋ＭＯＤ＜０ （δ，ε）の場合 次に、オフセット・アドレスＯＦＰと変調データＭＯＤ
との和が負である場合について説明する。この場合、ビ
ットＳＩＧＮ’は”Ｈ”となる。これによって、アンド
・ゲート６２の出力信号は”Ｈ”となる。したがって、
オア・ゲート６１の出力信号は、”Ｈ”となるので、セ
レクタ４７では入力端Ｂが選択される。一方、ビットＳ
ＩＧＮは”Ｈ”なので、セレクタ４８では入力端Ｂが選
択されて、「＋１００００」が加算器５２の他方の入力
端に供給される。したがって、比較器４４の入力端Ｂお
よびセレクタ４５の入力端Ａには、セレクタの入力端Ｂ
を介して、 オフセット・アドレスＯＦＰ＋変調データＭＯＤ＋「＋
１００００」 なる和データが供給される。

【００６４】また、ビットＳＩＧＮ’が”Ｈ”となるこ
とによって、アンド・ゲート６７による出力信号は”
Ｌ”となるので、ノア・ゲート６５の出力信号は”Ｈ”
となる。一方、エクスクルーシブ・オア・ゲートの他方
の入力端に供給されるビットＳＩＧＮは”Ｈ”であるの
で、状態信号ＬＴのレベルは、比較器４４の比較結果に
依存することになる。すなわち、比較器４４の入力端Ａ
に供給されている書込アドレスＷＰと、同入力端Ｂに供
給される上記和データとの大小関係により、状態信号Ｌ
Ｔのレベルが決まり、セレクタ４５から出力される読出
アドレスＲＰが決定する。そこで、さらにこの大小関係
について説明する。

【００６５】 ＷＰ≦ＯＦＰ＋ＭＯＤ＋「１００００」 （δ）の場合 書込アドレスＷＰ≦オフセット・アドレスＯＦＰ＋変調
データＭＯＤ＋「１００００」 の場合、すなわち、図８（ａ）において、曲線：ＯＦＰ
＋ＭＯＤが、直線：ＷＰ−「１００００」以上となる場
合（であって、「０」より小の場合、すなわち、δの期
間）には、比較器４４の比較結果は”Ｈ”となるので、
状態信号ＬＴは、”Ｌ”となり、セレクタ４５では入力
端Ａが選択される。この結果、 読出アドレスＲＰ＝オフセット・アドレスＯＦＰ＋変調
データＭＯＤ＋「１００００」 となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００６６】 ＷＰ＞ＯＦＰ＋ＭＯＤ＋「１００００」 （ε）の場合 書込アドレスＷＰ＞オフセット・アドレスＯＦＰ＋変調
データＭＯＤ＋「１００００」 の場合、すなわち、図８（ａ）において、曲線：ＯＦＰ
＋ＭＯＤが、直線：ＷＰ−「１００００」より小となる
場合（すなわち、εの期間）には、比較器４４の比較結
果は”Ｌ”となるので、状態信号ＬＴは、”Ｈ”とな
り、セレクタ４５では入力端Ｂが選択される。この結
果、 読出アドレスＲＰ＝書込アドレスＷＰ となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００６７】このεの期間とは、読出アドレスＲＰの減
少速度が大きいために、読出アドレスＲＰが、楽音信号
を書き込む書込アドレスＷＰに対して、追い越す場合で
ある。しかしながら、この実施例では、εの期間におい
ては、読出アドレスＲＰは、遅延時間ゼロを示す書込ア
ドレスＷＰに切り換えられるので、読み出される楽音信
号が不連続となるのが防止される。

【００６８】図８（ｂ）に同図（ａ）に対応する読出ア
ドレスＲＰの変化の様子を示す。α〜εの各期間に対応
する読出アドレスＲＰの値についてまとめると、図１１
に示すようになる。

【００６９】領域Ｑの場合 次に、書込アドレスＷＰが領域Ｑに存在する場合につい
て説明する。この場合、前述のように、比較器４１，４
３の各比較結果は、それぞれ、”Ｌ”，”Ｈ”となるの
で、アンド・ゲート６２，６７の各出力信号は、それぞ
れ”Ｌ”となる。次に、変調データＭＯＤの正負に応じ
た動作について説明する。

【００７０】 変調データＭＯＤ≧０ （ζ，η，θ）の場合 変調データＭＯＤの値がゼロあるいは正の場合とは、図
９（ａ）におけるζ，ηおよびθの期間に相当する。こ
の場合において、ビットＳＩＧＮは”Ｌ”となる。これ
によって、セレクタ４２では入力端Ａが選択されるの
で、最終アドレスＯＤＰが比較器４４の入力端Ａおよび
比較器４５の入力端Ｂに供給される。

【００７１】また、セレクタ４７における入力端の選択
は、比較器４６の比較結果に依存する。すなわちこれ
は、アンド・ゲート６２の出力信号はすでに”Ｌ”であ
り、さらに、アンド・ゲート６３の一方の入力端に供給
されている信号（比較器４３の比較結果）もすでに”
Ｈ”であるためである。同様に、ノア・ゲート６５によ
る出力信号のレベル、すなわち、アンド・ゲート６４の
一方の入力端へ供給される信号のレベルも、比較器４６
の比較結果に依存する。これは、オア・ゲート６７の出
力信号はすでに”Ｌ”であり、さらに、アンド・ゲート
６８の第１および第３入力端に供給される信号が”Ｈ”
であることに起因する。そこで、さらに、比較器４６の
比較結果に応じた動作について説明する。

【００７２】 ＯＦＰ＋ＭＯＤ＞「ＦＦＦＦ」 （ζ，η）の場合 まず、比較器４６の比較結果が”Ｈ”となる場合につい
て説明する。比較器４６では、 オフセット・アドレスＯＦＰ＋変調データＭＯＤ＞「Ｆ
ＦＦＦ」 の場合には、その比較結果が”Ｈ”となる。比較器４６
の比較結果が”Ｈ”となることによって、アンド・ゲー
ト６３の出力信号は”Ｈ”となる。したがって、オア・
ゲート６１の出力信号は、”Ｈ”となるので、セレクタ
４７では入力端Ｂが選択される。一方、ビットＳＩＧＮ
が”Ｌ”なので、セレクタ４８では入力端Ａが選択され
て、「−１００００」が加算器５２の一方の入力端に供
給される。したがって、比較器４４の入力端Ｂおよびセ
レクタ４５の入力端Ａには、セレクタ４７の入力端Ｂを
介して、 オフセット・アドレスＯＦＰ＋変調データＭＯＤ＋「−
１００００」 なる差データが供給される。この差データは、ＲＡＭ１
７（図１参照）のアドレス範囲の超過分に相当する。

【００７３】また、比較器４６の比較結果が”Ｈ”とな
ることによって、アンド・ゲート６８による出力信号
は”Ｌ”となるので、ノア・ゲート６５の出力信号は”
Ｈ”となる。一方、エクスクルーシブ・オア・ゲート６
６の他方の入力端に供給されるビットＳＩＧＮは”Ｌ”
であるので、状態信号ＬＴのレベルは、比較器４４の比
較結果に依存することになる。すなわち、比較器４４の
入力端Ａに供給されている最終アドレスＯＤＰと、同入
力端Ｂに供給される上記差データとの大小関係により、
状態信号ＬＴのレベルが決まり、セレクタ４５から出力
される読出アドレスＲＰが決まる。そこでさらに、この
大小関係について説明する。

【００７４】 ＯＤＰ＞ＯＦＰ＋ＭＯＤ−「１００００」（ζ）の場合 最終アドレスＯＤＰ＞オフセット・アドレスＯＦＰ＋変
調データＭＯＤ−「１００００」 の場合、すなわち、図９（ａ）において、曲線：ＯＦＰ
＋ＭＯＤが、直線：ＯＤＰ＋「１００００」より小とな
る場合（であって、「ＦＦＦＦ」より大の場合、すなわ
ち、ζの期間）には、比較器４４の比較結果は”Ｌ”と
なるので、状態信号ＬＴは、”Ｌ”となり、セレクタ４
５では入力端Ａが選択される。この結果、 読出アドレスＲＰ＝オフセット・アドレスＯＦＰ＋変調
データＭＯＤ−「１００００」 となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００７５】ＯＤＰ≦ＯＦＰ＋ＭＯＤ＋「１００００」
（η）の場合 最終アドレスＯＤＰ＞オフセット・アドレスＯＦＰ＋変
調データＭＯＤ−「１００００」 の場合、すなわち、図９（ａ）において、曲線：ＯＦＰ
＋ＭＯＤが、直線：ＯＤＰ＋「１００００」以上となる
場合（すなわち、ηの期間）には、比較器４４の比較結
果は”Ｈ”となるので、状態信号ＬＴは、”Ｈ”とな
り、セレクタ４５では入力端Ｂが選択される。この結
果、 読出アドレスＲＰ＝最終アドレスＯＤＰ となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００７６】このηの期間とは、上述したβの期間と同
様に、読出アドレスＲＰの減少速度が小さいために、楽
音信号を書き込む書込アドレスＷＰが、読出アドレスＲ
Ｐを追い越す場合である。この実施例では、ηの期間に
おいては、読出アドレスＲＰは、読出アドレスＲＰは、
最長遅延時間を示す最終アドレスＯＤＰに切り換えられ
るので、読み出される楽音信号が不連続となるのが防止
される。

【００７７】 ＯＦＰ＋ＭＯＤ≦「ＦＦＦＦ」 （θ）の場合 次に、比較器４６の比較結果が”Ｌ”となる場合につい
て説明する。比較器４６では、 オフセット・アドレスＯＦＰ＋変調データＭＯＤ≦「Ｆ
ＦＦＦ」 の場合（かつ、変調データＭＯＤ≧０の場合、すなわち
図９、θの期間）には、その比較結果が”Ｌ”となる。
比較器４６の比較結果が”Ｌ”となることによって、
（ここでは、ＯＤＰ＜ＯＦＰ、ＭＯＤ≧０の場合を考え
ているので）アンド・ゲート６３の出力信号は”Ｌ”と
なる。したがって、オア・ゲート６１の出力信号は、”
Ｌ”となり、セレクタ４７では入力端Ａが選択される。
これにより、オフセット・アドレスＯＦＰと変調データ
ＭＯＤとの和が、セレクタ４７の入力端Ａを介して、セ
レクタ４５の入力端Ａに供給される。また、比較器４６
の比較結果が”Ｌ”になることによって、アンド・ゲー
ト６８の出力信号が”Ｈ”となる。したがって、ノア・
ゲート６５による出力信号は、”Ｌ”となるので、比較
器４４による比較結果にかかわらず、セレクタ４５では
入力端Ａが選択される。この結果、 読出アドレスＲＰ＝オフセット・アドレスＯＦＰ＋変調
データＭＯＤ となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００７８】変調データＭＯＤ＜０ （ι，κ）の場合 次に、書込アドレスＷＰがＱ領域に存在する場合であっ
て、変調データＭＯＤの値が負の場合について説明す
る。変調データＭＯＤの値が負の場合とは、図９（ａ）
におけるι，κの期間に相当する。この場合において、
ビットＳＩＧＮは”Ｈ”となる。これによって、セレク
タ４２では入力端Ｂが選択され、書込アドレスＷＰが比
較器４４の入力端Ａおよびセレクタ４５の入力端Ｂに供
給される。また、この場合、オフセット・アドレスＯＦ
Ｐの取り得る範囲（「０」〜「ＦＦＦＦ」）を考慮する
と、 オフセット・アドレスＯＦＰ＋変調データＭＯＤ≦「Ｆ
ＦＦＦ」 となるので、比較器４６の比較結果は”Ｌ”となる。こ
れによってアンド・ゲート６３の出力信号が”Ｌ”とな
る。すでにアンド・ゲート６２の出力信号が”Ｌ”であ
るので、オア・ゲート６１の出力信号が”Ｌ”となる結
果、セレクタ４７においては入力端Ａが選択され、オフ
セット・アドレスＯＦＰと変調データＭＯＤとの和が、
比較器４４の入力端Ｂおよび比較器４５の入力端Ａに供
給される。

【００７９】一方、ビットＳＩＧＮが”Ｈ”となること
により、アンド・ゲート６８の出力信号は”Ｌ”とな
る。すでにアンド・ゲート６７の出力信号は”Ｌ”なの
で、ノア・ゲート６５の出力信号は”Ｈ”となる。とこ
ろで、エクスクルーシブ・オア・ゲート６６の他方の入
力端に供給されるビットＳＩＧＮは”Ｈ”であり、アン
ド・ゲート６４の一方に供給されているノア・ゲート６
５の出力信号は”Ｈ”であるので、状態信号ＬＴのレベ
ルは、比較器４４の比較結果に依存することになる。

【００８０】すなわち、比較器４４の入力端Ａに供給さ
れている書込アドレスＷＰと、同入力端Ｂに供給されて
いるオフセット・アドレスＯＦＰ＋変調データＭＯＤの
和との大小関係により、状態信号ＬＴのレベルと読出ア
ドレスＲＰとが決定される。そこでさらに、この大小関
係について説明する。

【００８１】ＷＰ≦ＯＦＰ＋ＭＯＤ （ι）の場合 書込アドレスＷＰ≦オフセット・アドレスＯＦＰ＋変調
データＭＯＤ の場合（図９、ιの期間）には、比較器４４の比較結果
は”Ｈ”となるので、状態信号ＬＴは、”Ｌ”となり、
セレクタ４５では入力端Ａが選択される。この結果、 読出アドレスＲＰ＝オフセット・アドレスＯＦＰ＋変調
データＭＯＤ となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００８２】ＷＰ＞ＯＦＰ＋ＭＯＤ （κ）の場合 書込アドレスＷＰ＞オフセット・アドレスＯＦＰ＋変調
データＭＯＤ の場合（図９、κの期間）には、比較器４４の比較結果
は”Ｌ”となるので、状態信号ＬＴは、”Ｈ”となり、
セレクタ４５では入力端Ｂが選択される。この結果、 読出アドレスＲＰ＝書込アドレスＷＰ となる。そして、該アドレスＲＰに対応して楽音信号が
ＲＡＭ１７（図１参照）から読み出される。

【００８３】このκの期間とは、上述したεの期間と同
様に、読出アドレスＲＰの減少速度が大きいために、読
出アドレスＲＰが、楽音信号を書き込む書込アドレスＷ
Ｐに対して、追い越す場合である。この実施例では、κ
の期間においては、読出アドレスＲＰは、遅延時間ゼロ
を示す書込アドレスＷＰに切り換えられるので、この場
合においても読み出される楽音信号が不連続となるのが
防止される。

【００８４】図９（ｂ）に同図（ａ）に対応する読出ア
ドレスＲＰの変化の様子を示す。ζ〜κの各期間に対応
する読出アドレスＲＰの値についてまとめると、図１２
に示すようになる。

【００８５】領域Ｑの例外的領域（ＷＰ＝「０００
０」、ＯＤＰ＝「ＦＦＦＦ」） サンプリングクロックφによって、書込アドレスＷＰの
値が「００００」となった場合、最終アドレスの値は
「ＦＦＦＦ」となり、オフセット・アドレスＯＦＰの値
は「７ＦＦＦ」となる（図１０参照）。すなわち、比較
器４１，４３の比較結果は、ともに”Ｌ”となる。これ
により、アンド・ゲート６２，６３の出力がともに”
Ｌ”となる結果、オア・ゲート６１の出力はＬ”となる
ので、セレクタ４７では入力端Ａが選択され、オフセッ
ト・アドレスＯＦＰと変調データＭＯＤとの和が、比較
器４４の入力端Ｂおよび比較器４５の入力端Ａに供給さ
れる。さらに、アンド・ゲート６７，６８の出力がとも
に”Ｌ”となるので、ノア・ゲート６５の出力は”Ｈ”
となる。したがって、状態信号ＬＴは、エクスクルーシ
ブ・オア・ゲート６６の出力に依存することになる。す
なわち、状態信号ＬＴは、エクスクルーシブ・オア・ゲ
ート６６の出力が”Ｌ”の場合には、”Ｌ”となる一
方、同ゲートの出力が”Ｈ”の場合には、”Ｈ”とな
る。そこで、エクスクルーシブ・オア・ゲート６６の出
力を決定する変調データＭＯＤの、正負に応じた動作に
ついて説明する。

【００８６】変調データＭＯＤ≧０ の場合 変調データＭＯＤの値がゼロあるいは正の場合には、ビ
ットＳＩＧＮは”Ｌ”となるので、状態信号ＬＴは、比
較器４４の判別結果が”Ｈ”となった場合に”Ｈ”とな
る。このとき、セレクタ４２では入力端Ａが選択され、
最終アドレスＯＤＰが比較器４４の入力端Ａ（および比
較器４５の入力端Ｂ）に供給される。

【００８７】したがって、状態信号ＬＴは、次の場合
に”Ｈ”となる。すなわち、比較器４４において、 最終アドレスＯＤＰ≦オフセット・アドレスＯＦＰ＋変
調データＭＯＤ と判別された場合である。この場合に、セレクタ４５で
は入力端Ｂが選択されので、 読出アドレスＲＰ＝最終アドレスＯＤＰ となる。

【００８８】一方、状態信号ＬＴは、次の場合に”Ｌ”
となる。すなわち、比較器４４において、 最終アドレスＯＤＰ＞オフセット・アドレスＯＦＰ＋変
調データＭＯＤ と判別された場合である。この場合に、セレクタ４５で
は入力端Ａが選択されので、 読出アドレスＲＰ＝オフセット・アドレスＯＦＰ＋変調
データＭＯＤ となる。

【００８９】変調データＭＯＤ＜０ の場合 変調データＭＯＤの値が負の場合には、ビットＳＩＧＮ
は”Ｈ”となるので、状態信号ＬＴは、比較器４４の判
別結果が”Ｌ”となった場合に”Ｈ”となる。このと
き、セレクタ４２では入力端Ｂが選択され、書込アドレ
スＷＰが比較器４４の入力端Ａ（および比較器４５の入
力端Ｂ）に供給される。

【００９０】したがって、状態信号ＬＴは、次の場合
に”Ｈ”となる。すなわち、比較器４４において、 書込アドレスＷＰ＞オフセット・アドレスＯＦＰ＋変調
データＭＯＤ と判別された場合である。この場合に、セレクタ４５で
は入力端Ｂが選択されるので、 読出アドレスＲＰ＝書込アドレスＷＰ となる。

【００９１】一方、状態信号ＬＴは、次の場合に”Ｌ”
となる。すなわち、比較器４４において、 書込アドレスＷＰ＞オフセット・アドレスＯＦＰ＋変調
データＭＯＤ と判別された場合である。この場合に、セレクタ４５で
は入力端Ａが選択されので、 読出アドレスＲＰ＝オフセット・アドレスＯＦＰ＋変調
データＭＯＤ となる。

【００９２】したがって、書込アドレスＷＰの値が「０
０００」である場合、読出アドレスＲＰは次のようにな
る。 ＷＰ（＝「００００」）＜ＯＦＰ＋ＭＯＤ＜ＯＤＰ（＝
「ＦＦＦＦ」）の場合 ＲＰ＝ＯＦＰ＋ＭＯＤ ＯＦＰ＋ＭＯＤ≧ＯＤＰ（＝「ＦＦＦＦ」） ＲＰ＝ＯＤＰ ＯＦＰ＋ＭＯＤ≦ＷＰ （＝「００００」） ＲＰ＝ＷＰ

【００９３】この実施例は、本来、読出アドレスとなる
べき、変調データＭＯＤとオフセット・アドレスＯＦＰ
との和を、アドレス・リミット回路３４によって、書込
アドレスＷＰから最終アドレスＯＤＰまでの値に制限し
ている。したがって、変調データＭＯＤが、各操作子１
２₁〜１２_nの操作量に基づく信号とＬＦＯの出力信号と
を所定の演算から求められて任意データとなったとして
も、書込アドレスＷＰおよびオフセット・アドレスＯＦ
Ｐのカウント状態に応じて、読出アドレスＲＰは、書込
アドレスＷＰから最終アドレスＯＤＰまでの値に制限さ
れるようになっている。これによって、データの不連続
性に起因するノイズの発生を、操作子の数やその感度を
意識することなく、防止することができる。また、過変
調状態となっても、ＬＥＤ１９の点灯によってその旨を
表示するので、演奏者は、変調度を下げる等の対処を行
なうことができるという利点もある。

【００９４】なお、上述した実施例では、説明のため、
変調データＭＯＤとして正弦波を用いた。しかしなが
ら、アドレス・リミット回路３４の比較動作におけるす
べての場合を含有するようにしたので、変調データＭＯ
Ｄに正弦波以外のいかなるデータを用いてもいずれかの
場合に適合する。

【００９５】また、上述した実施例では、ＲＡＭ１７の
最大アドレスを「ＦＦＦＦ」としたが、本願発明はこれ
にとらわれない。例えば、ＲＡＭ１７の最大アドレスを
一般的に「ＭＡＸ」とした場合には、図４に示すアドレ
ス・リミット回路３４において、比較器４６の入力端Ｂ
に供給する値を「ＭＡＸ」、セレクタ４８の入力端Ａに
供給する値を（−「ＭＡＸ」−「１」）、同セレクタの
入力端Ｂに供給する値を（「ＭＡＸ」＋１）にそれぞれ
設定すれば良い。この場合、全加算器３３（図３参照）
へ供給する加算値を最大アドレスの半分となるようにし
て、オフセット値を決めれば、なお良い。

【００９６】また、上述した電子楽器では、過変調状態
となった場合、すなわち、状態信号ＬＴが”Ｈ”となっ
た場合において、ＬＥＤ１９が点灯して、その旨を演奏
者に知らせるだけの構成となっていたが、例えば、この
場合において変調データＭＯＤに「１」より小の係数を
乗じて、ゲインを小さくする構成としても良い。

【００９７】また、上述した実施例では、オフセット・
アドレスＯＦＰの値をＲＡＭ１７のアドレス範囲の中点
となるように設定したが、可変となるように構成しても
良い。この場合においても、オフセット・アドレスＯＦ
Ｐの値にかかわらず、状態信号ＬＴは有効となる。

【００９８】

【発明の効果】以上説明したこの発明によれば、読出ア
ドレスは、書込アドレスに対して変調効果に対応する変
調アドレスだけ遅れることになる。この際に、読出アド
レスが書込アドレスに追い越され、記憶手段に記憶され
ている読出アドレスに対応する楽音信号が書込アドレス
によって更新される場合には、アドレス制限手段によっ
て、読出アドレスが、書込アドレスから上記記憶容量に
対応する範囲で循環する１周期前未満に記憶された楽音
信号を読み出すアドレスに制限されるので、書込アドレ
スに追い越されることなく、書込アドレスに追従するこ
とになる（請求項１）。また、読出アドレスが書込アド
レスに追い越されない場合には、アドレス制限手段によ
って、読出アドレスが、書込アドレス以前の、読み出さ
れる楽音信号の時間関係が連続する変調効果に対応して
時間変化する変調アドレスに応じたアドレスに制限され
るので、書込アドレスを追い越すことなく、書込アドレ
スに追従することになる（請求項３）。また、読出アド
レスが書込アドレスを追い越し、記憶手段に記憶されて
いる読出アドレスに対応する楽音信号が書込アドレスに
よって更新されていない場合には、読出アドレスが、書
込アドレスから記憶容量に対応する範囲で循環する１周
期前以後に記憶された楽音信号を読み出すアドレスに制
限されるので、書込アドレスを追い越すことなく、書込
アドレスに追従することになる（請求項４）。したがっ
て、過変調状態においても、データの非連続性に起因す
るノイズの発生を防止することが可能となる。また、遅
延効果変調における過変調状態を表示手段により知るこ
とができるので、操作者は所望とする変調効果を減じる
等の対処をすることができる（請求項６）。

【図面の簡単な説明】

【図１】 この発明の一実施例を用いた電子楽器の構成
を示すブロック図である。

【図２】 図１における各種操作子群１２の詳細構成を
示すブロック図である。

【図３】 図１におけるアドレス発生回路１６の構成を
示すブロック図である。

【図４】 図３におけるアドレス・リミット回路３４の
詳細構成を示すブロック図である。

【図５】 この電子楽器におけるメインルーチンの動作
を示すフローチャートである。

【図６】 この電子楽器における過変調監視処理の動作
を示すフローチャートである。

【図７】 アドレス発生回路１６による各アドレス値の
時間に対する変化を示す図である。

【図８】 （ａ）は、書込アドレスＷＰ＞オフセット・
アドレスＯＦＰにおける各アドレス値の発生状況の一例
を示す図であり、（ｂ）は、同（ａ）における各アドレ
ス値をアドレス・リミット回路３４に適用した場合の読
出アドレスＲＰを示す図である。

【図９】 （ａ）は、最終アドレスＯＤＰ＜オフセット
・アドレスＯＦＰにおける各アドレス値の発生状況の一
例を示す図であり、（ｂ）は、同図（ａ）における各ア
ドレス値をアドレス・リミット回路３４に適用した場合
の読出アドレスＲＰを示す図である。

【図１０】 書込アドレスＷＰ＝「００００」の場合に
おける、アドレス・リミット回路３４の動作を説明する
ための図である。

【図１１】 書込アドレスＷＰ＞オフセット・アドレス
ＯＦＰにおける、読出アドレスＲＰの値を示す図であ
る。

【図１２】 最終アドレス＜オフセット・アドレスＯＦ
Ｐにおける、読出アドレスＲＰの値を示す図である。

【符号の説明】

１０……制御回路（変調アドレス発生手段、書込・読出
手段）、１７……ＲＡＭ（記憶手段）、１９……ＬＥＤ
（表示手段）、３１……減算カウンタ（書込アドレス発
生手段）、３４……アドレス・リミット回路（演算手
段、アドレス制限手段）、ＷＰ……書込アドレス、ＯＦ
Ｐ＋ＭＯＤ（読出アドレス）、ＲＰ……読出アドレス
（制限された読出アドレス）

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 量子化された楽音信号を記憶する記憶手
   段と、 所定速度で変化するとともに、前記記憶手段の記憶容量
   に対応する範囲内で循環する書込アドレスを発生する書
   込アドレス発生手段と、 所望の変調効果に対応して時間変化する変調アドレスを
   発生する変調アドレス発生手段と、 前記書込アドレスと前記変調アドレスとを演算して、読
   出アドレスとして出力する演算手段と、前 記書込アドレスにて前記楽音信号を前記記憶手段に書
   き込む一方、該楽音信号を読出アドレスにて前記記憶手
   段から読み出す書込・読出手段と、 前記読出アドレスが前記書込アドレスに追い越され、前
   記記憶手段に記憶されている前記読出アドレスに対応す
   る楽音信号が前記書込アドレスによって更新される場合
   には、前記読出アドレスを、前記書込アドレスから前記
   記憶容量に対応する範囲で循環する１周期前未満に記憶
   された楽音信号を読み出すアドレスとするアドレス制限
   手段とを具備することにより読み出される楽音信号の時
   間関係が連続することを特徴とする遅延時間変調効果装
   置。
2. 【請求項２】 前記アドレス制限手段は、 前記読出アドレスが前記書込アドレスに追い越される場
   合には、前記書込アドレスから前記記憶容量に対応する
   範囲で循環する１周期前未満であって、前記書込アドレ
   スによって次のタイミングにおいて更新される楽音信号
   を読み出すアドレスを読出アドレスとすることにより読
   み出される楽音信号の時間関係が連続することを特徴と
   する請求項１に記載の遅延時間変調効果装置。
3. 【請求項３】 前記アドレス制限手段は、さらに、 前記読出アドレスが前記書込アドレスに追い越されない
   場合には、前記書込アドレス以前の、読み出される楽音
   信号の時間関係が連続する前記変調効果に対応して時間
   変化する変調アドレスに応じたアドレスを読出アドレス
   とすることにより読み出される楽音信号の時間関係が連
   続することを特徴とする請求項１又は２に記載の遅延時
   間変調効果装置。
4. 【請求項４】 量子化された楽音信号を記憶する記憶手
   段と、 所定速度で変化するとともに、前記記憶手段の記憶容量
   に対応する範囲内で循環する書込アドレスを発生する書
   込アドレス発生手段と、 操作者の操作に応じた連続的な操作量をリアルタイムに
   出力する変調効果制御操作子と、 所望の変調効果に対応して時間変化する変調信号と前記
   変調効果制御操作子が出力する操作量に応じた変調アド
   レスを発生する変調アドレス発生手段と、 前記書込アドレスと前記変調アドレスとを演算して、読
   出アドレスとして出力する演算手段と、前 記書込アドレスにて前記楽音信号を前記記憶手段に書
   き込む一方、該楽音信号を読出アドレスにて前記記憶手
   段から読み出す書込・読出手段と、 前記読出アドレスが前記書込アドレスを追い越し、前記
   記憶手段に記憶されている前記読出アドレスに対応する
   楽音信号が前記書込アドレスによって更新されていない
   場合には、前記読出アドレスを、前記書込アドレスから
   前記記憶容量に対応する範囲で循環する１周期前以後に
   記憶された楽音信号を読み出すアドレスとするアドレス
   制限手段とを具備することにより読み出される楽音信号
   の時間関係が連続することを特徴とする遅延時間変調効
   果装置。
5. 【請求項５】 前記アドレス制限手段は、 前記読出アドレスが前記書込アドレスを追い越す場合に
   は、前記書込アドレスを読出アドレスとすることにより
   読み出される楽音信号の時間関係が連続することを特徴
   とする請求項１乃至４の何れかに記載の遅延時間変調効
   果装置。
6. 【請求項６】 前記読出アドレスが前記書込アドレスに
   追い越される場合及び前記読出アドレスが前記書込アド
   レスを追い越す場合には、その旨を操作者に表示する表
   示手段を備えることを特徴とする請求項１乃至５の何れ
   かに記載の遅延時間変調効果装置。