JP3215149B2 - Phase comparator - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は特に転送レートが高
く、高い精度が要求される磁気及び光記録等に用いられ
るＰＬＬ回路における位相比較器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase comparator in a PLL circuit used for magnetic and optical recording, which requires a high transfer rate and high precision.
【０００２】[0002]
【従来の技術】図６は一般的なＰＬＬ回路のブロック図
である。位相比較器31は基準信号 Refと制御信号 RD を
入力し、その位相差を検出する。検出出力はチャージポ
ンプ回路32によって電圧信号に変換される。チャージポ
ンプ回路32からの出力はローパスフィルタ33によって平
滑され、この平滑された出力によってＶＣＯ（voltagec
ontrolled oscilator：電圧制御型発振器）34が発振周
波数を変化させる。このＶＣＯ34の出力は上記制御信号
RDとして再び位相比較器31へ入力される。2. Description of the Related Art FIG. 6 is a block diagram of a general PLL circuit. The phase comparator 31 receives the reference signal Ref and the control signal RD and detects the phase difference. The detection output is converted into a voltage signal by the charge pump circuit 32. An output from the charge pump circuit 32 is smoothed by a low-pass filter 33, and a VCO (voltage
An ontrolled oscillator (voltage controlled oscillator) 34 changes the oscillation frequency. The output of this VCO 34 is the control signal
It is again input to the phase comparator 31 as RD.
【０００３】図７は上記図６で用いられる従来の位相比
較器31の構成を示すロジック回路図である。図７におい
て、基準信号 Refは位相遅れ信号 CHGと共に２入力ＮＡ
ＮＤゲート41に入力される。ＮＡＮＤゲート41の出力は
フリップフロップ回路42のセット入力及び４入力ＮＡＮ
Ｄゲート43の第１入力及び３入力ＮＡＮＤゲート44の第
１入力となる。制御信号 RD は位相進み信号 DCHG と共
に２入力ＮＡＮＤゲート45に入力される。ＮＡＮＤゲー
ト45の出力はフリップフロップ回路46のセット入力及び
４入力ＮＡＮＤゲート43の第２入力及び３入力ＮＡＮＤ
ゲート47の第１入力となる。フリップフロップ回路42の
出力はＮＡＮＤゲート44の第２入力及びＮＡＮＤゲート
43の第３入力となる。フリップフロップ回路46の出力は
ＮＡＮＤゲート47の第２入力及びＮＡＮＤゲート43の第
４入力となる。ＮＡＮＤゲート43の出力はＮＡＮＤゲー
ト44，47それぞれの第３入力になると共に両フリップフ
ロップ回路42，46のリセット入力となる。ＮＡＮＤゲー
ト44の出力は上記位相遅れ信号 CHG，ＮＡＮＤゲート47
の出力は上記位相進み信号 DCHG となる。FIG. 7 is a logic circuit diagram showing the configuration of the conventional phase comparator 31 used in FIG. In FIG. 7, the reference signal Ref is a two-input NA signal together with the phase delay signal CHG.
Input to ND gate 41. The output of the NAND gate 41 is the set input of the flip-flop circuit 42 and the 4-input NAN.
The first input of the D gate 43 and the first input of the three-input NAND gate 44. The control signal RD is input to the two-input NAND gate 45 together with the phase advance signal DCHG. The output of the NAND gate 45 is the set input of the flip-flop circuit 46, the second input of the 4-input NAND gate 43, and the 3-input NAND.
This is the first input of gate 47. The output of the flip-flop circuit 42 is the second input of the NAND gate 44 and the NAND gate
43 becomes the third input. The output of the flip-flop circuit 46 becomes the second input of the NAND gate 47 and the fourth input of the NAND gate 43. The output of the NAND gate 43 becomes the third input of each of the NAND gates 44 and 47 and the reset input of both the flip-flop circuits 42 and 46. The output of the NAND gate 44 is the phase delay signal CHG and the NAND gate 47
Is the phase lead signal DCHG.
【０００４】図８は上記図６で用いられるチャージポン
プ回路32の一例を示す回路図である。上記信号 CHGがゲ
ートに入力されるＰチャネルＭＯＳトランジスタ48、上
記信号 DCHG がインバータ49を介してゲートに入力され
るＮチャネルＭＯＳトランジスタ50からなる。トランジ
スタ48のソースは電源電圧Ｖccに、トランジスタ50のソ
ースは接地電圧ＧＮＤに接続され、トランジスタ48と50
の共通ドレインがチャージポンプ回路32の出力 OUTとな
る。FIG. 8 is a circuit diagram showing an example of the charge pump circuit 32 used in FIG. The signal CHG comprises a P-channel MOS transistor 48 input to the gate, and the signal DCHG comprises an N-channel MOS transistor 50 input to the gate via the inverter 49. The source of the transistor 48 is connected to the power supply voltage Vcc, and the source of the transistor 50 is connected to the ground voltage GND.
Is the output OUT of the charge pump circuit 32.
【０００５】図９は上記ＶＣＯ34の出力特性を示す電圧
−発振周波数特性図である。このようにＶＣＯ34が電圧
の変化に対し出力発振周波数がリニアに変化する特性の
場合、上記図６のＰＬＬ回路の動作は次の１〜３に分別
される。FIG. 9 is a voltage-oscillation frequency characteristic diagram showing the output characteristics of the VCO 34. When the VCO 34 has such a characteristic that the output oscillation frequency changes linearly with a change in the voltage, the operation of the PLL circuit shown in FIG.
【０００６】１．基準信号 Refに対し制御信号 RD の位
相が進んでいるとき、位相進み信号DCHG はその位相差
に相当する時間だけ“Ｌ”（ローレベル）になり、位相
遅れ信号 CHGは“Ｈ”（ハイレベル）のままである。こ
のとき、チャージポンプ回路32の出力レベルは低くな
る。よってＶＣＯ34の発振周波数は低くなり、信号 RD
の位相は遅れる方向に変化する。[0006] 1. When the phase of the control signal RD is advanced with respect to the reference signal Ref, the phase advance signal DCHG becomes “L” (low level) for a time corresponding to the phase difference, and the phase delay signal CHG becomes “H” (high level). ). At this time, the output level of the charge pump circuit 32 becomes low. Therefore, the oscillation frequency of the VCO 34 decreases, and the signal RD
Changes in the direction of delay.
【０００７】２．基準信号 Refに対し制御信号 RD の位
相が遅れているとき、位相遅れ信号CHGはその位相差に
相当する時間だけ“Ｌ”になり、位相進み信号 DCHG は
“Ｈ”のままである。このとき、チャージポンプ回路32
の出力レベルは高くなる。よってＶＣＯ34の発振周波数
は高くなり、信号 RD の位相は進む方向に変化する。[0007] 2. When the phase of the control signal RD is delayed with respect to the reference signal Ref, the phase delay signal CHG becomes "L" for a time corresponding to the phase difference, and the phase advance signal DCHG remains "H". At this time, the charge pump circuit 32
Output level becomes higher. Therefore, the oscillation frequency of the VCO 34 increases, and the phase of the signal RD changes in the forward direction.
【０００８】３．基準信号 Refと制御信号 RD が同相で
あるとき、位相遅れ信号 CHGと位相進み信号 DCHG は共
に“Ｈ”である。このとき、チャージポンプ回路32の出
力レベルもＶＣＯ34の発振周波数も同じであるため、２
信号間の位相差は無いまま保たれる。[0008] 3. When the reference signal Ref and the control signal RD are in phase, both the phase delay signal CHG and the phase advance signal DCHG are at "H". At this time, since the output level of the charge pump circuit 32 and the oscillation frequency of the VCO 34 are the same,
The phase difference between the signals is kept free.
【０００９】上記のように動作するＰＬＬ回路に図７の
ような従来の位相比較器31を用いると、ＰＬＬ回路が定
常状態になったときに位相比較器31から非常に狭いパル
スが出力される。この狭いパルスがチャージポンプ回路
32の応答できないパルス幅であった場合、位相差情報が
消滅してしまう。その結果、位相差が検出されないこと
と同等になる。When a conventional phase comparator 31 as shown in FIG. 7 is used for the PLL circuit operating as described above, a very narrow pulse is output from the phase comparator 31 when the PLL circuit enters a steady state. . This narrow pulse is the charge pump circuit
If the pulse width is 32 which cannot respond, the phase difference information will be lost. As a result, it is equivalent to not detecting a phase difference.
【００１０】従って、位相比較器31とチャージポンプ回
路32による位相比較特性は図１０のように出力が発生し
ない不感帯Ｌを持つ。この不感帯Ｌはチャージポンプ回
路34が応答できない領域である。上記不感帯ＬはＰＬＬ
回路のジッタ発生原因の一つとなり、磁気ディスク装置
等ではエラーレートを増加させる要因となる。Therefore, the phase comparison characteristic of the phase comparator 31 and the charge pump circuit 32 has a dead zone L where no output is generated as shown in FIG. This dead zone L is a region where the charge pump circuit 34 cannot respond. The dead zone L is PLL
This is one of the causes of the occurrence of jitter in the circuit, and causes an increase in the error rate in a magnetic disk device or the like.
【００１１】[0011]
【発明が解決しようとする課題】このように、従来で
は、位相比較に不感帯が発生し磁気ディスク装置等では
エラーレートを増加させるという欠点がある。As described above, in the prior art, there is a disadvantage that a dead zone is generated in the phase comparison and the error rate is increased in a magnetic disk device or the like.
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、位相進み出力あるいは
位相遅れ出力を必ず出力させることにより不感帯を無く
し、正確に位相差が検出できる位相比較器を提供するこ
とにある。The present invention has been made in view of the above circumstances, and has as its object to eliminate a dead zone by always outputting a phase lead output or a phase delay output, and to detect a phase difference accurately. It is to provide a comparator.
【００１３】[0013]
【課題を解決するための手段】この発明は同期制御信号
に応じて基準信号を入力する第１の入力回路と、前記第
１の入力回路の出力信号を保持し、位相遅れ信号を出力
する第１の保持回路と、前記同期制御信号に応じて制御
信号を入力する第２の入力回路と、前記第２の入力回路
の出力信号を保持し、位相進み信号を出力する第２の保
持回路と、前記第１の入力回路の出力信号を遅延する遅
延回路と、前記遅延回路の出力信号と前記第１の保持回
路の出力信号が供給され、前記第２の保持回路をリセッ
トする第１のリセット信号を生成する第１のリセット回
路と、前記第２の入力回路の出力信号と前記第２の保持
回路の出力信号が供給され、前記第１の保持回路をリセ
ットする第２のリセット信号を生成する第２のリセット
回路とを具備している。 SUMMARY OF THE INVENTION The present invention provides a synchronous control signal.
A first input circuit for inputting a reference signal in accordance with
1 Holds the output signal of the input circuit and outputs the phase delay signal
A first holding circuit that performs control in accordance with the synchronization control signal.
A second input circuit for inputting a signal, and the second input circuit
A second storage for holding the output signal of
And a delay circuit for delaying an output signal of the first input circuit.
Extension circuit, an output signal of the delay circuit, and the first holding circuit.
The output signal of the path is supplied to reset the second holding circuit.
A first reset circuit for generating a first reset signal to be reset
Path, the output signal of the second input circuit and the second hold
The output signal of the circuit is supplied to reset the first holding circuit.
Generating a second reset signal to reset
And a circuit.
【００１４】[0014]
【作用】この発明は、定常状態においても位相遅れ信号
が、基準信号と遅延された基準信号との時間差の半分出
力され、かつ位相進み信号も上記時間差の半分出力され
る状態に収束する。これにより、不感帯が発生しない位
相比較特性が得られる。SUMMARY OF THE INVENTION This invention phase lag signal even in steady state, is half the output of the time difference between the delayed reference signal and the standards signal, and the phase advance signal also converges to a state that is output half of the time difference . As a result, a phase comparison characteristic that does not generate a dead zone can be obtained.
【００１５】[0015]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００１６】図１はこの発明の位相比較器の構成を示す
回路ブロック図である。位相比較器1は基準信号 Refと
制御信号 RD を入力し、その位相差を検出する。この位
相差検出にあたり、基準信号 Refから一定時間だけ遅ら
せた信号（後述する遅延基準信号 dRef ）を生成する。
また、基準信号 Ref と制御信号 RD とを相関させるた
めに同期制御信号 armed信号が入力される端子が新たに
設けられる。この位相比較器 1は前記図６のＰＬＬ回路
に使用され、位相遅れ信号 CHG、位相進み信号DCHG を
前記図８のチャージポンプ回路に供給する。FIG. 1 is a circuit block diagram showing the configuration of the phase comparator of the present invention. The phase comparator 1 receives the reference signal Ref and the control signal RD, and detects the phase difference. In detecting the phase difference, a signal (a delayed reference signal dRef described later) delayed from the reference signal Ref by a certain time is generated.
Further, a terminal for inputting a synchronization control signal armed signal is newly provided to correlate the reference signal Ref with the control signal RD. This phase comparator 1 is used in the PLL circuit of FIG. 6 and supplies the phase delay signal CHG and the phase advance signal DCHG to the charge pump circuit of FIG.
【００１７】図２は上記位相比較器 1の具体的実施例を
示す構成のロジック回路図である。基準信号 RefはＤ型
フリップフロップ回路 2の出力と共にＡＮＤゲート 3に
入力される。Ｄ型フリップフロップ回路 2の入力には a
rmed信号が供給される。ＡＮＤゲート 3の出力はＤ型フ
リップフロップ回路 4に入力されると共に入出力間の遅
延時間がｔｄの遅延回路 5に入力される。遅延回路 5の
出力は遅延基準信号 dRef となりＤ型フリップフロップ
回路 4の出力と共にＮＯＲゲート 6に入力される。ま
た、Ｄ型フリップフロップ回路 4の出力はインバータ 7
を介して位相遅れ信号 CHG になる。FIG. 2 is a logic circuit diagram of a configuration showing a specific embodiment of the phase comparator 1. As shown in FIG. The reference signal Ref is input to the AND gate 3 together with the output of the D-type flip-flop circuit 2. The input of D-type flip-flop circuit 2 is a
An rmed signal is provided. The output of the AND gate 3 is input to a D-type flip-flop circuit 4 and to a delay circuit 5 having a delay time between input and output of td. The output of the delay circuit 5 becomes the delay reference signal dRef and is input to the NOR gate 6 together with the output of the D-type flip-flop circuit 4. The output of the D-type flip-flop circuit 4 is connected to the inverter 7
The signal becomes the phase lag signal CHG via.
【００１８】一方、制御信号 RD は上記Ｄ型フリップフ
ロップ回路 2の出力と共にＡＮＤゲート 8に入力され
る。ＡＮＤゲート 8の出力はラッチ回路 9に入力され
る。ラッチ回路 9の出力はＤ型フリップフロップ回路10
に入力される。ラッチ回路 9及びＤ型フリップフロップ
回路10は上記ＮＯＲゲート 6の出力によりリセットされ
るようになっている。Ｄ型フリップフロップ回路10の出
力はインバータ11を介して位相進み信号 DCHG になる。On the other hand, the control signal RD is input to the AND gate 8 together with the output of the D-type flip-flop circuit 2. The output of the AND gate 8 is input to the latch circuit 9. The output of the latch circuit 9 is a D-type flip-flop circuit 10
Is input to The latch circuit 9 and the D-type flip-flop circuit 10 are reset by the output of the NOR gate 6. The output of the D-type flip-flop circuit 10 becomes a phase lead signal DCHG via the inverter 11.
【００１９】また、Ｄ型フリップフロップ回路10の出力
及び上記ＡＮＤゲート 8の出力は、ＮＯＲゲート12に入
力される。ＮＯＲゲート12の出力は上記Ｄ型フリップフ
ロップ回路 4のリセット入力となっている。さらに、Ｄ
型フリップフロップ回路10の出力及びＤ型フリップフロ
ップ回路 4の出力はＮＯＲゲート13に入力される。ＮＯ
Ｒゲート13の出力はＮＯＲゲート14の一方入力となると
共に入出力間の遅延時間がｔｄ2 の遅延回路15に入力さ
れる。遅延回路15の出力はインバータ16を介してＮＯＲ
ゲート14の他方入力になる。ＮＯＲゲート14の出力は上
記 armed信号が供給されるＤ型フリップフロップ回路 2
のリセット入力となる。上記回路の動作について図３の
タイミングチャートを参照して説明する。The output of the D-type flip-flop circuit 10 and the output of the AND gate 8 are input to a NOR gate 12. The output of the NOR gate 12 is the reset input of the D-type flip-flop circuit 4. Furthermore, D
The output of the flip-flop circuit 10 and the output of the D-flip-flop circuit 4 are input to the NOR gate 13. NO
The output of the R gate 13 becomes one input of the NOR gate 14 and is input to the delay circuit 15 having a delay time between input and output of td2. The output of the delay circuit 15 is NOR
It becomes the other input of gate 14. The output of the NOR gate 14 is a D-type flip-flop circuit 2 to which the armed signal is supplied.
Reset input. The operation of the above circuit will be described with reference to the timing chart of FIG.
【００２０】基準信号 Refに対して一定時間ｔｄだけ遅
れた遅延基準信号 dRef が生成され、armed信号の後、
制御信号 RD の立上がりが、信号 Refより前、信号 dRe
f より後、信号 Refと信号 dRef との間、のいずれの位
置に来るかで、出力される位相進み信号 DCHG 、位相遅
れ信号 CHGが次のように出力される。A delayed reference signal dRef delayed from the reference signal Ref by a fixed time td is generated, and after the armed signal,
Control signal RD rises before signal Ref, signal dRe
The phase lead signal DCHG and the phase delay signal CHG to be output are output as follows depending on the position between the signal Ref and the signal dRef after f.
【００２１】制御信号 RD が基準信号 Refに対して進ん
でいるときは、その位相差に相当する時間よりもｔｄだ
け長く位相進み信号 DCHG が出力される（図３に示す2
1）。制御信号 RD が遅延基準信号 dRef に対して遅れ
ているときは、その位相差に相当する時間よりｔｄだけ
長く位相遅れ信号 CHGが出力される（図３に示す22）。
制御信号 RD が基準信号 Refに対して遅れ、遅延基準信
号 dRef に対して進んでいるときは、制御信号 RD が基
準信号 Refに対して遅れている位相差に相当する時間だ
け位相遅れ信号 CHGが出力され、制御信号 RD が遅延基
準信号 dRef に対して進んでいる位相差に相当する時間
だけ位相進み信号が出力される（図３に示す23）。When the control signal RD is advanced with respect to the reference signal Ref, a phase advance signal DCHG is output longer than the time corresponding to the phase difference by td (2 shown in FIG. 3).
1). When the control signal RD is delayed with respect to the delay reference signal dRef, a phase delay signal CHG is output longer than the time corresponding to the phase difference by td (22 shown in FIG. 3).
When the control signal RD is delayed with respect to the reference signal Ref and advanced with respect to the delayed reference signal dRef, the phase delay signal CHG is delayed by a time corresponding to the phase difference in which the control signal RD is delayed with respect to the reference signal Ref. Then, a phase advance signal is output for a time corresponding to the phase difference in which the control signal RD is advanced with respect to the delay reference signal dRef (23 shown in FIG. 3).
【００２２】図４は上記図２の回路の動作を示す状態遷
移図である。上記タイミングチャートを参照して、 Ref
↑は基準信号の立ち上がりエッジを、RD↑は制御信号の
立ち上がりエッジを、dRef↑は遅延基準信号の立ち上が
りエッジをそれぞれ表わし、Ｑｓは静止状態、Ｑａは信
号待ち状態、Ｑc1，Ｑc2は位相比較器から位相遅れ信号
CHGが出ている状態、Ｑｄは位相比較器から位相進み信
号 DCHG が出ている状態を表わす。図４において各信号
は以下のような状態に遷移する。FIG. 4 is a state transition diagram showing the operation of the circuit of FIG. Referring to the timing chart above, Ref
↑ represents the rising edge of the reference signal, RD ↑ represents the rising edge of the control signal, dRef ↑ represents the rising edge of the delayed reference signal, Qs is the stationary state, Qa is the signal waiting state, and Qc1 and Qc2 are the phase comparators. From the phase lag signal
The state where CHG is output, and the state Qd indicates the state where the phase advance signal DCHG is output from the phase comparator. In FIG. 4, each signal transits to the following states.
【００２３】Ｑｓ状態で armed信号が来るとＱａ状態に
なる。Ｑａ状態で、 Ref↑が来るとＱc1状態になり、RD
↑が来るとＱｄ状態になる。Ｑc1状態でdRef↑が来ると
Ｑc2状態になり、RD↑が来るとＱｄ状態になる。Ｑc2状
態でRD↑が来るとＱｓ状態になる。Ｑｄ状態でdRef↑が
来るとＱｓ状態になる。When the armed signal comes in the Qs state, the state changes to the Qa state. In the Qa state, when Ref ↑ comes, the state changes to the Qc1 state and RD
When ↑ comes, it becomes the Qd state. When dRef # comes in the Qc1 state, the state becomes Qc2, and when RD # comes, the state becomes the Qd state. When RD # comes in the Qc2 state, the state changes to the Qs state. When dRef # comes in the Qd state, the state changes to the Qs state.
【００２４】上記図３、図４によれば、遅延基準信号 d
Ref が基準信号 Refからの遅れ時間ｔｄを有していたな
らば、上記図２の構成の位相比較器の出力は、位相遅れ
信号CHGがｔｄ／２出力され、位相進み信号もｔｄ／２
出力される状態に収束する。つまり、図５に示されるよ
うな位相比較特性を有する。According to FIGS. 3 and 4, the delay reference signal d
If Ref has a delay time td from the reference signal Ref, the output of the phase comparator having the configuration shown in FIG. 2 is such that the phase delay signal CHG is output at td / 2 and the phase advance signal is also td / 2.
Converge to the output state. That is, it has a phase comparison characteristic as shown in FIG.
【００２５】このように、この発明の位相比較器の定常
状態における出力は、位相遅れ信号がｔｄ／２出力さ
れ、位相進み信号もｔｄ／２出力される。チャージポン
プ回路が応答可能な範囲で時間ｔｄを設定することによ
り、不感帯が発生しない位相比較特性を得ることができ
る。このため、本発明の位相比較器を用いたＰＬＬ回路
では定常時のジッタを減少させることができる。特に磁
気ディスク装置等ではエラーレートが減少し、有用なも
のとなる。As described above, in the steady state output of the phase comparator of the present invention, a phase delay signal is output at td / 2, and a phase advance signal is also output at td / 2. By setting the time td within a range in which the charge pump circuit can respond, it is possible to obtain a phase comparison characteristic in which a dead zone does not occur. For this reason, in the PLL circuit using the phase comparator of the present invention, it is possible to reduce the jitter in a steady state. In particular, in a magnetic disk device or the like, the error rate is reduced, which is useful.
【００２６】[0026]
【発明の効果】以上説明したようにこの発明によれば、
位相進み出力あるいは位相遅れ出力が必ず出力されるの
で、不感帯が発生しない比較特性が得られ、正確に位相
差が検出できる位相比較器が提供できる。As explained above, according to the present invention,
Since a phase advance output or a phase delay output is always output, a comparison characteristic that does not generate a dead zone can be obtained, and a phase comparator that can accurately detect a phase difference can be provided.
【図１】この発明の一実施例による構成の回路ブロック
図。FIG. 1 is a circuit block diagram of a configuration according to an embodiment of the present invention.
【図２】図１の具体的実施例を示す構成のロジック回路
図。FIG. 2 is a logic circuit diagram of a configuration showing a specific embodiment of FIG. 1;
【図３】図２の回路動作を示すタイミングチャート。FIG. 3 is a timing chart showing the operation of the circuit of FIG. 2;
【図４】図４は上記回路の動作を示す状態遷移図。FIG. 4 is a state transition diagram showing the operation of the circuit.
【図５】図２の回路の位相比較特性図。FIG. 5 is a phase comparison characteristic diagram of the circuit of FIG. 2;
【図６】一般的なＰＬＬ回路の構成を示すブロック図。FIG. 6 is a block diagram showing a configuration of a general PLL circuit.
【図７】図６で用いられる従来の位相比較器の構成を示
すロジック回路図。FIG. 7 is a logic circuit diagram showing a configuration of a conventional phase comparator used in FIG.
【図８】図６で用いられる一部の構成を示す回路図。FIG. 8 is a circuit diagram showing a part of the configuration used in FIG. 6;
【図９】図６で用いられる一部の回路の出力特性を示す
電圧−発振周波数特性図。FIG. 9 is a voltage-oscillation frequency characteristic diagram showing output characteristics of some circuits used in FIG.
【図１０】図７の回路の位相比較特性図。FIG. 10 is a view showing a phase comparison characteristic of the circuit of FIG. 7;
1…位相比較器、 2， 4，10…Ｄ型フリップフロップ回
路、 3， 8…ＡＮＤゲート、 5，15…遅延回路、 6，1
2，13，14…ＮＯＲゲート、 7，11，16…インバータ、
9…ラッチ回路。1: phase comparator, 2, 4, 10: D-type flip-flop circuit, 3, 8: AND gate, 5, 15: delay circuit, 6, 1
2, 13, 14 ... NOR gate, 7, 11, 16 ... inverter,
9 Latch circuit.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H03L 7 /06-7/14
Claims (1)
第１の入力回路と、 前記第１の入力回路の出力信号を保持し、位相遅れ信号
を出力する第１の保持回路と、 前記同期制御信号に応じて制御信号を入力する第２の入
力回路と、 前記第２の入力回路の出力信号を保持し、位相進み信号
を出力する第２の保持回路と、 前記第１の入力回路の出力信号を遅延する遅延回路と、 前記遅延回路の出力信号と前記第１の保持回路の出力信
号が供給され、前記第２の保持回路をリセットする第１
のリセット信号を生成する第１のリセット回路と、 前記第２の入力回路の出力信号と前記第２の保持回路の
出力信号が供給され、前記第１の保持回路をリセットす
る第２のリセット信号を生成する第２のリセット回路と
を具備することを特徴とする位相比較回路。 1. A reference signal is input according to a synchronization control signal.
A first input circuit, and an output signal of the first input circuit, the phase delay signal
And a second input for inputting a control signal in response to the synchronization control signal.
A power circuit and an output signal of the second input circuit;
, A delay circuit for delaying an output signal of the first input circuit, an output signal of the delay circuit, and an output signal of the first hold circuit.
A first signal for resetting the second holding circuit.
A first reset circuit for generating a reset signal, and an output signal of the second input circuit and a reset signal of the second holding circuit.
An output signal is supplied to reset the first holding circuit.
A second reset circuit for generating a second reset signal,
A phase comparison circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06684892A JP3215149B2 (en) | 1992-03-25 | 1992-03-25 | Phase comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06684892A JP3215149B2 (en) | 1992-03-25 | 1992-03-25 | Phase comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05276027A JPH05276027A (en) | 1993-10-22 |
| JP3215149B2 true JP3215149B2 (en) | 2001-10-02 |
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ID=13327683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP06684892A Expired - Fee Related JP3215149B2 (en) | 1992-03-25 | 1992-03-25 | Phase comparator |
Country Status (1)
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| JP (1) | JP3215149B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4015793B2 (en) * | 2000-02-16 | 2007-11-28 | 株式会社東芝 | Phase comparison circuit and PLL circuit |
-
1992
- 1992-03-25 JP JP06684892A patent/JP3215149B2/en not_active Expired - Fee Related
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|---|---|
| JPH05276027A (en) | 1993-10-22 |
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