JP3208160B2 - コンピュータにおける記憶管理方式 - Google Patents
コンピュータにおける記憶管理方式Info
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- JP3208160B2 JP3208160B2 JP27777991A JP27777991A JP3208160B2 JP 3208160 B2 JP3208160 B2 JP 3208160B2 JP 27777991 A JP27777991 A JP 27777991A JP 27777991 A JP27777991 A JP 27777991A JP 3208160 B2 JP3208160 B2 JP 3208160B2
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータにおける
記憶管理方式に関する。
記憶管理方式に関する。
【０００２】
【従来の技術】従来より、コンピュータにおける記憶管
理方式として一般的に使用されているのは、仮想記憶
（バーチャル・メモリ）方式である。仮想記憶方式と
は、論理空間がすべて使用可能であると仮定して、不足
する部分を二次記憶装置としての磁気ディスクなどの補
助記憶装置に割り振って使用するようにしたものであ
る。
理方式として一般的に使用されているのは、仮想記憶
（バーチャル・メモリ）方式である。仮想記憶方式と
は、論理空間がすべて使用可能であると仮定して、不足
する部分を二次記憶装置としての磁気ディスクなどの補
助記憶装置に割り振って使用するようにしたものであ
る。
【０００３】例えば３２ビットのＣＰＵが扱える論理ア
ドレス空間は４Ｇバイトであるが、通常実装されている
主記憶装置の容量はそれに比べるとかなり小さく、せい
ぜい数Ｍバイトである。
ドレス空間は４Ｇバイトであるが、通常実装されている
主記憶装置の容量はそれに比べるとかなり小さく、せい
ぜい数Ｍバイトである。
【０００４】図４は従来例におけるコンピュータの一般
的なハードウェア構成を示すブロック線図である。
的なハードウェア構成を示すブロック線図である。
【０００５】図４において、２はシステム全体の制御を
司るＣＰＵ（中央処理装置）、４はその制御のためのプ
ログラムを格納しているＲＯＭ（リードオンリメモリ）
とデータを格納するなどワーキングメモリとして機能す
るＲＡＭ（ランダムアクセスメモリ）とからなる主記憶
装置、６はフロッピーディスクやハードディスクなどの
補助記憶装置、８は二次メモリインターフェイス、１０
はアドレス変換部（ＭＭＵ）、１２は物理アドレスバ
ス、１４はデータバス、１６はキャッシュメモリ（バッ
ファメモリ）である。
司るＣＰＵ（中央処理装置）、４はその制御のためのプ
ログラムを格納しているＲＯＭ（リードオンリメモリ）
とデータを格納するなどワーキングメモリとして機能す
るＲＡＭ（ランダムアクセスメモリ）とからなる主記憶
装置、６はフロッピーディスクやハードディスクなどの
補助記憶装置、８は二次メモリインターフェイス、１０
はアドレス変換部（ＭＭＵ）、１２は物理アドレスバ
ス、１４はデータバス、１６はキャッシュメモリ（バッ
ファメモリ）である。
【０００６】このような構成のコンピュータにおいて、
仮想記憶方式で用いられる一般的なセグメント・ページ
ング方式について、図５の概念図に基づいて説明する。
仮想記憶方式で用いられる一般的なセグメント・ページ
ング方式について、図５の概念図に基づいて説明する。
【０００７】図５において、５０はアドレスを指定する
ときにＣＰＵ２からアドレス変換部（ＭＭＵ）１０に送
出されるステータス（４ビット）、５２は同様にＣＰＵ
２からアドレス変換部（ＭＭＵ）１０に送出される論理
アドレス（３２ビット）であり、５２ａはセグメント、
５２ｂはページ、５２ｃはオフセットである。
ときにＣＰＵ２からアドレス変換部（ＭＭＵ）１０に送
出されるステータス（４ビット）、５２は同様にＣＰＵ
２からアドレス変換部（ＭＭＵ）１０に送出される論理
アドレス（３２ビット）であり、５２ａはセグメント、
５２ｂはページ、５２ｃはオフセットである。
【０００８】５４，５６，５８はアドレス変換部（ＭＭ
Ｕ）１０が参照するもので、５４はタスクレジスタ、５
６はセグメントテーブル、５８はページマッピングテー
ブルである。
Ｕ）１０が参照するもので、５４はタスクレジスタ、５
６はセグメントテーブル、５８はページマッピングテー
ブルである。
【０００９】アドレス変換部（ＭＭＵ）１０は、ステー
タス５０に基づいてタスクレジスタ５４を参照し、アク
セスすべきセグメントテーブル５６の先頭を指定する。
そして、論理アドレス５２のセグメント５２ａによって
アクセスすべきアドレスを割り出す。つまり、ステータ
ス５０がタスクの属性を特定し、セグメント５２ａがタ
スク自身を特定している。
タス５０に基づいてタスクレジスタ５４を参照し、アク
セスすべきセグメントテーブル５６の先頭を指定する。
そして、論理アドレス５２のセグメント５２ａによって
アクセスすべきアドレスを割り出す。つまり、ステータ
ス５０がタスクの属性を特定し、セグメント５２ａがタ
スク自身を特定している。
【００１０】セグメントテーブル５６の値に基づいて、
次にアクセスすべきページマッピングテーブル５８の先
頭アドレスが指定される。これはタスクの先頭のページ
を示している。なお、タスクは８Ｋバイト単位のページ
に分割して管理されるものとする。論理アドレス５２に
おけるページ５２ｂによって、そのタスクの何ページ目
をアクセスするのかを特定する。そして、このページマ
ッピングテーブル５８の下位１６ビットと論理アドレス
５２のオフセット５２ｃとに基づいて実際の物理アドレ
ス６０が決定され、アドレス変換部（ＭＭＵ）１０から
物理アドレスバス１２に送出される。
次にアクセスすべきページマッピングテーブル５８の先
頭アドレスが指定される。これはタスクの先頭のページ
を示している。なお、タスクは８Ｋバイト単位のページ
に分割して管理されるものとする。論理アドレス５２に
おけるページ５２ｂによって、そのタスクの何ページ目
をアクセスするのかを特定する。そして、このページマ
ッピングテーブル５８の下位１６ビットと論理アドレス
５２のオフセット５２ｃとに基づいて実際の物理アドレ
ス６０が決定され、アドレス変換部（ＭＭＵ）１０から
物理アドレスバス１２に送出される。
【００１１】ここで、もし、その物理アドレス６０が主
記憶装置４に存在しないときは、ＣＰＵ２は例外処理の
ルーチンを実行し、予めＯＳ（オペレーティング・シス
テム：基本プログラム）で対応させてある補助記憶装置
６上のスワップ領域から該当するページのデータを二次
メモリインターフェイス８およびデータバス１４を介し
て主記憶装置４に読み込み、さらにキャッシュメモリ１
６を使用して処理を実行する。
記憶装置４に存在しないときは、ＣＰＵ２は例外処理の
ルーチンを実行し、予めＯＳ（オペレーティング・シス
テム：基本プログラム）で対応させてある補助記憶装置
６上のスワップ領域から該当するページのデータを二次
メモリインターフェイス８およびデータバス１４を介し
て主記憶装置４に読み込み、さらにキャッシュメモリ１
６を使用して処理を実行する。
【００１２】以上が仮想記憶方式でのセグメント・ペー
ジング方式の動作であり、補助記憶装置６を仮想記憶空
間として利用し、見掛け上、主記憶装置４の記憶容量を
拡大している。
ジング方式の動作であり、補助記憶装置６を仮想記憶空
間として利用し、見掛け上、主記憶装置４の記憶容量を
拡大している。
【００１３】なお、キャッシュメモリ１６は、ＣＰＵ２
に高速動作を行わせるためのものである。
に高速動作を行わせるためのものである。
【００１４】
【発明が解決しようとする課題】しかしながら、補助記
憶装置６を主記憶装置４の仮想記憶空間として頻繁に使
用することは、補助記憶装置６の動作速度が遅いため
に、処理能力の大幅な低下を招くことになる。
憶装置６を主記憶装置４の仮想記憶空間として頻繁に使
用することは、補助記憶装置６の動作速度が遅いため
に、処理能力の大幅な低下を招くことになる。
【００１５】本発明は、このような事情に鑑みて創案さ
れたものであって、主記憶装置の見掛け上の記憶容量の
拡大を図りながらも、処理能力を高めることができるよ
うにすることを目的とする。
れたものであって、主記憶装置の見掛け上の記憶容量の
拡大を図りながらも、処理能力を高めることができるよ
うにすることを目的とする。
【００１６】
【課題を解決するための手段】本発明に係るコンピュー
タにおける記憶管理方式は、書き込み読み出し速度が速
く記憶容量が小さい主記憶装置と、書き込み読み出し速
度が遅く記憶容量が大きい補助記憶装置と、ＣＰＵがア
クセスする論理アドレスを仮想記憶空間上に設定し、前
記主記憶装置の実記憶空間と前記補助記憶装置の記憶空
間を統合的に管理するとともに前記主記憶装置及び前記
補助記憶装置内に記憶されたデータのアドレスを前記論
理アドレスに変換するアドレス変換部とを有し、前記Ｃ
ＰＵが送出した前記論理アドレスに対応するデータが前
記主記憶装置内に存在しない時は、前記補助記憶装置内
の前記論理アドレスに対応するデータをページ単位で読
み出し、この読み出されたデータを圧縮して前記主記憶
装置に格納し、前記主記憶装置内のデータの内で前記Ｃ
ＰＵが要求するものを読み出して伸長し、キャッシュメ
モリに書き込み、その後前記キャッシュメモリから読み
出したデータを前記ＣＰＵに転送するようにしたことを
特徴とするものである。
タにおける記憶管理方式は、書き込み読み出し速度が速
く記憶容量が小さい主記憶装置と、書き込み読み出し速
度が遅く記憶容量が大きい補助記憶装置と、ＣＰＵがア
クセスする論理アドレスを仮想記憶空間上に設定し、前
記主記憶装置の実記憶空間と前記補助記憶装置の記憶空
間を統合的に管理するとともに前記主記憶装置及び前記
補助記憶装置内に記憶されたデータのアドレスを前記論
理アドレスに変換するアドレス変換部とを有し、前記Ｃ
ＰＵが送出した前記論理アドレスに対応するデータが前
記主記憶装置内に存在しない時は、前記補助記憶装置内
の前記論理アドレスに対応するデータをページ単位で読
み出し、この読み出されたデータを圧縮して前記主記憶
装置に格納し、前記主記憶装置内のデータの内で前記Ｃ
ＰＵが要求するものを読み出して伸長し、キャッシュメ
モリに書き込み、その後前記キャッシュメモリから読み
出したデータを前記ＣＰＵに転送するようにしたことを
特徴とするものである。
【００１７】
【作用】補助記憶装置からのデータを主記憶装置に転送
する際にデータ圧縮・伸長装置によってデータ圧縮を行
うので、一度に転送できるデータ量が多くなり、その
分、主記憶装置の記憶容量が見掛け上拡大されるととも
に、補助記憶装置から転送されてきたデータを格納した
主記憶装置に対するアクセス頻度が高くなるので、処理
能力も高められる。
する際にデータ圧縮・伸長装置によってデータ圧縮を行
うので、一度に転送できるデータ量が多くなり、その
分、主記憶装置の記憶容量が見掛け上拡大されるととも
に、補助記憶装置から転送されてきたデータを格納した
主記憶装置に対するアクセス頻度が高くなるので、処理
能力も高められる。
【００１８】
【実施例】以下、本発明に係るコンピュータにおける記
憶管理方式の一実施例を図面に基づいて詳細に説明す
る。
憶管理方式の一実施例を図面に基づいて詳細に説明す
る。
【００１９】図１は本発明の一実施例に係る記憶管理方
式が適用されるコンピュータのハードウェア構成を示す
ブロック線図である。
式が適用されるコンピュータのハードウェア構成を示す
ブロック線図である。
【００２０】図１において、２はＣＰＵ（中央処理装
置）、４はＲＯＭおよびＲＡＭからなる主記憶装置、６
はハードディスクなどの補助記憶装置、８は二次メモリ
インターフェイス、１０はアドレス変換部（ＭＭＵ）、
１２は物理アドレスバス、１４はデータバス、１６はキ
ャッシュメモリであり、これらの構成は図４で説明した
従来例と同様であるので、ここでは符号名称を記載する
にとどめ、説明を省略する。この実施例においては、以
上の構成に加えて次のような構成を備えている。
置）、４はＲＯＭおよびＲＡＭからなる主記憶装置、６
はハードディスクなどの補助記憶装置、８は二次メモリ
インターフェイス、１０はアドレス変換部（ＭＭＵ）、
１２は物理アドレスバス、１４はデータバス、１６はキ
ャッシュメモリであり、これらの構成は図４で説明した
従来例と同様であるので、ここでは符号名称を記載する
にとどめ、説明を省略する。この実施例においては、以
上の構成に加えて次のような構成を備えている。
【００２１】すなわち、物理アドレスバス１２とデータ
バス１４とに対して入出力インターフェイス１８を介し
て接続されたデータ圧縮・伸長装置２０を備えている。
このデータ圧縮・伸長装置２０は、入力側キャッシュメ
モリ２０ａと、圧縮・伸長用集積回路２０ｂと、出力側
キャッシュメモリ２０ｃとから構成されている。
バス１４とに対して入出力インターフェイス１８を介し
て接続されたデータ圧縮・伸長装置２０を備えている。
このデータ圧縮・伸長装置２０は、入力側キャッシュメ
モリ２０ａと、圧縮・伸長用集積回路２０ｂと、出力側
キャッシュメモリ２０ｃとから構成されている。
【００２２】図２は、主記憶装置４についてのメモリイ
メージである実記憶空間３０を示している。この実記憶
空間３０は、大きく分けて、ＯＳ用領域３０Ａと、キャ
ッシュメモリ領域３０Ｂ（６４Ｋバイト）と、圧縮デー
タ保持部３０Ｃとからなっている。ＯＳ用領域３０Ａに
は、例外処理ルーチン３２のほか、アドレス変換部（Ｍ
ＭＵ）１０によって参照されるタスクレジスタ５４とセ
グメントテーブル５６（１６Ｋバイト）とページマッピ
ングテーブル５８（２５６Ｋバイト）とが含まれてい
る。３４は圧縮データテーブルである。
メージである実記憶空間３０を示している。この実記憶
空間３０は、大きく分けて、ＯＳ用領域３０Ａと、キャ
ッシュメモリ領域３０Ｂ（６４Ｋバイト）と、圧縮デー
タ保持部３０Ｃとからなっている。ＯＳ用領域３０Ａに
は、例外処理ルーチン３２のほか、アドレス変換部（Ｍ
ＭＵ）１０によって参照されるタスクレジスタ５４とセ
グメントテーブル５６（１６Ｋバイト）とページマッピ
ングテーブル５８（２５６Ｋバイト）とが含まれてい
る。３４は圧縮データテーブルである。
【００２３】図３は、補助記憶装置６についてのメモリ
イメージである仮想記憶空間４０を示している。この仮
想記憶空間４０は、システム領域４２、ユーザータスク
領域４４、圧縮データ格納領域４６、二次メモリスワッ
プ領域４８などを有している。
イメージである仮想記憶空間４０を示している。この仮
想記憶空間４０は、システム領域４２、ユーザータスク
領域４４、圧縮データ格納領域４６、二次メモリスワッ
プ領域４８などを有している。
【００２４】次に、この実施例のコンピュータにおける
記憶管理方式についての動作を説明する。
記憶管理方式についての動作を説明する。
【００２５】補助記憶装置６に格納されているデータを
主記憶装置４に読み込む場合には、まず、ＯＳ（オペレ
ーティング・システム）のシステムコールによって仮想
記憶空間４０の二次メモリスワップ領域４８にマッピン
グ（登録）を行うことが必要である。
主記憶装置４に読み込む場合には、まず、ＯＳ（オペレ
ーティング・システム）のシステムコールによって仮想
記憶空間４０の二次メモリスワップ領域４８にマッピン
グ（登録）を行うことが必要である。
【００２６】ＣＰＵ２がマッピングのシステムコールを
行うと、補助記憶装置６に格納されているデータがペー
ジ単位で、二次メモリスワップ領域４８にマッピングさ
れ、そのマッピングされたページ単位のデータが二次メ
モリインターフェイス８、データバス１４を介してデー
タ圧縮・伸長装置２０に転送される。データ圧縮・伸長
装置２０の圧縮・伸長用集積回路２０ｂは入出力インタ
ーフェイス１８を介して圧縮モードとされている。
行うと、補助記憶装置６に格納されているデータがペー
ジ単位で、二次メモリスワップ領域４８にマッピングさ
れ、そのマッピングされたページ単位のデータが二次メ
モリインターフェイス８、データバス１４を介してデー
タ圧縮・伸長装置２０に転送される。データ圧縮・伸長
装置２０の圧縮・伸長用集積回路２０ｂは入出力インタ
ーフェイス１８を介して圧縮モードとされている。
【００２７】マッピングされて転送されてきたページ単
位のデータは、データ圧縮・伸長装置２０において、ま
ず、入力側キャッシュメモリ２０ａにストアされ、圧縮
モードにある圧縮・伸長用集積回路２０ｂによってデー
タ圧縮された後、出力側キャッシュメモリ２０ｃにスト
アされる。さらに、その圧縮データは、データバス１４
を介して主記憶装置４の実記憶空間３０における圧縮デ
ータ保持部３０Ｃに転送され、格納される。
位のデータは、データ圧縮・伸長装置２０において、ま
ず、入力側キャッシュメモリ２０ａにストアされ、圧縮
モードにある圧縮・伸長用集積回路２０ｂによってデー
タ圧縮された後、出力側キャッシュメモリ２０ｃにスト
アされる。さらに、その圧縮データは、データバス１４
を介して主記憶装置４の実記憶空間３０における圧縮デ
ータ保持部３０Ｃに転送され、格納される。
【００２８】圧縮データの先頭にはデータ長が書き込ま
れるとともに、ページマッピングテーブル５８にはペー
ジとして主記憶装置４に係るページ以外のページが書き
込まれる。その下位ビットには圧縮データテーブル３４
でのオフセットが書き込まれている。これは、ＣＰＵ２
からアクセスされたとき、例外処理を発生させ、例外処
理中においてページ単位で圧縮データ保持部３０Ｃの圧
縮データを、伸長モードにされている圧縮・伸長用集積
回路２０ｂに転送するためである。
れるとともに、ページマッピングテーブル５８にはペー
ジとして主記憶装置４に係るページ以外のページが書き
込まれる。その下位ビットには圧縮データテーブル３４
でのオフセットが書き込まれている。これは、ＣＰＵ２
からアクセスされたとき、例外処理を発生させ、例外処
理中においてページ単位で圧縮データ保持部３０Ｃの圧
縮データを、伸長モードにされている圧縮・伸長用集積
回路２０ｂに転送するためである。
【００２９】ＣＰＵ２が圧縮されたページをアクセスし
た場合、ＯＳは例外処理ルーチン３２を起動し、上記の
ように圧縮・伸長用集積回路２０ｂを入出力インターフ
ェイス１８を介して伸長モードに設定するとともに、圧
縮データ保持部３０Ｃから圧縮データをデータ圧縮・伸
長装置２０の入力側キャッシュメモリ２０ａに転送す
る。入力側キャッシュメモリ２０ａにストアされた圧縮
データは、伸長モードにある圧縮・伸長用集積回路２０
ｂによってデータ伸長された後、出力側キャッシュメモ
リ２０ｃにストアされる。
た場合、ＯＳは例外処理ルーチン３２を起動し、上記の
ように圧縮・伸長用集積回路２０ｂを入出力インターフ
ェイス１８を介して伸長モードに設定するとともに、圧
縮データ保持部３０Ｃから圧縮データをデータ圧縮・伸
長装置２０の入力側キャッシュメモリ２０ａに転送す
る。入力側キャッシュメモリ２０ａにストアされた圧縮
データは、伸長モードにある圧縮・伸長用集積回路２０
ｂによってデータ伸長された後、出力側キャッシュメモ
リ２０ｃにストアされる。
【００３０】さらに、その伸長されたデータは、データ
バス１４を介してＣＰＵ２側のキャッシュメモリ１６に
転送される。そして、キャッシュメモリ１６にロードさ
れたデータは、ＣＰＵ２からのアクセスによって処理さ
れる。
バス１４を介してＣＰＵ２側のキャッシュメモリ１６に
転送される。そして、キャッシュメモリ１６にロードさ
れたデータは、ＣＰＵ２からのアクセスによって処理さ
れる。
【００３１】以上のように、補助記憶装置６を仮想記憶
空間４０として利用しているので、主記憶装置４の記憶
容量を見掛け上拡大している。
空間４０として利用しているので、主記憶装置４の記憶
容量を見掛け上拡大している。
【００３２】しかも、補助記憶装置６から主記憶装置４
のページ単位のデータの転送を圧縮した状態で行うよう
に構成したので、ページ単位の単位量そのものを従来例
に比べて増大させることができ、ページ単位でのデータ
長を増やすことができる。換言すれば、主記憶装置４の
実記憶空間３０を実質的に拡大しているのである。
のページ単位のデータの転送を圧縮した状態で行うよう
に構成したので、ページ単位の単位量そのものを従来例
に比べて増大させることができ、ページ単位でのデータ
長を増やすことができる。換言すれば、主記憶装置４の
実記憶空間３０を実質的に拡大しているのである。
【００３３】それゆえに、補助記憶装置６から主記憶装
置４へのデータ転送の頻度も少なくてすみ、動作速度の
遅い補助記憶装置６へのアクセス頻度が減少し、動作速
度の速い主記憶装置４へのアクセス頻度が増すので、処
理能力を高めることも可能となる。
置４へのデータ転送の頻度も少なくてすみ、動作速度の
遅い補助記憶装置６へのアクセス頻度が減少し、動作速
度の速い主記憶装置４へのアクセス頻度が増すので、処
理能力を高めることも可能となる。
【００３４】
【発明の効果】以上のように、本発明によれば、主記憶
装置の見掛け上の記憶容量の拡大を図りながらも、処理
能力を高めることができる。
装置の見掛け上の記憶容量の拡大を図りながらも、処理
能力を高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る記憶管理方式が適用さ
れるコンピュータのハードウェア構成を示すブロック線
図である。
れるコンピュータのハードウェア構成を示すブロック線
図である。
【図２】実施例における主記憶装置についての実記憶空
間のメモリイメージである。
間のメモリイメージである。
【図３】実施例における補助記憶装置についての仮想記
憶空間のメモリイメージである。
憶空間のメモリイメージである。
【図４】従来のコンピュータの一般的なハードウェア構
成を示すブロック線図である。
成を示すブロック線図である。
【図５】従来の仮想記憶方式で用いられる一般的なセグ
メント・ページング方式の概念図である。
メント・ページング方式の概念図である。
２ ＣＰＵ ４ 主記憶装置 ６ 補助記憶装置 １０ アドレス変換部（ＭＭＵ） １２ 物理アドレスバス １４ データバス １６ キャッシュメモリ ２０ データ圧縮・伸長装置 ２０ａ 入力側キャッシュメモリ ２０ｂ 圧縮・伸長用集積回路 ２０ｃ 出力側キャッシュメモリ ３０ 実記憶空間 ３０Ｃ 圧縮データ保持部 ４０ 仮想記憶空間
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−111244（ＪＰ，Ａ) 特開 平２−12352（ＪＰ，Ａ) 特開 昭59−14185（ＪＰ，Ａ) 特開 昭58−220288（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 G06F 12/10
Claims (1)
- 【請求項１】 書き込み読み出し速度が速く記憶容量が
小さい主記憶装置と、書き込み読み出し速度が遅く記憶
容量が大きい補助記憶装置と、ＣＰＵがアクセスする論
理アドレスを仮想記憶空間上に設定し、前記主記憶装置
の実記憶空間と前記補助記憶装置の記憶空間を統合的に
管理するとともに前記主記憶装置及び前記補助記憶装置
内に記憶されたデータのアドレスを前記論理アドレスに
変換するアドレス変換部とを有し、前記ＣＰＵが送出し
た前記論理アドレスに対応するデータが前記主記憶装置
内に存在しない時は、前記補助記憶装置内の前記論理ア
ドレスに対応するデータをページ単位で読み出し、この
読み出されたデータを圧縮して前記主記憶装置に格納
し、前記主記憶装置内のデータの内で前記ＣＰＵが要求
するものを読み出して伸長し、キャッシュメモリに書き
込み、その後前記キャッシュメモリから読み出したデー
タを前記ＣＰＵに転送するようにしたことを特徴とする
コンピュータにおける記憶管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27777991A JP3208160B2 (ja) | 1991-10-24 | 1991-10-24 | コンピュータにおける記憶管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27777991A JP3208160B2 (ja) | 1991-10-24 | 1991-10-24 | コンピュータにおける記憶管理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120131A JPH05120131A (ja) | 1993-05-18 |
| JP3208160B2 true JP3208160B2 (ja) | 2001-09-10 |
Family
ID=17588198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27777991A Expired - Lifetime JP3208160B2 (ja) | 1991-10-24 | 1991-10-24 | コンピュータにおける記憶管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3208160B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6038571A (en) * | 1996-01-31 | 2000-03-14 | Kabushiki Kaisha Toshiba | Resource management method and apparatus for information processing system of multitasking facility |
| US5765157A (en) * | 1996-06-05 | 1998-06-09 | Sun Microsystems, Inc. | Computer system and method for executing threads of execution with reduced run-time memory space requirements |
| US6681305B1 (en) * | 2000-05-30 | 2004-01-20 | International Business Machines Corporation | Method for operating system support for memory compression |
| JP4715723B2 (ja) * | 2006-10-31 | 2011-07-06 | 日本電気株式会社 | メモリ管理装置 |
| US10860257B2 (en) | 2017-09-25 | 2020-12-08 | Ricoh Company, Ltd. | Information processing apparatus and information processing method |
-
1991
- 1991-10-24 JP JP27777991A patent/JP3208160B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05120131A (ja) | 1993-05-18 |
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