JP3208160B2 - コンピュータにおける記憶管理方式 - Google Patents
コンピュータにおける記憶管理方式Info
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- JP3208160B2 JP3208160B2 JP27777991A JP27777991A JP3208160B2 JP 3208160 B2 JP3208160 B2 JP 3208160B2 JP 27777991 A JP27777991 A JP 27777991A JP 27777991 A JP27777991 A JP 27777991A JP 3208160 B2 JP3208160 B2 JP 3208160B2
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Description
【0001】
【産業上の利用分野】本発明は、コンピュータにおける
記憶管理方式に関する。
記憶管理方式に関する。
【0002】
【従来の技術】従来より、コンピュータにおける記憶管
理方式として一般的に使用されているのは、仮想記憶
(バーチャル・メモリ)方式である。仮想記憶方式と
は、論理空間がすべて使用可能であると仮定して、不足
する部分を二次記憶装置としての磁気ディスクなどの補
助記憶装置に割り振って使用するようにしたものであ
る。
理方式として一般的に使用されているのは、仮想記憶
(バーチャル・メモリ)方式である。仮想記憶方式と
は、論理空間がすべて使用可能であると仮定して、不足
する部分を二次記憶装置としての磁気ディスクなどの補
助記憶装置に割り振って使用するようにしたものであ
る。
【0003】例えば32ビットのCPUが扱える論理ア
ドレス空間は4Gバイトであるが、通常実装されている
主記憶装置の容量はそれに比べるとかなり小さく、せい
ぜい数Mバイトである。
ドレス空間は4Gバイトであるが、通常実装されている
主記憶装置の容量はそれに比べるとかなり小さく、せい
ぜい数Mバイトである。
【0004】図4は従来例におけるコンピュータの一般
的なハードウェア構成を示すブロック線図である。
的なハードウェア構成を示すブロック線図である。
【0005】図4において、2はシステム全体の制御を
司るCPU(中央処理装置)、4はその制御のためのプ
ログラムを格納しているROM(リードオンリメモリ)
とデータを格納するなどワーキングメモリとして機能す
るRAM(ランダムアクセスメモリ)とからなる主記憶
装置、6はフロッピーディスクやハードディスクなどの
補助記憶装置、8は二次メモリインターフェイス、10
はアドレス変換部(MMU)、12は物理アドレスバ
ス、14はデータバス、16はキャッシュメモリ(バッ
ファメモリ)である。
司るCPU(中央処理装置)、4はその制御のためのプ
ログラムを格納しているROM(リードオンリメモリ)
とデータを格納するなどワーキングメモリとして機能す
るRAM(ランダムアクセスメモリ)とからなる主記憶
装置、6はフロッピーディスクやハードディスクなどの
補助記憶装置、8は二次メモリインターフェイス、10
はアドレス変換部(MMU)、12は物理アドレスバ
ス、14はデータバス、16はキャッシュメモリ(バッ
ファメモリ)である。
【0006】このような構成のコンピュータにおいて、
仮想記憶方式で用いられる一般的なセグメント・ページ
ング方式について、図5の概念図に基づいて説明する。
仮想記憶方式で用いられる一般的なセグメント・ページ
ング方式について、図5の概念図に基づいて説明する。
【0007】図5において、50はアドレスを指定する
ときにCPU2からアドレス変換部(MMU)10に送
出されるステータス(4ビット)、52は同様にCPU
2からアドレス変換部(MMU)10に送出される論理
アドレス(32ビット)であり、52aはセグメント、
52bはページ、52cはオフセットである。
ときにCPU2からアドレス変換部(MMU)10に送
出されるステータス(4ビット)、52は同様にCPU
2からアドレス変換部(MMU)10に送出される論理
アドレス(32ビット)であり、52aはセグメント、
52bはページ、52cはオフセットである。
【0008】54,56,58はアドレス変換部(MM
U)10が参照するもので、54はタスクレジスタ、5
6はセグメントテーブル、58はページマッピングテー
ブルである。
U)10が参照するもので、54はタスクレジスタ、5
6はセグメントテーブル、58はページマッピングテー
ブルである。
【0009】アドレス変換部(MMU)10は、ステー
タス50に基づいてタスクレジスタ54を参照し、アク
セスすべきセグメントテーブル56の先頭を指定する。
そして、論理アドレス52のセグメント52aによって
アクセスすべきアドレスを割り出す。つまり、ステータ
ス50がタスクの属性を特定し、セグメント52aがタ
スク自身を特定している。
タス50に基づいてタスクレジスタ54を参照し、アク
セスすべきセグメントテーブル56の先頭を指定する。
そして、論理アドレス52のセグメント52aによって
アクセスすべきアドレスを割り出す。つまり、ステータ
ス50がタスクの属性を特定し、セグメント52aがタ
スク自身を特定している。
【0010】セグメントテーブル56の値に基づいて、
次にアクセスすべきページマッピングテーブル58の先
頭アドレスが指定される。これはタスクの先頭のページ
を示している。なお、タスクは8Kバイト単位のページ
に分割して管理されるものとする。論理アドレス52に
おけるページ52bによって、そのタスクの何ページ目
をアクセスするのかを特定する。そして、このページマ
ッピングテーブル58の下位16ビットと論理アドレス
52のオフセット52cとに基づいて実際の物理アドレ
ス60が決定され、アドレス変換部(MMU)10から
物理アドレスバス12に送出される。
次にアクセスすべきページマッピングテーブル58の先
頭アドレスが指定される。これはタスクの先頭のページ
を示している。なお、タスクは8Kバイト単位のページ
に分割して管理されるものとする。論理アドレス52に
おけるページ52bによって、そのタスクの何ページ目
をアクセスするのかを特定する。そして、このページマ
ッピングテーブル58の下位16ビットと論理アドレス
52のオフセット52cとに基づいて実際の物理アドレ
ス60が決定され、アドレス変換部(MMU)10から
物理アドレスバス12に送出される。
【0011】ここで、もし、その物理アドレス60が主
記憶装置4に存在しないときは、CPU2は例外処理の
ルーチンを実行し、予めOS(オペレーティング・シス
テム:基本プログラム)で対応させてある補助記憶装置
6上のスワップ領域から該当するページのデータを二次
メモリインターフェイス8およびデータバス14を介し
て主記憶装置4に読み込み、さらにキャッシュメモリ1
6を使用して処理を実行する。
記憶装置4に存在しないときは、CPU2は例外処理の
ルーチンを実行し、予めOS(オペレーティング・シス
テム:基本プログラム)で対応させてある補助記憶装置
6上のスワップ領域から該当するページのデータを二次
メモリインターフェイス8およびデータバス14を介し
て主記憶装置4に読み込み、さらにキャッシュメモリ1
6を使用して処理を実行する。
【0012】以上が仮想記憶方式でのセグメント・ペー
ジング方式の動作であり、補助記憶装置6を仮想記憶空
間として利用し、見掛け上、主記憶装置4の記憶容量を
拡大している。
ジング方式の動作であり、補助記憶装置6を仮想記憶空
間として利用し、見掛け上、主記憶装置4の記憶容量を
拡大している。
【0013】なお、キャッシュメモリ16は、CPU2
に高速動作を行わせるためのものである。
に高速動作を行わせるためのものである。
【0014】
【発明が解決しようとする課題】しかしながら、補助記
憶装置6を主記憶装置4の仮想記憶空間として頻繁に使
用することは、補助記憶装置6の動作速度が遅いため
に、処理能力の大幅な低下を招くことになる。
憶装置6を主記憶装置4の仮想記憶空間として頻繁に使
用することは、補助記憶装置6の動作速度が遅いため
に、処理能力の大幅な低下を招くことになる。
【0015】本発明は、このような事情に鑑みて創案さ
れたものであって、主記憶装置の見掛け上の記憶容量の
拡大を図りながらも、処理能力を高めることができるよ
うにすることを目的とする。
れたものであって、主記憶装置の見掛け上の記憶容量の
拡大を図りながらも、処理能力を高めることができるよ
うにすることを目的とする。
【0016】
【課題を解決するための手段】本発明に係るコンピュー
タにおける記憶管理方式は、書き込み読み出し速度が速
く記憶容量が小さい主記憶装置と、書き込み読み出し速
度が遅く記憶容量が大きい補助記憶装置と、CPUがア
クセスする論理アドレスを仮想記憶空間上に設定し、前
記主記憶装置の実記憶空間と前記補助記憶装置の記憶空
間を統合的に管理するとともに前記主記憶装置及び前記
補助記憶装置内に記憶されたデータのアドレスを前記論
理アドレスに変換するアドレス変換部とを有し、前記C
PUが送出した前記論理アドレスに対応するデータが前
記主記憶装置内に存在しない時は、前記補助記憶装置内
の前記論理アドレスに対応するデータをページ単位で読
み出し、この読み出されたデータを圧縮して前記主記憶
装置に格納し、前記主記憶装置内のデータの内で前記C
PUが要求するものを読み出して伸長し、キャッシュメ
モリに書き込み、その後前記キャッシュメモリから読み
出したデータを前記CPUに転送するようにしたことを
特徴とするものである。
タにおける記憶管理方式は、書き込み読み出し速度が速
く記憶容量が小さい主記憶装置と、書き込み読み出し速
度が遅く記憶容量が大きい補助記憶装置と、CPUがア
クセスする論理アドレスを仮想記憶空間上に設定し、前
記主記憶装置の実記憶空間と前記補助記憶装置の記憶空
間を統合的に管理するとともに前記主記憶装置及び前記
補助記憶装置内に記憶されたデータのアドレスを前記論
理アドレスに変換するアドレス変換部とを有し、前記C
PUが送出した前記論理アドレスに対応するデータが前
記主記憶装置内に存在しない時は、前記補助記憶装置内
の前記論理アドレスに対応するデータをページ単位で読
み出し、この読み出されたデータを圧縮して前記主記憶
装置に格納し、前記主記憶装置内のデータの内で前記C
PUが要求するものを読み出して伸長し、キャッシュメ
モリに書き込み、その後前記キャッシュメモリから読み
出したデータを前記CPUに転送するようにしたことを
特徴とするものである。
【0017】
【作用】補助記憶装置からのデータを主記憶装置に転送
する際にデータ圧縮・伸長装置によってデータ圧縮を行
うので、一度に転送できるデータ量が多くなり、その
分、主記憶装置の記憶容量が見掛け上拡大されるととも
に、補助記憶装置から転送されてきたデータを格納した
主記憶装置に対するアクセス頻度が高くなるので、処理
能力も高められる。
する際にデータ圧縮・伸長装置によってデータ圧縮を行
うので、一度に転送できるデータ量が多くなり、その
分、主記憶装置の記憶容量が見掛け上拡大されるととも
に、補助記憶装置から転送されてきたデータを格納した
主記憶装置に対するアクセス頻度が高くなるので、処理
能力も高められる。
【0018】
【実施例】以下、本発明に係るコンピュータにおける記
憶管理方式の一実施例を図面に基づいて詳細に説明す
る。
憶管理方式の一実施例を図面に基づいて詳細に説明す
る。
【0019】図1は本発明の一実施例に係る記憶管理方
式が適用されるコンピュータのハードウェア構成を示す
ブロック線図である。
式が適用されるコンピュータのハードウェア構成を示す
ブロック線図である。
【0020】図1において、2はCPU(中央処理装
置)、4はROMおよびRAMからなる主記憶装置、6
はハードディスクなどの補助記憶装置、8は二次メモリ
インターフェイス、10はアドレス変換部(MMU)、
12は物理アドレスバス、14はデータバス、16はキ
ャッシュメモリであり、これらの構成は図4で説明した
従来例と同様であるので、ここでは符号名称を記載する
にとどめ、説明を省略する。この実施例においては、以
上の構成に加えて次のような構成を備えている。
置)、4はROMおよびRAMからなる主記憶装置、6
はハードディスクなどの補助記憶装置、8は二次メモリ
インターフェイス、10はアドレス変換部(MMU)、
12は物理アドレスバス、14はデータバス、16はキ
ャッシュメモリであり、これらの構成は図4で説明した
従来例と同様であるので、ここでは符号名称を記載する
にとどめ、説明を省略する。この実施例においては、以
上の構成に加えて次のような構成を備えている。
【0021】すなわち、物理アドレスバス12とデータ
バス14とに対して入出力インターフェイス18を介し
て接続されたデータ圧縮・伸長装置20を備えている。
このデータ圧縮・伸長装置20は、入力側キャッシュメ
モリ20aと、圧縮・伸長用集積回路20bと、出力側
キャッシュメモリ20cとから構成されている。
バス14とに対して入出力インターフェイス18を介し
て接続されたデータ圧縮・伸長装置20を備えている。
このデータ圧縮・伸長装置20は、入力側キャッシュメ
モリ20aと、圧縮・伸長用集積回路20bと、出力側
キャッシュメモリ20cとから構成されている。
【0022】図2は、主記憶装置4についてのメモリイ
メージである実記憶空間30を示している。この実記憶
空間30は、大きく分けて、OS用領域30Aと、キャ
ッシュメモリ領域30B(64Kバイト)と、圧縮デー
タ保持部30Cとからなっている。OS用領域30Aに
は、例外処理ルーチン32のほか、アドレス変換部(M
MU)10によって参照されるタスクレジスタ54とセ
グメントテーブル56(16Kバイト)とページマッピ
ングテーブル58(256Kバイト)とが含まれてい
る。34は圧縮データテーブルである。
メージである実記憶空間30を示している。この実記憶
空間30は、大きく分けて、OS用領域30Aと、キャ
ッシュメモリ領域30B(64Kバイト)と、圧縮デー
タ保持部30Cとからなっている。OS用領域30Aに
は、例外処理ルーチン32のほか、アドレス変換部(M
MU)10によって参照されるタスクレジスタ54とセ
グメントテーブル56(16Kバイト)とページマッピ
ングテーブル58(256Kバイト)とが含まれてい
る。34は圧縮データテーブルである。
【0023】図3は、補助記憶装置6についてのメモリ
イメージである仮想記憶空間40を示している。この仮
想記憶空間40は、システム領域42、ユーザータスク
領域44、圧縮データ格納領域46、二次メモリスワッ
プ領域48などを有している。
イメージである仮想記憶空間40を示している。この仮
想記憶空間40は、システム領域42、ユーザータスク
領域44、圧縮データ格納領域46、二次メモリスワッ
プ領域48などを有している。
【0024】次に、この実施例のコンピュータにおける
記憶管理方式についての動作を説明する。
記憶管理方式についての動作を説明する。
【0025】補助記憶装置6に格納されているデータを
主記憶装置4に読み込む場合には、まず、OS(オペレ
ーティング・システム)のシステムコールによって仮想
記憶空間40の二次メモリスワップ領域48にマッピン
グ(登録)を行うことが必要である。
主記憶装置4に読み込む場合には、まず、OS(オペレ
ーティング・システム)のシステムコールによって仮想
記憶空間40の二次メモリスワップ領域48にマッピン
グ(登録)を行うことが必要である。
【0026】CPU2がマッピングのシステムコールを
行うと、補助記憶装置6に格納されているデータがペー
ジ単位で、二次メモリスワップ領域48にマッピングさ
れ、そのマッピングされたページ単位のデータが二次メ
モリインターフェイス8、データバス14を介してデー
タ圧縮・伸長装置20に転送される。データ圧縮・伸長
装置20の圧縮・伸長用集積回路20bは入出力インタ
ーフェイス18を介して圧縮モードとされている。
行うと、補助記憶装置6に格納されているデータがペー
ジ単位で、二次メモリスワップ領域48にマッピングさ
れ、そのマッピングされたページ単位のデータが二次メ
モリインターフェイス8、データバス14を介してデー
タ圧縮・伸長装置20に転送される。データ圧縮・伸長
装置20の圧縮・伸長用集積回路20bは入出力インタ
ーフェイス18を介して圧縮モードとされている。
【0027】マッピングされて転送されてきたページ単
位のデータは、データ圧縮・伸長装置20において、ま
ず、入力側キャッシュメモリ20aにストアされ、圧縮
モードにある圧縮・伸長用集積回路20bによってデー
タ圧縮された後、出力側キャッシュメモリ20cにスト
アされる。さらに、その圧縮データは、データバス14
を介して主記憶装置4の実記憶空間30における圧縮デ
ータ保持部30Cに転送され、格納される。
位のデータは、データ圧縮・伸長装置20において、ま
ず、入力側キャッシュメモリ20aにストアされ、圧縮
モードにある圧縮・伸長用集積回路20bによってデー
タ圧縮された後、出力側キャッシュメモリ20cにスト
アされる。さらに、その圧縮データは、データバス14
を介して主記憶装置4の実記憶空間30における圧縮デ
ータ保持部30Cに転送され、格納される。
【0028】圧縮データの先頭にはデータ長が書き込ま
れるとともに、ページマッピングテーブル58にはペー
ジとして主記憶装置4に係るページ以外のページが書き
込まれる。その下位ビットには圧縮データテーブル34
でのオフセットが書き込まれている。これは、CPU2
からアクセスされたとき、例外処理を発生させ、例外処
理中においてページ単位で圧縮データ保持部30Cの圧
縮データを、伸長モードにされている圧縮・伸長用集積
回路20bに転送するためである。
れるとともに、ページマッピングテーブル58にはペー
ジとして主記憶装置4に係るページ以外のページが書き
込まれる。その下位ビットには圧縮データテーブル34
でのオフセットが書き込まれている。これは、CPU2
からアクセスされたとき、例外処理を発生させ、例外処
理中においてページ単位で圧縮データ保持部30Cの圧
縮データを、伸長モードにされている圧縮・伸長用集積
回路20bに転送するためである。
【0029】CPU2が圧縮されたページをアクセスし
た場合、OSは例外処理ルーチン32を起動し、上記の
ように圧縮・伸長用集積回路20bを入出力インターフ
ェイス18を介して伸長モードに設定するとともに、圧
縮データ保持部30Cから圧縮データをデータ圧縮・伸
長装置20の入力側キャッシュメモリ20aに転送す
る。入力側キャッシュメモリ20aにストアされた圧縮
データは、伸長モードにある圧縮・伸長用集積回路20
bによってデータ伸長された後、出力側キャッシュメモ
リ20cにストアされる。
た場合、OSは例外処理ルーチン32を起動し、上記の
ように圧縮・伸長用集積回路20bを入出力インターフ
ェイス18を介して伸長モードに設定するとともに、圧
縮データ保持部30Cから圧縮データをデータ圧縮・伸
長装置20の入力側キャッシュメモリ20aに転送す
る。入力側キャッシュメモリ20aにストアされた圧縮
データは、伸長モードにある圧縮・伸長用集積回路20
bによってデータ伸長された後、出力側キャッシュメモ
リ20cにストアされる。
【0030】さらに、その伸長されたデータは、データ
バス14を介してCPU2側のキャッシュメモリ16に
転送される。そして、キャッシュメモリ16にロードさ
れたデータは、CPU2からのアクセスによって処理さ
れる。
バス14を介してCPU2側のキャッシュメモリ16に
転送される。そして、キャッシュメモリ16にロードさ
れたデータは、CPU2からのアクセスによって処理さ
れる。
【0031】以上のように、補助記憶装置6を仮想記憶
空間40として利用しているので、主記憶装置4の記憶
容量を見掛け上拡大している。
空間40として利用しているので、主記憶装置4の記憶
容量を見掛け上拡大している。
【0032】しかも、補助記憶装置6から主記憶装置4
のページ単位のデータの転送を圧縮した状態で行うよう
に構成したので、ページ単位の単位量そのものを従来例
に比べて増大させることができ、ページ単位でのデータ
長を増やすことができる。換言すれば、主記憶装置4の
実記憶空間30を実質的に拡大しているのである。
のページ単位のデータの転送を圧縮した状態で行うよう
に構成したので、ページ単位の単位量そのものを従来例
に比べて増大させることができ、ページ単位でのデータ
長を増やすことができる。換言すれば、主記憶装置4の
実記憶空間30を実質的に拡大しているのである。
【0033】それゆえに、補助記憶装置6から主記憶装
置4へのデータ転送の頻度も少なくてすみ、動作速度の
遅い補助記憶装置6へのアクセス頻度が減少し、動作速
度の速い主記憶装置4へのアクセス頻度が増すので、処
理能力を高めることも可能となる。
置4へのデータ転送の頻度も少なくてすみ、動作速度の
遅い補助記憶装置6へのアクセス頻度が減少し、動作速
度の速い主記憶装置4へのアクセス頻度が増すので、処
理能力を高めることも可能となる。
【0034】
【発明の効果】以上のように、本発明によれば、主記憶
装置の見掛け上の記憶容量の拡大を図りながらも、処理
能力を高めることができる。
装置の見掛け上の記憶容量の拡大を図りながらも、処理
能力を高めることができる。
【図面の簡単な説明】
【図1】本発明の一実施例に係る記憶管理方式が適用さ
れるコンピュータのハードウェア構成を示すブロック線
図である。
れるコンピュータのハードウェア構成を示すブロック線
図である。
【図2】実施例における主記憶装置についての実記憶空
間のメモリイメージである。
間のメモリイメージである。
【図3】実施例における補助記憶装置についての仮想記
憶空間のメモリイメージである。
憶空間のメモリイメージである。
【図4】従来のコンピュータの一般的なハードウェア構
成を示すブロック線図である。
成を示すブロック線図である。
【図5】従来の仮想記憶方式で用いられる一般的なセグ
メント・ページング方式の概念図である。
メント・ページング方式の概念図である。
2 CPU 4 主記憶装置 6 補助記憶装置 10 アドレス変換部(MMU) 12 物理アドレスバス 14 データバス 16 キャッシュメモリ 20 データ圧縮・伸長装置 20a 入力側キャッシュメモリ 20b 圧縮・伸長用集積回路 20c 出力側キャッシュメモリ 30 実記憶空間 30C 圧縮データ保持部 40 仮想記憶空間
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平1−111244(JP,A) 特開 平2−12352(JP,A) 特開 昭59−14185(JP,A) 特開 昭58−220288(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06F 12/08 G06F 12/10
Claims (1)
- 【請求項1】 書き込み読み出し速度が速く記憶容量が
小さい主記憶装置と、書き込み読み出し速度が遅く記憶
容量が大きい補助記憶装置と、CPUがアクセスする論
理アドレスを仮想記憶空間上に設定し、前記主記憶装置
の実記憶空間と前記補助記憶装置の記憶空間を統合的に
管理するとともに前記主記憶装置及び前記補助記憶装置
内に記憶されたデータのアドレスを前記論理アドレスに
変換するアドレス変換部とを有し、前記CPUが送出し
た前記論理アドレスに対応するデータが前記主記憶装置
内に存在しない時は、前記補助記憶装置内の前記論理ア
ドレスに対応するデータをページ単位で読み出し、この
読み出されたデータを圧縮して前記主記憶装置に格納
し、前記主記憶装置内のデータの内で前記CPUが要求
するものを読み出して伸長し、キャッシュメモリに書き
込み、その後前記キャッシュメモリから読み出したデー
タを前記CPUに転送するようにしたことを特徴とする
コンピュータにおける記憶管理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27777991A JP3208160B2 (ja) | 1991-10-24 | 1991-10-24 | コンピュータにおける記憶管理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27777991A JP3208160B2 (ja) | 1991-10-24 | 1991-10-24 | コンピュータにおける記憶管理方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05120131A JPH05120131A (ja) | 1993-05-18 |
JP3208160B2 true JP3208160B2 (ja) | 2001-09-10 |
Family
ID=17588198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27777991A Expired - Lifetime JP3208160B2 (ja) | 1991-10-24 | 1991-10-24 | コンピュータにおける記憶管理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3208160B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6038571A (en) * | 1996-01-31 | 2000-03-14 | Kabushiki Kaisha Toshiba | Resource management method and apparatus for information processing system of multitasking facility |
US5765157A (en) * | 1996-06-05 | 1998-06-09 | Sun Microsystems, Inc. | Computer system and method for executing threads of execution with reduced run-time memory space requirements |
US6681305B1 (en) * | 2000-05-30 | 2004-01-20 | International Business Machines Corporation | Method for operating system support for memory compression |
JP4715723B2 (ja) * | 2006-10-31 | 2011-07-06 | 日本電気株式会社 | メモリ管理装置 |
US10860257B2 (en) | 2017-09-25 | 2020-12-08 | Ricoh Company, Ltd. | Information processing apparatus and information processing method |
-
1991
- 1991-10-24 JP JP27777991A patent/JP3208160B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05120131A (ja) | 1993-05-18 |
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