JP3206597B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JP3206597B2 JP3206597B2 JP2000238697A JP2000238697A JP3206597B2 JP 3206597 B2 JP3206597 B2 JP 3206597B2 JP 2000238697 A JP2000238697 A JP 2000238697A JP 2000238697 A JP2000238697 A JP 2000238697A JP 3206597 B2 JP3206597 B2 JP 3206597B2
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- pixel electrode
- gate line
- insulating film
- gate
- interlayer insulating
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Description
【０００１】
【発明の属する技術分野】本発明は表示装置に関するも
のであり、特に非線形素子を備えた液晶表示装置に関す
るものである。
のであり、特に非線形素子を備えた液晶表示装置に関す
るものである。
【０００２】
【従来の技術】有力な平面ディスプレイであるアクティ
ブマトリクス型の液晶表示体が大量生産され始めてい
る。平面ディスプレイは、空間占有スペースが小さく、
軽量であることから、携帯コンピューターの表示装置や
産業用機械の表示部などに使用されている。将来は、画
面の大型化や高精細化が進み、家庭用のテレビジョンの
応用が期待される。薄膜トランジスタを駆動素子に用い
た液晶表示体の場合、高コントラストと色再現性のため
各画素の開口率を高める必要がある。従来の画素のレイ
アウトは図６（ａ）の様に、薄膜トランジスタのドレイ
ン領域にコンタクトホール６０６を通して電気的に接続
した画素電極６０４が、平面的に重ならないようにゲー
トライン６０２とデータライン６０３の間にある程度の
距離をおいて形成されていた。この従来例であると、画
素電極６０４とゲートライン６０２、および画素電極６
０４とデータライン６０３の間に、隙間があるため画素
面積いわゆる開口率が減少する問題があった。この開口
率が小さい問題点を克服する従来の好例は公開特許公報
平２−２０７２２２であり、図６（ｂ）は、この従来例
の開口率を高めたアクティブマトリクス液晶表示装置
の、駆動素子と画素のレイアウトを示している。この従
来のアクティブマトリクス型液晶表示装置は、開口率を
高めるために、透明な画素電極６０４とゲートライン６
０２、および画素電極６０４とデータライン６０３の間
に厚めの有機薄膜の層間絶縁膜６１３を形成し、画素電
極６０４をゲートライン６０２とデータライン６０３の
両方に重なるように形成していた。
ブマトリクス型の液晶表示体が大量生産され始めてい
る。平面ディスプレイは、空間占有スペースが小さく、
軽量であることから、携帯コンピューターの表示装置や
産業用機械の表示部などに使用されている。将来は、画
面の大型化や高精細化が進み、家庭用のテレビジョンの
応用が期待される。薄膜トランジスタを駆動素子に用い
た液晶表示体の場合、高コントラストと色再現性のため
各画素の開口率を高める必要がある。従来の画素のレイ
アウトは図６（ａ）の様に、薄膜トランジスタのドレイ
ン領域にコンタクトホール６０６を通して電気的に接続
した画素電極６０４が、平面的に重ならないようにゲー
トライン６０２とデータライン６０３の間にある程度の
距離をおいて形成されていた。この従来例であると、画
素電極６０４とゲートライン６０２、および画素電極６
０４とデータライン６０３の間に、隙間があるため画素
面積いわゆる開口率が減少する問題があった。この開口
率が小さい問題点を克服する従来の好例は公開特許公報
平２−２０７２２２であり、図６（ｂ）は、この従来例
の開口率を高めたアクティブマトリクス液晶表示装置
の、駆動素子と画素のレイアウトを示している。この従
来のアクティブマトリクス型液晶表示装置は、開口率を
高めるために、透明な画素電極６０４とゲートライン６
０２、および画素電極６０４とデータライン６０３の間
に厚めの有機薄膜の層間絶縁膜６１３を形成し、画素電
極６０４をゲートライン６０２とデータライン６０３の
両方に重なるように形成していた。
【０００３】この図６（ｂ）のＡ−Ａ’とＢ−Ｂ’に沿
った断面図を図７と図８に示す。
った断面図を図７と図８に示す。
【０００４】図７（ａ）は、プレーナ型薄膜トランジス
タの断面図である。ガラス基板上に不純物の拡散を防ぐ
ためのパッシベーション膜７０８を形成し、ソース領域
７０５とドレイン領域７０６と活性シリコン層７１０が
連続的に構成され、活性シリコン層７１０上にゲート絶
縁膜７０９が被着形成し、さらに活性シリコン層７１０
に重なるようにゲート電極７０７がある。ゲート電極７
０７を、第１の層間絶縁膜７１１と第２の層間絶縁膜７
１３で覆う。また、第１の層間絶縁膜７１１と第２の層
間絶縁膜７１３の間には、ソース領域７０５に接続され
たソース電極がある。さらに、ドレイン領域７０６に到
達するように層間絶縁膜にコンタクトホールを形成し、
第２の層間絶縁膜７１３上に画素電極７０４を形成す
る。図７（ａ）に示されるように画素電極７０４はゲー
ト電極７０７に重なるように形成し、さらに隣の画素の
画素電極７１５もゲート電極７０７に重なっている。ま
た、Ｂ−Ｂ’に沿った断面図、図７（ｂ）では、画素電
極７０４はゲートライン７０２に重なるように形成し、
さらに隣の画素の画素電極７１５もゲートライン７０２
に重なっている。
タの断面図である。ガラス基板上に不純物の拡散を防ぐ
ためのパッシベーション膜７０８を形成し、ソース領域
７０５とドレイン領域７０６と活性シリコン層７１０が
連続的に構成され、活性シリコン層７１０上にゲート絶
縁膜７０９が被着形成し、さらに活性シリコン層７１０
に重なるようにゲート電極７０７がある。ゲート電極７
０７を、第１の層間絶縁膜７１１と第２の層間絶縁膜７
１３で覆う。また、第１の層間絶縁膜７１１と第２の層
間絶縁膜７１３の間には、ソース領域７０５に接続され
たソース電極がある。さらに、ドレイン領域７０６に到
達するように層間絶縁膜にコンタクトホールを形成し、
第２の層間絶縁膜７１３上に画素電極７０４を形成す
る。図７（ａ）に示されるように画素電極７０４はゲー
ト電極７０７に重なるように形成し、さらに隣の画素の
画素電極７１５もゲート電極７０７に重なっている。ま
た、Ｂ−Ｂ’に沿った断面図、図７（ｂ）では、画素電
極７０４はゲートライン７０２に重なるように形成し、
さらに隣の画素の画素電極７１５もゲートライン７０２
に重なっている。
【０００５】逆スタガー型薄膜トランジスタをスイッチ
ング素子に使った場合の断面図を図８（ａ）と図８
（ｂ）に示す。画素電極８０４とゲート電極８０７およ
びゲートライン８０２の位置関係は図７（ａ）と図７
（ｂ）と同様である。
ング素子に使った場合の断面図を図８（ａ）と図８
（ｂ）に示す。画素電極８０４とゲート電極８０７およ
びゲートライン８０２の位置関係は図７（ａ）と図７
（ｂ）と同様である。
【０００６】
【発明が解決しようとする課題】ところが、従来の方法
では次のような問題があった。
では次のような問題があった。
【０００７】データラインと透明画素電極の間に、４０
０ｎｍの厚みの酸化シリコン膜、あるいは窒化シリコン
膜、または１０００ｎｍの厚みの有機薄膜を挟み込ん
で、データラインと透明画素電極の一部の領域と、さら
にゲートラインと透明画素電極の一部の領域を重ねて、
開口率の向上を図っているが、図５の回路図で示すゲー
トラインＧmと画素電極の間で大きな寄生容量Ｃmが発生
し、透明画素電極に十分な信号が印加されず、低コント
ラストの表示になってしまう、いわゆるプッシュダウン
の欠点があった。さらに、データラインＳnとＳn+1と画
素電極の間に発生する容量ＣnとＣn+1は、データライン
の信号の遅延やなまりによるクロストークの原因とな
り、高品質の画像が得られない問題があった。
０ｎｍの厚みの酸化シリコン膜、あるいは窒化シリコン
膜、または１０００ｎｍの厚みの有機薄膜を挟み込ん
で、データラインと透明画素電極の一部の領域と、さら
にゲートラインと透明画素電極の一部の領域を重ねて、
開口率の向上を図っているが、図５の回路図で示すゲー
トラインＧmと画素電極の間で大きな寄生容量Ｃmが発生
し、透明画素電極に十分な信号が印加されず、低コント
ラストの表示になってしまう、いわゆるプッシュダウン
の欠点があった。さらに、データラインＳnとＳn+1と画
素電極の間に発生する容量ＣnとＣn+1は、データライン
の信号の遅延やなまりによるクロストークの原因とな
り、高品質の画像が得られない問題があった。
【０００８】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、基板に複数のゲートラインと、複数のデ
ータラインと、前記各ゲートラインと前記各データライ
ンに接続されたトランジスタと、前記トランジスタに接
続された画素電極と、前記ゲートラインと前記画素電極
間に介在した層間絶縁膜とを有するアクティブマトリク
ス基板において、前記ゲートラインの一部は前記基板に
形成された溝に配置されると共に、前記溝に位置した前
記ゲートライン上に画素電極の端部が配置され、前記溝
に位置しない前記ゲートライン上に隣接する画素電極の
端部が配置され、前記溝に位置した層間絶縁膜の厚さは
前記溝に位置しない層間絶縁膜の厚さより厚いことを特
徴とする。
リクス基板は、基板に複数のゲートラインと、複数のデ
ータラインと、前記各ゲートラインと前記各データライ
ンに接続されたトランジスタと、前記トランジスタに接
続された画素電極と、前記ゲートラインと前記画素電極
間に介在した層間絶縁膜とを有するアクティブマトリク
ス基板において、前記ゲートラインの一部は前記基板に
形成された溝に配置されると共に、前記溝に位置した前
記ゲートライン上に画素電極の端部が配置され、前記溝
に位置しない前記ゲートライン上に隣接する画素電極の
端部が配置され、前記溝に位置した層間絶縁膜の厚さは
前記溝に位置しない層間絶縁膜の厚さより厚いことを特
徴とする。
【０００９】
【実施例】本発明は上記の問題に鑑み、プッシュダウン
の原因となるゲートラインと画素電極の間で発生する寄
生容量を低減し、またプッシュダウン現象を緩和するた
めの保持容量を形成することによって、鮮明な高品質の
画像が得られる液晶表示体を構成するアクティブマトリ
クス基板の構造を提供するものである。
の原因となるゲートラインと画素電極の間で発生する寄
生容量を低減し、またプッシュダウン現象を緩和するた
めの保持容量を形成することによって、鮮明な高品質の
画像が得られる液晶表示体を構成するアクティブマトリ
クス基板の構造を提供するものである。
【００１０】また、クロストークの原因となる配線と画
素電極の間で発生する寄生容量を低減することによっ
て、鮮明な高品質の画像が得られる液晶表示体を構成す
るアクティブマトリクス基板の構造を提供するものであ
る。
素電極の間で発生する寄生容量を低減することによっ
て、鮮明な高品質の画像が得られる液晶表示体を構成す
るアクティブマトリクス基板の構造を提供するものであ
る。
【００１１】図１（ａ）と図１（ｂ）は、実施例の画素
の平面図である。
の平面図である。
【００１２】図１（ａ）ではガラス基板の溝１０１にゲ
ートライン１０２を配置し、データライン１０３と格子
状に交差している。ゲートライン１０２とデータライン
１０３の間には絶縁膜が形成されていて、電気的に絶縁
されている。ゲートライン１０２とデータライン１０３
の交差部に、画素電極１０４をスイッチングする薄膜ト
ランジスタが構成されている。ゲートライン１０２とデ
ータライン１０３と薄膜トランジスタ以外の領域をすべ
て画素領域に利用するため、画素電極１０４をゲートラ
イン１０２とデータライン１０３に重ねている。画素電
極１０４は、ゲートライン１０２とデータライン１０３
の一部と重なるように形成され、ガラス基板の背後から
の光は画素電極１０４を透過するか、ゲートライン１０
２とデータライン１０３に遮られ、画素電極以外からの
光の漏れはない。つまり、ゲートライン１０３とデータ
ライン１０３は遮光膜を兼ねている。図１（ａ）の実施
例では、薄膜トランジスタのソース領域１０５が隣の画
素電極の領域に形成されている場合であるが、図１
（ｂ）では、薄膜トランジスタと、その薄膜トランジス
タがスイッチングする画素電極とが、重なっている実施
例を示した。ゲートライン１０２から枝別れしているゲ
ート電極１０７もガラス基板の溝１０１の中に形成され
ている。
ートライン１０２を配置し、データライン１０３と格子
状に交差している。ゲートライン１０２とデータライン
１０３の間には絶縁膜が形成されていて、電気的に絶縁
されている。ゲートライン１０２とデータライン１０３
の交差部に、画素電極１０４をスイッチングする薄膜ト
ランジスタが構成されている。ゲートライン１０２とデ
ータライン１０３と薄膜トランジスタ以外の領域をすべ
て画素領域に利用するため、画素電極１０４をゲートラ
イン１０２とデータライン１０３に重ねている。画素電
極１０４は、ゲートライン１０２とデータライン１０３
の一部と重なるように形成され、ガラス基板の背後から
の光は画素電極１０４を透過するか、ゲートライン１０
２とデータライン１０３に遮られ、画素電極以外からの
光の漏れはない。つまり、ゲートライン１０３とデータ
ライン１０３は遮光膜を兼ねている。図１（ａ）の実施
例では、薄膜トランジスタのソース領域１０５が隣の画
素電極の領域に形成されている場合であるが、図１
（ｂ）では、薄膜トランジスタと、その薄膜トランジス
タがスイッチングする画素電極とが、重なっている実施
例を示した。ゲートライン１０２から枝別れしているゲ
ート電極１０７もガラス基板の溝１０１の中に形成され
ている。
【００１３】図２（ａ）は、本発明の実施例のプレナー
型の薄膜トランジスタをスイッチング素子に利用した場
合の図１（ａ）のＡ−Ａ’に沿った薄膜トランジスタの
断面図を示す。
型の薄膜トランジスタをスイッチング素子に利用した場
合の図１（ａ）のＡ−Ａ’に沿った薄膜トランジスタの
断面図を示す。
【００１４】溝を形成したガラス基板全面に、パッシベ
ーション膜の酸化シリコン膜あるいは窒化膜２０８を被
着し、パターニングしたシリコン膜が溝に入っており、
このシリコン膜を覆うようにゲート絶縁膜２０９が被着
し、溝に入るようにゲート電極２０７を配置する。ソー
ス領域２０５とドレイン領域２０６を、ゲート電極２０
７に対して自己整合的に構成する。しかし、このソース
領域２０５とドレイン領域２０６は必ずしもゲート電極
２０７に対して自己整合的な配置でなくても良い。ソー
ス領域２０５とドレイン領域２０６の間に活性シリコン
層２１０がある。この活性シリコン層２１０は、多結晶
シリコンあるいは、単結晶シリコン、非晶質シリコンの
いずれかでできている。
ーション膜の酸化シリコン膜あるいは窒化膜２０８を被
着し、パターニングしたシリコン膜が溝に入っており、
このシリコン膜を覆うようにゲート絶縁膜２０９が被着
し、溝に入るようにゲート電極２０７を配置する。ソー
ス領域２０５とドレイン領域２０６を、ゲート電極２０
７に対して自己整合的に構成する。しかし、このソース
領域２０５とドレイン領域２０６は必ずしもゲート電極
２０７に対して自己整合的な配置でなくても良い。ソー
ス領域２０５とドレイン領域２０６の間に活性シリコン
層２１０がある。この活性シリコン層２１０は、多結晶
シリコンあるいは、単結晶シリコン、非晶質シリコンの
いずれかでできている。
【００１５】ゲート電極２０７を覆うように、酸化シリ
コンや窒化シリコンでできた第１の層間絶縁膜２１１が
ある。この第１の層間絶縁膜２１１とゲート絶縁膜２０
９にコンタクトホールを開けてソース電極２１２が形成
されている。さらに、第１の層間絶縁膜上に、有機薄膜
でできた厚みが１μｍの第２の層間絶縁膜２１３が被着
し、この第２の層間絶縁膜２１３上に画素電極２０４が
被着し、ゲート絶縁膜２０９と第１の層間絶縁膜２１０
と第２の層間絶縁膜を貫くコンタクトホールを通じて画
素電極２０４とドレイン領域が電気的に接続している。
コンや窒化シリコンでできた第１の層間絶縁膜２１１が
ある。この第１の層間絶縁膜２１１とゲート絶縁膜２０
９にコンタクトホールを開けてソース電極２１２が形成
されている。さらに、第１の層間絶縁膜上に、有機薄膜
でできた厚みが１μｍの第２の層間絶縁膜２１３が被着
し、この第２の層間絶縁膜２１３上に画素電極２０４が
被着し、ゲート絶縁膜２０９と第１の層間絶縁膜２１０
と第２の層間絶縁膜を貫くコンタクトホールを通じて画
素電極２０４とドレイン領域が電気的に接続している。
【００１６】画素の構造が図１（ａ）の場合では、画素
電極２０４はゲートラインの一部にに重なるように形成
されている。
電極２０４はゲートラインの一部にに重なるように形成
されている。
【００１７】図１（ａ）のＢ−Ｂ’に沿ったゲートライ
ン２０２の断面構造を図２（ｂ）に示した。ゲートライ
ン２０２上には、第１の層間絶縁膜と第２の層間絶縁膜
があり、ゲートラインに重なるように画素電極２０４が
配置している。このため、光が透過する有効な画素面積
は最大となり、コントラスト比が大きな画像が得られ
る。
ン２０２の断面構造を図２（ｂ）に示した。ゲートライ
ン２０２上には、第１の層間絶縁膜と第２の層間絶縁膜
があり、ゲートラインに重なるように画素電極２０４が
配置している。このため、光が透過する有効な画素面積
は最大となり、コントラスト比が大きな画像が得られ
る。
【００１８】このゲートライン２０２と画素電極２０４
の重ね合わせは、データラインでも利用している。ま
た、ゲートライン２０２に限らず、データラインもガラ
ス基板の溝の中に配置しても良い。
の重ね合わせは、データラインでも利用している。ま
た、ゲートライン２０２に限らず、データラインもガラ
ス基板の溝の中に配置しても良い。
【００１９】プレーナ型ばかりでなく逆スタガー型構造
の薄膜トランジスタでも、この発明を応用できる。発明
の逆スタガー型の薄膜トランジスタの断面図とゲートラ
インの断面図をそれぞれ図３（ａ）と図３（ｂ）に示
す。
の薄膜トランジスタでも、この発明を応用できる。発明
の逆スタガー型の薄膜トランジスタの断面図とゲートラ
インの断面図をそれぞれ図３（ａ）と図３（ｂ）に示
す。
【００２０】図２（ａ）と図２（ｂ）、図３（ａ）、図
３（ｂ）の例で、第１の層間絶縁膜がなくてもこの発明
を応用できる。
３（ｂ）の例で、第１の層間絶縁膜がなくてもこの発明
を応用できる。
【００２１】さらに、図１の実施例をさらに発展させ
て、ゲートラインの構造を図４の様にする。ガラス基板
の溝にゲートライン４０２あるいはゲート電極の一部を
埋め込むように形成し、有機薄膜の層間絶縁膜４１３で
覆う。有機薄膜は基板の凹凸を減少するように形成さ
れ、表面は平坦化する。このためゲートライン４０２と
画素電極４０４重なりの間にある有機薄膜の層間絶縁膜
４１３厚みｄ1が厚くなるので寄生容量Ｃmが小さくな
り、ゲートライン４０２と隣の画素電極４１５の重なり
の有機薄膜４１３の厚みｄ2が薄くなるため保持容量Ｃm
-1が大きくなるので、図５で表される寄生容量Ｃmが低
減し、保持容量Ｃm-1が増加するので、画素電極に印加
される信号の歪が減少するため、より良好な画像表示を
実現できる。
て、ゲートラインの構造を図４の様にする。ガラス基板
の溝にゲートライン４０２あるいはゲート電極の一部を
埋め込むように形成し、有機薄膜の層間絶縁膜４１３で
覆う。有機薄膜は基板の凹凸を減少するように形成さ
れ、表面は平坦化する。このためゲートライン４０２と
画素電極４０４重なりの間にある有機薄膜の層間絶縁膜
４１３厚みｄ1が厚くなるので寄生容量Ｃmが小さくな
り、ゲートライン４０２と隣の画素電極４１５の重なり
の有機薄膜４１３の厚みｄ2が薄くなるため保持容量Ｃm
-1が大きくなるので、図５で表される寄生容量Ｃmが低
減し、保持容量Ｃm-1が増加するので、画素電極に印加
される信号の歪が減少するため、より良好な画像表示を
実現できる。
【００２２】プレーナ型薄膜トランジスタを利用したア
クティブマトリクス基板ばかりでなく、図４（ｂ）に示
すように、逆スタガー型薄膜トランジスタの場合でも、
この方法を応用することができる。
クティブマトリクス基板ばかりでなく、図４（ｂ）に示
すように、逆スタガー型薄膜トランジスタの場合でも、
この方法を応用することができる。
【００２３】
【発明の効果】本発明によれば、ゲートライン上に重な
る隣接する画素電極は、一方の画素電極の寄生容量を小
さく、他方の画素電極の寄生容量を一方の画素電極の寄
生容量より大きくすることができ、画素電極に印加され
る信号の歪みを減少し、より良好な画像表示を実現でき
る。
る隣接する画素電極は、一方の画素電極の寄生容量を小
さく、他方の画素電極の寄生容量を一方の画素電極の寄
生容量より大きくすることができ、画素電極に印加され
る信号の歪みを減少し、より良好な画像表示を実現でき
る。
【００２４】
【図１】 本発明のアクティブマトリクス基板の平面
図。
図。
【図２】 本発明のアクティブマトリクス基板の断面
図。
図。
【図３】 本発明のアクティブマトリクス基板の断面
図。
図。
【図４】 本発明のアクティブマトリクス基板の断面
図。
図。
【図５】 アクティブマトリクス基板の画素の回路図。
【図６】 従来のアクティブマトリクス基板の平面図。
【図７】 従来のアクティブマトリクス基板の断面図。
【図８】 従来のアクティブマトリクス基板の断面図。
101、201、301、401、701、801 …基板の溝 102、202、302、402、602、702、802…ゲートライン 103、603 …データライン 104、204、304、404、604、704、804…画素電極 105、205、305、405、605、705、805…ドレイン領域 106、206、306、406、606、706、806…ソース領域 107、207、307、407、607、707、807…ゲート電極 208、308、408、708、808 …パッシベーション膜 209、309、409、709、809 …ゲート絶縁膜 210、310、410、710、810 …活性シリコン層 211、311、411、711、811 …第１の層間絶縁膜 212、312、412、712、812 …ソース電極 213、313、413、713、813 …第２の層間絶縁膜 214、314、414、714、814 …ストッパ層 215、315、415、715、815 …隣の画素電極 Ｇm-1 …ｍ−１行目のゲートラ
イン Ｇm …ｍ行目のゲートライン Ｓn …ｎ列目のデータライン Ｓn+1 …ｎ＋１列目のデータラ
イン ＣL …画素電極の液晶容量 Ｃm-1 …画素電極とゲートライ
ンで発生する寄生容量 Ｃm …画素電極と隣のゲート
ラインで作る保持容量 Ｃn、Ｃn+1 …画素電極とデータライ
ンで発生する寄生容量
イン Ｇm …ｍ行目のゲートライン Ｓn …ｎ列目のデータライン Ｓn+1 …ｎ＋１列目のデータラ
イン ＣL …画素電極の液晶容量 Ｃm-1 …画素電極とゲートライ
ンで発生する寄生容量 Ｃm …画素電極と隣のゲート
ラインで作る保持容量 Ｃn、Ｃn+1 …画素電極とデータライ
ンで発生する寄生容量
Claims (1)
- 【請求項１】 基板に複数のゲートラインと、複数のデ
ータラインと、前記各ゲートラインと前記各データライ
ンに接続されたトランジスタと、前記トランジスタに接
続された画素電極と、前記ゲートラインと前記画素電極
間に介在した層間絶縁膜とを有するアクティブマトリク
ス基板において、 前記ゲートラインの一部は前記基板に形成された溝に配
置されると共に、 前記溝に位置した前記ゲートライン上に画素電極の端部
が配置され、前記溝に位置しない前記ゲートライン上に
隣接する画素電極の端部が配置され、 前記溝に位置した層間絶縁膜の厚さは前記溝に位置しな
い層間絶縁膜の厚さより厚いことを特徴とするアクティ
ブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000238697A JP3206597B2 (ja) | 2000-08-07 | 2000-08-07 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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