JP3206010B2 - Time stamp circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】インサーキットエミュレータのリ
アルタイムトレース機能やロジックアナライザの非同期
サンプリングモードでは、被試験器のマイクロプロセッ
サ（以下、ＣＰＵという。）のバス信号にプローブを接
続して、ＣＰＵのメモリやＩＯデバイスに対するアクセ
スをトレースし、ＣＰＵを利用した被試験器のデバッグ
情報を得ているが、その際それぞれのアクセス間の時間
間隔がわかると、より有効なデバッグ情報を得られる。
このため、ＣＰＵのバス情報と同時に時間情報もトレー
スすることのできるインサーキットエミュレータやロジ
ックアナライザが提供されている。この発明は、これら
の時間測定機能をもつ電子計測器において正確な時間を
測定するためのタイムスタンプ回路についてのものであ
る。2. Description of the Related Art In a real-time trace function of an in-circuit emulator or an asynchronous sampling mode of a logic analyzer, a probe is connected to a bus signal of a microprocessor (hereinafter, referred to as a CPU) of a device under test so that a memory of the CPU or the like can be used. The access to the IO device is traced, and the debug information of the device under test using the CPU is obtained. If the time interval between the accesses is known, more effective debug information can be obtained.
For this reason, in-circuit emulators and logic analyzers that can trace time information as well as CPU bus information are provided. The present invention relates to a time stamp circuit for measuring accurate time in an electronic measuring instrument having such a time measuring function.

【０００２】[0002]

【従来の技術】次に、従来技術によるタイムスタンプ回
路の構成を図２により説明する。図２の１はバイナリカ
ウンタ、４はアドレスカウンタ、５はメモリである。バ
イナリカウンタ１にはカウントクロック１１が入力さ
れ、アドレスカウンタ４とメモリ５にはストアクロック
１２が入力される。カウントクロック１１はタイムスタ
ンプ回路に要求される時間分解能によって決まる周期ク
ロックである。2. Description of the Related Art Next, the configuration of a conventional time stamp circuit will be described with reference to FIG. 2 is a binary counter, 4 is an address counter, and 5 is a memory. A count clock 11 is input to the binary counter 1, and a store clock 12 is input to the address counter 4 and the memory 5. The count clock 11 is a periodic clock determined by the time resolution required for the time stamp circuit.

【０００３】例えば、タイムスタンプ回路に１μｓの分
解能が必要であれば、カウントクロック１１には１ＭＨ
ｚ以上のクロックが供給される必要がある。一方、スト
アクロック１２は被試験器がメモリやＩＯデバイスをア
クセスする度にアクティブとなる非周期的なクロックで
あり、通常は被試験器のＣＰＵのデータストローブ信号
等が供給される。バイナリカウンタ１のカウント出力１
３はメモリ５のデータ入力端子に接続され、アドレスカ
ウンタ４のカウント出力１４はメモリ５のアドレス入力
端子に接続される。For example, if the time stamp circuit requires a resolution of 1 μs, the count clock 11 needs to be 1 MHz.
Clocks of z or more need to be supplied. On the other hand, the store clock 12 is an aperiodic clock that is activated every time the device under test accesses a memory or an IO device, and is usually supplied with a data strobe signal of the CPU of the device under test. Count output 1 of binary counter 1
3 is connected to the data input terminal of the memory 5, and the count output 14 of the address counter 4 is connected to the address input terminal of the memory 5.

【０００４】バイナリカウンタ１は周期クロックのカウ
ントクロック１１でカウントアップされるので、被試験
器の動きとは独立に周期的にカウントアップされる。一
方、図示を省略した被試験器のＣＰＵがメモリなどをア
クセスすると、ストアクロック１２がアクティブとな
り、アドレスカウンタ４が指す番地にそのときのバイナ
リカウンタ１のカウント出力１３がメモリ５に書き込ま
れる。同時にアドレスカウンタ４にはカウントクロック
が供給され、＋１だけカウントアップされ、メモリ５の
次の番地を指す。これらの動作をストアクロック１２が
アクティブとなる度に実行することにより、メモリ５に
は被試験器のメモリなどへのアクセスごとの時間情報が
書き込まれ、アクセス間の時間間隔がトレースされる。Since the binary counter 1 is counted up by the count clock 11 of the periodic clock, it is counted up independently of the movement of the device under test. On the other hand, when the CPU of the UUT (not shown) accesses the memory or the like, the store clock 12 becomes active, and the count output 13 of the binary counter 1 at that time is written into the memory 5 at the address indicated by the address counter 4. At the same time, a count clock is supplied to the address counter 4 and counted up by +1 to indicate the next address of the memory 5. By executing these operations each time the store clock 12 becomes active, time information for each access to the memory of the device under test is written in the memory 5 and the time interval between accesses is traced.

【０００５】[0005]

【発明が解決しようとする課題】カウントクロック１１
は一定周期ごとの周期クロックであり、ストアクロック
１２は被試験器の動きに同期した非周期クロックであ
る。したがって、一般にはカウントクロック１１とスト
アクロック１２は同期しておらず、それぞれのクロック
の立上りエッジが同じタイミングで供給される場合があ
り得る。そのようなタイミングでは、バイナリカウンタ
１のカウント出力１３が安定していないので、メモリ５
にはカウンタが変化する途中の無効なデータが書き込ま
れる場合がある。SUMMARY OF THE INVENTION Count clock 11
Is a periodic clock at regular intervals, and the store clock 12 is an aperiodic clock synchronized with the movement of the device under test. Therefore, in general, the count clock 11 and the store clock 12 are not synchronized, and the rising edges of the respective clocks may be supplied at the same timing. At such a timing, since the count output 13 of the binary counter 1 is not stable, the memory 5
In some cases, invalid data is written while the counter is changing.

【０００６】例えば、バイナリカウンタ１の出力１３が
「３」（２進数で「０１１」）のときにカウントクロッ
ク１１とストアクロック１２が同時に供給されると、バ
イナリカウンタ１を構成するフリップフロップの微妙な
動作タイミングの違いにより、メモリ５には「０」から
「７」のどの値が書き込まれるかわからないことにな
る。For example, if the count clock 11 and the store clock 12 are supplied at the same time when the output 13 of the binary counter 1 is "3"("011" in binary number), the flip-flops constituting the binary counter 1 are delicate. Due to such a difference in operation timing, it is not known which value from “0” to “7” is written in the memory 5.

【０００７】従来はカウントクロック１１とストアクロ
ック１２の間で位相を調整して２つのクロックが重なら
ないようにする等の手段がとられてきたが、回路構成が
複雑になるとともに、被試験器の動作の高速化に伴って
ストアクロック１２が高速化され、位相調整回路を挿入
するのが困難となっている。Conventionally, means such as adjusting the phase between the count clock 11 and the store clock 12 so that the two clocks do not overlap with each other have been taken. As the operation speed increases, the store clock 12 speeds up, making it difficult to insert a phase adjustment circuit.

【０００８】この発明は、バイナリカウンタ１の後にグ
レイコード変換回路とレジスタを設け、時間データをグ
レイコードとしてメモリ５に書き込むことにより、無効
なデータを書き込むことのないタイムスタンプ回路の提
供を目的とする。An object of the present invention is to provide a time stamp circuit which does not write invalid data by providing a gray code conversion circuit and a register after a binary counter 1 and writing time data as a gray code in a memory 5. I do.

【０００９】[0009]

【課題を解決するための手段】この目的を達成するた
め、この発明では、（ａ）カウントクロック１１により
カウントアップするバイナリカウンタ１と、（ｂ）バイ
ナリカウンタ１のカウント出力を入力とし、グレイコー
ドを出力するグレイコード変換回路２と、（ｃ）グレイ
コード変換回路２の出力を入力とし、バイナリカウンタ
１における前記カウンタクロック１１から前記カウント
出力までの遅延時間と、グレイコード変換回路２におけ
るカウント出力の入力からグレイコードの出力までの遅
延時間との総和以上の時間だけカウントクロック１１と
比べて位相が遅延し、かつ、カウンタクロック１１と同
一の周期を有するラッチクロック１５によりラッチする
レジスタ３と、（ｄ）カウントクロック１１とは非同期
なストアクロック１２によってカウントアップするアド
レスカウンタ４と、（ｅ）データ信号としてレジスタ３
の出力１７が入力され、アドレス信号としてアドレスカ
ウンタ４の、出力１４が入力され、ライトイネーブル信
号として前記ストアクロック１２が入力されるメモリ５
とを備えて、タイムスタンプ回路を構成する。ここで、
ラッチクロック１５を、カウンタクロック１１の反転信
号として構成することも可能である。In order to achieve this object, according to the present invention, (a) a binary counter 1 which counts up by a count clock 11 and (b) a count output of the binary counter 1 are input and a gray code And (c) a delay time from the counter clock 11 in the binary counter 1 to the count output, and a count output in the gray code conversion circuit 2. A register 3 that is delayed by a time equal to or longer than the sum of the delay time from the input of the gray code to the output of the gray code compared with the count clock 11 and latched by a latch clock 15 having the same cycle as the counter clock 11; (D) Store clock 1 asynchronous with count clock 11 An address counter 4 which counts up by the register 3 as (e) a data signal
Of the address counter 4 as an address signal, and the store clock 12 as a write enable signal.
To form a time stamp circuit. here,
The latch clock 15 can be configured as an inverted signal of the counter clock 11.

【００１０】[0010]

【作用】次に、この発明によるタイムスタンプ回路の構
成を図１により説明する。バイナリカウンタ１には周期
クロックのカウントクロック１１が入力され、周期的に
カウントアップされる。カウント出力１３はグレイコー
ド変換回路２によりグレイコード１６に変換される。グ
レイコード変換回路２の出力１６は、レジスタ３により
ラッチクロック１５に同期してグレイコード１７として
出力される。グレイコード１７はメモリ５のデータ入力
端子に接続される。Next, the configuration of the time stamp circuit according to the present invention will be described with reference to FIG. The count clock 11 of the periodic clock is input to the binary counter 1 and is counted up periodically. The count output 13 is converted into a gray code 16 by the gray code conversion circuit 2. The output 16 of the gray code conversion circuit 2 is output as a gray code 17 by the register 3 in synchronization with the latch clock 15. The gray code 17 is connected to a data input terminal of the memory 5.

【００１１】ラッチクロック１５は、カウントクロック
１１の立上りエッジの後、グレイコード変換回路２が動
作するのに十分な時間だけ遅れてから立上がる周期クロ
ックであり、カウントクロック１１とは周波数が同じで
位相だけが異なる。したがって、ラッチクロック１５に
よってグレイコード変換回路２の出力１６がレジスタ３
にラッチされる時点においては、カウントクロック１１
によるカウントアップに伴うバイナリカウンタ１のカウ
ント出力１３における過渡状態、および、入力の変化に
伴うグレイコード変換回路２の出力１６における過渡状
態は終了しているので、レジスタ３には、カウント出力
１３に対して論理的に正確なグレイコードがラッチされ
る。アドレスカウンタ４にはストアクロック１２が入力
され、被試験器の動作に応じてカウントアップされると
ともに、出力１４がメモリ５のアドレス端子に接続され
る。メモリ５のライトイネーブル端子にはストアクロッ
ク１２が入力される。The latch clock 15 is a periodic clock that rises after a sufficient time for the Gray code conversion circuit 2 to operate after the rising edge of the count clock 11, and has the same frequency as the count clock 11. Only the phase differs. Therefore, the output 16 of the gray code conversion circuit 2 is changed to the register 3 by the latch clock 15.
At the time when the count clock 11
Since the transient state at the count output 13 of the binary counter 1 due to the count-up and the transient state at the output 16 of the gray code conversion circuit 2 due to the change in the input have been completed, the register 3 A logically correct gray code is latched. The store clock 12 is input to the address counter 4, the count is incremented according to the operation of the device under test, and the output 14 is connected to the address terminal of the memory 5. The store clock 12 is input to the write enable terminal of the memory 5.

【００１２】被試験器のＣＰＵがメモリなどをアクセス
してストアクロック１２がアクティブになると、メモリ
５のアドレスカウンタ４が指す番地に、そのときのバイ
ナリカウンタ１の出力１３をグレイコードに変換したレ
ジスタ３の出力１７が書き込まれる。同時にアドレスカ
ウンタ４は＋１だけカウントアップされ、次に書き込む
メモリ５の番地をポイントする。上述のように、レジス
タ３からはカウント出力１３に対して論理的に正確なグ
レイコードが出力されており、かつ、グレイコードは、
表１に示すように＋１のカウントアップに対して常に１
ビットしか変化しないので、ストアクロック１２がラッ
チクロック１５と同時のタイミングで入力しても無意味
なデータがメモリに書き込まれることはない。なお、カ
ウントクロック１１のハイレベルの時間が、カウントク
ロック１１の立上りエッジの後、グレイコード変換回路
２が動作するのに十分な時間を有する場合には、カウン
トクロック１１を反転することによりラッチクロック１
５を簡易に得ることができる。When the CPU of the device under test accesses the memory or the like and the store clock 12 is activated, the output 13 of the binary counter 1 at that time is stored in the address indicated by the address counter 4 of the memory 5 in the form of a gray code. The output 17 of 3 is written. At the same time, the address counter 4 counts up by +1 and points to the address of the memory 5 to be written next. As described above, a logically accurate Gray code is output from the register 3 with respect to the count output 13, and the Gray code is
As shown in Table 1, the count value of +1 is always 1
Since only the bits change, even if the store clock 12 is input at the same time as the latch clock 15, meaningless data will not be written to the memory. If the high-level time of the count clock 11 has a sufficient time after the rising edge of the count clock 11 for the gray code conversion circuit 2 to operate, the count clock 11 is inverted to obtain the latch clock. 1
5 can be easily obtained.

【００１３】[0013]

【表１】 [Table 1]

【００１４】例えば、バイナリカウンタ１のカウント値
１３が「３」（０１１）から「４」（１００）に変化し
たときにストアクロック１２とラッチクロック１５が同
時に入力されたとしても、グレイコードの上では変化す
るのはビット２だけなので、メモリ５に書き込まれるの
は、グレイコードの「３」（０１０）か「４」（１１
０）のどちらかであり、カウント出力１４を直接書き込
んだときのように「０」から「７」のどの値が書かれる
かわからないといった、無意味なデータが書き込まれる
ことはない。For example, even if the store clock 12 and the latch clock 15 are input simultaneously when the count value 13 of the binary counter 1 changes from "3" (011) to "4" (100), the gray code Since only the bit 2 changes, the gray code “3” (010) or “4” (11
0), and meaningless data is not written, such as not knowing which value from “0” to “7” is to be written as when the count output 14 is directly written.

【００１５】[0015]

【実施例】次に、この発明による実施例の構成を図３に
より説明する。バイナリカウンタ１は１６ビットで構成
され、カウントクロック１１として１ＭＨｚの周期クロ
ックが入力される。したがって、図３では時間分解能が
１μｓ、最大計数時間６５．５３５ｍｓのタイムスタン
プ回路が構成される。バイナリカウンタ１のカウント出
力１３はグレイコード変換回路２に接続され、グレイコ
ード変換回路２の出力であるグレイコード１６はレジス
タ３に入力される。レジスタ３にはラッチクロック１５
としてカウントクロック１１の反転信号が接続されるの
で、カウントクロック１１の立上りエッジでカウントさ
れた値が立下りエッジでレジスタ３にラッチされ、グレ
イコード１７として出力される。グレイコード１７はメ
モリ５のデータ入力端子に接続される。Next, the configuration of an embodiment according to the present invention will be described with reference to FIG. The binary counter 1 is composed of 16 bits, and a 1 MHz periodic clock is input as the count clock 11. Therefore, in FIG. 3, a time stamp circuit having a time resolution of 1 μs and a maximum counting time of 65.535 ms is configured. The count output 13 of the binary counter 1 is connected to the gray code conversion circuit 2, and the gray code 16 output from the gray code conversion circuit 2 is input to the register 3. Register 3 has latch clock 15
Since the inverted signal of the count clock 11 is connected, the value counted at the rising edge of the count clock 11 is latched in the register 3 at the falling edge and output as the gray code 17. The gray code 17 is connected to a data input terminal of the memory 5.

【００１６】アドレスカウンタ４は１２ビットで構成さ
れ、ストアクロック１２の立上りエッジでカウントアッ
プされる。アドレスカウンタ４の出力１４は、メモリ５
のアドレス入力端子に接続される。したがって、図３で
は「４０９６」ステップまでの時間情報のトレースをす
ることができる。メモリ５のライトイネーブル端子には
ストアクロック１２が接続され、ストアクロック１２が
低レベルのときカウント出力１４の指す番地にグレイコ
ード１７のデータを書き込む。The address counter 4 has 12 bits and counts up at the rising edge of the store clock 12. The output 14 of the address counter 4 is
Is connected to the address input terminal of Therefore, in FIG. 3, the time information up to the “4096” step can be traced. A store clock 12 is connected to a write enable terminal of the memory 5, and when the store clock 12 is at a low level, data of a gray code 17 is written to an address indicated by the count output 14.

【００１７】次に、グレイコード変換回路２の実施例の
回路図を図４により説明する。図４では簡単のために、
５ビットのグレイコード変換回路を図示しているが、１
６ビットであっても排他的論理和回路素子を１５個用い
ることにより同様に構成することができる。すなわち、
グレイコードの任意のビット位置の値を得るには、それ
に対応するバイナリコードの同ビットの値とその１ビッ
ト上位の値の排他的論理和をとればよい。図４では、Ｉ
Ｎ０とＯＵＴ０側がＬＳＢ、ＩＮ４とＯＵＴ４側がＭＳ
Ｂである。Next, a circuit diagram of an embodiment of the gray code conversion circuit 2 will be described with reference to FIG. In FIG. 4, for simplicity,
Although a 5-bit Gray code conversion circuit is shown in FIG.
Even with 6 bits, the same configuration can be achieved by using 15 exclusive OR circuit elements. That is,
In order to obtain a value at an arbitrary bit position of the Gray code, the value of the same bit of the binary code corresponding to the Gray code and the value of one bit higher than the exclusive OR may be calculated. In FIG.
N0 and OUT0 side are LSB, IN4 and OUT4 side are MS
B.

【００１８】次に、図３の作用を説明する。バイナリカ
ウンタ１には１ＭＨｚのカウントクロック１１が入力さ
れるので、１μｓごとにカウント出力１３がカウントア
ップされる。このカウント出力１３は、グレイコード変
換回路２によりグレイコード１６に変換され、レジスタ
３に入力される。レジスタ３にはラッチクロック１５と
してカウントクロック１１の反転信号が入力されるの
で、バイナリカウンタ１がカウントアップして５００ｎ
ｓ後に立上りエッジが入力される。Next, the operation of FIG. 3 will be described. Since the 1 MHz count clock 11 is input to the binary counter 1, the count output 13 is incremented every 1 μs. The count output 13 is converted into a gray code 16 by the gray code conversion circuit 2 and input to the register 3. Since the inverted signal of the count clock 11 is input to the register 3 as the latch clock 15, the binary counter 1 counts up to 500n
A rising edge is input after s.

【００１９】バイナリカウンタ１とグレイコード変換回
路２の遅延時間とレジスタ３のセットアップ時間をすべ
て合わせても５００ｎｓ以下なので、ラッチクロック１
５が入力されるまでにはグレイコード１６は安定してお
り、無意味なデータがラッチされることはない。ラッチ
クロック１５が入力されると、レジスタ３はグレイコー
ド１６をラッチしてグレイコード１７として出力する。
ここで重要なことは、グレイコードは＋１のカウントア
ップに対して常に１ビットしか変化しないことである。The total of the delay time of the binary counter 1 and the gray code conversion circuit 2 and the setup time of the register 3 is 500 ns or less.
By the time 5 is input, the gray code 16 is stable, and no meaningless data is latched. When the latch clock 15 is input, the register 3 latches the gray code 16 and outputs the gray code 17.
What is important here is that the Gray code always changes only one bit for a count-up of +1.

【００２０】すなわち、ラッチクロック１５が入力され
てレジスタ３にグレイコード１６がラッチされても、グ
レイコード１７はその前の値からは１ビットしか変化せ
ず、それ以外のビットは安定している。このため、ラッ
チクロック１５が入力された瞬間の過渡状態でも、グレ
イコード１７はクロック入力前の値か入力後の値のどち
らかしか取り得ず、複数のビットが同時に変化できるバ
イナリコードのように瞬間的に無意味なデータになるこ
とはない。グレイコード１７はメモリ５のデータ入力端
子に接続されるので、メモリ５にはグレイコード１７が
書き込まれる。That is, even if the gray code 16 is latched in the register 3 by the input of the latch clock 15, the gray code 17 changes only one bit from its previous value, and the other bits are stable. . For this reason, even in the transient state at the moment when the latch clock 15 is input, the gray code 17 can take only the value before the clock input or the value after the input, and the gray code 17 has an instantaneous value like a binary code in which a plurality of bits can change simultaneously. It does not become meaningless data. Since the gray code 17 is connected to the data input terminal of the memory 5, the gray code 17 is written in the memory 5.

【００２１】メモリ５のアドレス入力端子にはアドレス
カウンタ４のカウント出力１４が接続され、アドレスカ
ウンタ４のカウントクロックとメモリ５のライトイネー
ブル信号にはストアクロック１２が接続されるので、被
試験器からストアクロック１２が入力されると、そのと
きアドレスカウンタ４が指していたメモリ５の番地に、
そのときのグレイコード１７の値が書き込まれる。書き
込み完了後、ストアクロック１２の立上りエッジでアド
レスカウンタ４が＋１だけカウントアップされ、メモリ
５の次の番地を指す。The count output 14 of the address counter 4 is connected to the address input terminal of the memory 5, and the store clock 12 is connected to the count clock of the address counter 4 and the write enable signal of the memory 5. When the store clock 12 is input, the address of the memory 5 pointed to by the address counter 4 at that time is
The value of the gray code 17 at that time is written. After the writing is completed, the address counter 4 is counted up by +1 at the rising edge of the store clock 12, and indicates the next address of the memory 5.

【００２２】例えば、アドレスカウンタ４のカウント出
力１４が１６進数で「１０３Ｈ」、バイナリカウンタ１
のカウント出力１３が１６進数で「２７５ＦＨ」のとき
にストアクロック１２が入力されると、メモリ５の「１
０３Ｈ」番地に「２７５ＦＨ」のグレイコードである
「００１１０１００１１１１００００」が書き込まれた
後、アドレスカウンタ４がカウントアップされ、カウン
ト出力１４が１６進数の「１０４Ｈ」となる。For example, if the count output 14 of the address counter 4 is "103H" in hexadecimal, the binary counter 1
When the store clock 12 is input when the count output 13 of the memory 5 is “275FH” in hexadecimal,
After "0011010011110000", which is the gray code of "275FH", is written into the address "03H", the address counter 4 is counted up, and the count output 14 becomes "104H" in hexadecimal.

【００２３】次に、この状態でカウントクロック１１が
１回入力された後、カウントクロック１１の立下りエッ
ジ、すなわちラッチクロック１５の立上りエッジがスト
アクロック１２と同時に入力された場合を考える。カウ
ントクロック１１が入力されたことにより、カウント出
力１３は「２７６０Ｈ」にカウントアップされ、そのグ
レイコードである「００１１０１００１１０１０００
０」がグレイコード１６としてレジスタ３に入力され
る。Next, it is assumed that, in this state, after the count clock 11 is input once, the falling edge of the count clock 11, that is, the rising edge of the latch clock 15 is input simultaneously with the store clock 12. As the count clock 11 is input, the count output 13 is counted up to “2760H” and its gray code “0011101001101000”
“0” is input to the register 3 as a gray code 16.

【００２４】レジスタ３はラッチクロック１５によりこ
の値をラッチしてグレイコード１７として出力するが、
前の値である「００１１０１００１１１１００００」と
新しい値である「００１１０１００１１０１００００」
ではビット５の値だけ変化し、それ以外のビットは「０
０１１０１００１１Ｘ１００００」で変化しない。その
ため、ストアクロック１２がラッチクロック１５と同時
に入力されても、メモリ５の「１０４Ｈ」番地には「２
７５ＦＨ」に対応するグレイコードか「２７６０Ｈ」に
対応するグレイコードのどちらかが書き込まれることに
なり、それ以外の無意味なデータが書き込まれることは
ない。The register 3 latches this value by the latch clock 15 and outputs it as a gray code 17.
The previous value “0011010011110000” and the new value “001110100110000”
Then, only the value of bit 5 changes, and the other bits
011010011X10000 ". Therefore, even if the store clock 12 is input simultaneously with the latch clock 15, the address “104H” of the memory 5 is “2”.
Either the gray code corresponding to "75FH" or the gray code corresponding to "2760H" is written, and no other meaningless data is written.

【００２５】「２７５ＦＨ」に対応するグレイコードと
「２７６０Ｈ」に対応するグレイコードのどちらが書き
込まれるかは、レジスタ３の遅延時間やメモリ５のセッ
トアップ時間などの微妙な関係により決まるので、あら
かじめ予測することはできない。しかし、どちらが書き
込まれても真の値に対してプラス・マイナス１ビット
（１μｓ）以下であり、誤差範囲に入っている。また、
ここで説明した以外の値に対しても同様に、ストアクロ
ック１２とラッチクロック１５が重なった場合でも、メ
モリ５には真の値に対してプラス・マイナス１ビットの
誤差範囲以下の正確な値が書き込まれる。Whether the gray code corresponding to "275FH" or the gray code corresponding to "2760H" is written is determined in advance by a delicate relationship such as the delay time of the register 3 and the setup time of the memory 5, and so on. It is not possible. However, whichever is written, it is less than plus or minus 1 bit (1 μs) with respect to the true value, and is within the error range. Also,
Similarly, even when the store clock 12 and the latch clock 15 overlap each other for values other than those described above, the memory 5 stores an accurate value within an error range of plus or minus 1 bit with respect to the true value. Is written.

【００２６】[0026]

【発明の効果】この発明によれば、計時のためにカウン
トアップされるバイナリカウンタのカウント出力をグレ
イコードに変換後、バイナリカウンタのカウント出力に
対して論理的に正確なグレイコードをラッチするととも
に、ラッチされたグレイコードをメモリに書き込むの
で、メモリに書き込み指示を与えるストアクロックとメ
モリへの書き込みデータであるグレイコードの発生のた
めのクロックとの間の位相関係がどのようなものであっ
ても、正確なデータを書き込むことができる。また、ス
トアクロックとグレイコードの発生のためのクロックと
の間における位相調整のような複雑な制御は必要でない
ので、クロックの上限周波数に対する制限も少なく、か
つ簡単な回路で実現できる。According to the present invention, after converting the count output of the binary counter, which is counted up for time counting, into a gray code, a logically accurate gray code is latched with respect to the count output of the binary counter. Since the latched Gray code is written to the memory, what is the phase relationship between the store clock that gives the write instruction to the memory and the clock for generating the Gray code that is the data to be written to the memory? Also, accurate data can be written. Further, since complicated control such as phase adjustment between the store clock and the clock for generating the gray code is not required, the upper limit frequency of the clock is less restricted and can be realized with a simple circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明によるタイムスタンプ回路の構成図で
ある。FIG. 1 is a configuration diagram of a time stamp circuit according to the present invention.

【図２】従来技術によるタイムスタンプ回路の構成図で
ある。FIG. 2 is a configuration diagram of a conventional time stamp circuit.

【図３】この発明による実施例の構成図である。FIG. 3 is a configuration diagram of an embodiment according to the present invention.

【図４】グレイコード変換回路２の実施例の回路図であ
る。FIG. 4 is a circuit diagram of an embodiment of a gray code conversion circuit 2.

【符号の説明】[Explanation of symbols]

１ バイナリカウンタ ２ グレイコード変換回路 ３ レジスタ ４ アドレスカウンタ ５ メモリ １１ カウントクロック １２ ストアクロック １５ ラッチクロック １７ グレイコード DESCRIPTION OF SYMBOLS 1 Binary counter 2 Gray code conversion circuit 3 Register 4 Address counter 5 Memory 11 Count clock 12 Store clock 15 Latch clock 17 Gray code

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−163934（ＪＰ，Ａ) 特開 昭53−111253（ＪＰ，Ａ) 特開 昭62−242447（ＪＰ，Ａ) 特開 昭58−142622（ＪＰ，Ａ) 特開 昭63−150747（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-63-163934 (JP, A) JP-A-53-111253 (JP, A) JP-A-62-242447 (JP, A) JP-A-58-1983 142622 (JP, A) JP-A-63-150747 (JP, A)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 カウントクロック（１１）によりカウン
トアップするバイナリカウンタ（１）と、 前記バイナリカウンタ（１）のカウント出力を入力と
し、グレイコードを出力するグレイコード変換回路
（２）と、 グレイコード変換回路（２）の出力を入力とし、前記バ
イナリカウンタ（１）における前記カウンタクロック
（１１）から前記カウント出力までの遅延時間と、前記
グレイコード変換回路（２）における前記カウント出力
の入力からグレイコードの出力までの遅延時間との時間
との総和以上の時間だけ前記カウントクロック（１１）
と比べて位相が遅延し、かつ、カウンタクロック（１
１）と同一の周期を有するラッチクロック（１５）によ
りラッチするレジスタ（３）と、 前記カウントクロック（１１）とは非同期なストアクロ
ック（１２）によってカウントアップするアドレスカウ
ンタ（４）と、 データ信号として前記レジスタ（３）の出力（１７）が
入力され、アドレス信号として前記アドレスカウンタ
（４）の出力（１４）が入力され、ライトイネーブル信
号として前記ストアクロック（１２）が入力されるメモ
リ（５）とを備えることを特徴とするタイムスタンプ回
路。1. A binary counter (1) that counts up by a count clock (11), a gray code conversion circuit (2) that receives a count output of the binary counter (1) and outputs a gray code, The output of the conversion circuit (2) is input, the delay time from the counter clock (11) to the count output in the binary counter (1), and the delay time from the input of the count output in the Gray code conversion circuit (2) to gray The count clock (11) for a time equal to or longer than the sum of the delay time until the output of the code and the time.
And the counter clock (1
A register (3) latched by a latch clock (15) having the same cycle as 1); an address counter (4) counting up by a store clock (12) asynchronous to the count clock (11); The memory (5) to which the output (17) of the register (3) is input, the output (14) of the address counter (4) is input as an address signal, and the store clock (12) is input as a write enable signal. And a time stamp circuit. 【請求項２】 前記カウンタクロック（１１）を論理反
転して、前記ラッチクロック（１５）を生成するインバ
ータを更に備える、ことを特徴とする請求項１に記載の
タイムスタンプ回路。2. The time stamp circuit according to claim 1, further comprising an inverter that logically inverts the counter clock (11) to generate the latch clock (15).