JP3205288B2 - Semiconductor integrated circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路、
特にLSI(大規模集積回路)であって、チップ面積を
増加させずにテストできる半導体集積回路に関するもの
である。[0001] The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to an LSI (Large Scale Integrated Circuit) which can be tested without increasing a chip area.
【0002】[0002]
【従来の技術】近年、LSIの内部機能はますます複雑
化している。したがって、LSIは組み合わせ回路と所
定の機能を持つ複数の機能マクロ回路とを内蔵するよう
になったので、該LSIが有する回路素子の数は著しく
増加している。機能マクロ回路としては、メモリ、DA
C(Digital-to-Analog Converter)等がある。内蔵機
能の複雑化に伴い、LSIの機能テストが大きな問題に
なっている。該機能テストにおいては、それぞれLSI
の外部から、テスト対象部を制御できる可制御性とテス
ト結果を観測できる可観測性とが重要である。2. Description of the Related Art In recent years, internal functions of LSIs have become increasingly complicated. Accordingly, since the LSI incorporates a combinational circuit and a plurality of function macro circuits having a predetermined function, the number of circuit elements included in the LSI has increased remarkably. Memory, DA
C (Digital-to-Analog Converter). With the complexity of built-in functions, function tests of LSIs have become a major problem. In the function test, each LSI
It is important to have controllability to control the test target part and observability to observe the test result from outside.
【0003】機能テストの基本形態は、LSIの各部に
おいて該LSIの外部から内部の状態を制御又は観測す
るためのテストバスを設け、該テストバスを介して所定
のテストベクタによって実行されるテストである。組み
合わせ回路に対して、少ないテストベクタ量で高いテス
トカバレッジを得る機能テストの方法として、スキャン
テストがある。該スキャンテストは、LSI内部へデー
タを供給するスキャンインとデータ観測を行うためのス
キャンアウトとの2つのテストバスから構成される。一
方、機能マクロ回路に対するマクロテストの方法として
は、該機能マクロ回路に対して所定のアルゴリズムに従
ってデータの入力と出力とを順次実行し、得られた出力
値を所定の期待値と比較することによって機能が正常か
どうかを判断する方法がある。A basic form of a functional test is a test executed by a predetermined test vector via a test bus for controlling or observing an internal state from outside of the LSI in each part of the LSI. is there. A scan test is a functional test method for obtaining high test coverage with a small test vector amount for a combinational circuit. The scan test includes two test buses, a scan-in for supplying data into the LSI and a scan-out for performing data observation. On the other hand, as a macro test method for the functional macro circuit, data input and output are sequentially performed on the functional macro circuit according to a predetermined algorithm, and the obtained output value is compared with a predetermined expected value. There is a method to determine whether the function is normal.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来の構成によれば、次のような問題があった。ランダム
論理回路の大規模化に伴う回路素子数の増加によってス
キャンバスが増加し、このことによってスキャンイン端
子とスキャンアウト端子とが増加する。また、性能向上
のための機能マクロ回路数の増加や、該機能マクロ回路
がメモリから構成される場合におけるアドレスバス幅及
びデータバス幅の拡張によって、マクロイン端子とマク
ロアウト端子とが増加する。したがって、通常動作用入
力端子及び出力端子(通常動作用I/O)に加えて、ス
キャンイン端子とスキャンアウト端子、及びマクロイン
端子とマクロアウト端子とからなる、多数のテスト用入
力端子及び出力端子(テスト用I/O)が必要となる。
その結果、チップ面積が増大していた。更に、半導体集
積回路における通常動作の高速化に伴い、通常動作用I
/Oにおける信号の遅延を低減する必要がある。該高速
化の要求を満足するためには、遅延を最小にできるよう
な通常動作用I/Oを、テスト用I/Oとは独立して設
定する必要がある。その結果、I/O数が増加してチッ
プ面積が更に増大していた。However, according to the above-described conventional configuration, there are the following problems. As the number of circuit elements increases due to the increase in the scale of the random logic circuit, the number of scan buses increases, thereby increasing the number of scan-in terminals and scan-out terminals. In addition, the number of macro-in terminals and macro-out terminals increases due to an increase in the number of function macro circuits for improving performance and an increase in an address bus width and a data bus width when the function macro circuits are configured from memories. Therefore, in addition to the normal operation input terminal and output terminal (normal operation I / O), a large number of test input terminals and outputs including a scan-in terminal and a scan-out terminal, and a macro-in terminal and a macro-out terminal. A terminal (test I / O) is required.
As a result, the chip area has increased. Further, with the increase in the speed of the normal operation in the semiconductor integrated circuit, the normal operation I
It is necessary to reduce the signal delay at / O. In order to satisfy the demand for higher speed, it is necessary to set a normal operation I / O that can minimize the delay independently of the test I / O. As a result, the number of I / Os has increased and the chip area has further increased.
【0005】一方、通常動作用I/Oとテスト用I/Oと
の共用を図ればチップ面積の増加は抑制できる。しか
し、この場合には、通常動作時及びテスト時の経路切替
手段と、テスト時におけるスキャンテスト及びマクロテ
ストの経路切替手段とが、入力側と出力側とにおいてそ
れぞれ必要なので、動作の高速化を阻害する要因になっ
ていた。On the other hand, an increase in chip area can be suppressed by sharing the normal operation I / O and the test I / O. However, in this case, the path switching means at the time of normal operation and test, and the path switching means of the scan test and the macro test at the time of testing are required on the input side and the output side, respectively. It was an inhibiting factor.
【0006】本発明は、上記従来の問題を解決するため
に、テスト用I/Oと通常動作用I/Oとを共通化し、
かつ複数のテスト用I/Oを共通化することによって、
チップ面積の増加を抑制するとともに、動作速度の低下
を抑制する半導体集積回路を提供することを目的とす
る。According to the present invention, in order to solve the above-mentioned conventional problems, a test I / O and a normal operation I / O are shared,
And by sharing multiple test I / Os,
An object of the present invention is to provide a semiconductor integrated circuit that suppresses an increase in chip area and a decrease in operation speed.
【0007】[0007]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、互いに接続されたランダム論理回路及
び機能マクロ回路と、該ランダム論理回路に対してスキ
ャンテストを実行し、かつ該機能マクロ回路に対してマ
クロテストを実行するためのテストユニットとを有する
半導体集積回路を、該テストユニットは、受け取ったマ
クロテストモード信号に応じて、機能マクロ回路から受
け取ったマクロテスト出力信号若しくはランダム論理回
路から受け取った第1の通常出力信号を外部へ供給し、
又はそれぞれ外部から受け取ったスキャンテスト用入力
信号と第1の通常入力信号とをランダム論理回路へそれ
ぞれ供給するための第1の双方向I/Oモジュールと、
受け取ったスキャンテストモード信号に応じて、それぞ
れ該ランダム論理回路から受け取ったスキャンテスト出
力信号若しくは第2の通常出力信号を外部へ供給し、又
はそれぞれ外部から受け取ったマクロテスト入力信号を
機能マクロ回路へ、かつ第2の通常入力信号をランダム
論理回路へそれぞれ供給するための第2の双方向I/O
モジュールとを備えた構成としたものである。In order to achieve the above object, the present invention provides a random logic circuit and a functional macro circuit connected to each other, a scan test performed on the random logic circuit, and A semiconductor integrated circuit having a test unit for performing a macro test on the functional macro circuit, the test unit being adapted to receive the macro test output signal or the random Supplying the first normal output signal received from the logic circuit to the outside,
Or a first bidirectional I / O module for respectively supplying a scan test input signal and a first normal input signal received from outside to a random logic circuit,
According to the received scan test mode signal, the scan test output signal or the second normal output signal received from the random logic circuit is supplied to the outside, or the macro test input signal received from the outside is sent to the functional macro circuit. And a second bidirectional I / O for supplying a second normal input signal to the random logic circuit, respectively.
And a module.
【0008】この構成によれば、第1及び第2の双方向
I/Oモジュールが、それぞれ受け取ったマクロテスト
モード信号とスキャンテストモード信号とに基づいて通
常動作とマクロテストとスキャンテストとのそれぞれに
おいて信号経路を確保する。According to this configuration, the first and second bidirectional I / O modules perform normal operation, macro test and scan test respectively based on the received macro test mode signal and scan test mode signal. To secure a signal path.
【0009】[0009]
(第1の実施形態)図1は、本発明の第1の実施形態に
係る半導体集積回路の構成を示す回路図である。図1に
おいて、第1の双方向I/Oモジュール15と第2の双
方向I/Oモジュール35とは、併せてテストユニット
を構成する。第1の双方向I/Oモジュール15は、第
1の双方向ドライバ10と第1の選択モジュール20と
から構成される。第1の双方向ドライバ10は、入力バ
ッファ11と出力バッファ12とから構成される。第1
の選択モジュール20は、第1のセレクタ21と第2の
セレクタ22とバッファ23とから構成される。入力バ
ッファ11は、シリアル信号S1を外部から受け取り、
かつ、スキャンテスト入力信号STIと第1の通常入力
信号NI1とを供給するためのバッファである。出力バ
ッファ12は、第1のセレクタ21から受け取った転送
制御信号が“H”である場合には、第2のセレクタ22
から受け取った信号よりなるシリアル信号S1を外部へ
供給するためのバッファである。第1のセレクタ21
は、受け取ったテストモード信号TESTに応じて、そ
れぞれ受け取ったマクロテストモード信号MTEST又
は第1の通常制御信号S10のいずれかを選択して、か
つ、該選択された信号よりなる転送制御信号を出力バッ
ファ12の転送方向制御端子へ供給するための選択回路
である。第2のセレクタ22は、受け取ったテストモー
ド信号TESTに応じて、それぞれ受け取ったマクロテ
スト出力信号MTO又は第1の通常出力信号NO1のい
ずれかを選択して、該選択された信号を出力バッファ1
2の入力端子へ供給するための選択回路である。バッフ
ァ23は、入力バッファ11から受け取った信号よりな
るスキャンテスト入力信号STIを供給するためのバッ
ファである。(First Embodiment) FIG. 1 is a circuit diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. In FIG. 1, the first bidirectional I / O module 15 and the second bidirectional I / O module 35 together form a test unit. The first bidirectional I / O module 15 includes a first bidirectional driver 10 and a first selection module 20. The first bidirectional driver 10 includes an input buffer 11 and an output buffer 12. First
The selection module 20 includes a first selector 21, a second selector 22, and a buffer 23. The input buffer 11 receives the serial signal S1 from the outside,
Further, it is a buffer for supplying the scan test input signal STI and the first normal input signal NI1. When the transfer control signal received from the first selector 21 is “H”, the output buffer 12
This is a buffer for supplying a serial signal S1 composed of a signal received from the external device to the outside. First selector 21
Selects either the received macro test mode signal MTEST or the first normal control signal S10 in response to the received test mode signal TEST, and outputs a transfer control signal composed of the selected signal. This is a selection circuit for supplying to the transfer direction control terminal of the buffer 12. The second selector 22 selects either the received macro test output signal MTO or the first normal output signal NO1 according to the received test mode signal TEST, and outputs the selected signal to the output buffer 1.
2 is a selection circuit for supplying to the two input terminals. The buffer 23 is a buffer for supplying a scan test input signal STI composed of a signal received from the input buffer 11.
【0010】第2の双方向I/Oモジュール35は、第
2の双方向ドライバ30と第2の選択モジュール40と
から構成される。第2の双方向ドライバ30は、入力バ
ッファ31と出力バッファ32とから構成される。第2
の選択モジュール40は、第3のセレクタ41と第4の
セレクタ42とバッファ43とから構成される。入力バ
ッファ31は、シリアル信号S2を外部から受け取り、
かつ、マクロテスト入力信号MTIと第2の通常入力信
号NI2とを供給するためのバッファである。出力バッ
ファ32は、第3のセレクタ41から受け取った転送制
御信号が“H”である場合には、第4のセレクタ42か
ら受け取った信号よりなるシリアル信号S2を外部へ供
給するためのバッファである。第3のセレクタ41は、
受け取ったテストモード信号TESTに応じて、それぞ
れ受け取ったスキャンテストモード信号STEST又は
第2の通常制御信号S20のいずれかを選択して、か
つ、該選択された信号よりなる転送制御信号を出力バッ
ファ32の転送方向制御端子へ供給するための選択回路
である。第4のセレクタ42は、受け取ったテストモー
ド信号TESTに応じて、それぞれ受け取ったスキャン
テスト出力信号STO又は第2の通常出力信号NO2の
いずれかを選択して、該選択された信号を出力バッファ
32の入力端子へ供給するための選択回路である。バッ
ファ43は、入力バッファ31から受け取った信号より
なるマクロテスト入力信号MTIを供給するためのバッ
ファである。[0010] The second bidirectional I / O module 35 includes a second bidirectional driver 30 and a second selection module 40. The second bidirectional driver 30 includes an input buffer 31 and an output buffer 32. Second
The selection module 40 includes a third selector 41, a fourth selector 42, and a buffer 43. The input buffer 31 receives the serial signal S2 from the outside,
Further, it is a buffer for supplying the macro test input signal MTI and the second normal input signal NI2. The output buffer 32 is a buffer for supplying the serial signal S2 composed of the signal received from the fourth selector 42 to the outside when the transfer control signal received from the third selector 41 is “H”. . The third selector 41
In response to the received test mode signal TEST, either the received scan test mode signal STEST or the second normal control signal S20 is selected, and a transfer control signal composed of the selected signal is output to the output buffer 32. Is a selection circuit for supplying to the transfer direction control terminal. The fourth selector 42 selects one of the received scan test output signal STO and the second normal output signal NO2 in accordance with the received test mode signal TEST, and outputs the selected signal to the output buffer 32. Is a selection circuit for supplying the signal to the input terminal. The buffer 43 is a buffer for supplying a macro test input signal MTI composed of a signal received from the input buffer 31.
【0011】機能モジュール50は、ランダム論理回路
53と、例えばメモリである機能マクロ回路54とから
構成される、テストの対象となる回路ユニットである。
ランダム論理回路53は、それぞれスキャンテストの対
象となる、順序回路51と組み合わせ回路52とから構
成される。順序回路51は、スキャンテスト時におい
て、バッファ23から受け取ったスキャンテスト入力信
号STIに基づくパラレル信号を組み合わせ回路52へ
供給し、第4のセレクタ42へスキャンテスト出力信号
STOを供給し、かつ通常動作時には組み合わせ回路5
2との間で信号を入出力するための回路である。機能マ
クロ回路54は、マクロテスト時において、バッファ4
3からマクロテスト入力信号MTIを受け取り、第2の
セレクタ22へマクロテスト出力信号MTOを供給し、
かつ通常動作時には組み合わせ回路52との間で信号を
入出力するための回路である。組み合わせ回路52は、
スキャンテスト時において、順序回路51を介してスキ
ャンテスト入力信号STIに基づくパラレル信号を受け
取り、かつ該順序回路51へ動作結果であるパラレル信
号を供給するための回路である。また、組み合わせ回路
52は、通常動作時には、バッファ11から第1の通常
入力信号NI1を、バッファ31から第2の通常入力信
号NI2をそれぞれ受け取り、かつ、第1の通常出力信
号NO1と第2の通常出力信号NO2とをそれぞれ供給
する。The functional module 50 is a circuit unit to be tested, comprising a random logic circuit 53 and a functional macro circuit 54, for example, a memory.
The random logic circuit 53 includes a sequential circuit 51 and a combinational circuit 52, each of which is subjected to a scan test. The sequential circuit 51 supplies a parallel signal based on the scan test input signal STI received from the buffer 23 to the combination circuit 52 at the time of the scan test, supplies the scan test output signal STO to the fourth selector 42, and performs a normal operation. Sometimes combinational circuit 5
2 is a circuit for inputting / outputting a signal to / from the CPU 2. The function macro circuit 54 controls the buffer 4 during the macro test.
3 and supplies a macro test output signal MTO to the second selector 22;
In addition, it is a circuit for inputting and outputting signals to and from the combinational circuit 52 during normal operation. The combination circuit 52
A circuit for receiving a parallel signal based on the scan test input signal STI via the sequential circuit 51 and supplying a parallel signal as an operation result to the sequential circuit 51 during the scan test. In the normal operation, the combination circuit 52 receives the first normal input signal NI1 from the buffer 11 and the second normal input signal NI2 from the buffer 31, respectively, and combines the first normal output signal NO1 with the second normal input signal NO1. And a normal output signal NO2.
【0012】テスト信号選択モジュール65は、ORゲ
ート60とバッファ61,62とから構成される論理回
路である。ORゲート60は、マクロテストモード信号
MTESTとスキャンテストモード信号STESTとを
受け取り、かつテストモード信号TESTを供給するた
めの論理ゲートである。バッファ61,62は、それぞ
れ受け取ったマクロテストモード信号MTESTとスキ
ャンテストモード信号STESTとをそれぞれ供給する
ためのバッファである。The test signal selection module 65 is a logic circuit composed of an OR gate 60 and buffers 61 and 62. The OR gate 60 is a logic gate for receiving the macro test mode signal MTEST and the scan test mode signal STEST and supplying the test mode signal TEST. The buffers 61 and 62 are buffers for respectively supplying the received macro test mode signal MTEST and scan test mode signal STEST.
【0013】図1に示された半導体集積回路の動作を説
明する。スキャンテストを実行する場合には、スキャン
テストモード信号STESTを“H”に、かつマクロテ
ストモード信号MTESTを“L”に設定する。したが
って、テストモード信号TESTは“H”になる。この
ことによって、第1のセレクタ21は出力バッファ12
の転送方向制御端子へ“L”よりなるマクロテストモー
ド信号MTESTを供給し、かつ、第2のセレクタ22
は出力バッファ12の入力端子へマクロテスト出力信号
MTOを供給する。該出力バッファ12は、転送方向制
御信号として受け取ったマクロテストモード信号MTE
STが“L”なので、受け取ったマクロテスト出力信号
MTOを外部へ供給しない。この場合には、入力バッフ
ァ11が外部から受け取ったシリアル信号S1を供給す
る。バッファ23は、該供給されたシリアル信号S1よ
りなるスキャンテスト入力信号STIを、順序回路51
へ供給する。The operation of the semiconductor integrated circuit shown in FIG. 1 will be described. To execute a scan test, the scan test mode signal STEST is set to “H” and the macro test mode signal MTEST is set to “L”. Therefore, test mode signal TEST attains "H". As a result, the first selector 21 sets the output buffer 12
Supplies a macro test mode signal MTEST of "L" to the transfer direction control terminal of the second selector 22.
Supplies the macro test output signal MTO to the input terminal of the output buffer 12. The output buffer 12 receives the macro test mode signal MTE received as the transfer direction control signal.
Since ST is “L”, the received macro test output signal MTO is not supplied to the outside. In this case, the input buffer 11 supplies the serial signal S1 received from the outside. The buffer 23 transmits the scan test input signal STI composed of the supplied serial signal S1 to the sequential circuit 51.
Supply to
【0014】順序回路51は、受け取ったスキャンテス
ト入力信号STIをシフトし、該シフトされた信号より
なるパラレル信号を組み合わせ回路52へ供給する。組
み合わせ回路52は所定の動作を行い、かつ順序回路5
1へ該動作後の出力信号よりなるパラレル信号を供給す
る。順序回路51は、受け取った該パラレル信号をシリ
アル変換し、該変換された信号よりなるスキャンテスト
出力信号STOを第4のセレクタ42へ供給する。テス
トモード信号TESTが“H”なので、該第4のセレク
タ42は出力バッファ32の入力端子へスキャンテスト
出力信号STOを供給し、かつ、第3のセレクタ41は
出力バッファ32の転送方向制御端子へ“H”よりなる
スキャンテストモード信号STESTを供給する。出力
バッファ32は、転送方向制御信号として受け取ったス
キャンテストモード信号STESTが“H”なので、受
け取ったスキャンテスト出力信号STOよりなるシリア
ル信号S2を供給する。スキャンテスト入力信号STI
に基づく所定の期待値とスキャンテスト出力信号STO
とを比較することによって、順序回路51と組み合わせ
回路52との良否を判定することができる。The sequential circuit 51 shifts the received scan test input signal STI and supplies a parallel signal composed of the shifted signal to the combination circuit 52. The combinational circuit 52 performs a predetermined operation, and
1 is supplied with a parallel signal composed of the output signal after the operation. The sequential circuit 51 converts the received parallel signal into a serial signal and supplies a scan test output signal STO including the converted signal to the fourth selector 42. Since the test mode signal TEST is "H", the fourth selector 42 supplies the scan test output signal STO to the input terminal of the output buffer 32, and the third selector 41 supplies the scan test output signal STO to the transfer direction control terminal of the output buffer 32. A scan test mode signal STEST consisting of "H" is supplied. Since the scan test mode signal STEST received as the transfer direction control signal is “H”, the output buffer 32 supplies the serial signal S2 including the received scan test output signal STO. Scan test input signal STI
Expected value and scan test output signal STO based on
Can be determined as good or bad for the sequential circuit 51 and the combinational circuit 52.
【0015】一方、マクロテストを実行する場合には、
マクロテストモード信号MTESTを“H”に、かつス
キャンテストモード信号STESTを“L”に設定す
る。したがって、テストモード信号TESTは“H”に
なる。このことによって、第3のセレクタ41は出力バ
ッファ32の転送方向制御端子へ“L”よりなるスキャ
ンテストモード信号STESTを供給し、かつ、第4の
セレクタ42は出力バッファ32の入力端子へスキャン
テスト出力信号STOを供給する。該出力バッファ32
は、転送方向制御信号として受け取ったスキャンテスト
モード信号STESTが“L”なので、受け取ったスキ
ャンテスト出力信号STOを外部へ供給しない。この場
合には、入力バッファ31が外部から受け取ったシリア
ル信号S2を供給する。バッファ43は、該供給された
シリアル信号S2よりなるマクロテスト入力信号MTI
を機能マクロ回路54へ供給する。機能マクロ回路54
は所定の動作を行い、かつ該動作後の出力信号よりなる
マクロテスト出力信号MTOを第2のセレクタ22へ供
給する。テストモード信号TESTが“H”なので、該
第2のセレクタ22は出力バッファ12の入力端子へマ
クロテスト出力信号MTOを供給し、かつ、第1のセレ
クタ21は出力バッファ12の転送方向制御端子へ
“H”よりなるマクロテストモード信号MTESTを供
給する。出力バッファ12は、転送方向制御信号として
受け取ったマクロテストモード信号MTESTが“H”
なので、受け取ったマクロテスト出力信号MTOよりな
るシリアル信号S1を外部へ供給する。マクロテスト入
力信号MTIに基づく所定の期待値とマクロテスト出力
信号MTOとを比較することによって、機能マクロ回路
54の良否を判定することができる。On the other hand, when executing a macro test,
The macro test mode signal MTEST is set to “H” and the scan test mode signal STEST is set to “L”. Therefore, test mode signal TEST attains "H". As a result, the third selector 41 supplies a scan test mode signal STEST of "L" to the transfer direction control terminal of the output buffer 32, and the fourth selector 42 supplies a scan test signal to the input terminal of the output buffer 32. Provides an output signal STO. The output buffer 32
Since the scan test mode signal STEST received as the transfer direction control signal is "L", the received scan test output signal STO is not supplied to the outside. In this case, the input buffer 31 supplies the serial signal S2 received from the outside. The buffer 43 includes a macro test input signal MTI composed of the supplied serial signal S2.
Is supplied to the function macro circuit 54. Function macro circuit 54
Performs a predetermined operation, and supplies a macro test output signal MTO including an output signal after the operation to the second selector 22. Since the test mode signal TEST is "H", the second selector 22 supplies the macro test output signal MTO to the input terminal of the output buffer 12, and the first selector 21 supplies the macro test output signal MTO to the transfer direction control terminal of the output buffer 12. A macro test mode signal MTEST consisting of "H" is supplied. The output buffer 12 sets the macro test mode signal MTEST received as the transfer direction control signal to “H”.
Therefore, the serial signal S1 including the received macro test output signal MTO is supplied to the outside. By comparing a predetermined expected value based on the macro test input signal MTI with the macro test output signal MTO, the quality of the functional macro circuit 54 can be determined.
【0016】通常動作を実行する場合には、マクロテス
トモード信号MTESTとスキャンテストモード信号S
TESTとをいずれも“L”に設定する。したがって、
テストモード信号TESTは“L”になる。この場合に
は、第1のセレクタ21は、受け取った第1の通常制御
信号S10を出力バッファ12の転送方向制御端子へ供
給する。第1の双方向ドライバ10は、出力バッファ1
2が第1のセレクタ21を介して受け取った第1の通常
制御信号S10が“L”の場合には、外部から受け取っ
たシリアル信号S1よりなる第1の通常入力信号NI1
を組み合わせ回路52へ供給する。組み合わせ回路52
は、該受け取った第1の通常入力信号NI1に対して所
定の処理を実行し、かつ、機能マクロ回路54との間で
必要に応じて信号を入出力する。第1の双方向ドライバ
10は、出力バッファ12が第1のセレクタ21を介し
て受け取った第1の通常制御信号S10が“H”の場合
には、第2のセレクタ22を介して組み合わせ回路52
から受け取った第1の通常出力信号NO1を外部へ供給
する。When performing a normal operation, the macro test mode signal MTEST and the scan test mode signal S
TEST is set to “L”. Therefore,
The test mode signal TEST becomes "L". In this case, the first selector 21 supplies the received first normal control signal S10 to the transfer direction control terminal of the output buffer 12. The first bidirectional driver 10 includes the output buffer 1
2 is "L" when the first normal control signal S10 received via the first selector 21 is the first normal input signal NI1 composed of the serial signal S1 received from the outside.
Is supplied to the combination circuit 52. Combination circuit 52
Performs predetermined processing on the received first normal input signal NI1, and inputs / outputs a signal to / from the function macro circuit 54 as needed. When the first normal control signal S 10 received by the output buffer 12 via the first selector 21 is “H”, the first bidirectional driver 10 outputs the combinational circuit 52 via the second selector 22.
Supplies the first normal output signal NO1 received from the outside.
【0017】また、第3のセレクタ41は、受け取った
第2の通常制御信号S20を出力バッファ32の転送方
向制御端子へ供給する。第2の双方向ドライバ30は、
出力バッファ32が第3のセレクタ41を介して受け取
った第2の通常制御信号S20が“L”の場合には、外
部から受け取ったシリアル信号S2よりなる第2の通常
入力信号NI2を組み合わせ回路52へ供給する。第2
の双方向ドライバ30は、出力バッファ32が第3のセ
レクタ41を介して受け取った第2の通常制御信号S2
0が“H”の場合には、第4のセレクタ42を介して組
み合わせ回路52から受け取った第2の通常出力信号N
O2を外部へ供給する。The third selector 41 supplies the received second normal control signal S20 to the transfer direction control terminal of the output buffer 32. The second bidirectional driver 30
When the second normal control signal S20 received by the output buffer 32 via the third selector 41 is "L", the second normal input signal NI2 composed of the serial signal S2 received from the outside is combined with the combination circuit 52. Supply to Second
Of the second normal control signal S2 received by the output buffer 32 via the third selector 41.
When 0 is “H”, the second normal output signal N received from the combinational circuit 52 through the fourth selector 42 is output.
O2 is supplied to the outside.
【0018】以上説明したように、本実施形態によれ
ば、第1の双方向I/Oモジュール15と第2の双方向
I/Oモジュール35とからなるテストユニットが、ス
キャンテストとマクロテストと通常動作とのそれぞれの
場合において必要な信号の経路を確保する。したがっ
て、通常動作用I/Oとテスト用I/Oとを共通化する
ことによって、チップ面積の増加を抑制して半導体集積
回路のレイアウト設計を行うことができる。また、通常
入力信号と通常出力信号との経路において1個のセレク
タしか経由していないので、動作速度の低下を抑制でき
る。As described above, according to the present embodiment, the test unit including the first bidirectional I / O module 15 and the second bidirectional I / O module 35 performs the scan test and the macro test. In each case of the normal operation, a necessary signal path is secured. Therefore, by sharing the normal operation I / O and the test I / O, the layout design of the semiconductor integrated circuit can be performed while suppressing an increase in the chip area. Further, since only one selector passes through the path between the normal input signal and the normal output signal, a decrease in the operation speed can be suppressed.
【0019】(第2の実施形態)図2は、本発明の第2
の実施形態に係る半導体集積回路を示すブロック図であ
る。図2において、第1の実施形態と同一の構成要素に
対しては図1における符号と同一の符号を付して、その
説明を省略する。図2において、第1の双方向ドライバ
10,第2の双方向ドライバ30,…は、双方向ドライ
バブロック100を構成する。第1の選択モジュール2
0,第2の選択モジュール40,…は、選択ブロック2
00を構成する。機能モジュール50,…からなる1個
又は複数の機能モジュールは、機能ブロック500を構
成する。第1の双方向ドライバ10と第1の選択モジュ
ール20とから構成される第1の双方向I/Oモジュー
ル15,第2の双方向ドライバ30と第2の選択モジュ
ール40とから構成される第2の双方向I/Oモジュー
ル35,…は、定形化された1個のテストモジュールを
それぞれ構成する。該定形化された各テストモジュール
は、同一の回路構成を有する。したがって、2個の双方
向I/Oモジュールから構成されたテストユニットを半
導体集積回路のチップ周辺へそれぞれ配置することによ
り、同一の回路構成を有するテストモジュールが該チッ
プ周辺へそれぞれ配置される。機能モジュール500を
構成する機能ユニット50のそれぞれに対して、配置さ
れたテストユニットを適宜割り当てることによって、半
導体集積回路のレイアウト設計を行う。具体的には、テ
ストに使用するための、ランダム論理回路53の入力信
号と機能マクロ回路54の出力信号とを、かつ、該ラン
ダム論理回路53の出力信号と該機能マクロ回路54の
入力信号とをそれぞれ1対にして、該対を配置されたテ
ストモジュールにそれぞれ割り当てる。図2において
は、ランダム論理回路53のスキャンテスト入力信号S
TIと機能マクロ回路54のマクロテスト出力信号MT
Oとを第1の双方向I/Oモジュール15へ、かつ、ラ
ンダム論理回路53のスキャンテスト出力信号STOと
機能マクロ回路54のマクロテスト入力信号MTIとを
第2の双方向I/Oモジュール35へそれぞれ割り当て
る。テストモジュールが余る場合には、図2に示される
ように、双方向ドライバと選択モジュールとが配置され
るべき領域にこれらを配置せず、回路非生成領域70,
80にする。したがって、定形化されたテストユニット
を予めチップ周辺に配置することによって、スキャンテ
ストとマクロテストと通常動作とのいずれの場合にも対
応できるように、該配置されたテストユニットに機能モ
ジュール500が有する各機能ユニットのテスト入出力
信号を割り当てることができる。(Second Embodiment) FIG. 2 shows a second embodiment of the present invention.
FIG. 3 is a block diagram illustrating a semiconductor integrated circuit according to an embodiment. 2, the same components as those in the first embodiment are denoted by the same reference numerals as those in FIG. 1, and description thereof will be omitted. 2, a first bidirectional driver 10, a second bidirectional driver 30,... Constitute a bidirectional driver block 100. First selection module 2
0, the second selection module 40,...
00. One or more functional modules including the functional modules 50,... Constitute a functional block 500. A first bidirectional I / O module 15 composed of a first bidirectional driver 10 and a first selection module 20, and a second bidirectional driver 30 composed of a second bidirectional driver 30 and a second selection module 40. The two bidirectional I / O modules 35,... Each constitute one standardized test module. Each of the stylized test modules has the same circuit configuration. Therefore, by arranging a test unit composed of two bidirectional I / O modules around a chip of a semiconductor integrated circuit, test modules having the same circuit configuration are respectively arranged around the chip. The layout design of the semiconductor integrated circuit is performed by appropriately assigning the arranged test units to each of the functional units 50 constituting the functional module 500. Specifically, the input signal of the random logic circuit 53 and the output signal of the function macro circuit 54 for use in the test, and the output signal of the random logic circuit 53 and the input signal of the function macro circuit 54 are Are assigned as a pair, and the pair is assigned to each of the arranged test modules. In FIG. 2, the scan test input signal S of the random logic circuit 53 is shown.
TI and macro test output signal MT of function macro circuit 54
O to the first bidirectional I / O module 15, and the scan test output signal STO of the random logic circuit 53 and the macro test input signal MTI of the function macro circuit 54 to the second bidirectional I / O module 35. Respectively. If there are more test modules, as shown in FIG.
Set to 80. Therefore, by arranging a standardized test unit around the chip in advance, the function module 500 is provided in the arranged test unit so that it can cope with any of the scan test, the macro test, and the normal operation. Test input / output signals for each functional unit can be assigned.
【0020】図3は、本実施形態に係る半導体集積回路
が有する双方向I/Oモジュールの変形例を示す回路図
である。機能ユニットの構成によって、スキャンテスト
とマクロテストとにおけるバスのビット幅が異なる場合
がある。この場合においても、スキャンテストとマクロ
テストとの対象回路からそれぞれ選択したテスト入力信
号とテスト出力信号とを1対にして、該対を1個のテス
トモジュールにそれぞれ割り当てる。その結果残った対
象回路がそれぞれ有するテスト入力信号とテスト出力信
号との組み合わせを、それぞれ1個のテストユニットに
割り当てる。図3は、スキャンテストに使用するテスト
信号、すなわちスキャンテスト入力信号とスキャンテス
ト出力信号との組み合わせが1組残った場合を示す。こ
の場合には、第1の選択モジュール20において、本来
マクロテストに使用するテスト信号を接続する端子、す
なわち、第1のセレクタ21の入力端子S,入力端子1
と、第2のセレクタ22の入力端子S,入力端子1とを
すべてグランドへ接続する。したがって、第1の双方向
I/Oモジュール15は、第1の通常制御信号S10が
“L”の場合には、第1の通常入力信号NI1を組み合
わせ回路52へ供給し、かつスキャンテスト入力信号S
TIを図示されていない第2の双方向I/Oモジュール
へ供給する。また、第1の双方向I/Oモジュール15
は、第1の通常制御信号S10が“H”の場合には、第
1の通常出力信号NO1を外部へ出力する。図示されて
いない第2の双方向I/Oモジュールにおいては、各セ
レクタへ供給されたテストモード信号がスキャンテスト
と通常動作とを切り替える。このことによって、組み合
わせ回路52に対するスキャンテストが実行可能にな
る。FIG. 3 is a circuit diagram showing a modification of the bidirectional I / O module included in the semiconductor integrated circuit according to the present embodiment. Depending on the configuration of the functional unit, the bit width of the bus may differ between the scan test and the macro test. Also in this case, a test input signal and a test output signal respectively selected from the target circuits of the scan test and the macro test are paired, and the pair is assigned to one test module. The combination of the test input signal and the test output signal of each of the remaining target circuits is assigned to one test unit. FIG. 3 shows a case where one set of test signals used for the scan test, that is, one combination of the scan test input signal and the scan test output signal remains. In this case, in the first selection module 20, terminals to which test signals originally used for the macro test are connected, that is, the input terminal S and the input terminal 1 of the first selector 21
And the input terminals S and 1 of the second selector 22 are all connected to the ground. Therefore, when the first normal control signal S10 is “L”, the first bidirectional I / O module 15 supplies the first normal input signal NI1 to the combinational circuit 52 and outputs the scan test input signal NI1. S
Supply the TI to a second bidirectional I / O module, not shown. Further, the first bidirectional I / O module 15
Outputs the first normal output signal NO1 to the outside when the first normal control signal S10 is "H". In a second bidirectional I / O module (not shown), a test mode signal supplied to each selector switches between a scan test and a normal operation. This makes it possible to execute a scan test on the combinational circuit 52.
【0021】以上説明したように、本実施形態によれ
ば、スキャンテストとマクロテストと通常動作とのそれ
ぞれの場合において必要な信号の経路を確保するため
の、2個のテストモジュールから構成される定形化され
たテストユニットをチップ周辺に予め配置する。このこ
とによって、機能ユニット50の数に応じてその都度該
テストユニットをレイアウト設計することなく、半導体
集積回路のレイアウト設計を行うことができる。また、
スキャンテストとマクロテストとにおけるバスのビット
幅が異なる場合においても、予め形成したテストモジュ
ールに対する配線の接続処理によって、該テストモジュ
ールを使用して半導体集積回路のレイアウト設計を行う
ことができる。したがって、通常動作用I/Oとテスト
用I/Oとを共通化し、かつ、定形化されたテストユニ
ットを使用して、チップ面積を増加させることなく半導
体集積回路のレイアウト設計を容易に行うことができ
る。As described above, according to the present embodiment, two test modules are provided to secure necessary signal paths in each of the scan test, the macro test, and the normal operation. A standardized test unit is arranged in advance around a chip. Thus, the layout design of the semiconductor integrated circuit can be performed without designing the test unit in accordance with the number of the functional units 50 each time. Also,
Even when the bit width of the bus differs between the scan test and the macro test, the layout design of the semiconductor integrated circuit can be performed using the test module by connecting the wiring to the test module formed in advance. Therefore, the normal operation I / O and the test I / O are shared, and the layout design of the semiconductor integrated circuit is easily performed without increasing the chip area by using a standardized test unit. Can be.
【0022】なお、以上説明した各実施形態においては
機能マクロ回路54をメモリとしたが、これに限らず特
定の機能を有する回路、例えばDAC(Digital-to-Ana
logConverter )等でもよい。In each of the embodiments described above, the function macro circuit 54 is a memory. However, the present invention is not limited to this, and a circuit having a specific function, such as a DAC (Digital-to-Ana
logConverter).
【0023】[0023]
【発明の効果】本発明によれば、第1の双方向I/Oモ
ジュールと第2の双方向I/Oモジュールとからなるテ
ストユニットが、スキャンテストとマクロテストとのそ
れぞれの場合において必要な信号の経路を排他的に確保
し、かつ、通常動作の場合における信号の経路を、最少
のセレクタを介する経路に確保する。このことによっ
て、複数のテストに関するテスト用I/Oと通常動作用
I/Oとを共通化するのでチップ面積の増加を抑制で
き、かつ、通常動作時における信号の遅延を低減するの
で動作速度の低下を抑制できる。According to the present invention, a test unit including a first bidirectional I / O module and a second bidirectional I / O module is required in each of a scan test and a macro test. The signal path is exclusively reserved, and the signal path in the case of the normal operation is reserved as the path through the least number of selectors. As a result, the test I / O for a plurality of tests and the normal operation I / O are shared, so that an increase in the chip area can be suppressed, and the signal delay during the normal operation is reduced. Reduction can be suppressed.
【0024】また、第1の双方向I/Oモジュールと第
2の双方向I/Oモジュールとからなる定形化されたテ
ストユニットをチップ周辺に予め配置する。このことに
よって、テストユニットを含んだレイアウト設計を容易
に実行できる。Further, a standardized test unit including a first bidirectional I / O module and a second bidirectional I / O module is previously arranged around a chip. This makes it possible to easily execute a layout design including a test unit.
【図1】本発明の第1の実施形態に係る半導体集積回路
の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図2】本発明の第2の実施形態に係る半導体集積回路
のチップの構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a chip of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図3】本発明の第2の実施形態に係る半導体集積回路
が有する双方向I/Oモジュールの変形例を示す回路図
である。FIG. 3 is a circuit diagram showing a modification of the bidirectional I / O module included in the semiconductor integrated circuit according to the second embodiment of the present invention.
10 第1の双方向ドライバ 15 第1の双方向I/Oモジュール 20 第1の選択モジュール 21 第1のセレクタ 22 第2のセレクタ 30 第2の双方向ドライバ 35 第2の双方向I/Oモジュール 40 第2の選択モジュール 41 第3のセレクタ 42 第4のセレクタ 51 順序回路 52 組み合わせ回路 53 ランダム論理回路 54 機能マクロ回路 60 ORゲート(論理ゲート) MTEST マクロテストモード信号 MTI マクロテスト入力信号 MTO マクロテスト出力信号 NI1 第1の通常入力信号 NI2 第2の通常入力信号 NO1 第1の通常出力信号 NO2 第2の通常出力信号 S10 第1の通常制御信号 S20 第2の通常制御信号 STEST スキャンテストモード信号 STI スキャンテスト入力信号 STO スキャンテスト出力信号 TEST テストモード信号 Reference Signs List 10 first bidirectional driver 15 first bidirectional I / O module 20 first selection module 21 first selector 22 second selector 30 second bidirectional driver 35 second bidirectional I / O module 40 second selection module 41 third selector 42 fourth selector 51 sequential circuit 52 combination circuit 53 random logic circuit 54 function macro circuit 60 OR gate (logic gate) MTEST macro test mode signal MTI macro test input signal MTO macro test Output signal NI1 First normal input signal NI2 Second normal input signal NO1 First normal output signal NO2 Second normal output signal S10 First normal control signal S20 Second normal control signal STEST Scan test mode signal STI Scan test input signal STO scan Test output signal TEST test mode signal
Claims (6)
機能マクロ回路と、各々外部から受け取ったスキャンテ
ストモード信号に応じて該ランダム論理回路に対してス
キャンテストを実行し、かつマクロテストモード信号に
応じて該機能マクロ回路に対してマクロテストを実行す
るためのテストユニットとを有する半導体集積回路であ
って、該テストユニットは、 前記受け取ったマクロテストモード信号に応じて、前記
機能マクロ回路から受け取ったマクロテスト出力信号を
外部へ供給し、又は外部から受け取ったスキャンテスト
入力信号を前記ランダム論理回路へ供給するための第1
の双方向I/Oモジュールと、 外部から受け取ったマクロテスト入力信号を前記機能マ
クロ回路へ供給し、又は前記受け取ったスキャンテスト
モード信号に応じて、前記ランダム論理回路から受け取
ったスキャンテスト出力信号を外部へ供給するための第
2の双方向I/Oモジュールとを備えたことを特徴とす
る半導体集積回路。A scan test is performed on a random logic circuit and a function macro circuit connected to each other, and a scan test mode signal received from the outside, respectively, and a scan test is performed on the random logic circuit. A test unit for performing a macro test on the functional macro circuit, wherein the test unit receives from the functional macro circuit in response to the received macro test mode signal. A first circuit for supplying a macro test output signal to the outside or a scan test input signal received from the outside to the random logic circuit;
A macro test input signal supplied from outside to the functional macro circuit, or the received scan test
A second bidirectional I / O module for externally supplying a scan test output signal received from the random logic circuit in response to a mode signal .
て、 前記第1の双方向I/Oモジュールは、 受け取ったテストモード信号に応じて、各々受け取った
第1の通常制御信号又は前記マクロテストモード信号の
うちいずれかを選択し、かつ該選択された信号を供給す
るための第1のセレクタと、 受け取った前記テストモード信号に応じて、各々受け取
った前記マクロテスト出力信号又は第1の通常出力信号
のうちいずれかを選択し、かつ該選択された信号を供給
するための第2のセレクタと、 前記スキャンテスト入力信号を前記ランダム論理回路へ
供給し、かつ、前記第1のセレクタから前記マクロテス
トモード信号を受け取った場合には、前記第2のセレク
タから受け取った前記マクロテスト出力信号を外部へ供
給するための第1の双方向ドライバとを備え、 前記第2の双方向I/Oモジュールは、 受け取った前記テストモード信号に応じて、各々受け取
った第2の通常制御信号又は前記スキャンテストモード
信号のうちいずれかを選択し、かつ該選択された信号を
供給するための第3のセレクタと、 受け取った前記テストモード信号に応じて、各々受け取
った前記スキャンテスト出力信号又は第2の通常出力信
号のうちいずれかを選択し、かつ該選択された信号を供
給するための第4のセレクタと、 前記マクロテスト入力信号を前記機能マクロ回路へ供給
し、かつ、前記第3のセレクタから前記スキャンテスト
モード信号を受け取った場合には、前記第4のセレクタ
から受け取った前記スキャンテスト出力信号を外部へ供
給するための第2の双方向ドライバとを備えたことを特
徴とする半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein said first bidirectional I / O module receives a first normal control signal or said macro, respectively, according to a received test mode signal. A first selector for selecting any of the test mode signals and supplying the selected signal; and a macro test output signal or a first signal, respectively, received according to the received test mode signal. A second selector for selecting one of the normal output signals and supplying the selected signal; and supplying the scan test input signal to the random logic circuit; and When the macro test mode signal is received, the first and second macro test output signals received from the second selector are supplied to the outside. A second bidirectional I / O module, the second bidirectional I / O module selects one of the received second normal control signal and the scan test mode signal in response to the received test mode signal, And a third selector for supplying the selected signal; and selecting one of the received scan test output signal or the second normal output signal according to the received test mode signal, And a fourth selector for supplying the selected signal; and supplying the macro test input signal to the functional macro circuit; and receiving the scan test mode signal from the third selector. And a second bidirectional driver for externally supplying the scan test output signal received from the fourth selector. The semiconductor integrated circuit according to claim.
て、前記ランダム論理回路は、 組み合わせ回路と、 前記組み合わせ回路に対して前記スキャンテスト入力信
号を供給するための順序回路とを備えたことを特徴とす
る半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein the random logic circuit includes a combinational circuit, and a sequential circuit for supplying the scan test input signal to the combinational circuit. A semiconductor integrated circuit characterized by the above-mentioned.
て、 前記機能マクロ回路はメモリを備えたことを特徴とする
半導体集積回路。4. The semiconductor integrated circuit according to claim 1, wherein said function macro circuit includes a memory.
て、前記テストユニットは、 前記スキャンテストモード信号と前記マクロテストモー
ド信号とに基づいて前記テストモード信号を供給するた
めの論理ゲートを更に備えたことを特徴とする半導体集
積回路。5. The semiconductor integrated circuit according to claim 2, wherein said test unit further comprises a logic gate for supplying said test mode signal based on said scan test mode signal and said macro test mode signal. A semiconductor integrated circuit, comprising:
て、 前記テストユニットは前記半導体集積回路のチップ周辺
に配置されたことを特徴とする半導体集積回路。6. The semiconductor integrated circuit according to claim 2, wherein said test unit is arranged around a chip of said semiconductor integrated circuit.
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