JP3203681B2 - Vertical synchronization processing circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、例えばノンインターレ
ース表示の行われるモニタ受像機に使用される垂直同期
処理回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical synchronization processing circuit used for a monitor receiver for performing non-interlaced display, for example.

【０００２】[0002]

【従来の技術】例えばモニタ受像機において、テレテキ
スト等の文字多重信号の表示を行う場合には、インター
レース処理に伴う文字の振れ等を無くすため、ノンイン
ターレース処理が行われる。その場合に従来は、例えば
以下のような装置が用いられていた。2. Description of the Related Art For example, when a character multiplexed signal such as a teletext is displayed on a monitor receiver, non-interlace processing is performed in order to eliminate the fluctuation of characters due to the interlace processing. In that case, conventionally, for example, the following devices have been used.

【０００３】すなわち図５において、入力端子５１から
の映像信号は映像回路５２に供給される。それと共に入
力端子５１からの映像信号がスイッチ５３を介して同期
分離回路５４に供給され、ここで分離された水平及び垂
直の同期信号が同期処理回路５５に供給される。そして
この同期処理回路５５にて垂直及び水平の偏向信号が形
成されて、通常の映像信号の表示が行われる。That is, in FIG. 5, a video signal from an input terminal 51 is supplied to a video circuit 52. At the same time, the video signal from the input terminal 51 is supplied to the synchronization separation circuit 54 via the switch 53, and the separated horizontal and vertical synchronization signals are supplied to the synchronization processing circuit 55. Then, vertical and horizontal deflection signals are formed by the synchronization processing circuit 55, and a normal video signal is displayed.

【０００４】これに対して文字表示を行う場合には、入
力端子５１からの映像信号が文字多重信号処理部５６に
供給されると共に、同期発生回路５７からのノンインタ
ーレースの水平及び垂直の同期信号が文字多重信号処理
部５６に供給される。そしてこの文字多重信号処理部５
６にて文字表示信号が形成されると共に、スイッチ５３
が切換られ、同期発生回路５７からの同期信号が同期分
離回路５４に供給される。これによって同期処理回路５
５ではノンインターレースの偏向信号が形成されて、ノ
ンインターレースの文字表示信号の表示が行われる。On the other hand, when performing character display, a video signal from an input terminal 51 is supplied to a character multiplexed signal processing unit 56, and a non-interlaced horizontal and vertical synchronization signal from a synchronization generation circuit 57 is supplied. Is supplied to the character multiplexed signal processing unit 56. And this character multiplex signal processing unit 5
A character display signal is formed at 6 and a switch 53
Are switched, and the synchronization signal from the synchronization generation circuit 57 is supplied to the synchronization separation circuit 54. Thereby, the synchronization processing circuit 5
In No. 5, a non-interlaced deflection signal is formed, and a non-interlaced character display signal is displayed.

【０００５】ところがこの装置において、文字多重信号
処理部５６の同期発生回路５７からの同期信号はノンイ
ンターレース表示を行うために、１垂直期間が水平同期
信号の周期の整数倍で構成され、例えば垂直周波数が６
０Ｈｚのシステムでは１垂直期間が２６３水平周期、垂
直周波数が５０Ｈｚのシステムでは１垂直期間が３１３
水平周期で構成されるようになっている。However, in this apparatus, the synchronization signal from the synchronization generation circuit 57 of the character multiplexed signal processing section 56 has one vertical period constituted by an integral multiple of the period of the horizontal synchronization signal in order to perform non-interlaced display. Frequency 6
In a 0 Hz system, one vertical period is 263 horizontal periods, and in a system with a vertical frequency of 50 Hz, one vertical period is 313.
It consists of a horizontal cycle.

【０００６】このため従来の装置では、元の映像信号の
同期信号に対して垂直同期信号の位相がずれて行くこと
になり、垂直偏向の鋸歯状波は図６に示すように通常は
破線のようであるものが、ノンインターレースでは実線
のようになってしまう。従って文字表示から通常の映像
表示に切換てノンインターレース処理を解除した際に垂
直偏向信号が不連続になり、垂直ジッターや画流れを生
じてしまっていた。For this reason, in the conventional apparatus, the phase of the vertical synchronizing signal is shifted with respect to the synchronizing signal of the original video signal, and the sawtooth wave of the vertical deflection usually has a broken line as shown in FIG. What appears to be a solid line in non-interlace. Therefore, when non-interlace processing is canceled by switching from character display to normal video display, the vertical deflection signal becomes discontinuous, causing vertical jitter and image flow.

【０００７】[0007]

【発明が解決しようとする課題】解決しようとする問題
点は、文字表示から通常の映像表示に切換てノンインタ
ーレース処理を解除した際に垂直偏向信号が不連続にな
り、垂直ジッターや画流れを生じてしまうというもので
ある。The problem to be solved is that the vertical deflection signal becomes discontinuous when the display is switched from the character display to the normal video display and the non-interlace processing is canceled, and the vertical jitter and the image flow are reduced. It will happen.

【０００８】[0008]

【課題を解決するための手段】本発明は、供給される映
像信号に含まれる垂直同期信号が検出された場合には、
垂直同期信号に同期したタイミングパルスを発生させ、
また、垂直同期信号が検出されない場合には、欠落した
垂直同期信号が補間されたタイミングパルスを発生させ
るための垂直同期処理回路において、上記垂直同期処理
回路を、上記映像信号の垂直同期信号の周期が所定のも
のであると判断される標準モードか、上記映像信号の垂
直同期信号の周期が所定のものでないと判断される非標
準モードか、無信号であると判断される無信号モード
か、あるいは、映像信号がノンインターレース信号のい
ずれかの動作モードで動作させるために、垂直周期で計
数値が初期値にセットされると共に上記垂直同期処理回
路の動作モードが上記非標準モードとされた後に、水平
周波数の整数倍の周波数の周期で繰り返し起動されるソ
フトウェアであって、少なくとも上記映像信号がノンイ
ンターレース信号かインターレース信号かを判別する第
１の手順と、上記映像信号がインターレース信号であっ
て、上記映像信号の垂直同期信号が検出されているか否
かを判別する第２の手順（ステップ〔１〕）と、上記第
２の手順で上記映像信号の垂直同期信号が検出されなか
った場合において、上記垂直同期処理回路の動作モード
が、上記標準モードであるか、上記非標準モードである
か、あるいは、上記無信号モードであるかを判別する第
３の手順（ステップ〔２〕）と、上記第３の手順で上記
垂直同期処理回路の動作モードが標準モードであると判
別された場合において、上記計数値を１垂直周期内にソ
フトウェアが起動される回数に対応する所定の設定値と
比較して、上記計数値が上記所定の設定値以上である場
合には上記計数値をメモリーへ書込んだ後、リセット
し、そうでない場合には上記計数値を一定値づつ増加さ
せた後、メモリーへ書込む第４の手順（ステップ〔３〕
〜〔５〕）と、上記第３の手順で上記垂直同期処理回路
の動作モードが非標準モードであると判別された場合に
おいて、上記計数値を垂直同期信号を検出する期間を示
すウィンドウの上限値と比較して、上記計数値が上記ウ
ィンドウの上限値以上である場合には上記計数値をメモ
リーへ書込んだ後、リセットし、そうでない場合には上
記計数値を一定値づつ増加させた後、メモリーへ書込む
第５の手順（ステップ〔６〕〜〔８〕）と、上記第３の
手順で上記垂直同期処理回路の動作モードが無信号モー
ドであると判別された場合において、上記計数値を上記
所定の設定値と比較して、上記計数値が上記所定の設定
値以上である場合には上記計数値をメモリーへ書込んだ
後、リセットし、そうでない場合には上記計数値を一定
値づつ増加させた後、メモリーへ書込む第６の手順（ス
テップAccording to the present invention, when a vertical synchronizing signal included in a supplied video signal is detected,
Generate a timing pulse synchronized with the vertical synchronization signal,
In the case where the vertical synchronization signal is not detected, the vertical synchronization processing circuit for generating a timing pulse in which the missing vertical synchronization signal is interpolated, the vertical synchronization processing circuit performs the cycle of the vertical synchronization signal of the video signal. Is a standard mode determined to be a predetermined one, a non-standard mode determined that the period of the vertical synchronization signal of the video signal is not the predetermined one, or a no-signal mode determined to be no signal, Alternatively, in order to operate the video signal in one of the operation modes of the non-interlace signal, after the count value is set to the initial value in the vertical cycle and the operation mode of the vertical synchronization processing circuit is set to the non-standard mode, Is software that is repeatedly started at a cycle of a frequency that is an integral multiple of the horizontal frequency, and at least the video signal is a non-interlace signal. A first procedure for determining whether or not the video signal is an interlace signal, and a second procedure for determining whether or not the video signal is an interlace signal and a vertical synchronization signal of the video signal has been detected (step [1]). And when the vertical synchronization signal of the video signal is not detected in the second procedure, whether the operation mode of the vertical synchronization processing circuit is the standard mode, the non-standard mode, or In a third procedure (step [2]) for determining whether the operation mode is the non-signal mode, and when the operation mode of the vertical synchronization processing circuit is determined to be the standard mode in the third procedure, The numerical value is compared with a predetermined set value corresponding to the number of times the software is activated within one vertical cycle, and when the counted value is equal to or larger than the predetermined set value, the counted value is written to the memory. After reset, after increasing a constant value increments the count value. Otherwise, the fourth step of writing to the memory (step [3]
To [5]), and when the operation mode of the vertical synchronization processing circuit is determined to be the non-standard mode in the third procedure, the count value is set to an upper limit of a window indicating a period for detecting a vertical synchronization signal. Compared with the value, when the count value is equal to or more than the upper limit value of the window, the count value is written into the memory, and then reset. Otherwise, the count value is increased by a constant value. Thereafter, in the fifth procedure (steps [6] to [8]) for writing to the memory, and when it is determined in the third procedure that the operation mode of the vertical synchronization processing circuit is the no-signal mode, The count value is compared with the predetermined set value, and if the count value is equal to or more than the predetermined set value, the count value is written into a memory and reset. Otherwise, the count value is reset. Was increased by a fixed value , A sixth of the procedure to be written to memory (step

〔９〕〜〔１１〕）と、上記第２の手順で上記映
像信号の垂直同期信号が検出された場合において、上記
垂直同期処理回路の動作モードが、上記標準モードであ
るか、上記非標準モードであるか、あるいは、上記無信
号モードであるかを判別する第７の手順（ステップ〔１
２〕）と、上記第７の手順で上記垂直同期処理回路の動
作モードが標準モードであると判別された場合におい
て、上記計数値を所定の設定値と比較して、上記計数値
が上記所定の設定値に等しい場合には上記計数値をメモ
リーへ書込んだ後、リセットし、そうでない場合には上
記計数値を一定値づつ増加させた後、メモリーへ書込む
第８の手順（ステップ〔１３〕〜〔１５〕）と、上記第
７の手順で上記垂直同期処理回路の動作モードが非標準
モードであると判別された場合において、上記計数値を
上記ウィンドウの下限値と比較して、上記計数値が上記
ウィンドウの下限値より小さい場合には上記計数値を一
定値づつ増加させた後、メモリーへ書込み、そうでない
場合には、現在の上記計数値とメモリーに書込まれた複
数の上記計数値の最大値と最小値にしたがって、上記ウ
ィンドウを更新すると共に、上記計数値をメモリーへ書
込んだ後、リセットする第９の手順（ステップ〔１６〕
〜〔２０〕）と、上記第７の手順で上記垂直同期処理回
路の動作モードが無信号モードであると判別された場合
において、上記垂直同期処理回路の動作モードを非標準
モードにする第１０の手順（ステップ〔２１〕）と、上
記第９の手順で上記計数値が上記所定の値以上であるこ
とが所定回数判別された場合には上記垂直同期処理回路
の動作モードを標準モードにする第１１の手順（ステッ
プ〔１９〕）と、上記第５の手順で上記計数値が上記ウ
ィンドウの上限値以上であることが所定回数判別された
場合には上記垂直同期処理回路の動作モードを無信号モ
ードにする第１２の手順（ステップ〔８〕）と、上記第
１の手順で上記映像信号がノンインターレース信号であ
ると判別された場合に、順次表示されるフィールドに従
って交互に論理値が反転するフラッグ値を用いて、前記
フラッグ値が０か１であることを判別する第１３の手順
と、上記第１３の手順で前記フラッグ値が１であると判
別されて、上記計数値が１フィールドに対応する走査線
数の端数を切り下げた第２の所定値より小さい場合には
上記計数値を一定値づつ増加させた後、メモリーへ書込
む第１４の手順と、上記第１３の手順で前記フラッグ値
が１であると判別されて上記計数値が前記第２の所定値
に等しいかまたは大きい場合には前記フラッグ値を０に
するとともに上記計数値を０にしてメモリーへ書込む第
１５の手順と、上記第１３の手順で前記フラッグ値が０
であると判別されて、上記計数値が前記第２の所定値と
水平周波数の１周期に対応する計数値の和より場合には
上記計数値を一定値づつ増加させた後、メモリーへ書込
む第１６の手順と、上記第１３の手順で前記フラッグ値
が０であると判別されて、上記計数値が前記第２の所定
値と水平周波数の１周期に対応する計数値の和に等しい
かまたは大きい場合には前記フラッグ値を１にするとと
もに上記計数値を０にしてメモリーへ書込む第１７の手
順とが含まれたソフトウェアが格納された記憶手段と、
前記メモリーに格納された前記ソフトウェアを実行して
上記計数値を前記垂直偏向用のタイミング情報として出
力する演算手段とを備えたことを特徴とする垂直同期処
理回路である。[9] to [11]) and when the vertical synchronization signal of the video signal is detected in the second procedure, the operation mode of the vertical synchronization processing circuit is the standard mode or the non-standard mode. Mode or the no-signal mode (step [1]
2]), when the operation mode of the vertical synchronization processing circuit is determined to be the standard mode in the seventh procedure, the count value is compared with a predetermined set value, and the count value is determined by the predetermined value. If the count value is equal to the set value, the count value is written to the memory, and then reset. Otherwise, the count value is incremented by a constant value and then written into the memory. 13] to [15]), and when it is determined in the seventh procedure that the operation mode of the vertical synchronization processing circuit is the non-standard mode, the count value is compared with the lower limit value of the window. If the count value is smaller than the lower limit of the window, the count value is incremented by a certain value and then written to the memory; otherwise, the current count value and a plurality of values written to the memory are written. Of the above count values According to the value and the minimum value, and updates the window, after writing the count value to the memory, ninth To reset (step [16]
To [20]), and when the operation mode of the vertical synchronization processing circuit is determined to be the no-signal mode in the seventh procedure, the operation mode of the vertical synchronization processing circuit is set to the non-standard mode. (Step [21]), and when it is determined in the ninth procedure that the count value is equal to or greater than the predetermined value a predetermined number of times, the operation mode of the vertical synchronization processing circuit is set to the standard mode. In the eleventh procedure (step [19]) and when the count value is determined to be equal to or greater than the upper limit of the window by the predetermined number of times in the fifth procedure, the operation mode of the vertical synchronization processing circuit is disabled. A twelfth procedure for setting the signal mode (step [8]), and when the video signal is determined to be a non-interlace signal in the first procedure, the logical value is alternately changed according to the sequentially displayed field. A thirteenth procedure for determining whether the flag value is 0 or 1 using the inverted flag value; and a determination that the flag value is 1 in the thirteenth procedure, and the count value is 1 If the fraction of the number of scanning lines corresponding to the field is smaller than a second predetermined value which is rounded down, the count value is incremented by a constant value and then written to the memory in the fourteenth procedure and the thirteenth procedure. If it is determined that the flag value is 1, and the count value is equal to or greater than the second predetermined value, the flag value is set to 0 and the count value is set to 0 and written into the memory. And the flag value is 0 in the thirteenth procedure.
If the count value is greater than the sum of the second predetermined value and the count value corresponding to one cycle of the horizontal frequency, the count value is incremented by a constant value and then written to the memory. In the sixteenth procedure and the thirteenth procedure, the flag value is determined to be 0, and the count value is equal to the sum of the second predetermined value and the count value corresponding to one cycle of the horizontal frequency. Or a storage means storing software including a seventeenth procedure of setting the flag value to 1 and setting the count value to 0 and writing to the memory when the flag value is 1;
Operating means for executing the software stored in the memory and outputting the count value as the vertical deflection timing information.

【０００９】[0009]

【作用】これによれば、計数値をリセットする所定の値
を１垂直期間毎に変更することによって、リセットの間
隔が水平同期信号の周期の整数倍の位置とされ、簡単な
構成で良好なノンインターレースの垂直偏向信号を形成
することができると共に、この垂直偏向信号を略映像信
号と連続したものにすることができる。According to this, by changing the predetermined value for resetting the count value every one vertical period, the reset interval is set to a position which is an integral multiple of the cycle of the horizontal synchronizing signal, and a simple structure is used. A non-interlaced vertical deflection signal can be formed, and the vertical deflection signal can be made substantially continuous with the video signal.

【００１０】[0010]

【実施例】図１は垂直同期処理回路を実現するためのハ
ードウェアの一例を示す。この図において、水平周波数
の２倍（２ｆ_H ）のタイミング信号と例えば４ＭＨｚの
クロック信号がインストラクションアドレス発生器１に
供給される。この発生器１で発生されたアドレスがイン
ストラクション（Ｉ）ＲＯＭ及びＲＡＭ２に供給され、
このＲＯＭ及びＲＡＭ２で発生された信号が、データ用
のＲＯＭ３及びＲＡＭ４と、インストラクションデコー
ダ５に供給される。さらにＲＯＭ３及びＲＡＭ４からの
データがＡＬＵ６に供給され、ＡＬＵ６の出力がアキュ
ムレータ（ＡＣＣ）７を介してＲＯＭ３及びＲＡＭ４と
ＡＬＵ６に帰還される。また、これらのＡＬＵ６及びア
キュムレータ７の動作がインストラクションデコーダ５
からの信号によって制御される。さらにアキュムレータ
７からの信号及び垂直同期信号がジャンプ命令の発生器
８に供給され、この発生器８からのジャンプ命令がイン
ストラクションアドレス発生器１に供給される。そして
この回路において、後述するフローチャートに示された
ソフトウェアの演算が行われ、この演算結果がレジスタ
９及び１０に取り出される。FIG. 1 shows an example of hardware for realizing a vertical synchronization processing circuit. In the figure, a timing signal of twice the horizontal frequency (2f _H ) and a clock signal of, for example, 4 MHz are supplied to an instruction address generator 1. The address generated by the generator 1 is supplied to an instruction (I) ROM and a RAM 2,
The signals generated by the ROM and the RAM 2 are supplied to the ROM 3 and the RAM 4 for data and to the instruction decoder 5. Further, data from the ROM 3 and the RAM 4 is supplied to the ALU 6, and the output of the ALU 6 is fed back to the ROM 3 and the RAM 4 and the ALU 6 via an accumulator (ACC) 7. The operation of the ALU 6 and the accumulator 7 is controlled by the instruction decoder 5.
Controlled by a signal from Further, the signal from the accumulator 7 and the vertical synchronizing signal are supplied to a jump instruction generator 8, and the jump instruction from the generator 8 is supplied to the instruction address generator 1. In this circuit, a software operation shown in a flowchart described later is performed, and the operation result is taken out to the registers 9 and 10.

【００１１】すなわち図２は、上述のインストラクショ
ン（Ｉ）ＲＯＭ及びＲＡＭ２に記憶されたソフトウェア
の一例のフローチャートを示す。この図において、この
ソフトウェアは上述の水平周波数の２倍（２ｆ_H ）の周
期で起動（スタート）される。そしてスタートされると
まずステップ〔１〕で垂直同期信号の期間であるか否か
が判別される。ここで垂直同期信号のパルスの立ち上が
り位置でない（ＮＯ）ときは、ステップ〔２〕で標準・
非標準・無信号のモードが判別される。なおこのステッ
プ〔２〕は、後述するフラグで判別が行われる。FIG. 2 shows a flowchart of an example of the software stored in the above-mentioned instruction (I) ROM and RAM 2. In this figure, this software is started (started) at a cycle twice (2f _H ) the horizontal frequency. When the process is started, first, in step [1], it is determined whether or not the period is the period of the vertical synchronizing signal. Here, the rise of the pulse of the vertical synchronization signal
If not (NO), the standard
The non-standard / no-signal mode is determined. This step [2] is determined by a flag described later.

【００１２】このステップ〔２〕で標準モードのとき
は、ステップ〔３〕で計数値（Ｘ）が所定値（Ｔstm ）
に対して、Ｘ≧Ｔstm であるか否かが判別される。そし
てＸ≧Ｔstm でない（ＮＯ）ときは、ステップ〔４〕で
計数値（Ｘ）が１加算され、Ｘ≧Ｔstm である（ＹＥ
Ｓ）ときは、ステップ〔５〕で計数値（Ｘ）が０にリセ
ットされる。その後にこのフローチャートは停止（スト
ップ）される。In the standard mode in step [2], the count value (X) is set to a predetermined value (Tstm) in step [3].
It is determined whether or not X ≧ Tstm. If X ≧ Tstm is not satisfied (NO), the count value (X) is incremented by 1 in step [4], and X ≧ Tstm is satisfied (YE
At S), the count value (X) is reset to 0 in step [5]. Thereafter, the flowchart is stopped.

【００１３】またステップ〔２〕で非標準モードのとき
は、ステップ〔６〕で計数値（Ｘ）が後述する検出ウィ
ンドウの上限値（Ｗmax ）に対して、Ｘ≧Ｗmax である
か否かが判別される。そしてＸ≧Ｗmax でない（ＮＯ）
ときは、ステップ〔７〕で計数値（Ｘ）が１加算され、
Ｘ≧Ｗmaxである（ＹＥＳ）ときは、ステップ〔８〕で
計数値（Ｘ）が０にリセットされる。その後にこのフロ
ーチャートは停止（ストップ）される。If the mode is the non-standard mode in step [2], it is determined in step [6] whether the count value (X) satisfies X ≧ Wmax with respect to an upper limit value (Wmax) of a detection window described later. Is determined. And X ≧ Wmax is not satisfied (NO)
In this case, the count value (X) is incremented by 1 in step [7].
If X ≧ Wmax (YES), the count value (X) is reset to 0 in step [8]. Thereafter, the flowchart is stopped.

【００１４】さらにステップ〔２〕で無信号モードのと
きは、ステップFurther, when the signal is in the no-signal mode in step [2], the step

〔９〕で計数値（Ｘ）が所定値（Ｔstm
）に対して、Ｘ≧Ｔstm であるか否かが判別される。
そしてＸ≧Ｔstm でない（ＮＯ）ときは、ステップ〔１
０〕で計数値（Ｘ）が１加算され、Ｘ≧Ｔstm である
（ＹＥＳ）ときは、ステップ〔１１〕で計数値（Ｘ）が
０にリセットされる。その後にこのフローチャートは停
止（ストップ）される。In [9], the count value (X) becomes a predetermined value (Tstm
), It is determined whether or not X ≧ Tstm.
If X ≧ Tstm is not satisfied (NO), step [1]
In [0], the count value (X) is incremented by 1. If X ≧ Tstm is satisfied (YES), the count value (X) is reset to 0 in step [11]. Thereafter, the flowchart is stopped.

【００１５】一方、ステップ〔１〕で垂直同期信号のパ
ルスの立ち上がりである（ＹＥＳ）ときは、ステップ
〔１２〕で上述のステップ〔２〕と同様にして標準・非
標準・無信号のモードが判別される。そしてこのステッ
プ〔１２〕で標準モードのときは、ステップ〔１３〕で
計数値（Ｘ）と所定値（Ｔstm ）が、Ｘ＝Ｔstm である
か否かが判別される。そしてＸ＝Ｔstm でない（ＮＯ）
ときは、ステップ〔１４〕で計数値（Ｘ）が１加算さ
れ、Ｘ＝Ｔstm である（ＹＥＳ）ときは、ステップ〔１
５〕で計数値（Ｘ）が０にリセットされる。その後にこ
のフローチャートは停止（ストップ）される。Meanwhile, Pas of the vertical sync signal in step [1]
If it is the rising of the lus (YES), the standard / non-standard / no signal mode is determined in step [12] in the same manner as in step [2] described above. When the mode is the standard mode in step [12], it is determined in step [13] whether or not X = Tstm between the count value (X) and the predetermined value (Tstm). And X is not Tstm (NO)
In step [14], the count value (X) is incremented by one, and if X = Tstm (YES), step [1]
5], the count value (X) is reset to 0. Thereafter, the flowchart is stopped.

【００１６】またステップ〔１２〕で非標準モードのと
きは、ステップ〔１６〕で計数値（Ｘ）が後述する検出
ウィンドウの下限値（Ｗmin ）に対して、Ｘ＜Ｗmin で
あるか否かが判別される。そしてＸ＜Ｗmin である（Ｙ
ＥＳ）ときは、ステップ〔１７〕で計数値（Ｘ）が１加
算される。これに対してステップ〔１６〕でＸ＜Ｗmin
でない（ＮＯ）ときは、ステップ〔１８〕でそのときの
計数値（Ｘ）から垂直周波数が５０／６０Ｈｚのシステ
ムが判別され、ステップ〔１９〕で検出ウィンドウが更
新されて、ステップ〔２０〕で計数値（Ｘ）が０にリセ
ットされる。その後にこのフローチャートは停止（スト
ップ）される。If the mode is the non-standard mode in step [12], it is determined in step [16] whether the count value (X) satisfies X <Wmin with respect to the lower limit value (Wmin) of the detection window described later. Is determined. And X <Wmin (Y
ES), the count value (X) is incremented by 1 in step [17]. On the other hand, in step [16], X <Wmin
If not (NO), the system whose vertical frequency is 50/60 Hz is determined from the count value (X) at that time in step [18], the detection window is updated in step [19], and the detection window is updated in step [20]. The count value (X) is reset to zero. Thereafter, the flowchart is stopped.

【００１７】さらにステップ〔１２〕で無信号モードの
ときは、ステップ〔２１〕でモードのフラグが非標準モ
ードとされ、ステップ〔２２〕で計数値（Ｘ）がＸ＞１
００であるか否かが判別される。そしてＸ＞１００でな
い（ＮＯ）ときは、ステップ〔２３〕で計数値（Ｘ）が
１加算され、Ｘ＞１００である（ＹＥＳ）ときは、ステ
ップ〔２４〕で計数値（Ｘ）が０にリセットされる。そ
の後にこのフローチャートは停止（ストップ）される。
以上のソフトウェアが例えば水平周波数の２倍（２
ｆ_H ）の周期で繰り返し起動（スタート）される。Further, when the mode is the no-signal mode in step [12], the mode flag is set to the non-standard mode in step [21], and the count value (X) is X> 1 in step [22].
It is determined whether it is 00 or not. If X> 100 is not satisfied (NO), the count value (X) is incremented by 1 in step [23], and if X> 100 (YES), the count value (X) is reduced to 0 in step [24]. Reset. Thereafter, the flowchart is stopped.
The above software is, for example, twice the horizontal frequency (2
repeated in a cycle of f _H) is activated (start).

【００１８】そして初期状態では、計数値（Ｘ）が０に
初期値セットされると共に、モードのフラグは非標準モ
ードとされる。これによって上述のフローチャートは、
初期状態ではステップ〔１〕→〔２〕→〔６〕→〔７〕
または〔８〕を通じて駆動され、水平周波数の２倍（２
ｆ_H ）の周期で計数値（Ｘ）が１ずつ加算される。これ
によって、例えばステップ〔１〕で垂直同期信号のパル
スの立ち上がりが検出されず、この計数値（Ｘ）が検出
ウィンドウの上限値（Ｗmax ）を越えると計数値（Ｘ）
が０にリセットされる。そしてこのリセットが例えば３
回連続して行われるとモードのフラグが無信号モードと
される。これによってフローチャートは、ステップ
〔１〕→〔２〕→In the initial state, the count value (X) is set to an initial value of 0, and the mode flag is set to the non-standard mode. This allows the above flow chart to:
In the initial state, steps [1] → [2] → [6] → [7]
Or driven through [8] and twice the horizontal frequency (2
count in a cycle of f _H) (X) is incremented by 1. Thus, for example, in step [1], the pulse of the vertical synchronizing signal is
Scan of the rising detection Sarezu, the count value upper limit (X) is the detection window (Wmax) exceeds a count value (X)
Is reset to 0. And this reset is 3
If it is performed continuously, the mode flag is set to the no-signal mode. Thus, the flowchart is changed from step [1] → [2] →

〔９〕→〔１０〕または〔１１〕を通
じて駆動され、計数値（Ｘ）は水平周波数の２倍（２ｆ
_H ）の周期で１ずつ加算されて、０→Ｔstm の値が繰り
返される。Driven through [9] → [10] or [11], the count value (X) is twice the horizontal frequency (2f
_H ), one is added at a time, and the value of 0 → Tstm is repeated.

【００１９】これに対して、非標準モードでステップ
〔１〕で垂直同期信号のパルスの立ち上がりが検出され
ると、フローチャートは、ステップ〔１〕→〔１２〕→
〔１６〕→〔１７〕または〔１８〕→〔１９〕→〔２
０〕を通じて駆動される。ここで初期状態ではステップ
〔１６〕はＸ＜Ｗmin である（ＹＥＳ）のままで、やが
てステップ〔１〕で垂直同期信号のパルスの立ち上がり
が検出されなくなってステップ〔１〕→〔２〕→On the other hand, when the rising edge of the pulse of the vertical synchronizing signal is detected in step [1] in the non-standard mode, the flowchart is changed from step [1] → [12] →
[16] → [17] or [18] → [19] → [2
0]. Here, in the initial state, step [16] remains X <Wmin (YES), and eventually the rising edge of the pulse of the vertical synchronizing signal is no longer detected in step [1], and step [1] → [ 2] →

〔９〕
→〔１０〕または〔１１〕を通じた駆動に戻されるが、
これらが繰り返される内に、駆動はステップ〔１６〕で
Ｘ＜Ｗmin でない（ＮＯ）状態になるように引き込まれ
る。[9]
→ Return to drive through [10] or [11],
As these are repeated, the drive is pulled in step [16] so that X <Wmin is not satisfied (NO).

【００２０】この状態でステップ〔１８〕で垂直周波数
の５０／６０Ｈｚのシステム判別が行われる。なお判別
はこの状態が例えば４回繰り返されたときに行われ、こ
の間の計数値（Ｘ）の平均値が略６２５のとき５０Ｈ
ｚ、略５２５のとき６０Ｈｚと判別される。これによっ
て例えば上述のＴstm の値が、それぞれ５０Ｈｚのとき
６２５、６０Ｈｚのとき５２５に定められる。In this state, in step [18], a system discrimination of 50/60 Hz of the vertical frequency is performed. The determination is performed when this state is repeated, for example, four times. When the average value of the count value (X) during this period is approximately 625, 50H is determined.
When z is approximately 525, it is determined to be 60 Hz. Thus, for example, the value of Tstm is set to 625 at 50 Hz and 525 at 60 Hz, respectively.

【００２１】またこの状態でステップ〔１９〕で検出ウ
ィンドウの更新が行われる。この更新もこの状態が例え
ば４回繰り返されたときに行われ、この間の計数値
（Ｘ）の最大値及び最小値に対してそれぞれ所定のマー
ジンを付加したものが検出ウィンドウの上限値（Ｗmax
）及び下限値（Ｗmin ）とされる。In this state, the detection window is updated in step [19]. This update is also performed when this state is repeated, for example, four times. The maximum value and the minimum value of the count value (X) during this time are each added with a predetermined margin to obtain the upper limit value (Wmax) of the detection window.
) And the lower limit (Wmin).

【００２２】以上がインターレース時の処理で、これに
対してノンインターレース時の処理は図３のようにな
る。この図においてソフトウェアがスタートされると、
ステップ〔３１〕で映像信号の垂直周波数の５０／６０
Ｈｚのシステムが判別される。これによって垂直周波数
が５０Ｈｚでない（ＮＯ）ときは、ステップ〔３２〕で
後述するＳＷフラグが１であるか否か判別される。そし
てＳＷフラグが１でない（ＮＯ）ときは、ステップ〔３
３〕でＸ＜５２６が判別され、ＳＷフラグが１（ＹＥ
Ｓ）ときは、ステップ〔３４〕でＸ＜５２４が判別され
る。またステップ〔３１〕で垂直周波数が５０Ｈｚ（Ｙ
ＥＳ）のときは、ステップ〔３５〕でＳＷフラグが１で
あるか否か判別される。そしてＳＷフラグが１でない
（ＮＯ）ときは、ステップ〔３６〕でＸ＜６２６が判別
され、ＳＷフラグが１（ＹＥＳ）ときは、ステップ〔３
７〕でＸ＜６２４が判別される。The above is the processing at the time of interlacing.
On the other hand, the processing at the time of non-interlace is as shown in FIG.
You. When the software is started in this figure,
In step [31], 50/60 of the vertical frequency of the video signal
Hz system is determined. As a result, when the vertical frequency is not 50 Hz (NO), it is determined in step [32] whether or not a later-described SW flag is 1. If the SW flag is not 1 (NO), step [3]
3], X <526 is determined, and the SW flag is set to 1 (YE
In the case of S), it is determined in step [34] that X <524. In step [31], the vertical frequency is 50 Hz (Y
In the case of (ES), it is determined whether or not the SW flag is 1 in step [35]. When the SW flag is not 1 (NO), X <626 is determined in step [36], and when the SW flag is 1 (YES), step [3]
7], X <624 is determined.

【００２３】そしてこれらのステップ〔３３〕〔３４〕
〔３６〕〔３７〕でそうである（ＹＥＳ）ときは、ステ
ップ〔３８〕で計数値（Ｘ）が１加算され、フローチャ
ートは停止（ストップ）される。またステップ〔３３〕
及び〔３６〕がそうでない（ＮＯ）ときはステップ〔３
９〕でＳＷフラグが１にされ、ステップ〔３４〕及び
〔３７〕がそうでない（ＮＯ）ときはステップ〔４０〕
でＳＷフラグが０にされ、さらにステップ〔４１〕で計
数値（Ｘ）が０にリセットされて、その後にこのフロー
チャートは停止（ストップ）される。These steps [33] and [34]
If [36] or [37] is true (YES), the count value (X) is incremented by 1 in step [38], and the flowchart is stopped (stopped). Step [33]
If [36] and [36] are not (NO), step [3]
9], the SW flag is set to 1; otherwise, if steps [34] and [37] are not (NO), step [40].
, The SW flag is reset to 0, and the count value (X) is reset to 0 in step [41]. Thereafter, this flowchart is stopped (stopped).

【００２４】従ってこの装置において、計数値Ｘは、元
の映像信号に対しては図４に破線で示すように変化され
るものが、ノンインターレース処理では実線に示すよう
に変化され、リセットの間隔が水平同期信号の周期の整
数倍の位置とされると共に、この計数値Ｘを用いて偏向
信号を形成することによって、垂直偏向信号を略映像信
号と連続したものにすることができる。なおこの装置に
おいては、例えば図７に示すように上述の図５における
同期処理回路５５からの偏向信号が文字多重信号処理部
５６に供給されることによって処理が行われる。Therefore, in this apparatus, the count value X is changed as shown by the broken line in FIG. 4 for the original video signal, but is changed as shown by the solid line in the non-interlace processing, and the reset interval X is changed. Is set to a position that is an integral multiple of the period of the horizontal synchronization signal, and by using this count value X to form a deflection signal, the vertical deflection signal can be made substantially continuous with the video signal. In this apparatus , for example, as shown in FIG.
The deflection signal from the synchronization processing circuit 55 is a character multiplex signal processing unit.
The processing is performed by being supplied to 56 .

【００２５】こうして上述の装置によれば、計数値をリ
セットする所定の値を１垂直期間毎に変更することによ
って、リセットの間隔が水平同期信号の周期の整数倍の
位置とされ、簡単な構成で良好なノンインターレースの
垂直偏向信号を形成することができると共に、この垂直
偏向信号を略映像信号と連続したものにすることができ
るものである。According to the above-described apparatus, by changing the predetermined value for resetting the count value every one vertical period, the reset interval is set to a position that is an integral multiple of the period of the horizontal synchronizing signal. Thus, a good non-interlaced vertical deflection signal can be formed, and the vertical deflection signal can be made substantially continuous with the video signal.

【００２６】すなわち上述の装置において、ノンインタ
ーレースの垂直偏向信号と元の映像信号の垂直偏向信号
との差は映像区間内で水平同期信号の周期の１／２以内
であり、これによって垂直ジッターや画流れは無視でき
る程度になる。That is, in the above-described apparatus, the difference between the non-interlaced vertical deflection signal and the vertical deflection signal of the original video signal is within one half of the period of the horizontal synchronization signal in the video section. image flow is to the extent that can be ignored.

【００２７】なお上述の装置において、従来文字多重信
号処理部に設けられていた複合同期信号発生手段を不用
にすることができる。また上述の装置において、ノイズ
や垂直同期信号の欠落等の影響も生じることがなくな
る。In the above-mentioned apparatus, the composite synchronizing signal generating means conventionally provided in the character multiplexed signal processing section can be omitted. Further, in the above-described device, influences such as noise and lack of a vertical synchronization signal do not occur.

【００２８】[0028]

【発明の効果】この発明によれば、計数値をリセットす
る所定の値を１垂直期間毎に変更することによって、リ
セットの間隔が水平同期信号の周期の整数倍の位置とさ
れ、簡単な構成で良好なノンインターレースの垂直偏向
信号を形成することができると共に、この垂直偏向信号
を略映像信号と連続したものにすることができるように
なった。According to the present invention, the predetermined value for resetting the count value is changed every one vertical period, so that the reset interval is set to a position which is an integral multiple of the period of the horizontal synchronizing signal. Thus, a good non-interlaced vertical deflection signal can be formed, and the vertical deflection signal can be made substantially continuous with the video signal.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の垂直同期処理回路を実現するハードウ
ェアの一例の構成図である。FIG. 1 is a configuration diagram of an example of hardware for realizing a vertical synchronization processing circuit of the present invention.

【図２】回路を実現するためのソフトウェアの一例のフ
ローチャート図である。FIG. 2 is a flowchart illustrating an example of software for implementing a circuit;

【図３】説明のための要部のフローチャート図である。FIG. 3 is a flowchart of a main part for explanation.

【図４】説明のための波形図である。FIG. 4 is a waveform diagram for explanation.

【図５】従来の装置の構成図である。FIG. 5 is a configuration diagram of a conventional device .

【図６】説明のための波形図である。FIG. 6 is a waveform diagram for explanation.

【図７】FIG. 7 本発明の垂直同期処理回路が適用される装置のApparatus to which the vertical synchronization processing circuit of the present invention is applied
一例の構成図である。It is an example block diagram.

【符号の説明】[Explanation of symbols]

１・・・インストラクションアドレス発生器、２・・・
インストラクションＲＯＭ及びＲＡＭ、３・・・データ
用のＲＯＭ、４・・・データ用のＲＡＭ、５・・・イン
ストラクションデコーダ、６・・・ＡＬＵ、７・・・ア
キュムレータ、８・・・ジャンプ命令の発生器、９，１
０・・・レジスタ1 ... Instruction address generator, 2 ...
Instruction ROM and RAM, 3 ROM for data, 4 RAM for data, 5 Instruction RAM, 6 ALU, 7 Accumulator, 8 Generation of jump instruction Bowl, 9.1
0 ... register

フロントページの続き (56)参考文献 特開 昭60−112381（ＪＰ，Ａ) 特開 平２−127884（ＪＰ，Ａ) 特開 昭61−13860（ＪＰ，Ａ) 特開 昭61−264386（ＪＰ，Ａ) 特開 平１−295297（ＪＰ，Ａ) 特開 昭63−122365（ＪＰ，Ａ) 特開 昭63−31274（ＪＰ，Ａ) 特開 昭63−193780（ＪＰ，Ａ) 特開 昭63−132577（ＪＰ，Ａ) 特開 昭63−142774（ＪＰ，Ａ) 実開 昭61−81264（ＪＰ，Ｕ) 特公 平２−2351（ＪＰ，Ｂ２) 特公 昭61−26264（ＪＰ，Ｂ２) 特公 昭63−25750（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/06 G09G 1/16 G09G 1/18 H04N 3/16 H04N 5/04 Continuation of the front page (56) References JP-A-60-112381 (JP, A) JP-A-2-127,484 (JP, A) JP-A-61-13860 (JP, A) JP-A-61-264386 (JP) JP-A-1-295297 (JP, A) JP-A-63-122365 (JP, A) JP-A-63-31274 (JP, A) JP-A-63-193780 (JP, A) 63-132577 (JP, A) JP-A-63-142774 (JP, A) JP-A-61-81264 (JP, U) JP-B-2-2351 (JP, B2) JP-B-61-26264 (JP, A) B2) JP-B 63-25750 (JP, B2) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04N 5/06 G09G 1/16 G09G 1/18 H04N 3/16 H04N 5/04

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 供給される映像信号に含まれる垂直同期
信号が検出された場合には、垂直同期信号に同期したタ
イミングパルスを発生させ、また、垂直同期信号が検出
されない場合には、欠落した垂直同期信号が補間された
タイミングパルスを発生させるための垂直同期処理回路
において、 上記垂直同期処理回路を、上記映像信号の垂直同期信号
の周期が所定のものであると判断される標準モードか、
上記映像信号の垂直同期信号の周期が所定のものでない
と判断される非標準モードか、無信号であると判断され
る無信号モードか、あるいは、映像信号がノンインター
レース信号のいずれかの動作モードで動作させるため
に、垂直周期で計数値が初期値にセットされると共に上
記垂直同期処理回路の動作モードが上記非標準モードと
された後に、水平周波数の整数倍の周波数の周期で繰り
返し起動されるソフトウェアであって、少なくとも上記
映像信号がノンインターレース信号かインターレース信
号かを判別する第１の手順と、 上記映像信号がインターレース信号であって、上記映像
信号の垂直同期信号が検出されているか否かを判別する
第２の手順と、 上記第２の手順で上記映像信号の垂直同期信号が検出さ
れなかった場合において、上記垂直同期処理回路の動作
モードが、上記標準モードであるか、上記非標準モード
であるか、あるいは、上記無信号モードであるかを判別
する第３の手順と、 上記第３の手順で上記垂直同期処理回路の動作モードが
標準モードであると判別された場合において、上記計数
値を１垂直周期内にソフトウェアが起動される回数に対
応する所定の設定値と比較して、上記計数値が上記所定
の設定値以上である場合には上記計数値をメモリーへ書
込んだ後、リセットし、そうでない場合には上記計数値
を一定値づつ増加させた後、メモリーへ書込む第４の手
順と、 上記第３の手順で上記垂直同期処理回路の動作モードが
非標準モードであると判別された場合において、上記計
数値を垂直同期信号を検出する期間を示すウィンドウの
上限値と比較して、上記計数値が上記ウィンドウの上限
値以上である場合には上記計数値をメモリーへ書込んだ
後、リセットし、そうでない場合には上記計数値を一定
値づつ増加させた後、メモリーへ書込む第５の手順と、 上記第３の手順で上記垂直同期処理回路の動作モードが
無信号モードであると判別された場合において、上記計
数値を上記所定の設定値と比較して、上記計数値が上記
所定の設定値以上である場合には上記計数値をメモリー
へ書込んだ後、リセットし、そうでない場合には上記計
数値を一定値づつ増加させた後、メモリーへ書込む第６
の手順と、 上記第２の手順で上記映像信号の垂直同期信号が検出さ
れた場合において、上記垂直同期処理回路の動作モード
が、上記標準モードであるか、上記非標準モードである
か、あるいは、上記無信号モードであるかを判別する第
７の手順と、 上記第７の手順で上記垂直同期処理回路の動作モードが
標準モードであると判別された場合において、上記計数
値を所定の設定値と比較して、上記計数値が上記所定の
設定値に等しい場合には上記計数値をメモリーへ書込ん
だ後、リセットし、そうでない場合には上記計数値を一
定値づつ増加させた後、メモリーへ書込む第８の手順
と、 上記第７の手順で上記垂直同期処理回路の動作モードが
非標準モードであると判別された場合において、上記計
数値を上記ウィンドウの下限値と比較して、上記計数値
が上記ウィンドウの下限値より小さい場合には上記計数
値を一定値づつ増加させた後、メモリーへ書込み、そう
でない場合には、現在の上記計数値とメモリーに書込ま
れた複数の上記計数値の最大値と最小値にしたがって、
上記ウィンドウを更新すると共に、上記計数値をメモリ
ーへ書込んだ後、リセットする第９の手順と、 上記第７の手順で上記垂直同期処理回路の動作モードが
無信号モードであると判別された場合において、上記垂
直同期処理回路の動作モードを非標準モードにする第１
０の手順と、 上記第９の手順で上記計数値が上記所定の値以上である
ことが所定回数判別された場合には上記垂直同期処理回
路の動作モードを標準モードにする第１１の手順と、 上記第５の手順で上記計数値が上記ウィンドウの上限値
以上であることが所定回数判別された場合には上記垂直
同期処理回路の動作モードを無信号モードにする第１２
の手順と上記第１の手順で上記映像信号がノンインター
レース信号であると判別された場合に、順次表示される
フィールドに従って交互に論理値が反転するフラッグ値
を用いて、前記フラッグ値が０か１であることを判別す
る第１３の手順と、 上記第１３の手順で前記フラッグ値が１であると判別さ
れて、上記計数値が１フィールドに対応する走査線数の
端数を切り下げた第２の所定値より小さい場合には上記
計数値を一定値づつ増加させた後、メモリーへ書込む第
１４の手順と、 上記第１３の手順で前記フラッグ値が１であると判別さ
れて上記計数値が前記第２の所定値に等しいかまたは大
きい場合には前記フラッグ値を０にするとともに上記計
数値を０にしてメモリーへ書込む第１５の手順と、 上記第１３の手順で前記フラッグ値が０であると判別さ
れて、上記計数値が前記第２の所定値と水平周波数の１
周期に対応する計数値の和より場合には上記計数値を一
定値づつ増加させた後、メモリーへ書込む第１６の手順
と、 上記第１３の手順で前記フラッグ値が０であると判別さ
れて、上記計数値が前記第２の所定値と水平周波数の１
周期に対応する計数値の和に等しいかまたは大きい場合
には前記フラッグ値を１にするとともに上記計数値を０
にしてメモリーへ書込む第１７の手順と、 が含まれたソフトウェアが格納された記憶手段と、 前記メモリーに格納された前記ソフトウェアを実行して
上記計数値を前記垂直偏向用のタイミング情報として出
力する演算手段とを備えたことを特徴とする垂直同期処
理回路。When a vertical synchronization signal included in a supplied video signal is detected, a timing pulse synchronized with the vertical synchronization signal is generated. When a vertical synchronization signal is not detected, a missing timing pulse is generated. In a vertical synchronization processing circuit for generating a timing pulse in which a vertical synchronization signal is interpolated, the vertical synchronization processing circuit is operated in a standard mode in which the cycle of the vertical synchronization signal of the video signal is determined to be a predetermined one,
Either a non-standard mode in which the cycle of the vertical synchronizing signal of the video signal is determined to be not a predetermined one, a non-signal mode in which the video signal is determined to be no signal, or an operation mode in which the video signal is a non-interlace signal After the count value is set to the initial value in the vertical cycle and the operation mode of the vertical synchronization processing circuit is set to the non-standard mode in the vertical cycle, the operation is repeatedly started at a cycle of an integral multiple of the horizontal frequency. A first procedure for determining whether at least the video signal is a non-interlace signal or an interlace signal, and whether or not the video signal is an interlace signal and a vertical synchronization signal of the video signal is detected. A second procedure for determining whether the vertical synchronization signal of the video signal is not detected in the second procedure; A third procedure for determining whether the operation mode of the vertical synchronization processing circuit is the standard mode, the non-standard mode, or the no-signal mode; and When it is determined that the operation mode of the vertical synchronization processing circuit is the standard mode, the count value is compared with a predetermined set value corresponding to the number of times software is started within one vertical cycle, and the count value is calculated. If the value is equal to or greater than the predetermined set value, the count value is written to the memory and reset. Otherwise, the count value is incremented by a constant value and then written to the memory. When the operation mode of the vertical synchronization processing circuit is determined to be the non-standard mode in the third procedure, the count value is compared with an upper limit value of a window indicating a period for detecting a vertical synchronization signal. If the count value is equal to or larger than the upper limit of the window, the count value is written to the memory and then reset. Otherwise, the count value is incremented by a fixed value and then written to the memory. In a fifth procedure and in the third procedure, when it is determined that the operation mode of the vertical synchronization processing circuit is the no-signal mode, the count value is compared with the predetermined set value, and the count value is calculated. Is larger than the predetermined set value, the count value is written into the memory, and then reset. Otherwise, the count value is incremented by a constant value and then written into the memory.
And when the vertical synchronization signal of the video signal is detected in the second procedure, whether the operation mode of the vertical synchronization processing circuit is the standard mode, the non-standard mode, or A seventh procedure for determining whether the operation mode is the non-signal mode, and when the operation mode of the vertical synchronization processing circuit is determined to be the standard mode in the seventh procedure, the count value is set to a predetermined value. When the count value is equal to the predetermined set value, the count value is written into the memory, and then reset. Otherwise, the count value is increased by a constant value. And when the operation mode of the vertical synchronization processing circuit is determined to be the non-standard mode in the eighth procedure for writing to the memory and the seventh procedure, the count value is compared with the lower limit value of the window. hand, If the count value is smaller than the lower limit value of the window, the count value is incremented by a fixed value and then written to the memory, otherwise, the current count value and a plurality of values written to the memory are written. According to the maximum and minimum values of the above count value,
A ninth procedure for updating the window and resetting after writing the count value into the memory, and in the seventh procedure, it has been determined that the operation mode of the vertical synchronization processing circuit is the no-signal mode. In this case, the operation mode of the vertical synchronization processing circuit is set to a non-standard mode.
A procedure of setting the operation mode of the vertical synchronization processing circuit to a standard mode when it is determined that the count value is equal to or more than the predetermined value in the ninth procedure. If it is determined in the fifth procedure that the count value is equal to or larger than the upper limit value of the window for a predetermined number of times, the operation mode of the vertical synchronization processing circuit is set to the no-signal mode.
When the video signal is determined to be a non-interlaced signal in the above procedure and the first procedure, the flag value is set to 0 by using a flag value whose logical value is alternately inverted in accordance with the sequentially displayed field. A thirteenth procedure for determining that the flag value is 1; and a second procedure in which the flag value is determined to be 1 in the thirteenth procedure and the count value is rounded down to the fraction of the number of scanning lines corresponding to one field. If the flag value is smaller than the predetermined value, the count value is incremented by a constant value and then written into the memory. The fourteenth procedure is performed. If the flag value is equal to or larger than the second predetermined value, the flag value is set to 0, the count value is set to 0, and the program is written to the memory. 0 It is determined that there, 1 the count value of the second predetermined value and the horizontal frequency
In the case of the sum of the count values corresponding to the period, the flag value is determined to be 0 in the sixteenth procedure in which the count value is incremented by a constant value and then written to the memory, and in the thirteenth procedure. Thus, the count value is equal to the second predetermined value and 1 of the horizontal frequency.
When the count value is equal to or greater than the sum of the count values corresponding to the period, the flag value is set to 1 and the count value is set to 0.
A seventeenth procedure for writing to the memory with the following; and storing means for storing software including the following; and executing the software stored in the memory to output the count value as the timing information for the vertical deflection. A vertical synchronization processing circuit comprising: