JP3199610B2

JP3199610B2 - Snubber circuit and power conversion device using the same

Info

Publication number: JP3199610B2
Application number: JP19753795A
Authority: JP
Inventors: 英樹宮崎; 新木村; 秀男小林; 繁椙山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-08-02
Filing date: 1995-08-02
Publication date: 2001-08-20
Anticipated expiration: 2015-08-02
Also published as: JPH0947013A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、スナバ回路及びそれを
用いた電力変換装置に係り、特に、過電圧抑制効果の向
上と低損失化とを両立させることができ、負荷電流の制
御性能をも改善することのできるスナバ回路及びそれを
用いた電力変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a snubber circuit and a power converter using the same, and more particularly to a snubber circuit that can achieve both an improvement in overvoltage suppression effect and a reduction in loss, and a control performance of load current. The present invention relates to a snubber circuit that can be improved and a power conversion device using the same.

【０００２】[0002]

【従来の技術】一般に、パワー半導体素子等のスイッチ
ング素子により負荷に供給する電流を遮断すると、素子
に電源電圧と共に配線インダクタンスに蓄積したエネル
ギーがサージ電圧として印加されることが知られてい
る。このような素子に印加される電圧を素子の許容値以
内に抑制する回路手段がスナバ回路である。スナバ回路
は、基本要素としてエネルギー吸収手段としてのキャパ
シタ、その放電用抵抗、及び、キャパシタへの充電時に
放電抵抗をバイパスするダイオードを備えて構成される
のが一般的であり、多数の回路方式のものが提案されて
いる。2. Description of the Related Art It is generally known that when a current supplied to a load is cut off by a switching element such as a power semiconductor element, energy accumulated in a wiring inductance together with a power supply voltage is applied to the element as a surge voltage. A circuit means for suppressing a voltage applied to such an element within an allowable value of the element is a snubber circuit. A snubber circuit generally includes a capacitor as an energy absorbing means as a basic element, a discharging resistor for the capacitor, and a diode that bypasses the discharging resistor when charging the capacitor. Things have been suggested.

【０００３】この種のスナバ回路に関する従来技術とし
て、例えば、特開昭５７−１０６２３０号公報等に記載
された技術が知られている。この従来技術によるスナバ
回路は、スイッチング素子と並列にダイオードと第１の
キャパシタとの直列回路を接続し、前記ダイオードと並
列に抵抗を接続すると共に第２のキャパシタを並列に接
続して構成されている。As a prior art relating to this type of snubber circuit, for example, a technique described in Japanese Patent Application Laid-Open No. 57-106230 is known. The snubber circuit according to the prior art is configured by connecting a series circuit of a diode and a first capacitor in parallel with a switching element, connecting a resistor in parallel with the diode, and connecting a second capacitor in parallel. I have.

【０００４】スナバ回路内のキャパシタの容量は、一般
に、固定値であるが、理想的には遮断電流の増加に応じ
てキャパシタ容量を増大することが望ましい。このよう
な可変容量スナバ回路に関する従来技術として、例え
ば、特開昭６２−２７２８６２号公報等に記載された技
術が知られている。この従来技術によるスナバ回路は、
スイッチング素子と並列に第１のダイオードと第１のキ
ャパシタとの直列回路を接続し、前記第１のダイオード
と並列に抵抗を接続すると共に、前記第１のキャパシタ
と並列に第２のキャパシタとスイッチ素子とからなる直
列回路を接続し、このスイッチ素子に並列にダイオード
を接続して構成されている。[0004] The capacitance of a capacitor in a snubber circuit is generally a fixed value, but ideally, it is desirable to increase the capacitance of the capacitor in accordance with an increase in cutoff current. As a conventional technique relating to such a variable capacitance snubber circuit, for example, a technique described in Japanese Patent Application Laid-Open No. 62-272882 is known. This prior art snubber circuit
A series circuit of a first diode and a first capacitor is connected in parallel with a switching element, a resistor is connected in parallel with the first diode, and a second capacitor and a switch are connected in parallel with the first capacitor. A series circuit composed of elements is connected, and a diode is connected in parallel with this switch element.

【０００５】[0005]

【発明が解決しようとする課題】一般に、スナバ回路
は、過電圧抑制効果を高めるために、回路を構成するキ
ャパシタの容量を大きくすることが望ましいが、キャパ
シタの容量を大きくすると、回路の損失が増加し、ま
た、負荷電流が小さい場合に制御回路の指令通りに負荷
電流を制御することができないという問題点を生じさせ
る。Generally, in a snubber circuit, it is desirable to increase the capacitance of a capacitor constituting the circuit in order to enhance the overvoltage suppressing effect. However, if the capacitance of the capacitor is increased, the loss of the circuit increases. In addition, when the load current is small, the load current cannot be controlled as instructed by the control circuit.

【０００６】すなわち、スナバ回路の損失は、キャパシ
タ容量をＣ、放電時の電圧変化をＶとすると、ＣＶ²／
２で表され、キャパシタの容量が大きくなるほど回路
損失が増加することになる。また、負荷電流が小さい場
合、スイッチング素子を遮断しても、スナバ回路のキャ
パシタを充電する電流が負荷を通して流れ続けることに
なり、この結果、負荷電流を指令通りに制御できないこ
とになる。これらの問題を解決するためのスナバ回路
は、電流が小さい場合にスナバ回路のキャパシタ容量を
小さく、電流が大きい場合にキャパシタ容量を大きくす
るという構成としてキャパシタ容量を可変化することが
望ましい。That is, the loss of the snubber circuit is CV ² / C, where C is the capacitance of the capacitor, and V is the voltage change at the time of discharging.
The circuit loss increases as the capacitance of the capacitor increases. In addition, when the load current is small, the current for charging the capacitor of the snubber circuit continues to flow through the load even if the switching element is cut off. As a result, the load current cannot be controlled as instructed. It is desirable that the snubber circuit for solving these problems has a configuration in which the capacitance of the snubber circuit is reduced when the current is small, and is increased when the current is large.

【０００７】前述した２つの従来技術のうち、特開昭５
７−１０６２３０号公報に記載されたスナバ回路は、第
１、第２のキャパシタを備えるが、スイッチング素子を
ターンオフした際にスナバ回路に転流する電流はダイオ
ードを通り、第１のキャパシタにのみ流入する。第１の
キャパシタの充電は、主回路の配線インダクタンスに蓄
積された電磁エネルギーを全て吸収するまで継続するた
め、その充電電圧は電源電圧以上に達する。配線のエネ
ルギーを全て吸収すると、第１のキャパシタの充電電圧
と電源電圧との差電圧がダイオードに逆電圧として印加
され、ダイオードは逆回復する。第２のキャパシタは、
ダイオードに印加される逆電圧によって充電され、この
逆電圧の時間的変化ｄＶ／ｄｔとその最大値とを抑制す
る。第２のキャパシタは、前述の逆電圧を充電し終わっ
た直後から並列に接続された抵抗を介して電圧を放電し
ており、スイッチング素子の次のターンオフ時には、第
２のキャパシタの充電電圧は零になっている。[0007] Of the two prior arts described above,
The snubber circuit described in Japanese Patent Application Laid-Open No. 7-106230 has first and second capacitors. When the switching element is turned off, current commutated to the snubber circuit passes through the diode and flows only into the first capacitor. I do. The charging of the first capacitor is continued until all of the electromagnetic energy stored in the wiring inductance of the main circuit is absorbed, so that the charging voltage reaches the power supply voltage or higher. When all the energy of the wiring is absorbed, a difference voltage between the charging voltage of the first capacitor and the power supply voltage is applied to the diode as a reverse voltage, and the diode reversely recovers. The second capacitor is
The diode is charged by the reverse voltage applied to the diode, and suppresses a temporal change dV / dt of the reverse voltage and its maximum value. The second capacitor discharges the voltage via the resistor connected in parallel immediately after the completion of the charging of the above-described reverse voltage. At the next turn-off of the switching element, the charging voltage of the second capacitor becomes zero. It has become.

【０００８】前述したように、この従来技術によるスナ
バ回路は、２つのキャパシタを備えるものの、ダイオー
ドの逆回復以前に第１のキャパシタのみがスイッチング
素子に対する過電圧抑制のために働くものであり、可変
容量という働きを備えておらず、前述した問題点の解決
を図ることのできないものである。As described above, although the snubber circuit according to the prior art includes two capacitors, only the first capacitor works to suppress the overvoltage of the switching element before the diode reversely recovers, and the variable capacitance is used. Therefore, the above-mentioned problems cannot be solved.

【０００９】また、特開昭６２−２７２８６２号公報に
記載のスナバ回路は、遮断電流が大きい場合に前記スイ
ッチ素子をオンとし、第１のキャパシタに並列に第２の
キャパシタを接続して合成容量を両方のキャパシタ容量
の和の値まで増加させるものであり容量の可変化が行わ
れている。このスナバ回路によれば、電流の大小に応じ
てスイッチ素子をオン、オフさせ、キャパシタ容量を大
小に選択することができ、スナバ回路の損失の低減と負
荷電流の制御性の改善とを図ることができるものであ
る。In the snubber circuit described in Japanese Patent Application Laid-Open No. 62-272882, the switch element is turned on when the cutoff current is large, and a second capacitor is connected in parallel with the first capacitor to provide a combined capacitance. Is increased to the sum of the capacitances of both capacitors, and the capacitance is varied. According to this snubber circuit, the switching element can be turned on and off according to the magnitude of the current, and the capacitance can be selected to be large or small, thereby reducing the loss of the snubber circuit and improving the controllability of the load current. Can be done.

【００１０】しかし、この従来技術によるスナバ回路
は、スイッチ素子として能動素子を使用しなければなら
ず、その駆動手段、制御手段、及び、電流検出手段が必
要になり、コストの上昇を招くという問題点を有し、ま
た、主回路のスイッチング素子のスイッチングと、スナ
バ回路のスイッチ素子とのスイッチング動作のタイミン
グをとることが重要となり、このための制御が複雑にな
ってしまうという問題点を有している。However, this conventional snubber circuit requires the use of an active element as a switch element, and requires driving means, control means, and current detecting means, thereby increasing the cost. In addition, it is important to take the timing of the switching operation of the switching element of the main circuit and the switching operation with the switching element of the snubber circuit, and the control for this becomes complicated. ing.

【００１１】本発明の目的は、前述した従来技術の問題
点を解決し、低コストで簡単な回路手段により、スナバ
回路のキャパシタ容量を可変化可能とし、損失を低減す
ることができ、かつ、負荷電流の制御性を妨げることの
ないスナバ回路を提供すると共に、このスナバ回路を使
用した電力変換装置を提供することにある。An object of the present invention is to solve the above-mentioned problems of the prior art, to make it possible to make the capacitance of the snubber circuit variable by low-cost and simple circuit means, to reduce the loss, and It is an object of the present invention to provide a snubber circuit that does not hinder load current controllability and to provide a power conversion device using the snubber circuit.

【００１２】[0012]

【課題を解決するための手段】本発明によれば前記目的
は、電源から負荷に供給する負荷電流の通流と遮断とを
制御するスイッチング素子のスナバ回路において、前記
スイッチング素子の入出力端子間に並列に接続した第１
のダイオードと第１のキャパシタとを直列に接続した回
路手段と、前記第１のダイオードに並列に接続した充放
電回路手段とを備え、前記スイッチング素子のオン動作
に伴って、前記第１のキャパシタから前記スイッチング
素子と前記充放電回路手段とを経て前記第１のキャパシ
タに戻る閉回路を形成して、前記充放電回路手段に電圧
を充電させ、前記充放電回路手段の充電電圧により前記
第１のダイオードを逆バイアスさせると共に、前記スイ
ッチング素子のオフ動作に伴って、前記充放電回路手段
に充電した電圧を放電するようにすることにより達成さ
れる。According to the present invention, an object of the present invention is to provide a snubber circuit for a switching element for controlling the flow and interruption of a load current supplied from a power supply to a load. Connected in parallel to the first
Circuit means in which a diode and a first capacitor are connected in series, and charge / discharge circuit means connected in parallel with the first diode. Forming a closed circuit that returns to the first capacitor through the switching element and the charge / discharge circuit means, charges the charge / discharge circuit means with a voltage, and charges the first capacitor by the charge voltage of the charge / discharge circuit means. And the voltage charged in the charging / discharging circuit means is discharged in accordance with the turning-off operation of the switching element.

【００１３】また、前記充放電回路手段を、抵抗と第２
のキャパシタとを直列に接続し、前記第１のダイオード
と同一方向に電流を通流する第２のダイオードを前記抵
抗に並列に設けることにより、さらに、第２のキャパシ
タの容量値を第１のキャパシタの容量値に比べて小さく
設定することにより達成される。The charge / discharge circuit means may include a resistor and a second
Are connected in series with each other, and a second diode that allows a current to flow in the same direction as the first diode is provided in parallel with the resistor, so that the capacitance value of the second capacitor is further reduced by the first diode. This is achieved by setting the value smaller than the capacitance value of the capacitor.

【００１４】また、電力変換装置は、電力変換装置を構
成するスイッチング素子に対して、前述した構成を備え
るスナバ回路を使用して構成される。Further, the power conversion device is configured by using a snubber circuit having the above-described configuration for the switching elements constituting the power conversion device.

【００１５】[0015]

【作用】本発明によるスナバ回路において、第１のキャ
パシタの容量をＣ１、充放電回路手段が具備する第２の
キャパシタの容量をＣ２とする。そして、本発明のスナ
バ回路は、スイッチング素子のオン動作に伴って、第１
のキャパシタからスイッチング素子と充放電回路手段と
を経て第１のキャパシタに戻る閉回路を形成し、これに
より、第１のキャパシタに充電された電荷が第２のキャ
パシタに移動し、第２のキャパシタを充電する。この結
果、第１のキャパシタの充電電圧は減少し、逆に第２の
キャパシタの充電電圧は増加し、最終的に、第１、第２
のキャパシタの電圧が等しくなる。但し、第１、第２キ
ャパシタの充電電圧は大きさが等しく、逆極性であるた
めスイッチング素子の入出力端子間では相殺され、スイ
ッチング素子の入出力端子間の電圧は零になる。In the snubber circuit according to the present invention, the capacity of the first capacitor is C1, and the capacity of the second capacitor included in the charging / discharging circuit means is C2. The snubber circuit according to the present invention is configured such that the first
Form a closed circuit that returns from the capacitor to the first capacitor via the switching element and the charging / discharging circuit means, whereby the electric charge charged in the first capacitor moves to the second capacitor, and the second capacitor Charge. As a result, the charging voltage of the first capacitor decreases, and conversely, the charging voltage of the second capacitor increases.
Are equal in voltage. However, the charging voltages of the first and second capacitors are equal in magnitude and opposite in polarity, so that the voltage between the input and output terminals of the switching element is canceled out, and the voltage between the input and output terminals of the switching element becomes zero.

【００１６】前述の電荷の移動は、第１のキャパシタか
ら第２のキャパシタに静電エネルギーが移動することを
意味しており、移動経路上に存在する抵抗（スイッチン
グ素子の内部抵抗を含む）で生じる損失はＣｏＶ²／２
（但し、ＣｏはＣ１とＣ２との容量を直列に接続した場
合の合成容量）となる。この結果、本発明のによるスナ
バ回路の損失は、例えば、Ｃ１、Ｃ２の容量が等しくＣ
であれば、従来技術のスナバ回路の損失ＣＶ²／２に比
べて半分になる。また、第２のキャパシタに充電された
電圧は、第１のキャパシタに直列に接続された第１のダ
イオードを逆バイアスし第１のダイオードをスイッチと
して動作させる役割を果たす。The above-described movement of the electric charges means that the electrostatic energy moves from the first capacitor to the second capacitor, and is caused by the resistance (including the internal resistance of the switching element) existing on the movement path. resulting loss of CoV ^2/2
(However, Co is the combined capacitance when the capacitances of C1 and C2 are connected in series). As a result, the loss of the snubber circuit according to the present invention is, for example, C1 and C2 having the same capacitance C
If, it halved in comparison with the loss CV ^2/2 of the snubber circuit of the prior art. Further, the voltage charged in the second capacitor reversely biases the first diode connected in series to the first capacitor and plays a role of operating the first diode as a switch.

【００１７】スイッチング素子がオフする際、前記第１
のダイオードが逆バイアスされているため、該素子を流
れていた電流は第１のキャパシタから充放電回路手段内
の第２のキャパシタを通って流れる。このとき、スイッ
チング素子の入出力端子間から見た合成キャパシタ容量
は、上記Ｃｏで表わされる。スナバ回路を流れる電流に
よって、第１のキャパシタは充電され、逆に第２のキャ
パシタに充電されていた電荷は放電される。そして、第
１のキャパシタの電圧増分と、第２のキャパシタに充電
されていた電圧の減少分の和がスイッチング素子の入出
力端子間に印加される。第２のキャパシタの充電電圧が
零に達した時点以降、前記第１のダイオードが順バイア
ス状態に変わり、電流は第１のキャパシタから第１のダ
イオードを通って流れる。この時刻以降、スイッチング
素子の入出力端子間から見た合成キャパシタ容量はＣ１
となる。すなわち、第１のダイオードの逆バイアス、順
バイアスによって合成キャパシタ容量の可変化が達成さ
れる。When the switching element is turned off, the first
Is reverse-biased, the current flowing through the element flows from the first capacitor through the second capacitor in the charging and discharging circuit means. At this time, the capacitance of the combined capacitor viewed from between the input and output terminals of the switching element is represented by Co. The current flowing through the snubber circuit charges the first capacitor, and conversely discharges the charge stored in the second capacitor. Then, the sum of the voltage increment of the first capacitor and the decrease of the voltage charged in the second capacitor is applied between the input and output terminals of the switching element. After the point at which the charging voltage of the second capacitor reaches zero, the first diode changes to a forward-biased state, and current flows from the first capacitor through the first diode. After this time, the combined capacitance of the capacitors viewed from between the input and output terminals of the switching element is C1
Becomes That is, the capacitance of the combined capacitor can be varied by the reverse bias and the forward bias of the first diode.

【００１８】スイッチング素子のオフ時にスイッチング
素子に印加される電圧で電源電圧以上に充電されるスナ
バ回路の電圧値をΔＶとすると、通常、スナバ回路のキ
ャパシタ容量が大きいほどΔＶは小さくなる反面、スイ
ッチング素子がオンした際の放電でスナバ回路の損失が
増加する。本発明の場合、電圧ΔＶは第１のキャパシタ
の容量Ｃ１で抑制され、スナバ回路の損失は、第１のキ
ャパシタＣ１のエネルギーの一部を第２のキャパシタＣ
２に吸収させることにより、全体としての損失が軽減さ
れる。Assuming that the voltage value of the snubber circuit charged above the power supply voltage by the voltage applied to the switching element when the switching element is off is ΔV, the larger the capacitance of the snubber circuit is, the smaller the ΔV becomes. Discharge when the element is turned on increases the loss of the snubber circuit. In the case of the present invention, the voltage ΔV is suppressed by the capacitance C1 of the first capacitor, and the loss of the snubber circuit reduces a part of the energy of the first capacitor C1 by the second capacitor C1.
2, the overall loss is reduced.

【００１９】また、前述したようなスナバ回路を電力変
換装置に適用した場合、スナバ回路の損失が低減すると
共に、負荷電流の制御性を改善することができる。すな
わち、第２のキャパシタの容量Ｃ２が第１のキャパシタ
の容量Ｃ１より小さく設定されているので、合成容量Ｃ
ｏをＣ１に比べて小さくすることができ、負荷電流が微
小な場合にスナバ回路のキャパシタを充電するために流
れ続ける電流を、従来技術の場合に比べて短期間とする
ことができ、この結果として負荷電流の制御性を改善す
ることができる。When the above-described snubber circuit is applied to a power converter, loss of the snubber circuit can be reduced and load current controllability can be improved. That is, since the capacitance C2 of the second capacitor is set smaller than the capacitance C1 of the first capacitor, the combined capacitance C2
o can be made smaller than that of C1, and the current that continues to flow for charging the capacitor of the snubber circuit when the load current is small can be made shorter than in the case of the related art. As a result, the controllability of the load current can be improved.

【００２０】[0020]

【実施例】以下、本発明によるスナバ回路の一実施例を
図面により詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the snubber circuit according to the present invention will be described below in detail with reference to the drawings.

【００２１】図１は本発明の第１の実施例によるスナバ
回路の構成を示す図、図２は本発明の第１の実施例の動
作を説明する波形図、図３は本発明の第１の実施例にお
ける電流経路を説明する図、図４は本発明の第１の実施
例によるスナバ回路の損失と最大電圧とを従来技術と比
較して説明する図である。図１、図３において、１は電
源、２は負荷、Ｑ１は絶縁ゲート型バイポーラトランジ
スタ（以下、ＩＧＢＴという）、Ｄ７はダイオード、Ｄ
ｓ１、Ｄｓ２は第１、第２のスナバダイオード、Ｃ１、
Ｃ２は第１、第２のスナバキャパシタ、Ｒ１はスナバ抵
抗、Ｌ１、Ｌ２は寄生インダクタンスである。FIG. 1 is a diagram showing a configuration of a snubber circuit according to a first embodiment of the present invention, FIG. 2 is a waveform diagram for explaining the operation of the first embodiment of the present invention, and FIG. FIG. 4 is a diagram for explaining the current path in the second embodiment, and FIG. 4 is a diagram for explaining the loss and the maximum voltage of the snubber circuit according to the first embodiment of the present invention in comparison with the prior art. 1 and 3, 1 is a power supply, 2 is a load, Q1 is an insulated gate bipolar transistor (hereinafter referred to as IGBT), D7 is a diode, D
s1, Ds2 are first and second snubber diodes, C1,
C2 is the first and second snubber capacitors, R1 is a snubber resistor, and L1 and L2 are parasitic inductances.

【００２２】図１において、スイッチング素子としての
パワー半導体素子であるＩＧＢＴＱ１は、電流を入力す
るコレクタ端子、電流を出力するエミッタ端子、及び、
制御電圧を印加するゲート端子を備え、ゲート端子に印
加され、または、除去される制御電圧によりコレクタ、
エミッタ間に流れる電流を通流、遮断する。そして、Ｉ
ＧＢＴＱ１は、そのエミッタが負荷２の一端に接続さ
れ、負荷２の他端が寄生インダクタンスＬ１を有する配
線を介して電源１の正極に接続され、また、コレクタが
寄生インダクタンスＬ２を有する配線を介して電源１の
負極に接続されて、負荷２に対する電流を制御してい
る。前述の寄生インダクタンスＬ１、Ｌ２は、配線の形
状に応じて決まり、配線の距離が短いほど小さくなる。
また、負荷２の両端にはダイオードＤ７が並列に接続さ
れており、負荷２が誘導性の場合に、ＩＧＢＴＱ１がオ
フした後の負荷電流を還流させる。In FIG. 1, an IGBT Q1 which is a power semiconductor element as a switching element has a collector terminal for inputting a current, an emitter terminal for outputting a current, and
A gate terminal for applying a control voltage; a collector applied by the control voltage applied to or removed from the gate terminal;
The current flowing between the emitters is passed and cut off. And I
The GBT Q1 has its emitter connected to one end of the load 2, the other end of the load 2 connected to the positive electrode of the power supply 1 via a wiring having a parasitic inductance L1, and its collector connected via a wiring having a parasitic inductance L2. It is connected to the negative electrode of the power supply 1 and controls the current to the load 2. The aforementioned parasitic inductances L1 and L2 are determined according to the shape of the wiring, and become smaller as the distance between the wirings becomes shorter.
A diode D7 is connected in parallel to both ends of the load 2. When the load 2 is inductive, the load current after the IGBT Q1 is turned off is returned.

【００２３】前述した回路は、電力変換装置の主回路の
１つのアームとして使用され、通常、ＩＧＢＴＱ１の入
出力端子間、すなわち、コレクタ、エミッタ間にスナバ
回路が設けられる。The above-described circuit is used as one arm of the main circuit of the power converter, and a snubber circuit is usually provided between the input / output terminals of the IGBT Q1, that is, between the collector and the emitter.

【００２４】本発明の第１実施例によるスナバ回路は、
ＩＧＢＴＱ１のコレクタ、エミッタ端子間に、容量Ｃ１
を有する第１のスナバキャパシタＣ１と第１のスナバダ
イオードＤｓ１との直列回路を接続し、第１のスナバダ
イオードＤｓ１に並列に、容量Ｃ２を有する第２のスナ
バキャパシタＣ２と第２のスナバダイオードＤｓ２との
直列回路からなる充放電回路手段を接続して構成され
る。そして、第２のスナバダイオードＤｓ２は、第１の
スナバダイオードＤｓ１と同じ極性に電流を流すように
接続され、また、第２のスナバダイオードＤｓ２のアノ
ード、カソード間に並列に抵抗Ｒ１が接続される。The snubber circuit according to the first embodiment of the present invention comprises:
A capacitor C1 is connected between the collector and emitter terminals of the IGBT Q1.
A first snubber capacitor C1 and a series circuit of a first snubber diode Ds1 are connected, and a second snubber capacitor C2 and a second snubber diode Ds2 having a capacitance C2 are connected in parallel with the first snubber diode Ds1. Is connected to the charging / discharging circuit means comprising a series circuit. The second snubber diode Ds2 is connected so that a current flows in the same polarity as the first snubber diode Ds1, and a resistor R1 is connected in parallel between the anode and the cathode of the second snubber diode Ds2. .

【００２５】次に、前述のように構成されるスナバ回路
を有する図１の回路において、ＩＧＢＴＱ１をスイッチ
ングした場合の動作を図２を参照して説明する。Next, an operation when the IGBT Q1 is switched in the circuit of FIG. 1 having the snubber circuit configured as described above will be described with reference to FIG.

【００２６】図２には、ＩＧＢＴＱ１のコレクタ、エミ
ッタ間に印加される電圧Ｖceと、コレクタ、エミッタ間
を流れる電流Ｉceと、キャパシタＣ１及びＣ２の電圧Ｖ
c1、Ｖc2との動作波形が示されている。なお、Ｔ(Of
f)、Ｔ(On) はそれぞれ、ＩＧＢＴＱ１がターンオフ、
ターンオンする時刻を示す。この図２に示す動作波形に
おいて、Ｅは電源１の電圧であり、Ｖm は主回路配線の
エネルギーをスナバ回路で吸収した結果、電源電圧Ｅ以
上に過充電された電圧の最大値を示す。また、以下の説
明では、キャパシタＣ１とＣ２との容量は、Ｃ１＞Ｃ２
の関係に設定されているものとする。FIG. 2 shows a voltage Vce applied between the collector and the emitter of the IGBT Q1, a current Ice flowing between the collector and the emitter, and a voltage Vce of the capacitors C1 and C2.
Operation waveforms with c1 and Vc2 are shown. Note that T (Of
f) and T (On) indicate that IGBT Q1 is turned off,
Indicates the turn-on time. In the operation waveform shown in FIG. 2, E is the voltage of the power supply 1, and Vm is the maximum value of the voltage overcharged above the power supply voltage E as a result of absorbing the energy of the main circuit wiring by the snubber circuit. In the following description, the capacitance of the capacitors C1 and C2 is C1> C2
It is assumed that the relationship is set as follows.

【００２７】後述するように、第１、第２のスナバキャ
パシタＣ１、Ｃ２には、ＩＧＢＴＱ１のオン期間中に、
それぞれ、図１に示した極性に電圧が充電され、両者の
電圧は等しくこの値をＶｏとする。但し、ＩＧＢＴＱ１
のコレクタ、エミッタ端子間の電圧は、キャパシタＣ１
とＣ２との電圧が相殺されて零となっている。As will be described later, the first and second snubber capacitors C1 and C2 are connected to the IGBT Q1 during the ON period.
Each is charged with a voltage having the polarity shown in FIG. 1, and the voltages are equal to each other, and this value is set to Vo. However, IGBTQ1
The voltage between the collector and emitter terminals of the capacitor C1
And C2 cancel each other out and become zero.

【００２８】いま、時刻Ｔ(Off) 以前のＩＧＢＴＱ１の
オン期間において、負荷２を流れていた電流をＩＬとす
ると、この電流ＩＬによって、主回路配線のインダクタ
ンスに蓄積された電磁エネルギーＷＬは、数１式のよう
に表わすことができる。Now, assuming that the current flowing through the load 2 during the ON period of the IGBT Q1 before the time T (Off) is IL, the electromagnetic energy WL accumulated in the inductance of the main circuit wiring by this current IL is several times. It can be expressed as in Equation 1.

【００２９】[0029]

【数１】 (Equation 1)

【００３０】時刻Ｔ(Off) 以降のオフ期間において、前
記配線のインダクタンスに蓄積された電磁エネルギーＷ
Ｌは、スナバ回路により吸収されることになり、その電
流がスナバ回路に転流する。図１に示す点線はこの電流
の経路を示している。すなわち、ＩＧＢＴＱ１オン期間
中に充電されたＣ２の電圧は、第２のスナバダイオード
Ｄｓ２に対して順バイアスであるが、第１のスナバダイ
オードＤｓ１に対して逆バイアスとして働く。このた
め、第１のスナバダイオードＤｓ１は、前記スナバ回路
に転流する電流を流すことができない。よって、スナバ
回路に流れ込む電流は、キャパシタＣ１からＣ２を経て
ダイオードＤｓ２を流れて主回路に戻り、電源１の負極
に到ることになる。During the off period after time T (Off), the electromagnetic energy W accumulated in the inductance of the wiring
L will be absorbed by the snubber circuit, and its current will be commutated to the snubber circuit. The dotted line shown in FIG. 1 shows the path of this current. That is, the voltage of C2 charged during the ON period of IGBT Q1 is forward-biased with respect to second snubber diode Ds2, but acts as a reverse bias with respect to first snubber diode Ds1. For this reason, the first snubber diode Ds1 cannot flow a current commutating to the snubber circuit. Therefore, the current flowing into the snubber circuit flows through the diode Ds2 via the capacitors C1 and C2, returns to the main circuit, and reaches the negative electrode of the power supply 1.

【００３１】このとき、ＩＧＢＴＱ１のコレクタ、エミ
ッタ端子間からみたスナバ回路の合成容量Ｃｏは、キャ
パシタＣ１とＣ２とが直列に接続された容量になり、数
２式で記述することができる。At this time, the combined capacitance Co of the snubber circuit as viewed from between the collector and the emitter terminal of the IGBT Q1 is a capacitance in which the capacitors C1 and C2 are connected in series, and can be described by Equation 2.

【００３２】[0032]

【数２】 (Equation 2)

【００３３】例えば、キャパシタＣ１とＣ２との容量比
を４：１とし、Ｃ１＝４Ｃ２とすると、その合成容量は
０．８Ｃ２となり、キャパシタＣ１を単独に備える場合
に比較して、１／５の容量になる。キャパシタＣ１とＣ
２とを流れる電流は、キャパシタＣ１に対して、充電電
圧をＴ(Off)以前に充電していた値Ｖｏから増加させ、
逆に、Ｃ２に対して、充電電圧を減少させる。キャパシ
タ容量がＣ１＞Ｃ２であるので、同じ電流が流れた際の
キャパシタＣ１の電圧増加分とキャパシタＣ２の電圧減
少分とは、その値が異なるが、ＩＧＢＴＱ１のコレク
タ、エミッタ間には双方の電圧変化分の和の電圧が印加
されることになる。For example, if the capacitance ratio between the capacitors C1 and C2 is 4: 1, and C1 = 4C2, the combined capacitance is 0.8C2, which is 1/5 of the case where the capacitor C1 is provided alone. Capacity. Capacitors C1 and C
2, the charging voltage for the capacitor C1 is increased from the value Vo charged before T (Off),
Conversely, the charging voltage is reduced for C2. Since the capacitance of the capacitor is C1> C2, the value of the voltage increase of the capacitor C1 and the value of the voltage decrease of the capacitor C2 when the same current flows are different, but both voltages are present between the collector and the emitter of the IGBT Q1. A voltage corresponding to the sum of the changes is applied.

【００３４】図２において、いま、キャパシタＣ２の充
電電圧Ｖc2が零になる時刻をＴ１とすると、時刻Ｔ１以
降、キャパシタＣ２の充電電圧によってダイオードＤｓ
１に印加されていた逆バイアス電圧が無くなるため、ス
ナバ回路を流れる電流は、図１のキャパシタＣ１とダイ
オードＤｓ１とを通る電流となり、キャパシタＣ１だけ
を充電してゆくことになる。In FIG. 2, assuming that the time when the charging voltage Vc2 of the capacitor C2 becomes zero is T1, the diode Ds is supplied by the charging voltage of the capacitor C2 after the time T1.
Since the reverse bias voltage applied to 1 disappears, the current flowing through the snubber circuit becomes a current passing through the capacitor C1 and the diode Ds1 in FIG. 1, and only the capacitor C1 is charged.

【００３５】前述したように、本発明のスナバ回路は、
ダイオードＤｓ１を、キャパシタＣ２の充電電圧に応じ
て、電流を遮断、あるいは、通流させるスイッチの機能
として用いている。そして、前述の場合と同様に、キャ
パシタＣ１とＣ２との容量比が４：１である場合を例と
すれば、時刻Ｔ１以降のスナバ容量は、それ以前の５倍
に増加することになり、ＩＧＢＴＱ１のコレクタ、エミ
ッタ間電圧Ｖceの電圧上昇が抑制される。数１式に示し
たエネルギーが完全にスナバ回路に吸収された時点の時
刻をＴ２とすると、このとき、ＩＧＢＴＱ１のコレク
タ、エミッタ間には最大の電圧Ｖｍが印加される。Ｖｍ
は、数３式で表わされ、スナバ回路のインダクタンスを
無視すると、主回路配線のインダクタンスとキャパシタ
Ｃ１、及び、時刻Ｔ(Off) 以前の負荷電流に依存する。As described above, the snubber circuit of the present invention
The diode Ds1 is used as a function of a switch for interrupting or passing a current according to the charging voltage of the capacitor C2. Then, as in the case described above, if the capacitance ratio between the capacitors C1 and C2 is 4: 1, the snubber capacitance after the time T1 will increase five-fold from the previous time. The voltage rise of the collector-emitter voltage Vce of the IGBT Q1 is suppressed. Assuming that the time at which the energy shown in Equation 1 is completely absorbed by the snubber circuit is T2, the maximum voltage Vm is applied between the collector and the emitter of the IGBT Q1 at this time. Vm
Is expressed by Equation 3, and if the inductance of the snubber circuit is neglected, it depends on the inductance of the main circuit wiring, the capacitor C1, and the load current before time T (Off).

【００３６】[0036]

【数３】 (Equation 3)

【００３７】また、キャパシタＣ１の充電電圧はＶｍに
等しいため、キャパシタＣ１には数４式により表わされ
るエネルギーＷ２が蓄積されたことになる。Since the charging voltage of the capacitor C1 is equal to Vm, the energy W2 represented by the equation (4) is stored in the capacitor C1.

【００３８】[0038]

【数４】 (Equation 4)

【００３９】電源電圧Ｅ以上に充電されたキャパシタＣ
１の電圧Ｖｍは、キャパシタＣ１からダイオードＤ７を
経て電源１の正極に到り、電源１の負極から抵抗Ｒ１、
キャパシタＣ２を介してキャパシタＣ１に戻る経路で放
電される。この放電動作の開始時点で、ダイオードＤｓ
１に逆電圧が印加されダイオードＤｓ１を逆回復させる
現象が起こり、ダイオードＤｓ１には、前述した差電圧
に配線の逆起電圧を加えた過大な逆電圧が加わることに
なるが、キャパシタＣ２は、この逆電圧を抑制する効果
も合わせ持つ。なお、ダイオードＤｓ１の逆電圧に対す
る抑制効果を高めるためには、抵抗Ｒ１の代わりにダイ
オードＤｓ２とは逆極性のダイオードを接続するとよ
い。Capacitor C charged above power supply voltage E
1 from the capacitor C1 to the positive electrode of the power supply 1 via the diode D7, and from the negative electrode of the power supply 1 to the resistor R1,
It is discharged on the path returning to the capacitor C1 via the capacitor C2. At the start of this discharging operation, the diode Ds
1, a reverse voltage is applied to the diode Ds1 to cause a reverse recovery. The diode Ds1 receives an excessive reverse voltage obtained by adding the back electromotive voltage of the wiring to the above-described difference voltage. It also has the effect of suppressing this reverse voltage. In order to enhance the effect of suppressing the reverse voltage of the diode Ds1, a diode having a polarity opposite to that of the diode Ds2 may be connected instead of the resistor R1.

【００４０】前述したキャパシタＣ１の放電によって、
キャパシタＣ１の充電電圧は、Ｖｍから数５式で表わさ
れる電圧Ｖ１にまで減少する。また、キャパシタＣ２に
は、図１に示した極性に電圧が充電され、その値は数６
式で表わされるＶ２となる。By discharging the capacitor C1 described above,
The charging voltage of the capacitor C1 decreases from Vm to a voltage V1 represented by the following equation (5). The capacitor C2 is charged with a voltage having the polarity shown in FIG.
It becomes V2 represented by the equation.

【００４１】[0041]

【数５】 (Equation 5)

【００４２】[0042]

【数６】 (Equation 6)

【００４３】前述の放電による電流が抵抗Ｒ１を流れる
ため、抵抗Ｒ１でジュール損失が発生するが、この損失
ＷＲｏは、数７式で表わされるように抵抗Ｒ１の値には
依存しない。また、キャパシタＣ１とＣ２とが有するエ
ネルギーの合計Ｗｏは、数８式で表わすことができる。Since the current due to the above-described discharge flows through the resistor R1, Joule loss occurs in the resistor R1, but this loss WRo does not depend on the value of the resistor R1 as expressed by equation (7). Further, the total energy Wo of the capacitors C1 and C2 can be expressed by Expression 8.

【００４４】[0044]

【数７】 (Equation 7)

【００４５】[0045]

【数８】 (Equation 8)

【００４６】次に、時刻Ｔ(On)となって、ＩＧＢＴＱ１
がターンオンすると、このとき、キャパシタＣ１に蓄積
された電荷が放電される。その放電経路は、図３に点線
で示すように、キャパシタＣ１からＩＧＢＴＱ１を通
り、抵抗Ｒ１とキャパシタＣ２を経てＣ１に戻る閉回路
である。この放電により、キャパシタＣ１に充電されて
いた電圧Ｖ１は減少し、逆に、キャパシタＣ２は、キャ
パシタＣ１から電荷を供給され、その充電電圧はＶ２か
ら増加してゆく。そして、最終的に、キャパシタＣ１と
Ｃ２との電圧は等しくなり、数９式により表わされる電
圧Ｖｏになる。Next, at time T (On), the IGBT Q1
Is turned on, the electric charge stored in the capacitor C1 is discharged at this time. The discharge path is a closed circuit that returns from the capacitor C1 through the IGBT Q1, through the resistor R1 and the capacitor C2, and back to C1, as shown by the dotted line in FIG. Due to this discharge, the voltage V1 charged in the capacitor C1 decreases. Conversely, the capacitor C2 is supplied with electric charge from the capacitor C1, and the charged voltage increases from V2. Finally, the voltages of the capacitors C1 and C2 become equal to each other, and become the voltage Vo expressed by the equation (9).

【００４７】電圧Ｖｏに充電されたキャパシタＣ１とＣ
２とのエネルギーの合計をＷ１とおくと、Ｗ１は数１０
式で表わすことができる。また、時刻Ｔ(On)以前のエネ
ルギー、すなわち、数８式のＷｏから前述のＷ１を引い
た値は数１１式に示すようになるが、この差は、図３に
示したＣ１の放電電流が抵抗Ｒ１を流れたため発生した
ジュール損失である。Capacitors C1 and C charged to voltage Vo
Assuming that the sum of the energies of 2 and W1 is W1,
It can be expressed by an equation. Further, the energy before time T (On), that is, the value obtained by subtracting the above-mentioned W1 from Wo in equation (8) becomes as shown in equation (11). This difference is due to the discharge current of C1 shown in FIG. Is the Joule loss caused by flowing through the resistor R1.

【００４８】[0048]

【数９】 (Equation 9)

【００４９】[0049]

【数１０】 (Equation 10)

【００５０】[0050]

【数１１】 [Equation 11]

【００５１】以上、本発明の第１の実施例について説明
したが、数１式〜数１１式を用いてその要点を整理する
と、次のようになる。The first embodiment of the present invention has been described above. The essential points of the first embodiment of the present invention will be described below by using equations (1) to (11).

【００５２】すなわち、本発明の第１の実施例におい
て、ＩＧＢＴＱ１のターンオフ時にスナバ回路で吸収す
るエネルギーは、数４式で表わされるエネルギーＷ２と
数１０式で表わされるエネルギーＷ１との差に等しく、
この差は数１式の配線のエネルギーに等しい。また、前
記配線のエネルギーを吸収した結果の最大電圧は数３式
により表わされる。さらに、ＩＧＢＴＱ１のオフとオン
との動作中に起きるキャパシタＣ１の放電で生じる損失
は、数７式と数１１式とにより表わされるエネルギーの
和で表わすことができる。That is, in the first embodiment of the present invention, the energy absorbed by the snubber circuit when the IGBT Q1 is turned off is equal to the difference between the energy W2 expressed by the equation (4) and the energy W1 expressed by the equation (10).
This difference is equal to the energy of the wiring of Formula 1. The maximum voltage as a result of absorbing the energy of the wiring is expressed by Equation 3. Further, the loss caused by discharging capacitor C1 during the operation of turning off and on IGBT Q1 can be represented by the sum of the energies represented by Equations 7 and 11.

【００５３】前述した本発明の第１の実施例によるスナ
バ回路の損失と最大電圧とを従来技術と比較して示した
結果が図４（ａ）、図４（ｂ）に示されている。この図
において比較した従来技術によるスナバ回路は、ダイオ
ードとキャパシタとが直列に接続され、ダイオードに並
列に抵抗を設けた一般的なものとした。また、従来技術
のスナバ回路のキャパシタの容量は、本発明の第１の実
施例で説明したキャパシタＣ１とＣ２とが直列に接続さ
れた場合の合成容量Ｃｏと等しい値に設定した。FIGS. 4 (a) and 4 (b) show the results of comparing the loss and the maximum voltage of the snubber circuit according to the first embodiment of the present invention with those of the prior art. The snubber circuit according to the prior art compared in this figure is a general one in which a diode and a capacitor are connected in series and a resistor is provided in parallel with the diode. The capacitance of the capacitor of the snubber circuit of the prior art was set to a value equal to the combined capacitance Co when the capacitors C1 and C2 described in the first embodiment of the present invention were connected in series.

【００５４】図４（ａ）から判るように、最大電圧Ｖｍ
に関して見ると、従来技術のスナバ回路は、本発明の実
施例における数３式のＣ１をＣｏで置き換えた形にな
り、Ｃ１＞Ｃｏである前提から、従来技術によるスナバ
回路の方が本発明の実施例の場合より大きくなり、両者
の差は電流ＩＬに比例する。As can be seen from FIG. 4A, the maximum voltage Vm
As for the conventional snubber circuit, the snubber circuit according to the prior art has a form in which C1 in Equation 3 in the embodiment of the present invention is replaced with Co, and the snubber circuit according to the prior art is better than the snubber circuit according to the present invention because C1> Co. It is larger than in the case of the embodiment, and the difference between them is proportional to the current IL.

【００５５】また、図４（ｂ）から判るように、損失に
ついて見ると、本発明は、ターンオン時の損失が数１１
式により表わされているが、従来技術によるスナバ回路
の場合も同じ値になる。図４（ｂ）で負荷電流ＩＬに依
存しない損失、すなわち、ＩＬ＝０のときの損失がこの
損失に相当する。一方、ＩＧＢＴＱ１オフ期間中の本発
明によるスナバ回路の損失、すなわち、キャパシタＣ１
の放電で発生する損失は、数７式により表わされるが、
従来技術の場合と本発明でとでは、数７式におけるＶｍ
の値が異なる。図４（ａ）で説明したように、従来技術
によるスナバ回路のＶｍは、本発明のＶｍより大きくな
る。このため、損失ＷＲｏに関しても、従来技術による
スナバ回路の方が大きくなり、両者の差は負荷電流ＩＬ
の２乗に比例するものとなる。As can be seen from FIG. 4 (b), when looking at the loss, the present invention shows that the loss at turn-on is
Although represented by the equation, the same value is obtained in the case of the snubber circuit according to the prior art. In FIG. 4B, the loss that does not depend on the load current IL, that is, the loss when IL = 0, corresponds to this loss. On the other hand, the loss of the snubber circuit according to the present invention during the IGBT Q1 off period, that is, the capacitor C1
The loss caused by the discharge is expressed by Equation 7,
In the case of the prior art and the present invention, Vm in Equation 7 is obtained.
Are different. As described with reference to FIG. 4A, Vm of the snubber circuit according to the related art is higher than Vm of the present invention. For this reason, the snubber circuit according to the prior art also has a greater loss WRo, and the difference between the two is the load current IL.
Is proportional to the square of

【００５６】前述したように本発明の第１の実施例によ
るスナバ回路は、図４により説明したように、従来技術
によるスナバ回路に比較して、低損失でかつ過電圧抑制
効果も向上させることができる。As described above, the snubber circuit according to the first embodiment of the present invention can reduce the loss and improve the overvoltage suppressing effect as compared with the snubber circuit according to the prior art, as described with reference to FIG. it can.

【００５７】前述した本発明の第１の実施例によるスナ
バ回路は、スナバキャパシタの容量を変化させるため
に、第２のスナバキャパシタＣ２の充電電圧に応じて第
１のスナバダイオードＤｓ１をオフあるいはオンするよ
うに、すなわち、第１のスナバダイオードＤｓ１をスイ
ッチとして機能させるようにしている。In the above-described snubber circuit according to the first embodiment of the present invention, in order to change the capacitance of the snubber capacitor, the first snubber diode Ds1 is turned off or turned on in accordance with the charging voltage of the second snubber capacitor C2. That is, the first snubber diode Ds1 is made to function as a switch.

【００５８】従って、図１に示す本発明の第１の実施例
と同一の特性を得るためには、スナバダイオードＤｓ１
の代わりに入出力端子と制御端子とを具備するスイッチ
素子を用い、このスイッチ素子をスナバキャパシタＣ２
の充電電圧に応じてオフあるいはオンさせるように制御
してもよい。Therefore, in order to obtain the same characteristics as in the first embodiment of the present invention shown in FIG.
, A switch element having an input / output terminal and a control terminal is used, and this switch element is connected to the snubber capacitor C2.
May be controlled so as to be turned off or turned on in accordance with the charging voltage.

【００５９】図５はこのような本発明の第２の実施例に
よるスナバ回路の構成を示す図である。図５において、
１０は制御手段、Ｓ１はスイッチ素子であり、他の符号
は図１の場合と同一である。この本発明の第２の実施例
によるスナバ回路は、図１に示すスナバ回路のスナバダ
イオードＤｓ１の代わりにスイッチ素子Ｓ１を用い、こ
のスイッチ素子Ｓ１を、制御手段１０によりキャパシタ
Ｃ２の充電電圧に応じて制御するようにしたものであ
る。FIG. 5 is a diagram showing the configuration of such a snubber circuit according to the second embodiment of the present invention. In FIG.
10 is a control means, S1 is a switch element, and other symbols are the same as those in FIG. In the snubber circuit according to the second embodiment of the present invention, a switch element S1 is used instead of the snubber diode Ds1 of the snubber circuit shown in FIG. 1, and this switch element S1 is controlled by the control means 10 in accordance with the charging voltage of the capacitor C2. Control.

【００６０】すなわち、図５に示す本発明の第２の実施
例によるスナバ回路は、図１により説明した本発明の第
１の実施例におけるダイオードＤｓ１の位置にスイッチ
素子Ｓ１の入力、出力端子を接続すると共に、キャパシ
タＣ２の充電電圧を制御手段１０により検出し、この電
圧が所定の値以下でスイッチ素子Ｓ１をオンさせるため
の信号をスイッチ素子Ｓ１の制御端子に印加するように
構成されている。そして、制御手段１０は、キャパシタ
Ｃ２の充電電圧を検出し、この電圧が図５に示す極性に
おいて０Ｖ以下であればスイッチ素子Ｓ１をオンさせ、
逆に、キャパシタＣ２の充電電圧が０Ｖ以上であればス
イッチ素子Ｓ１をオフさせる。That is, in the snubber circuit according to the second embodiment of the present invention shown in FIG. 5, the input and output terminals of the switch element S1 are connected to the position of the diode Ds1 in the first embodiment of the present invention described with reference to FIG. At the same time, the control unit 10 detects the charging voltage of the capacitor C2, and applies a signal for turning on the switching element S1 to the control terminal of the switching element S1 when the voltage is equal to or lower than a predetermined value. . Then, the control means 10 detects the charging voltage of the capacitor C2, and if this voltage is 0 V or less in the polarity shown in FIG.
Conversely, if the charging voltage of the capacitor C2 is 0 V or more, the switching element S1 is turned off.

【００６１】前述した図５に示す本発明の第２の実施例
の特性は、図１に示す本発明の第１の実施例と同一であ
り、キャパシタＣ２の電圧に応じてスイッチ素子Ｓ１を
オフ、オン制御することにより、ＩＧＢＴＱ１に対する
スナバコンデンサの容量を等価的に変化させることがで
き、このような本発明の第２の実施例によっても、前述
した本発明の第１の実施例の場合と全く同様な効果を得
ることができる。The characteristics of the second embodiment of the present invention shown in FIG. 5 are the same as those of the first embodiment of the present invention shown in FIG. 1, and the switching element S1 is turned off in accordance with the voltage of the capacitor C2. By controlling the on-state, the capacitance of the snubber capacitor with respect to the IGBT Q1 can be equivalently changed, and the second embodiment of the present invention has the same effect as that of the first embodiment of the present invention. Exactly the same effect can be obtained.

【００６２】なお、前述した本発明の第２の実施例は、
スイッチ素子Ｓ１としてｎｐｎトランジスタを使用して
いるが、スイッチ素子Ｓ１としては、次に説明するよう
な条件を満たすことのできるスイッチ素子であれば他の
どのような素子を用いてもよい。すなわち、（１）スイ
ッチ素子Ｓ１は、並列に接続されるダイオードＤｓ２と
同一の方向に電流を流すものであり、（２）前記電流の
方向と逆方向には電流を流さないこと。また、（３）ス
イッチ素子Ｓ１は、オフ時において、入力端子（図５の
場合、コレクタ）を基準電位として出力端子（図５で
は、エミッタ）に高電圧が印加されるが、これは通常の
半導体素子とは逆であり、この逆電圧に耐えられるこ
と。The above-described second embodiment of the present invention
Although an npn transistor is used as the switch element S1, any other element may be used as the switch element S1 as long as it can satisfy the following conditions. That is, (1) the switch element S1 allows a current to flow in the same direction as the diode Ds2 connected in parallel, and (2) no current flows in the direction opposite to the current direction. (3) When the switch element S1 is off, a high voltage is applied to the output terminal (emitter in FIG. 5) with the input terminal (collector in FIG. 5) as the reference potential. It is the opposite of a semiconductor device and must withstand this reverse voltage.

【００６３】スイッチ素子Ｓ１は、以上の３条件を考慮
すると、ＭＯＳＦＥＴのように入出力端子間に寄生ダイ
オードが存在する素子を単体で使用することができな
い。また、図５に示したｎｐｎトランジスタによるスイ
ッチ素子Ｓ１は、（１）、（２）の条件を満足している
が、（３）の条件を満足させるために、ベース、エミッ
タ間の耐電圧性を大きくした素子が必要である。In consideration of the above three conditions, the switching element S1 cannot use a single element having a parasitic diode between the input and output terminals, such as a MOSFET, alone. The switch element S1 formed by the npn transistor shown in FIG. 5 satisfies the conditions (1) and (2). However, the switch element S1 satisfies the condition (3). It is necessary to use an element having a larger value.

【００６４】図６は本発明の実施例によるスナバ回路を
用いた電力変換装置の実施例の構成を示すブロック図で
ある。図６において、３はスナバ回路、４は駆動回路、
５は制御回路、６は電流検出器、７は交流電源、９はコ
ンバータ、Ｑ１〜Ｑ６はＩＧＢＴ、Ｄ１〜Ｄ６はダイオ
ード、Ｄｓ３、Ｄｓ４は第３、第４のスナバダイオー
ド、Ｃ３、Ｃ４は第３、第４のスナバキャパシタ、Ｒ２
はスナバ抵抗である。FIG. 6 is a block diagram showing the configuration of an embodiment of a power converter using a snubber circuit according to the embodiment of the present invention. 6, 3 is a snubber circuit, 4 is a drive circuit,
5 is a control circuit, 6 is a current detector, 7 is an AC power supply, 9 is a converter, Q1 to Q6 are IGBTs, D1 to D6 are diodes, Ds3 and Ds4 are third and fourth snubber diodes, and C3 and C4 are 3. Fourth snubber capacitor, R2
Is the snubber resistance.

【００６５】図６に示す電力変換装置の実施例は、負荷
２をモータとしこのモータに対する制御装置としてのイ
ンバータ装置であり、交流電源７から電力の供給を受け
て交流から直流に整流するコンバータ９からのコンバー
タ９に内蔵するコンデンサによって平滑化された直流電
力が印加される。そして、インバータ装置は、図１に示
した本発明の第１の実施例によるスナバ回路を有する回
路を、上アームと下アームとして直列に接続した回路を
Ｕ相〜Ｗ相の各１相分とする構成のインバータを３相分
並列に設けて構成されている。The embodiment of the power converter shown in FIG. 6 is an inverter as a control device for the motor using the load 2 as a motor. The converter 9 receives power supplied from an AC power supply 7 and rectifies the AC to DC. DC power smoothed by a capacitor built in the converter 9 from the power supply is applied. Then, the inverter device includes a circuit in which the circuit having the snubber circuit according to the first embodiment of the present invention shown in FIG. 1 is connected in series as an upper arm and a lower arm to each of U-phase to W-phase. Are provided in parallel for three phases.

【００６６】Ｕ相の下アームの構成は、図１により説明
した本発明の第１の実施例と同一であり、上アームは、
スイッチング素子としてのＩＧＢＴＱ２に、ダイオード
Ｄ２と、第３、第４のスナバダイオードＤｓ３、Ｄｓ
４、第３、第４のスナバキャパシタＣ３、Ｃ４、スナバ
抵抗Ｒ２よりなるスナバ回路とが接続されて構成されて
いる。このスナバ回路は、図１により説明したと同様に
動作する。The structure of the lower arm of the U phase is the same as that of the first embodiment of the present invention described with reference to FIG.
A diode D2 and third and fourth snubber diodes Ds3, Ds
A snubber circuit including fourth, third, and fourth snubber capacitors C3 and C4 and a snubber resistor R2 is connected. This snubber circuit operates in the same manner as described with reference to FIG.

【００６７】また、Ｖ相、Ｗ相のインバータも、上アー
ムのＩＧＢＴＱ４、Ｑ６、下アームのＩＧＢＴＱ３、Ｑ
５によるスイッチング素子と、各ＩＧＢＴに接続される
ダイオードＤ３〜Ｄ６と、スナバ回路３とにより、Ｕ相
と同様に構成される。そして、Ｕ相〜Ｗ相の各相のイン
バータの上アームと下アームとの接続点の出力端子から
は、負荷２であるモータに電力が供給される。The V-phase and W-phase inverters also have upper arm IGBTs Q4 and Q6 and lower arm IGBTs Q3 and Q6.
5, the switching elements, the diodes D3 to D6 connected to the respective IGBTs, and the snubber circuit 3 are configured similarly to the U-phase. Then, power is supplied to the motor as the load 2 from an output terminal at a connection point between the upper arm and the lower arm of each of the U-phase to W-phase inverters.

【００６８】インバータ装置に対する制御側の構成とし
て、制御回路５及び駆動回路４が備えられており、制御
回路５は、入力された速度指令８と各相の出力電流を検
出する電流検出器６からの信号とに基づいて、各相の上
アーム及び下アームのＩＧＢＴを、オンあるいはオフさ
せる信号を生成し、駆動回路４は、この制御回路５から
の信号により各ＩＧＢＴのゲートを駆動してインバータ
装置を制御し、負荷２としてのモータを制御する。As a configuration on the control side of the inverter device, a control circuit 5 and a drive circuit 4 are provided. The control circuit 5 receives an input speed command 8 and a current detector 6 for detecting output current of each phase. The driving circuit 4 generates a signal for turning on or off the IGBTs of the upper arm and the lower arm of each phase based on the signals of The device is controlled, and the motor as the load 2 is controlled.

【００６９】前述した本発明の実施例による電力変換装
置は、各相の各アームを構成するスイッチング素子であ
るＩＧＢＴに、図１により説明した本発明の第１の実施
例によるスナバ回路を使用しているので、過電圧抑制と
損失の低減とを図ることができ、同時に、負荷電流が小
さい場合の制御性を改善することができるという効果を
奏することができる。The power converter according to the above-described embodiment of the present invention uses the snubber circuit according to the first embodiment of the present invention described with reference to FIG. 1 for the IGBT which is a switching element constituting each arm of each phase. Therefore, it is possible to suppress overvoltage and reduce loss, and at the same time, it is possible to improve controllability when the load current is small.

【００７０】次に、負荷電流が小さい場合の制御性の改
善について説明する。Next, the improvement of controllability when the load current is small will be described.

【００７１】通常、モータ制御用のインバータ装置は、
モータに供給する電流として各相毎に位相が１２０度ず
れた正弦波の電流を出力する。従って、各相とも零に近
い微小な電流を流す期間が正弦波の一周期に少なくとも
２回生じる。このような場合、数１式で表わした配線の
電磁エネルギーも零に近いが、アームを構成するスイッ
チング素子のＩＧＢＴに設けられたスナバ回路は、回路
内のキャパシタの電圧を最低でも電源電圧Ｅまで充電す
るための電流が必要である。Normally, an inverter device for motor control is
As a current to be supplied to the motor, a sine wave current having a phase shifted by 120 degrees for each phase is output. Therefore, a period in which a minute current close to zero flows in each phase occurs at least twice in one cycle of the sine wave. In such a case, the electromagnetic energy of the wiring expressed by the equation 1 is also close to zero, but the snubber circuit provided in the IGBT of the switching element forming the arm reduces the voltage of the capacitor in the circuit to the power supply voltage E at least. Requires current to charge.

【００７２】このため、負荷電流が微小の場合、スイッ
チング素子であるＩＧＢＴをオフ状態にしても、この素
子に並列に設けられたスナバ回路のキャパシタを充電す
るための電流が負荷を通って流れ続けることになり、こ
のことは、負荷電流が制御回路の指令通りに制御されて
いないことになる。この電流が流れ続ける期間は、スナ
バ回路に含まれるキャパシタの容量が大きいほど長くな
る。一方、スナバ回路のキャパシタの容量は、大きいほ
どスイッチング素子に対する過電圧を抑制する効果が大
きいため、一般には、最大電流の遮断時に応じた十分な
容量を持つキャパシタをスナバ回路内に設ける必要があ
った。For this reason, when the load current is small, even if the IGBT serving as the switching element is turned off, the current for charging the capacitor of the snubber circuit provided in parallel with this element continues to flow through the load. This means that the load current is not controlled as instructed by the control circuit. The period during which this current continues to flow increases as the capacitance of the capacitor included in the snubber circuit increases. On the other hand, the larger the capacitance of the capacitor of the snubber circuit is, the greater the effect of suppressing overvoltage on the switching element is. Therefore, generally, it is necessary to provide a capacitor having a sufficient capacitance according to the maximum current interruption in the snubber circuit. .

【００７３】本発明の第１の実施例によるスナバ回路
は、すでに説明したように、過電圧をキャパシタＣ１の
単独容量により抑制し、損失をキャパシタＣ１とＣ２と
の直列合成容量Ｃｏにより低減することができるもので
ある。そして、このようなスナバ回路を使用する図６に
示す電力変換装置は、負荷電流が微小な場合にも、合成
容量Ｃｏを充電する電流で済むため、制御回路の指令以
上に負荷電流が流れ続ける期間を短縮化することができ
る。As described above, in the snubber circuit according to the first embodiment of the present invention, the overvoltage is suppressed by the single capacitance of the capacitor C1, and the loss is reduced by the series combined capacitance Co of the capacitors C1 and C2. You can do it. The power converter shown in FIG. 6 that uses such a snubber circuit requires only a current for charging the combined capacitance Co, even if the load current is very small, so that the load current continues to flow more than the command of the control circuit. The period can be shortened.

【００７４】負荷電流が小さい場合の制御性特性を重視
する用途に使用される電力変換装置は、図６に示す実施
例におけるキャパシタＣ２の容量をキャパシタＣ１の容
量に比較して十分に小さく設定しておけばよい。同様
に、キャパシタＣ４についてもキャパシタＣ３に対して
十分小さな容量値となるように設定する。このように構
成した電力変換装置は、スイッチング素子である各ＩＧ
ＢＴのコレクタ、エミッタ端子間からみたスナバ回路の
合成容量ＣｏをＣ２とほぼ等しい値とすることができ、
微小電流時にスナバの容量を充電する電流を小さくする
ことができ、また、過電流時において、キャパシタＣ１
の働きで過電圧抑制効果を十分に行うことができる。In a power converter used for an application that emphasizes controllability characteristics when the load current is small, the capacitance of the capacitor C2 in the embodiment shown in FIG. 6 is set sufficiently smaller than the capacitance of the capacitor C1. It should be left. Similarly, the capacitor C4 is set to have a sufficiently small capacitance value with respect to the capacitor C3. The power conversion device configured as described above includes a switching element, each IG.
The combined capacitance Co of the snubber circuit as seen from between the collector and emitter terminals of the BT can be made substantially equal to C2,
The current for charging the capacitance of the snubber at the time of a small current can be reduced.
Can sufficiently perform the overvoltage suppression effect.

【００７５】前述した本発明の実施例による電力変換装
置は、図１に示したスナバ回路を使用したものとして説
明したが、もちろん、図５に示したスナバ回路を使用し
て構成することができる。The above-described power converter according to the embodiment of the present invention has been described as using the snubber circuit shown in FIG. 1. However, it is needless to say that the power converter can be configured using the snubber circuit shown in FIG. .

【００７６】[0076]

【発明の効果】以上説明したように本発明によるスナバ
回路によれば、従来技術によるスナバ回路に比較して、
同一の電流を遮断した場合にスイッチング素子に印加さ
れる電圧を低減させることができ、スナバ回路のキャパ
シタが放電する際の損失をも低減させることができる。
また、本発明によるスナバ回路を使用した本発明による
電力変換装置によれば、負荷電流が小さい場合にスナバ
の容量を充電するための電流が制御回路の指令以上に流
れ続けることを防止し、この期間を短縮化して制御性の
改善をはかることができる。As described above, according to the snubber circuit according to the present invention, as compared with the snubber circuit according to the prior art,
When the same current is cut off, the voltage applied to the switching element can be reduced, and the loss when the capacitor of the snubber circuit discharges can also be reduced.
Also, according to the power converter of the present invention using the snubber circuit of the present invention, when the load current is small, the current for charging the snubber capacity is prevented from flowing more than the command of the control circuit. The control period can be improved by shortening the period.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例によるスナバ回路の構成
を示す図である。FIG. 1 is a diagram showing a configuration of a snubber circuit according to a first embodiment of the present invention.

【図２】本発明の第１の実施例の動作を説明する波形図
である。FIG. 2 is a waveform chart for explaining the operation of the first embodiment of the present invention.

【図３】本発明の第１の実施例における電流経路を説明
する図である。FIG. 3 is a diagram illustrating a current path in the first embodiment of the present invention.

【図４】本発明の第１の実施例によるスナバ回路の損失
と最大電圧とを従来技術と比較して説明する図である。FIG. 4 is a diagram for explaining the loss and the maximum voltage of the snubber circuit according to the first embodiment of the present invention in comparison with the prior art.

【図５】本発明の第２の実施例によるスナバ回路の構成
を示す図である。FIG. 5 is a diagram showing a configuration of a snubber circuit according to a second embodiment of the present invention.

【図６】本発明の実施例によるスナバ回路を用いた電力
変換装置の実施例の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of an embodiment of a power conversion device using a snubber circuit according to an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１電源２負荷３１相分のスナバ回路４駆動回路５制御回路６電流検出手段７交流電源９コンバータ１０制御手段Ｑ１〜Ｑ６ＩＧＢＴＤ１〜Ｄ７ダイオードＤｓ１〜Ｄｓ４スナバダイオードＣ１〜Ｃ４スナバキャパシタＲ１、Ｒ２抵抗Ｌ１、Ｌ２配線の寄生インダクタンスＳ１スイッチ素子 Reference Signs List 1 power supply 2 load 3 snubber circuit for one phase 4 drive circuit 5 control circuit 6 current detection means 7 AC power supply 9 converter 10 control means Q1 to Q6 IGBT D1 to D7 diode Ds1 to Ds4 snubber diode C1 to C4 snubber capacitor R1, R2 Resistance L1, L2 Parasitic inductance of wiring S1 Switch element

フロントページの続き (72)発明者椙山繁茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内 (56)参考文献特開昭56−166634（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 1/00 H03K 17/16 Continued on the front page (72) Inventor Shigeru Sugiyama 5-2-1 Omika-cho, Hitachi City, Ibaraki Prefecture Inside the Hitachi, Ltd. Omika Plant (56) References JP-A-56-166634 (JP, A) (58) Survey Field (Int.Cl. ⁷ , DB name) H02M 1/00 H03K 17/16

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】電源から負荷に供給する負荷電流の通流
と遮断とを制御するスイッチング素子のスナバ回路にお
いて、前記スイッチング素子の入出力端子間に、直列に
接続された第１、第２のキャパシタと、抵抗が並列接続
された第２のダイオードとを少なくとも有し、前記第２
のキャパシタと前記第２のダイオードとの直列接続体に
並列に電流を通続または遮断する第２のスイッチング素
子を設け、該第２のスイッチング素子は第１のダイオー
ドであり、前記第２のダイオードは、前記第２のキャパ
シタに蓄えられた電圧が前記第１のダイオードを遮断さ
せる極性に接続されていることを特徴とするスナバ回
路。In a snubber circuit of a switching element for controlling the flow and interruption of a load current supplied from a power supply to a load, first and second serially connected first and second terminals are connected between input and output terminals of the switching element. Capacitor and resistor are connected in parallel
Comprising at least a second diode, the second
A second switching element for passing or interrupting a current in parallel with a series connection of the capacitor and the second diode, wherein the second switching element is a first diode; Wherein the voltage stored in the second capacitor is connected to a polarity that cuts off the first diode.

【請求項２】電源から負荷に供給する負荷電流の通流
と遮断とを制御するスイッチング素子のスナバ回路にお
いて、前記スイッチング素子の入出力端子間に、直列に
接続された第１、第２のキャパシタと、抵抗が並列接続
された第２のダイオードとを少なくとも有し、前記第２
のキャパシタと前記第２のダイオードとの直列接続体に
並列に電流を通続または遮断する第２のスイッチング素
子を設け、前記第２のキャパシタの電圧を検出し、検出
電圧が所定値を越えたか否かにより前記第２のスイッチ
ング素子をオフまたはオンに制御する制御手段を備えた
ことを特徴とするスナバ回路。2. A snubber circuit of a switching element for controlling flow and interruption of a load current supplied from a power supply to a load, wherein first and second serially connected first and second terminals are connected between input and output terminals of the switching element. Capacitor and resistor are connected in parallel
Comprising at least a second diode, the second
A second switching element for passing or interrupting a current in parallel with a series connection of the capacitor and the second diode, detecting a voltage of the second capacitor, and determining whether a detected voltage exceeds a predetermined value. A snubber circuit comprising: a control unit that controls the second switching element to be turned off or on depending on whether or not it is not.

【請求項３】前記第２のキャパシタの容量値が前記第
１のキャパシタの容量値に比べて小さく設定されている
ことを特徴とする請求項１または２記載のスナバ回路。Wherein the second snubber circuit according to claim 1 or 2, wherein the capacitance value of the capacitor, characterized in that it is smaller than the capacitance value of the first capacitor.

【請求項４】制御手段の指令に基づき、電源から負荷
に供給する電流の通流と遮断を制御するスイッチング素
子を備え、該スイッチング素子に並列にスナバ回路手段
を設けて構成される電力変換装置において、前記スナバ
回路として、請求項１、２または３記載のスナバ回路を
使用することを特徴とする電力変換装置。4. A power converter comprising a switching element for controlling the flow and interruption of a current supplied from a power supply to a load based on a command from a control means, and a snubber circuit means provided in parallel with the switching element. in, as the snubber circuit, power conversion device, characterized by using a snubber circuit according to claim 1, 2 or 3 wherein.